TW202318569A - 半導體元件及其製作方法 - Google Patents

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Abstract

一種半導體元件，包括一基底，一主動區位於該基底上、一凹陷區域位於該主動區中、一閘極介電層位於該凹陷區域上，其中該閘極介電層的一邊緣部分具有一圓化輪廓、一閘極結構位於該閘極介電層上，以及一源/汲區位於該閘極結構一側的該主動區中，並且與該閘極介電層的該邊緣部分直接接觸。

Description

半導體元件及其製作方法
本發明是關於一種半導體元件及其製作方法，特別是關於一種包括凹陷式通道(recessed channel)之半導體元件及其製作方法。
金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)是一種廣泛使用在類比電路與數位電路的半導體元件，其主要是利用閘極的偏壓在MOS電容的半導體和氧化層的介面處吸引載子以在源極和汲極之間形成電流通道(channel)，由控制閘極偏壓來控制電流通道的導通(on)和關閉(off)。
隨著半導體技術的進步，MOSFET元件的特徵尺寸不斷縮小以提高積體電路的集成度，但卻使得短通道效應(Short Channel Effects, SCEs）愈來愈顯著。例如，閘極引發汲極漏電流(gate induced drain leakage, GIDL)和熱載子注入(hot carrier injection, HCI)均嚴重地影響到元件的效能及可靠度。
本發明目的在於提供一種半導體元件及其製作方法，其藉由凹陷式通道的設計來調整源/汲區鄰近閘極介電層的部分的電場強度，可減少GIDL及HCI，改善元件效能。
根據本發明一實施例提供的一種半導體元件，其包括一基底，一主動區位於該基底上、一凹陷區域位於該主動區中、一閘極介電層位於該凹陷區域上，其中該閘極介電層的一邊緣部分具有一圓化輪廓、一閘極結構位於該閘極介電層上，以及一源/汲區位於該閘極結構一側的該主動區中，並且與該閘極介電層的該邊緣部分直接接觸。
根據本發明一實施例提供的一種半導體元件的製作方法，步驟包括提供一基底、於該基底中形成一主動區，該主動區包括一凹陷區域、對該基底進行一氧化製程以形成一閘極介電層於該凹陷區域上，其中該閘極介電層的一邊緣部分具有一圓化輪廓、形成一閘極結構於該閘極介電層上，以及於該閘極結構一側的該主動區中形成一源/汲區，其中該源/汲區與該閘極介電層的該邊緣部分直接接觸。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施例並配合所附圖式作詳細說明。所附圖式均為示意圖，並未按比例繪製，且相同或類似的特徵通常以相同的附圖標記描述。文中所述實施例與附圖僅供參考與說明用，並非用來對本發明加以限制。本發明涵蓋的範圍由申請專利範圍界定。與本發明申請專利範圍具同等意義者，也應屬本發明涵蓋的範圍。
請參考圖1A、圖1B、圖2A、圖2B、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7和圖8，所繪示為根據本發明第一實施例之半導體元件於製造過程之不同階段的示意圖，其中圖1A、圖2A、圖3A、圖4A、圖5A和圖6B分別是半導體元件在一沿著X方向和Y方向定義之平面上的俯視圖，圖1B、圖2B、圖3B、圖4B、圖5B、圖6B分別是半導體元件沿著圖1A、圖2A、圖3A、圖4A、圖5A和圖6B中的A-A切線且在一沿著X方向和Z方向定義之平面上的剖面圖。圖7為半導體元件沿著X方向和Z方向定義之平面的剖面圖。圖8所繪示為圖7所示半導體元件的部分放大示意圖。
如圖1A和圖1B所示，首先提供一基底100，例如是矽基底、磊晶矽基底、矽鍺半導體基底、碳化矽基底或矽覆絕緣(SOI)基底等，但不限於此。基底100可包括摻雜而具有一導電型，例如可具有P導電型。接著對基底100進行一圖案化製程(例如微影暨蝕刻製程)以在基底100中形成一凹陷區域106。凹陷區域106在X方向具有寬度W1，在Y方向上具有寬度W2。根據本發明一實施例，凹陷區域106的深度TK1可介於200至300埃之間，但不限於此。
如圖2A和圖2B所示，接著可對基底100進行另一次圖案化製程(例如微影暨蝕刻製程)，以在基底100中形成溝渠(圖未示)並且在基底100中定義出主動區102，然後進行沉積製程(例如化學氣相沉積製程)於溝渠中填入介電材料，再進行平坦化(例如化學機械研磨)製程來移除溝渠外的介電材料，從而獲得包圍住主動區102的淺溝隔離結構104。淺溝隔離結構104的深度TK2(自主動區102的表面102s往下的深度)可介於2500埃至3500埃之間，但不限於此。
主動區102的範圍包括凹陷區域106，且凹陷區域106的位置大致上位於主動區102預計形成通道區的部分。例如，凹陷區域106可大致上位於主動區102的中間部分。值得注意的是，由於本實施例是先形成凹陷區域106再形成主動區102和淺溝隔離結構104，因此凹陷區域106在Y方向上的寬度W2會從寬度W2(參考圖1A)被淺溝隔離結構104縮減成與主動區102具有相同的寬度W2’。如圖2A所示，沿著X方向延伸的凹陷區域106的兩邊緣106b會分別與主動區102的兩邊緣102b切齊並且都鄰接淺溝隔離結構104。沿著Y方向延伸的凹陷區域106的另兩個邊緣106a則切過主動區102的內部，與主動區102的邊緣102a相隔一距離且不鄰接淺溝隔離結構104。
如圖3A和圖3B所示，接著可進行離子植入製程，將合適的摻雜植入至主動區102的預定區域中，以在主動區102中形成井區120以及輕摻雜區122。如圖3B所示，井區120可涵蓋主動區102全部的範圍，輕摻雜區122位於凹陷區域106兩側的主動區102(井區120)中，並且包住凹陷區域106的底角106c和側壁106d以及主動區102的頂角102c(頂角102c的位置即凹陷區域106的邊緣106a)。井區120和輕摻雜區122具有相反導電型，例如在一些實施例中，井區120為P型井區，輕摻雜區122為N型輕摻雜區。在另一些實施例中，井區120為N型井區，輕摻雜區122為P型輕摻雜區。
如圖4A和圖4B所示，接著依序對基底100進行一氧化製程P1以及一沉積製程P2，以於基底100上形成一閘極介電層130。例如，可先對基底100進行臨場蒸氣產生(ISSG)氧化製程以沿著主動區102表面及凹陷區域106成長出基底氧化物層131，然後再進行原子層沉積(ALD)以於基底氧化物層131上形成沉積介電層132。閘極介電層130是由基底氧化物層131和沉積介電層132共同構成，具有雙層結構，其中基底氧化物層131與基底100直接接觸，沉積介電層132位於基底氧化物層131上，與基底100之間由基底氧化物層131區隔開而不直接接觸。根據本發明一實施例，基底氧化物層131和沉積介電層132材料分別包括氧化矽。在其他實施例中，基底氧化物層131可包括氧化矽，沉積介電層132可包括高介電常數(high-k)介電層。
閘極介電層130的厚度可根據需求調整。根據本發明一實施例，閘極介電層130的厚度可介於200埃至300埃之間，但不限於此。基底氧化物層131與沉積介電層132的厚度的比例可根據需求調整，例如基底氧化物層131的厚度可大約是沉積介電層132的厚度的1倍至2.5倍之間。舉例來說，當閘極介電層130厚度大約是200埃時，基底氧化物層131的厚度可大約是140埃，沉積介電層132的厚度可大約是60埃。根據本發明一實施例，也可選擇進行氧化製程P1直到基底氧化物層131成長至閘極介電層130預計的厚度，例如可介於200埃至300埃之間，而不再進行沉積製程P2。換句話說，閘極介電層130整體是由基底氧化物層131構成，具有單層結構。
值得注意的是，由於氧化製程P1會氧化基底100的材料以形成基底氧化物層131，因此氧化製程P1後，凹陷區域106在X方向上的寬度會由原本的W1(參考圖2A)擴大成寬度W1’，且凹陷區域106的底角106c和主動區102的頂角102c會被圓化變成鈍角，側壁106d則會略往凹陷區域106外側傾斜。整體而言，氧化製程P1後，凹陷區域106的邊緣部分在氧化製程P1後會具有圓化輪廓。寬度W1與寬度W1’的差異大致上由氧化製程P1消耗的基底100的厚度來決定。根據本發明一實施例，寬度W1與寬度W1’可相差約50埃至150埃之間，但不限於此。
如圖5A和圖5B所示，接著可於基底100上形成一閘極材料層(圖未示)，然後對該閘極材料層進行一圖案化製程(例如微影暨蝕刻製程)，以於閘極介電層130上形成一閘極結構140。閘極結構140沿著Y方向延伸跨過主動區102而部分重疊在淺溝隔離結構104上。閘極結構140與主動區102之間由閘極介電層130區隔開而不直接接觸。閘極結構140可為虛設閘極(dummy gate)，用於後續的置換金屬閘極(replacement metal gate, RMG)製程以形成金屬閘極。根據本發明一實施例，閘極結構140可包括一多晶矽層141以及位於多晶矽層141上的一硬遮罩層142。
凹陷區域106外的閘極介電層130可在製作閘極結構140時被蝕刻移除，顯露出主動區102的表面102s。根據本發明一實施例，閘極介電層130被閘極結構140覆蓋的表面130s與主動區102的表面102s可大致上齊平。
本實施例中，閘極結構140在X方向上的寬度W3小於凹陷區域106的寬度W1’，因此閘極介電層130的邊緣部分130A會自閘極結構140兩側顯露出來，並且自閘極結構140的側壁140a外延伸(overhang)一距離D1。距離D1大致上等於凹陷區域106的邊緣106a與閘極結構140的側壁140a之間的距離。根據本發明一實施例，距離D1可介於0埃至250埃之間，但不限於此。當閘極結構140在X方向上的寬度W3大致上等於凹陷區域106的寬度W1’時，閘極結構140的側壁140a大致上切齊於凹陷區域106的邊緣106a，距離D1大致上等於零。如圖5B所示，閘極結構140與輕摻雜區122在Z方向(即垂直方向)上可部分重疊。
如圖6A和圖6B所示，接著可形成一側壁子材料層(圖未示)全面性地覆蓋基底100和閘極結構140，然後進行一非等向性(anisotropic)蝕刻製程以移除基底100表面和閘極結構140頂面上的側壁子材料層，獲得自對準於閘極結構140的側壁140a的側壁子150。接著可利用自對準於側壁子150的離子植入製程將合適的摻雜植入至側壁子150兩側的主動區102中，形成源/汲區124。
源/汲區124位於輕摻雜區122中，被輕摻雜區122包圍而與井區120區隔開，與井區120不直接接觸。與輕摻雜區122具有相同導電型。源/汲區124的摻雜可橫向擴散至側壁子150正下方的基底100中，因此如圖6B所示，源/汲區124可與閘極介電層130的邊緣部分130A直接接觸。
側壁子150可包括複層結構，例如可包括具有L型剖面形狀的第一側壁子151，以及位於第一側壁子151上的第二側壁子152。根據本發明一實施例，第一側壁子151和第二側壁子152的材料可選自氧化矽、氮化矽、氮氧化矽、碳化矽、氮摻雜碳化矽，或其他合適的介電材料。可藉由調整側壁子材料層的厚度以及非等向性蝕刻製程的側向蝕刻來控制側壁子150的寬度W4。本實施例中，側壁子150的寬度W4可大於閘極介電層130延伸的距離D1，側壁子150會跨過凹陷區域106的邊緣106a(或主動區102的頂角102c)，同時與閘極介電層130以及主動區102在Z方向(即垂直方向)上部分重疊。根據本發明一實施例，側壁子150的寬度W4可介於150埃至250埃之間，但不限於此。
如圖7所示，接著可利用自對準矽化金屬製程於源/汲區124中形成金屬矽化物126，然後形成一接觸蝕刻停止層160以及一層間介電層162全面性地覆蓋基底100和閘極結構140，再進行平坦化製程(例如化學機械研磨製程)以除部分層間介電層162和閘極結構140直到顯露出閘極結構140的頂面，以進行置換金屬閘極(RMG)製程將閘極結構140置換成金屬閘極170。接著可形成穿過層間介電層162和接觸蝕刻停止層160並且與源/汲區124上的金屬矽化物126接觸的接觸插塞164。根據本發明一實施例，接觸蝕刻停止層160材料可包括氮化矽、氮氧化矽、碳化矽或氮摻雜碳化矽，層間介電層162材料可包括氧化矽，但不限於此。
如圖7所示，金屬閘極170可包括一U型的功函數金屬層174、一U型的阻障層175，以及一低阻值金屬層176。根據本發明一實施例，當半導體元件為N導電型電晶體時，功函數金屬層174可選用功函數為3.9電子伏特(eV)至4.3 eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC (碳化鈦鋁)等，但不限於此。根據本發明一實施例，當半導體元件為P導電型電晶體時，功函數金屬層174可選用功函數為4.8 eV至5.2 eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不限於此。根據本發明一實施例，阻障層175的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料，但不限於此。低阻值金屬層176可包括鋁(Al)、鎢(W)、銅(Cu)、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide, CoWP)等金屬材料，但不限於此。功函數金屬層174與側壁子150和閘極介電層130之間可設有一U型的高介電常數(high-k)介電層，因此功函數金屬層174與閘極介電層130和側壁子150不直接接觸。在另一實施例中，功函數金屬層174的底面和閘極介電層130之間可設有一字型的高介電常數介電層，因此功函數金屬層174可與側壁子150直接接觸但不與閘極介電層130直接接觸。在又另一實施例中，功函數金屬層174可與側壁子150和閘極介電層130直接接觸，之間未設置高介電常數介電層。
請同時參考圖7和圖8。本發明提供之半導體元件包括基底100，由淺溝隔離結構104定義在基底100上的主動區102、位於主動區102中的凹陷區域106、位於凹陷區域106上的閘極介電層130、位於閘極介電層130上的閘極結構，例如金屬閘極170，以及位於金屬閘極170兩側的主動區102中的源/汲區124。在一些實施例中，半導體元件還包括井區120位於主動區102中並且包圍凹陷區域106，以及輕摻雜區122位於凹陷區域106兩側的井區120中，包圍住源/汲區124。源/汲區124由輕摻雜區122與井區120區隔開，不直接接觸。輕摻雜區122與金屬閘極170在Z方向(即垂直方向)上部分重疊。主動區102位於閘極介電層130正下方的部分為半導體元件的凹陷式通道(recessed channel region)，凹陷式通道的電流的導通(on)和關閉(off)由金屬閘極170控制。本發明將通道區設計在凹陷區域106的下方，並利用製作閘極介電層130的氧化製程P1(例如ISSG)來圓化凹陷區域106的底角106c和主動區102的頂角102c，因此閘極介電層130的邊緣部分130A也隨著底角106c、側壁106d和頂角102c之輪廓而具有一圓化輪廓，藉此可降低金屬閘極170邊緣與源/汲區124之間的電場強度，進而改善GIDL及HCI造成的漏電流及可靠度降低的問題。
下文將針對本發明的不同實施例進行說明。為簡化說明，以下說明主要描述各實施例不同之處，而不再對相同之處作重覆贅述。各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參考圖9，所繪示為根據本發明第二實施例之半導體元件的部分放大示意圖，其與圖8所示半導體元件的主要差異在於，金屬閘極170的側壁170a可往源/汲區124的方向外推(即距離D1變小)，使金屬閘極170可重疊在閘極介電層130的邊緣部分130A的正上方。在一些情況下，金屬閘極170的側壁170a與邊緣106a可在Z方向(垂直方向)上大致切齊。自對準於側壁子150形成的源/汲區124在橫向擴散後，與閘極介電層130的邊緣部分130A可仍相隔一距離，彼此之間被輕摻雜區122區隔開，不直接接觸。
請參考圖10，所繪示為根據本發明第三實施例之半導體元件的部分放大示意圖，其與圖8所示半導體元件的主要差異在於，金屬閘極170的側壁170a可往遠離閘極介電層130的邊緣部分130A的方向退縮(即距離D1變大)，或者側壁子150的寬度W4可縮小。此時，自對準於側壁子150形成的源/汲區124可完全包住閘極介電層130的邊緣部分130A(包住凹陷區域106的底角106c和側壁106d以及主動區102的頂角102c)。在一些實施例中，如圖10所示，閘極介電層130的邊緣部分130A可自側壁子150的外側顯露出來，接觸蝕刻停止層160可延伸跨過凹陷區域106的邊緣106a，與閘極介電層130在Z方向(即垂直方向)上部分重疊。
請參考圖11，所繪示為根據本發明第四實施例之半導體元件的剖面示意圖，其與圖7所示半導體元件的主要差異在於，側壁子150可在形成金屬矽化物126之後被移除，因此後續形成的接觸蝕刻停止層160可延伸跨過凹陷區域106的邊緣106a，與金屬閘極170的側壁170a直接接觸，且與閘極介電層130在Z方向(即垂直方向)上部分重疊。
請參考圖12和圖13，圖12所繪示為根據本發明第五實施例之半導體元件於製作閘極結構140後的剖面示意圖(對應於圖5B步驟)，圖13為圖12之半導體元件製作金屬閘極170及接觸插塞後164的剖面示意圖(對應於圖7步驟)。本實施例與圖5B和圖7所示實施例之半導體元件的主要差異在於，圖12中，主動區102的表面102s上的閘極介電層130(例如基底氧化物層131)可在製作閘極結構140後仍保留部分厚度，可用來當屏蔽氧化層(screen oxide)，以於後續製程時保護主動區102表面120s並且可減少離子植入的通道效應(channeling effect)，以製作出超淺接面(ultra shallow junction)之源/汲區124。如圖13所示，閘極介電層130的邊緣部分130A可包括一水平延伸部130a夾設在側壁子150底部和源/汲區124之間，並且包住主動區102的頂角102c。
圖14所繪示為根據本發明第六實施例之半導體元件的剖面示意圖，其與圖13所示半導體元件的主要差異在於，側壁子150可在形成金屬矽化物126之後被移除，因此後續形成的接觸蝕刻停止層160可延伸跨過凹陷區域106的邊緣106a，與金屬閘極170的側壁170a直接接觸，且與閘極介電層130的水平延伸部130a在Z方向(即垂直方向)上部分重疊。
圖15所繪示為根據本發明第七實施例之半導體元件在製作主動區102、淺溝隔離結構104以及凹陷區域106後的俯視示意圖。本實施例中，凹陷區域106可選擇在形成淺溝隔離結構104和主動區102之後才製作，因此凹陷區域106的圖案會同時位於淺溝隔離結構104和主動區102中。如圖15所示，凹陷區域106可沿著Y方向延伸至淺溝隔離結構104的區域內。凹陷區域106的邊緣106b位於淺溝隔離結構104的區域內，與主動區102的邊緣102b相隔一距離D2。根據本發明一實施例，距離D2可介於0至200埃之間，但不限於此。
綜合以上，本發明提供之半導體元件及製作方法，藉由凹陷式通道的設計，並利用成長閘極介電層的氧化製程(例如ISSG)來圓化凹陷區域的底角的輪廓，使獲得的閘極介電層的邊緣部分從而也具有圓化的底角和側壁輪廓，因此可調整閘極介電層鄰近源/汲區的邊緣部分的電場強度，減少強電場作用下的載子能帶穿隧(band-to-band tunneling)所造成的閘極引發汲極漏電流(GIDL)，可改善元件效能。對於熱載子注入(HCI)造成的可靠度問題，本發明也具有改善的效果。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:基底 102:主動區 104:淺溝隔離結構 106:凹陷區域 120:井區 122:輕摻雜區 124:源/汲區 126:金屬矽化物 130:閘極介電層 131:基底氧化物層 132:沉積介電層 140:閘極結構 141:多晶矽層 142:硬遮罩層 150:側壁子 151:第一側壁子 152:第二側壁子 160:接觸蝕刻停止層 162:層間介電層 164:接觸插塞 170:金屬閘極 172:功函數金屬層 174:阻障層 176:低阻值金屬層 102a:邊緣 102b:邊緣 102c:頂角 102s:表面 106a:邊緣 106b:邊緣 106c:底角 106d:側壁 130A:邊緣部分 130a:水平延伸部 140a:側壁 170a:側壁 AA:切線 D1:距離 D2:距離 P1:氧化製程 P2:沉積製程 TK1:深度 TK2:深度 W1:寬度 W1':寬度 W2:寬度 W2':寬度 W3:寬度 W4:寬度 X:方向 Y:方向 Z:方向
圖1A、圖1B、圖2A、圖2B、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7和圖8所繪示為根據本發明第一實施例之半導體元件於製造過程之不同階段的示意圖，其中： 圖1A為半導體元件在基底製作凹陷區域後的平面示意圖，圖1B為沿著圖1A中的AA切線的剖面示意； 圖2A為半導體元件在基底製作淺溝隔離結構和主動區後的平面示意圖，圖2B為沿著圖2A中的AA切線的剖面示意； 圖3A為半導體元件在製作井區和輕摻雜區後的平面示意圖，圖3B為沿著圖3A中的AA切線的剖面示意； 圖4A為半導體元件在製作閘極介電層後的平面示意圖，圖4B為沿著圖4A中的AA切線的剖面示意； 圖5A為半導體元件在製作閘極結構後的平面示意圖，圖5B為沿著圖5A中的AA切線的剖面示意； 圖6A為半導體元件在製作側壁子以及源/汲區後的平面示意圖，圖6B為沿著圖6A中的AA切線的剖面示意；以及 圖7為圖6B之半導體元件在製作金屬閘極以及接觸插塞後的剖面示意。 圖8為圖7所示半導體元件的部分放大示意圖。 圖9所繪示為根據本發明第二實施例之半導體元件的部分放大示意圖。 圖10所繪示為根據本發明第三實施例之半導體元件的部分放大示意圖。 圖11所繪示為根據本發明第四實施例之半導體元件的剖面示意圖。 圖12和圖13所繪示為根據本發明第五實施例之半導體元件於製造過程之不同階段的示意圖，其中： 圖12為半導體元件在製作閘極結構後的剖面示意圖；以及 圖13為半導體元件在製作金屬閘極以及接觸插塞後的剖面示意。 圖14所繪示為根據本發明第六實施例之半導體元件的剖面示意圖。 圖15所繪示為根據本發明第七實施例之半導體元件在製作主動區、淺溝隔離結構以及凹陷區域後的俯視示意圖。
100:基底
102:主動區
104:淺溝隔離結構
106:凹陷區域
120:井區
122:輕摻雜區
124:源/汲區
126:金屬矽化物
130:閘極介電層
131:基底氧化物層
132:沉積介電層
150:側壁子
151:第一側壁子
152:第二側壁子
160:接觸蝕刻停止層
162:層間介電層
164:接觸插塞
170:金屬閘極
172:高介電常數介電層
174:功函數金屬層
175:阻障層
176:低阻值金屬層
102s:表面
130A:邊緣部分
170a:側壁
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種半導體元件，包括： 一基底，一主動區位於該基底上； 一凹陷區域，位於該主動區中； 一閘極介電層，位於該凹陷區域上，其中該閘極介電層的一邊緣部分具有一圓化輪廓； 一閘極結構，位於該閘極介電層上；以及 一源/汲區，位於該閘極結構一側的該主動區中，並且與該閘極介電層的該邊緣部分直接接觸。
  2. 如申請專利範圍第1項所述之半導體元件，其中該凹陷區域的深度介於200至300埃之間。
  3. 如申請專利範圍第1項所述之半導體元件，另包括一淺溝隔離結構圍繞該主動區。
  4. 如申請專利範圍第3項所述之半導體元件，其中該凹陷區域的一邊緣與該主動區鄰接該淺溝隔離結構的一邊緣切齊。
  5. 如申請專利範圍第3項所述之半導體元件，其中該凹陷區域與該淺溝隔離結構部分重疊。
  6. 如申請專利範圍第1項所述之半導體元件，另包括： 一井區，位於該主動區中並且包圍該凹陷區域；以及 一輕摻雜區，位於該井區中並且包圍該源/汲區。
  7. 如申請專利範圍第1項所述之半導體元件，其中該閘極介電層包括： 一基底氧化物層，直接位於該基底上；以及 一沉積介電層，位於該基底氧化物層上。
  8. 如申請專利範圍第7項所述之半導體元件，其中該沉積介電層的一頂面與該主動區的一表面大致上齊平。
  9. 如申請專利範圍第1項所述之半導體元件，另包括一側壁子設於該閘極結構的一側壁上並且跨過該凹陷區域的一邊緣。
  10. 如申請專利範圍第1項所述之半導體元件，其中該閘極結構包括金屬閘極。
  11. 一種半導體元件的製作方法，包括： 提供一基底； 於該基底中形成一主動區，該主動區包括一凹陷區域； 對該基底進行一氧化製程以形成一閘極介電層於該凹陷區域上，其中該閘極介電層的一邊緣部分具有一圓化輪廓； 形成一閘極結構於該閘極介電層上；以及 於該閘極結構一側的該主動區中形成一源/汲區，其中該源/汲區與該閘極介電層的該邊緣部分直接接觸。
  12. 如申請專利範圍第11項所述之半導體元件的製作方法，其中該凹陷區域的一深度可介於200埃至300埃之間。
  13. 如申請專利範圍第11項所述之半導體元件的製作方法，其中於該基底中形成該主動區之步驟包括： 於該基底中形成該凹陷區域；以及 形成該凹陷區域之後，於該基底中形成一淺溝隔離結構以定義該主動區。
  14. 如申請專利範圍第11項所述之半導體元件的製作方法，其中於該基底中形成該主動區之步驟包括： 形成一淺溝隔離結構於該基底中以定義該主動區；以及 於該淺溝隔離結構以及該主動區中形成該凹陷區域。
  15. 如申請專利範圍第11項所述之半導體元件的製作方法，其中進行該氧化製程之前，另包括： 於該主動區中形成一井區；以及 形成一輕摻雜區於該井區中並且包住該凹陷區域的一邊緣。
  16. 如申請專利範圍第11項所述之半導體元件的製作方法，其中該氧化製程包括臨場蒸氣產生(ISSG)氧化製程。
  17. 如申請專利範圍第11項所述之半導體元件的製作方法，其中形成該閘極介電層的步驟包括： 進行該氧化製程以形成一基底氧化物層；以及 進行一沉積製程，以於該基底氧化物層上形成一沉積介電層。
  18. 如申請專利範圍第17項所述之半導體元件的製作方法，其中該沉積介電層的一頂面與該主動區的一表面大致上齊平。
  19. 如申請專利範圍第11項所述之半導體元件的製作方法，其中形成該源/汲區之前，另包括： 形成一側壁子於該閘極結構的一側壁上，其中該側壁子跨過該凹陷區域的一邊緣。
  20. 如申請專利範圍第11項所述之半導體元件的製作方法，另包括進行一置換金屬閘極製程，以將該閘極結構轉換成一金屬閘極。
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