TW202316440A - 儲存裝置、記憶體控制器及儲存裝置的操作方法 - Google Patents

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Abstract

提供一種用於藉由使用錯誤校正碼（ECC）資料來實行可靠性檢查的儲存裝置。所述儲存裝置包括記憶體控制器，所述記憶體控制器被配置成基於由記憶體裝置的第一讀取操作讀取的第一讀取資料的ECC資料來偵測由第二讀取操作讀出的第二讀取資料的錯誤的數目。所述記憶體控制器包括記憶體檢查電路，所述記憶體檢查電路包括：計數器，被配置成對記憶體胞元的狀態進行計數；比較器，被配置成將所述狀態的相應計數數目彼此進行比較；以及暫存器，被配置成基於比較結果儲存錯誤的數目。

Description

儲存裝置、記憶體控制器及儲存裝置的操作方法
本發明概念是有關於半導體裝置，且更具體而言是有關於能夠使用錯誤校正碼（error correction code，ECC）資料實行可靠性檢查的儲存裝置及/或儲存裝置的操作方法。 [相關申請案的交叉參考]
本申請案是基於在2020年12月30日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0188210號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文以引用的方式併入本案。
使用半導體晶片的系統廣泛使用動態隨機存取記憶體（dynamic random-access memory，DRAM）作為系統的操作記憶體或主記憶體並且使用儲存裝置作為儲存媒體，以儲存由系統內的主機使用的資料或指令及/或實行計算操作。儲存裝置包括非揮發性記憶體。隨著儲存裝置的容量增大，堆疊於非揮發性記憶體的基板上的記憶體胞元的數目及字元線的數目增加，且儲存於記憶體胞元中的資料位元的數目亦增加。為改善記憶體的儲存容量及積體度，正在研究其中記憶體胞元以三維（three-dimensional，3D）結構堆疊的非揮發性記憶體裝置（例如3D反及閘（Not-And，NAND）快閃記憶體）。
隨著3D NAND快閃記憶體的規模減小及其結構的改變，會發現各種先前未知的問題。各種新發現的問題可能會破壞儲存於儲存裝置中的資料，進而損害儲存裝置的可靠性。
本發明概念提供能夠使用錯誤校正碼（ECC）資料在短時間週期期間實行可靠性檢查的儲存裝置及/或儲存裝置的操作方法。
根據本發明概念的一個態樣，一種儲存裝置可包括：非揮發性記憶體裝置，包括多個記憶體區塊，所述多個記憶體區塊中的每一者包括連接至多條字元線的記憶體胞元，所述記憶體胞元被配置成根據寫入資料被程式化成多個狀態；以及記憶體控制器，被配置成檢查所述記憶體胞元之中連接至所述多條字元線之中的選擇字元線的第一記憶體胞元的可靠性，其中所述記憶體控制器更被配置成：針對連接至所述選擇字元線的所述記憶體胞元實行第一讀取操作；藉由對由所述第一讀取操作讀出的第一讀取資料實行錯誤校正解碼來獲得經錯誤校正資料；針對連接至所述選擇字元線的所述記憶體胞元實行第二讀取操作；以及基於所述經錯誤校正資料對由所述第二讀取操作讀出的第二讀取資料的錯誤的數目進行計數。
根據本發明概念的另一態樣，一種用於檢查記憶體的可靠性的記憶體控制器可包括：錯誤校正碼（ECC）電路，被配置成藉由對在第一讀取操作中讀出的第一讀取資料實行錯誤校正解碼來獲得經錯誤校正資料，所述第一讀取操作是針對連接至所述記憶體裝置的選擇字元線的第一記憶體胞元；以及記憶體檢查電路，被配置成基於所述經錯誤校正資料偵測在第二讀取操作中讀出的第二讀取資料的錯誤的數目，所述第二讀取操作是針對連接至所述選擇字元線的所述第一記憶體胞元。
根據本發明概念的另一態樣，一種儲存裝置的操作方法，所述儲存裝置包括至少一個非揮發性記憶體裝置以及被配置成控制所述至少一個非揮發性記憶體裝置的記憶體控制器，所述操作方法可包括：由所述記憶體控制器針對第一記憶體胞元實行第一讀取操作，所述第一記憶體胞元根據寫入資料被程式化成多個狀態且連接至所述至少一個非揮發性記憶體裝置的記憶體區塊之中的所選擇記憶體區塊的選擇字元線；由所述記憶體控制器藉由對在所述第一讀取操作中讀出的第一讀取資料實行錯誤校正解碼來獲得經錯誤校正資料；由所述記憶體控制器藉由對所述經錯誤校正資料的狀態進行計數來計算每一狀態的第一計數數目；由所述記憶體控制器針對連接至所述選擇字元線的所述第一記憶體胞元實行第二讀取操作；由所述記憶體控制器藉由對由所述第二讀取操作讀出的第二讀取資料的狀態進行計數來計算每一狀態的第二計數數目；由所述記憶體控制器基於每一狀態的所述第一計數數目及每一狀態的所述第二計數數目來對所述第二讀取資料的錯誤的數目進行計數；以及由所述記憶體控制器基於所述第二讀取資料的所述錯誤的所述數目來實行所述記憶體裝置的收回操作。
圖1是根據本發明概念示例性實施例的儲存裝置100的方塊圖。
參照圖1，儲存裝置100可包括記憶體裝置110及記憶體控制器120。根據本示例性實施例，示出儲存裝置100中所包括的數個概念性硬體配置，但示例性實施例並非僅限於此，且亦可存在其他配置。記憶體控制器120可將記憶體裝置110控制成使得因應於來自主機的寫入請求而將資料寫入至記憶體裝置110，或者可將記憶體裝置110控制成使得因應於來自主機的讀取請求自記憶體裝置110讀取資料。
根據一些示例性實施例，儲存裝置100可為嵌入於電子設備中的內部記憶體。舉例而言，儲存裝置100可為嵌入式通用快閃儲存（Universal Flash Storage，UFS）記憶體裝置、嵌入式多媒體卡（embedded Multi-Media Card，eMMC）或固態驅動機（SSD）。根據一些示例性實施例，儲存裝置100可為可自電子設備拆卸的外部記憶體。舉例而言，儲存裝置100可包括UFS記憶體卡、緊湊型快閃（Compact Flash，CF）、安全數位（Secure Digital，SD）、微型SD（Micro-SD）、迷你SD（Mini-SD）、極端數位（extreme Digital，xD）及記憶條（Memory Stick）中的至少一者。
記憶體裝置110可在記憶體控制器120的控制下實行寫入操作或讀取操作。記憶體裝置110可經由輸入/輸出線自記憶體控制器120接收命令及位址並且向記憶體控制器120發射或自記憶體控制器120接收用於寫入操作或讀取操作的資料。記憶體裝置110可經由控制線接收控制訊號。記憶體裝置110可包括控制邏輯電路114及記憶體胞元陣列116。
控制邏輯電路114可控制記憶體裝置110的各種整體操作。控制邏輯電路114可自記憶體控制器120接收命令/位址。控制邏輯電路114可根據所接收的命令/位址產生用於控制記憶體裝置110的其他組件的控制訊號。舉例而言，控制邏輯電路114可產生用於向記憶體胞元陣列116寫入資料或自記憶體胞元陣列116讀取資料的各種控制訊號。
記憶體胞元陣列116可在控制邏輯電路114的控制下儲存自記憶體控制器120接收的資料。記憶體胞元陣列116可在控制邏輯電路114的控制下將所儲存的資料輸出至記憶體控制器120。
記憶體胞元陣列116可包括多個記憶體胞元。舉例而言，所述多個記憶體胞元可為快閃記憶體胞元。然而，本發明概念並非僅限於此，且記憶體胞元可為電阻式隨機存取記憶體（Resistive Random Access Memory，RRAM）胞元、鐵電隨機存取記憶體（Ferroelectric RAM，FRAM）胞元、相變隨機存取記憶體（Phase change RAM，PRAM）胞元、閘流體隨機存取記憶體（Thyristor RAM，TRAM）胞元及磁性隨機存取記憶體（Magnetic RAM，MRAM）胞元。現將藉由集中於其中所述多個記憶體胞元是NAND快閃記憶體胞元的實例來詳細闡述本發明概念的一些示例性實施例。
記憶體胞元陣列116可包括多個記憶體區塊BLK1至BLKz（其中z是等於或大於2的整數），且所述多個記憶體區塊BLK1至BLKz中的每一者可包括多個頁面Page1至Pagem（其中m是等於或大於2的整數）。記憶體胞元陣列116可包括包含多個胞元串的三維（3D）記憶體胞元陣列。此將在稍後參照圖3及圖4進行詳細闡述。
記憶體控制器120可針對記憶體裝置110實行第一讀取操作及第二讀取操作，以實行記憶體裝置110的可靠性檢查。記憶體控制器120可包括錯誤校正碼（ECC）電路122及記憶體檢查電路124。ECC電路122可產生ECC，以用於對向/自記憶體裝置110發射/接收的資料的故障位元或錯誤位元進行校正。ECC電路122可藉由對提供至記憶體裝置110的寫入資料實行錯誤校正編碼來對已添加同位位元的寫入資料進行配置。同位位元可儲存於記憶體裝置110中。ECC電路122可針對記憶體裝置110輸出的讀取資料實行錯誤校正解碼。ECC電路122可藉由使用同位位元對由第一讀取操作讀取的第一讀取資料實行錯誤校正來獲得經錯誤校正的ECC資料ECC_DEC。ECC電路122可使用例如以下編碼調變來校正錯誤：低密度同位檢查（low density parity check，LDPC）碼、BCH碼、渦輪碼（turbo code）、里德所羅門碼（Reed-Solomon code）、卷積碼、遞歸系統碼（recursive systematic code，RSC）、交織編碼調變（trellis-coded modulation，TCM）或區塊編碼調變（block coded modulation，BCM）。
記憶體檢查電路124可基於經錯誤校正的ECC資料ECC_DEC對記憶體裝置110實行可靠性檢查操作。記憶體檢查電路124可包括計數器125、比較器127及暫存器129。計數器125可藉由對經錯誤校正資料ECC_DEC的狀態進行計數來計算每一狀態的第一計數數目，且可藉由對由第二讀取操作讀取的第二讀取資料的狀態進行計數來對每一狀態的第二計數數目進行計數。比較器127可將每一狀態的第一計數數目與每一狀態的第二計數數目進行比較，且暫存器129可基於比較器127的比較結果來儲存第二讀取資料的錯誤的數目。由於記憶體檢查電路124基於第一讀取資料的ECC資料ECC_DEC對第二讀取資料的錯誤的數目進行計數，因此記憶體檢查電路124可在相對短的時間週期期間實行可靠性檢查。
圖2是圖1中所示的記憶體裝置110的方塊圖。
參照圖1及圖2，記憶體裝置110可包括控制邏輯電路114、記憶體胞元陣列116、頁面緩衝器單元118、電壓產生器119及列解碼器394。儘管圖2中未示出，然而記憶體裝置110可更包括命令解碼器、位址解碼器、輸入/輸出（input/output，I/O）電路等。
控制邏輯電路114可控制記憶體裝置110的各種整體操作。控制邏輯電路114可因應於來自記憶體控制器120的命令CMD及/或位址ADDR輸出各種控制訊號。舉例而言，控制邏輯電路114可輸出電壓控制訊號CTRL_vol、列位址X-ADDR及行位址Y-ADDR。
記憶體胞元陣列116可包括多個記憶體區塊BLK1至BLKz，且所述多個記憶體區塊BLK1至BLKz中的每一者可包括多個記憶體胞元。記憶體胞元陣列116可經由位元線BL連接至頁面緩衝器單元118，且可經由字元線WL、串選擇線SSL及接地選擇線GSL連接至列解碼器394。
根據示例性實施例，記憶體胞元陣列116可包括3D記憶體胞元陣列，且3D記憶體胞元陣列可包括多個記憶體NAND串。每一記憶體NAND串可包括分別連接至在垂直方向上堆疊於基板上的字元線的記憶體胞元。美國專利7,679,133、美國專利8,553,466、美國專利8,654,587、美國專利8,559,235及美國專利2011/0233648併入本文供參考。根據示例性實施例，記憶體胞元陣列116可包括二維（two-dimensional，2D）記憶體胞元陣列，且2D記憶體胞元陣列可包括排列於行方向及列方向上的多個記憶體NAND串。
頁面緩衝器單元118可包括多個頁面緩衝器PB1至PBn（其中n是等於或大於2的整數），且所述多個頁面緩衝器PB1至PBn可分別經由所述多條位元線BL連接至記憶體胞元。頁面緩衝器單元118可因應於行位址Y-ADDR自所述多條位元線BL選擇至少一條位元線。頁面緩衝器電路118可根據操作模式而作為寫入驅動機或感測放大器進行操作。舉例而言，在程式化操作期間，頁面緩衝器電路118可施加與將被程式化至所選擇位元線的資料對應的位元線電壓。在讀取操作期間，頁面緩衝器電路118可感測所選擇位元線的電流或電壓，以感測儲存於記憶體胞元中的資料。
電壓產生器119可基於電壓控制訊號CTRL_vol產生用於實行程式化操作、讀取操作及抹除操作的各種類型的電壓。舉例而言，電壓產生器119可產生字元線電壓VWL（例如，程式化電壓、讀取電壓、程式化驗證電壓及抹除電壓）。
列解碼器394可因應於列位址X-ADDR自所述多條字元線WL選擇一條字元線，且可自所述多條串選擇線SSL選擇一條串選擇線。舉例而言，在程式化操作期間，列解碼器394可向所選擇字元線施加程式化電壓及程式化驗證電壓，且在讀取操作期間，列解碼器394可向所選擇字元線施加讀取電壓。
圖3至圖5是用於闡釋適用於圖2所示記憶體裝置110的3D V-NAND結構的圖。圖3是記憶體區塊BLKi的等效電路，且圖4是記憶體區塊BLKi的透視圖。圖5闡釋具有晶片至晶片（chip-to-chip，C2C）結構的記憶體裝置110。
參照圖3，記憶體區塊BLKi可包括連接於位元線BL1、BL2及BL3與共用源極線CSL之間的多個記憶體NAND串NS11至NS33。所述多個記憶體NAND串NS11至NS33中的每一者可包括串選擇電晶體SST、多個記憶體胞元MC1、MC2至MC8以及接地選擇電晶體GST。為使例示簡潔起見，所述多個記憶體NAND串NS11至NS33中的每一者包括圖3中的所述八個記憶體胞元MC1、MC2至MC8。然而，示例性實施例並非僅限於此。
串選擇電晶體SST可連接至串選擇線SSL1、SSL2及SSL3中的對應一者。所述多個記憶體胞元MC1、MC2至MC8可分別連接至閘極線GTL1、GTL2至GTL8。閘極線GTL1、GTL2至GTL8可對應於字元線，且閘極線GTL1、GTL2至GTL8中的一些閘極線可對應於虛擬字元線。接地選擇電晶體GST可連接至接地選擇線GSL1、GSL2及GSL3中的對應一者。串選擇電晶體SST可連接至位元線BL1、BL2及BL3中的對應一者，且接地選擇電晶體GST可連接至共用源極線CSL。
同一水準上的閘極線（例如，GTL1）可共同連接至彼此，且接地選擇線GSL1、GSL2及GSL3以及串選擇線SSL1、SSL2及SSL3可彼此隔開。儘管在圖3中記憶體區塊BLKi連接至所述八條閘極線GTL1、GTL2至GTL8以及所述三條位元線BL1、BL2及BL3，但示例性實施例並非僅限於此。
參照圖3及圖4，記憶體區塊BLKi相對於基板SUB形成於垂直方向上。構成記憶體NAND串NS11至NS33的記憶體胞元堆疊於多個半導體層上。
在基板SUB上設置有各自在第一方向（Y方向）上延伸的共用源極線CSL。在兩條相鄰的共用源極線CSL之間在基板SUB的一部分上，可在第三方向（Z方向）上依序設置有各自在第一方向（Y方向）上延伸的多個絕緣層IL，且所述多個絕緣層IL可在第三方向（Z方向）上彼此間隔開特定距離。在兩條相鄰的共用源極線CSL之間在基板SUB的所述一部分上設置有多個支柱P，所述多個支柱P依序排列於第一方向（Y方向）上且在第三方向（Z方向）上穿透過所述多個絕緣層IL。所述多個支柱P可穿透過所述多個絕緣層IL且接觸基板SUB。所述多個支柱P中的每一者的表面層S可包含經第一導電類型的雜質摻雜的矽材料且可用作通道區。所述多個支柱P中的每一者的內部層I可包含絕緣材料（例如氧化矽）或空氣隙。在兩條相鄰的共用源極線CSL之間在基板SUB的所述一部分上，沿著絕緣層IL、支柱P以及基板SUB的被暴露出的表面設置有電荷儲存層CS。電荷儲存層CS可包括閘極絕緣層（或穿遂絕緣層）、電荷陷獲層及阻擋絕緣層。在兩條相鄰的共用源極線CSL之間在基板SUB的所述一部分上，在電荷儲存層CS的被暴露出的表面上設置有閘極電極GE，例如串選擇線SSL及接地選擇線GSL以及字元線WL1至WL8。在所述多個支柱P上可設置有汲極或汲極接觸件DR。在汲極接觸件DR上可設置有位元線BL1至BL3，位元線BL1至BL3各自在第二方向（X方向）上延伸且在第一方向（Y方向）上彼此間隔開特定距離。
如圖4中所示，記憶體NAND串NS11至NS33中的每一者可被實施為其中堆疊有第一記憶體堆疊ST1及第二記憶體堆疊ST2的結構。第一記憶體堆疊ST1連接至共用源極線CSL，第二記憶體堆疊ST2連接至位元線BL1至BL3，且第一記憶體堆疊ST1與第二記憶體堆疊ST2被堆疊成共享不同的通道孔。
參照圖5，記憶體裝置110可具有晶片至晶片（C2C）結構。C2C結構可指藉由以下方式形成的結構：在第一晶圓上製造包括胞元區CELL的上部晶片，在與第一晶圓隔開的第二晶圓上製造包括周邊電路區PERI的下部晶片，且然後將上部晶片與下部晶片結合至彼此。此處，結合製程可包括對形成於上部晶片的最上部金屬層上的結合金屬與形成於下部晶片的最上部金屬層上的結合金屬進行電性連接的方法。舉例而言，結合金屬可包括使用Cu對Cu結合的銅（Cu）。然而，示例性實施例可並不僅限於此。舉例而言，結合金屬亦可由鋁（Al）或鎢（W）形成。
記憶體裝置110的周邊電路區PERI及胞元區CELL中的每一者可包括外部接墊結合區域PA、字元線結合區域WLBA及位元線結合區域BLBA。
周邊電路區PERI可包括第一基板210、層間絕緣層215、形成於第一基板210上的多個電路元件220a、220b及220c、分別連接至所述多個電路元件220a、220b及220c的第一金屬層230a、230b及230c、以及形成於第一金屬層230a、230b及230c上的第二金屬層240a、240b及240c。在示例性實施例中，第一金屬層230a、230b及230c可由具有相對高的電阻率的鎢形成，且第二金屬層240a、240b及240c可由具有相對低的電阻率的銅形成。
在圖5中所示的示例性實施例中，儘管僅示出並闡述了第一金屬層230a、230b及230c以及第二金屬層240a、240b及240c，然而示例性實施例並非僅限於此，且在第二金屬層240a、240b及240c上可進一步形成一或多個附加金屬層。形成於第二金屬層240a、240b及240c上的所述一或多個附加金屬層的至少一部分可由具有較形成第二金屬層240a、240b及240c的銅的電阻率低的電阻率的鋁等形成。
層間絕緣層215可設置於第一基板210上且覆蓋所述多個電路元件220a、220b及220c、第一金屬層230a、230b及230c以及第二金屬層240a、240b及240c。層間絕緣層215可包含絕緣材料，例如氧化矽、氮化矽等。
在字元線結合區域WLBA中的第二金屬層240b上可形成有下部結合金屬271b及272b。在字元線結合區域WLBA中，周邊電路區PERI中的下部結合金屬271b及272b可電性結合至胞元區CELL的上部結合金屬371b及372b。下部結合金屬271b及272b以及上部結合金屬371b及372b可由鋁、銅、鎢等形成。此外，胞元區CELL中的上部結合金屬371b及372b可被稱為第一金屬接墊，且周邊電路區PERI中的下部結合金屬271b及272b可被稱為第二金屬接墊。
胞元區CELL可包括至少一個記憶體區塊。胞元區CELL可包括第二基板310及共用源極線320。在第二基板310上，在與第二基板310的上表面垂直的方向（Z軸方向）上可堆疊有多條字元線331至338（或統稱為330）。在所述多條字元線330上及所述多條字元線330下方可分別排列有至少一條串選擇線及至少一條接地選擇線，且所述多條字元線330可設置於所述至少一條串選擇線與所述至少一條接地選擇線之間。
在位元線結合區域BLBA中，通道結構CH可在與第二基板310的上表面垂直的方向（Z軸方向）上延伸且穿過所述多條字元線330、所述至少一條串選擇線及所述至少一條接地選擇線。通道結構CH可包括資料儲存層、通道層、隱埋絕緣層等，且通道層可電性連接至第一金屬層350c及第二金屬層360c。舉例而言，第一金屬層350c可為位元線接觸件，且第二金屬層360c可為位元線。在示例性實施例中，位元線360c可在與第二基板310的上表面平行的第一方向（Y軸方向）上延伸。
在圖5中所示的示例性實施例中，其中設置有通道結構CH、位元線360c等的區域可被定義為位元線結合區域BLBA。在位元線結合區域BLBA中，位元線360c可電性連接至電路元件220c，在周邊電路區PERI中設置有頁面緩衝器393。位元線360c可連接至胞元區CELL中的上部結合金屬371c及372c，且上部結合金屬371c及372c可連接至與頁面緩衝器393的電路元件220c連接的下部結合金屬271c及272c。
在字元線結合區域WLBA中，所述多條字元線330可在與第二基板310的上表面平行且與第一方向垂直的第二方向（X軸方向）上延伸且可連接至多個胞元接觸插塞341至347（或統稱為340）。所述多條字元線330與所述多個胞元接觸插塞340可在由所述多條字元線330的至少一部分提供的接墊中連接至彼此，所述接墊在第二方向上以不同的長度延伸。第一金屬層350b與第二金屬層360b可依序連接至與所述多條字元線330連接的所述多個胞元接觸插塞340的上部部分。所述多個胞元接觸插塞340可在字元線結合區域WLBA中藉由胞元區CELL的上部結合金屬371b及372b以及周邊電路區PERI的下部結合金屬271b及272b連接至周邊電路區PERI。
所述多個胞元接觸插塞340可電性連接至電路元件220b，進而在周邊電路區PERI中形成列解碼器394。在示例性實施例中，列解碼器394的電路元件220b的操作電壓可不同於形成頁面緩衝器393的電路元件220c的操作電壓。舉例而言，形成頁面緩衝器393的電路元件220c的操作電壓可大於形成列解碼器394的電路元件220b的操作電壓。
在外部接墊結合區域PA中可設置有共用源極線接觸插塞380。共用源極線接觸插塞380可由導電材料（例如金屬、金屬化合物、多晶矽等）形成且可電性連接至共用源極線320。在共用源極線接觸插塞380的上部部分上可依序堆疊有第一金屬層350a與第二金屬層360a。舉例而言，其中設置有共用源極線接觸插塞380、第一金屬層350a及第二金屬層360a的區域可被定義為外部接墊結合區域PA。
在外部接墊結合區域PA中可設置有輸入-輸出接墊205及305。參照圖5，在第一基板210下方可形成有覆蓋第一基板210的下表面的下部絕緣膜201，且在下部絕緣膜201上可形成有第一輸入-輸出接墊205。第一輸入-輸出接墊205可經由第一輸入-輸出接觸插塞203連接至設置於周邊電路區PERI中的所述多個電路元件220a、220b及220c中的至少一者，且可藉由下部絕緣膜201而與第一基板210隔開。此外，在第一輸入-輸出接觸插塞203與第一基板210之間可設置有側絕緣膜（未示出），以將第一輸入-輸出接觸插塞203與第一基板210電性隔開。
參照圖5，在第二基板310上可形成有覆蓋第二基板310的上表面的上部絕緣膜301，且在上部絕緣層301上可設置有第二輸入-輸出接墊305。第二輸入-輸出接墊305可經由第二輸入-輸出接觸插塞303連接至設置於周邊電路區PERI中的所述多個電路元件220a、220b及220c中的至少一者。在示例性實施例中，第二輸入-輸出接墊305電性連接至電路元件220a。
根據一些示例性實施例，第二基板310及共用源極線320可不設置於其中設置有第二輸入-輸出接觸插塞303的區域中。另外，第二輸入-輸出接墊305可不在第三方向（Z軸方向）上與字元線330交疊。參照圖5，第二輸入-輸出接觸插塞303可在與第二基板310的上表面平行的方向上與第二基板310隔開，且可穿過胞元區CELL的層間絕緣層315以連接至第二輸入-輸出接墊305。
根據一些示例性實施例，可選擇性地形成第一輸入-輸出接墊205及第二輸入-輸出接墊305。舉例而言，記憶體裝置110可僅包括設置於第一基板210上的第一輸入-輸出接墊205或設置於第二基板310上的第二輸入-輸出接墊305。在一些示例性實施例中，記憶體裝置110可包括第一輸入-輸出接墊205及第二輸入-輸出接墊305二者。
在分別包括於胞元區CELL及周邊電路區PERI中的外部接墊結合區域PA及位元線結合區域BLBA中的每一者中，設置於最上部金屬層上的金屬圖案可被設置為虛擬圖案或者可不存在最上部金屬層。
在外部接墊結合區域PA中，記憶體裝置110可包括下部金屬圖案273a，所述下部金屬圖案273a對應於形成於胞元區CELL的最上部金屬層中的上部金屬圖案372a且在周邊電路區PERI的最上部金屬層中具有與胞元區CELL的上部金屬圖案372a相同的橫截面形狀，以連接至彼此。在周邊電路區PERI中，形成於周邊電路區PERI的最上部金屬層中的下部金屬圖案273a可不連接至接觸件。上部金屬圖案372a可藉由結合金屬371a連接至第二金屬層360a。相似地，在外部接墊結合區域PA中，在胞元區CELL的最上部金屬層中可形成有上部金屬圖案372a，所述上部金屬圖案372a對應於形成於周邊電路區PERI的最上部金屬層中的下部金屬圖案273a且具有與周邊電路區PERI的下部金屬圖案273a相同的形狀。在外部接墊結合區域PA中可形成有下部結合金屬272a及271a。在外部接墊結合區域PA中，周邊電路區PERI的下部結合金屬272a及271a可藉由Cu對Cu結合電性連接至胞元區CELL的上部金屬圖案372a。
下部結合金屬271b及272b可形成於字元線結合區域WLBA中的第二金屬層240b上。在字元線結合區域WLBA中，周邊電路區PERI的下部結合金屬271b及272b可藉由Cu對Cu結合電性連接至胞元區CELL的上部結合金屬371b及372b。
此外，在位元線結合區域BLBA中，在胞元區CELL的最上部金屬層中可形成有上部金屬圖案392，所述上部金屬圖案392對應於形成於周邊電路區PERI的最上部金屬層中的下部金屬圖案252及連接至下部金屬圖案252的下部結合金屬251，且具有與周邊電路區PERI的下部金屬圖案252相同的橫截面形狀。可不在形成於胞元區CELL的最上部金屬層中的上部金屬圖案392中的至少一些上部金屬圖案392上形成接觸件。
在示例性實施例中，與形成於胞元區CELL及周邊電路區PERI中的一者中的最上部金屬層中的金屬圖案對應，在胞元區CELL及周邊電路區PERI中的另一者中的最上部金屬層中可形成有具有與金屬圖案相同的橫截面形狀的加強金屬圖案。可不在加強金屬圖案上形成接觸件。
圖6示出當寫入資料被寫入至圖3所示記憶體胞元時的臨限電壓分佈。在圖6中，水平軸表示記憶體胞元的臨限電壓，且垂直軸表示胞元計數（即，記憶體胞元的數目）。
參照圖3及圖6，一或多個位元可被程式化至記憶體胞元。可根據儲存於記憶體胞元中的位元的數目將記憶體胞元分類為單一層級胞元（Single-Level Cell，SLC）、多層級胞元（Multi-Level Cell，MLC）、三層級胞元（Triple-Level Cell，TLC）或四層級胞元（Quad-Level Cell，QLC）。記憶體胞元可根據儲存於記憶體胞元中的位元的數目而具有多個狀態。所述多個狀態中的每一者可被定義為臨限電壓的範圍。在圖6中，記憶體胞元是QLC，且記憶體胞元的臨限電壓可被程式化為十六個狀態S1至S16中的一者。狀態S1至S16中的每一者可對應於記憶體胞元的臨限電壓（Vth）分佈範圍。
在資料被程式化至記憶體胞元之後，記憶體胞元的狀態S1至S16可彼此區分開，如圖6中的實線所示。在資料被程式化至記憶體胞元之後，由於各種因素，記憶體胞元的狀態可能會侵擾其他狀態的範圍，如圖6中的虛線所示。
舉例而言，如第一虛線601般，處於狀態S1的記憶體胞元的臨限電壓Vth可能會侵擾狀態S2的範圍。此種侵擾可被稱為干擾劣化（disturb deterioration）。干擾劣化是指由於記憶體胞元周圍發生的程式化、讀取、抹除、耦合等導致的記憶體胞元的臨限電壓的改變。
在一些示例性實施例中，如第二虛線616般，處於狀態S16的記憶體胞元的臨限電壓Vth可能會侵擾狀態S15的範圍。此種侵擾可被稱為滯留劣化（retention deterioration）。滯留劣化是指在電荷被捕獲於記憶體胞元的電荷捕獲層中且因此記憶體胞元被程式化之後，由於隨著時間的推移捕獲的電荷流出而導致的記憶體胞元的臨限電壓的改變。
即使在處於狀態S2至S15的記憶體胞元中亦可能會發生以上參照狀態S1闡述的干擾劣化及以上參照狀態S16闡述的滯留劣化。當記憶體胞元中出現干擾劣化及/或滯留劣化時，記憶體胞元的資料可能會劣化或被破壞。資料破壞導致圖1所示儲存裝置100以及記憶體裝置110的可靠性降低。
為減緩或防止此問題，根據本發明概念一些示例性實施例的儲存裝置100可實行檢查讀取操作，所述檢查讀取操作包括使用讀取電壓的第一讀取操作及在第一讀取操作之後使用低讀取電壓及/或高讀取電壓的第二讀取操作。在檢查讀取操作中，可藉由以下方式檢查寫入至記憶體胞元的資料的可靠性是否降低：輸出由ECC電路122獲得的經錯誤校正的ECC資料（或ECC資料），對在第一讀取操作中讀出的資料進行錯誤校正，且將ECC資料與在第二讀取操作中讀出的資料進行比較。
圖7至圖9B是用於闡釋根據本發明概念示例性實施例的檢查讀取操作的視圖。圖7是檢查讀取操作的流程圖，圖8是用於闡釋檢查讀取操作中所包括的第一讀取操作的圖表，且圖9A及圖9B是用於闡釋檢查讀取操作中所包括的第二讀取操作的圖表。
參照圖1、圖6及圖7，在操作S710中，記憶體控制器120可指示記憶體裝置110實行第一讀取操作。當記憶體裝置110的記憶體胞元中的每一者是QLC時，記憶體胞元中的每一者的狀態可對應於所述十六個狀態S1至S16中的一者。連接至一條字元線WL的記憶體胞元可包括最低有效位元（least significant bit，LSB）頁面、第一中間有效位元（first central significant bit，CSB1）頁面、第二中間有效位元（second central significant bit，CSB2）頁面及最高有效位元（most significant bit，MSB）頁面。
如圖8中所示，記憶體裝置110的第一讀取操作可包括搜尋記憶體胞元的臨限電壓的谷值位置（valley location）VR1至VR15的操作、基於谷值位置VR1至VR15推斷最佳化讀取電壓RD1至RD15的操作、以及使用最佳化讀取電壓RD1至RD15針對LSB頁面、CSB1頁面、CSB2頁面及MSB頁面中的每一者的頁面讀取操作。
參照圖8，第一讀取操作是針對將被檢查的記憶體胞元所連接至的選擇字元線WL而實行。在針對LSB頁面的讀取操作中，記憶體裝置110可藉由向選擇字元線WL施加第十一讀取電壓RD11來辨識第十一狀態S11及第十二狀態S12，且然後可藉由向選擇字元線WL依序施加第六讀取電壓RD6、第四讀取電壓RD4及第一讀取電壓RD1來辨識第六狀態S6及第七狀態S7、第四狀態S4及第五狀態S5以及第一狀態S1及第二狀態S2。在針對CSB1頁面的讀取操作中，記憶體裝置110可藉由向選擇字元線WL依序施加第十三讀取電壓RD13、第九讀取電壓RD9、第七讀取電壓RD7及第三讀取電壓RD3來辨識第十三狀態S13及第十四狀態S14、第九狀態S9及第十狀態S10、第七狀態S7及第八狀態S8以及第三狀態S3及第四狀態S4。在針對CSB2頁面的讀取操作中，記憶體裝置110可藉由向選擇字元線WL依序施加第十四讀取電壓RD14、第八讀取電壓RD8及第二讀取電壓RD2來辨識第十四狀態S14及第十五狀態S15、第八狀態S8及第九狀態S9以及第二狀態S2及第三狀態S3。在針對MSB頁面的讀取操作中，記憶體裝置110可藉由向選擇字元線WL施加第十五讀取電壓RD15、第十二讀取電壓RD12、第十讀取電壓RD10及第五讀取電壓RD5來辨識第十五狀態S15及第十六狀態S16、第十二狀態S12及第十三狀態S13、第十狀態S10及第十一狀態S11以及第五狀態S5及第六狀態S6。
在圖7所示操作S720中，記憶體控制器120可藉由使用ECC電路122對根據第一讀取操作自記憶體裝置110讀取的第一讀取資料實行錯誤校正解碼來獲得ECC資料ECC_DEC。ECC電路122可將第一讀取資料的ECC資料ECC_DEC提供至記憶體檢查電路124。記憶體檢查電路124可對ECC資料ECC_DEC的狀態S1至S16進行計數，且因此對狀態S1至S16中的每一者的第一計數數目進行計數。
第一讀取資料可包括根據寫入資料程式化及讀取的資料位元以及寫入資料的同位位元。第一讀取資料的ECC資料ECC_DEC可指資料位元。記憶體檢查電路124可對被表示為資料位元的值的狀態S1至S16進行計數且因此儲存狀態S1至S16中的每一者的第一計數數目。根據示例性實施例，記憶體檢查電路124可對被表示為資料位元及同位位元的值的狀態S1至S16進行計數且因此儲存狀態S1至S16中的每一者的第一計數數目。
在操作S730中，記憶體控制器120可指示記憶體裝置110實行第二讀取操作。第二讀取操作可使用低讀取電壓LRD1至LRD15來實行，以預測記憶體胞元的臨限電壓改變的滯留劣化。低讀取電壓LRD1至LRD15可分別被設定為較讀取電壓RD1至RD15中的對應的讀取電壓低的電壓位準，以用於辨識狀態S1至S16，以偵測在狀態S1至S16中的每一者中產生的尾位元（tail bit）。根據示例性實施例，第二讀取操作可使用讀取電壓RD1至RD15而非低讀取電壓LRD1至LRD15。
在記憶體裝置110的第二讀取操作中，可使用低讀取電壓LRD1至LRD15實行針對LSB頁面、CSB1頁面、CSB2頁面及MSB頁面中的每一者的頁面讀取操作。為使例示簡潔起見，圖9A示出針對MSB頁面的第二讀取操作。
如圖9A中所示，記憶體裝置110可藉由在針對MSB頁面的讀取操作中向選擇字元線WL施加第十五低讀取電壓LRD15來感測由第十五低讀取電壓LRD15接通或關斷的記憶體胞元。由第十五低讀取電壓LRD15關斷的記憶體胞元的數目可用於量測第十六狀態S16的滯留劣化。然後，記憶體裝置110可藉由向選擇字元線WL依序施加第十二低讀取電壓LRD12、第十低讀取電壓LRD10及第五低讀取電壓LRD5來量測關斷的記憶體胞元的數目且可預測第十三狀態S13、第十一狀態S11及第六狀態S6的滯留劣化。
在此上下文中，在針對CSB2頁面的讀取操作中，記憶體裝置110可藉由向選擇字元線WL依序施加第十四低讀取電壓LRD14、第八低讀取電壓LRD8及第二低讀取電壓LRD2來量測關斷的記憶體胞元的數目且可預測第十五狀態S15、第九狀態S9及第三狀態S3的滯留劣化。在針對CSB1頁面的讀取操作中，記憶體裝置110可藉由向選擇字元線WL依序施加第十三低讀取電壓LRD13、第九低讀取電壓LRD9、第七低讀取電壓LRD7及第三低讀取電壓LRD3來量測關斷的記憶體胞元的數目且可預測第十四狀態S14、第十狀態S10、第八狀態S8及第四狀態S4的滯留劣化。在針對LSB頁面的讀取操作中，記憶體裝置110可藉由向選擇字元線WL依序施加第十一低讀取電壓LRD11、第六低讀取電壓LRD6、第四低讀取電壓LRD4及第一低讀取電壓LRD1來量測關斷的記憶體胞元的數目且可預測第十二狀態S12、第七狀態S7、第五狀態S5及第二狀態S2的滯留劣化。
在圖7所示操作S740中，記憶體控制器120可基於在第二讀取操作中自記憶體裝置110讀取的第二讀取資料以及ECC資料ECC_DEC來偵測第二讀取資料的錯誤的數目。舉例而言，記憶體控制器120可藉由將在第二讀取操作中自記憶體裝置110讀取的第二讀取資料與ECC資料ECC_DEC進行比較來偵測第二讀取資料的錯誤的數目。記憶體檢查電路124可對在第二讀取資料的狀態S1至S16中的每一者中關斷的記憶體胞元的數目進行計數，且因此可儲存狀態S1至S16中的每一者的第二計數數目。記憶體檢查電路124可藉由計算ECC資料ECC_DEC的狀態S1至S16中的每一者的第一計數數目與第二讀取資料的狀態S1至S16中的每一者的第二計數數目之間的差來偵測第二讀取資料的錯誤的數目。
舉例而言，在第十六狀態S16中，圖9B示出ECC資料ECC_DEC的第一計數數目901與第二讀取資料的第二計數數目902之間的差912（陰影部分）。第十六狀態S16的差912意指第十六狀態S16的資料已由於根據滯留劣化的尾位元的存在而劣化或破壞且指示第十六狀態S16的錯誤的數目。
在操作S740中，記憶體控制器120可使用被提供成程式化至選擇字元線WL的記憶體胞元的寫入資料而非ECC資料ECC_DEC來偵測第二讀取資料的錯誤的數目。記憶體控制器120可對構成寫入資料的狀態S1至S16進行計數且因此儲存狀態S1至S16中的每一者的第一計數數目。記憶體檢查電路124可藉由計算寫入資料的狀態S1至S16中的每一者的第一計數數目與第二讀取資料的狀態S1至S16中的每一者的第二計數數目之間的差來偵測第二讀取資料的錯誤的數目。
在操作S750中，記憶體控制器120可判斷在狀態S1至S16中的每一者中偵測到的錯誤的數目是否等於或大於第一臨限值TH1。第一臨限值TH1可被設定為因由於滯留劣化的尾位元而被確定成硬體故障的記憶體胞元的數目。
當偵測到的錯誤的數目小於第一臨限值TH1時，記憶體檢查電路124可確定出儲存於記憶體胞元中的資料具有相對高的可靠性且可終止檢查讀取操作。另一方面，當偵測到的錯誤的數目等於或大於第一臨限值TH1時，記憶體檢查電路124可確定出儲存於記憶體胞元中的資料具有相對低的可靠性且可實行操作S760。在操作S760中，記憶體控制器120可對記憶體裝置110實行收回操作。在收回操作中，可將儲存於連接至選擇字元線WL的記憶體胞元中的資料程式化至連接至另一字元線的記憶體胞元，可使用重新程式化方法調整連接至選擇字元線WL的記憶體胞元的臨限電壓分佈，或者可將包括選擇字元線WL的記憶體區塊的有效資料新寫入至另一記憶體區塊。收回操作可被稱為再新操作。可藉由收回操作或再新操作來恢復資料可靠性。
因此，由於儲存裝置100基於在前面的第一讀取操作中讀出的第一讀取資料的ECC資料ECC_DEC對在隨後的第二讀取操作中讀出的第二讀取資料的錯誤的數目進行計數，因此儲存裝置100可在相對短的時間週期期間實行可靠性檢查。
圖10至圖11B是用於闡釋根據本發明概念示例性實施例的檢查讀取操作的視圖。圖10是檢查讀取操作的流程圖，且圖10A及圖10B是用於闡釋檢查讀取操作中所包括的第二讀取操作的圖表。
參照圖1、圖8及圖10，在操作S1010中，記憶體控制器120可指示記憶體裝置110實行第一讀取操作。在記憶體裝置110的第一讀取操作中，如圖8中所示，可使用讀取電壓RD1至RD15實行針對LSB頁面、CSB1頁面、CSB2頁面及MSB頁面中的每一者的頁面讀取操作。
在操作S1020中，記憶體控制器120可藉由使用ECC電路122對根據第一讀取操作自記憶體裝置110讀取的第一讀取資料實行錯誤校正解碼來獲得ECC資料ECC_DEC。ECC電路122可將第一讀取資料的ECC資料ECC_DEC提供至記憶體檢查電路124。記憶體檢查電路124可對ECC資料ECC_DEC的狀態S1至S16進行計數且因此對狀態S1至S16中的每一者的第一計數數目進行計數。
在操作S1030中，記憶體控制器120可指示記憶體裝置110實行第二讀取操作。第二讀取操作可使用高讀取電壓HRD1至HRD15來實行，以預測記憶體胞元的臨限電壓改變的干擾劣化。高讀取電壓HRD1至HRD15可分別被設定為較讀取電壓RD1至RD15中的對應的讀取電壓高的電壓位準，以用於辨識狀態S1至S16，以偵測在狀態S1至S16中的每一者中產生的尾位元。根據示例性實施例，第二讀取操作可使用讀取電壓RD1至RD15而非高讀取電壓LRD1至LRD15。
在記憶體裝置110的第二讀取操作中，可使用高讀取電壓HRD1至HRD15來實行針對LSB頁面、CSB1頁面、CSB2頁面及MSB頁面中的每一者的頁面讀取操作。為使例示簡潔起見，圖11A示出針對LSB頁面的第二讀取操作。
如圖11A中所示，記憶體裝置110可藉由在針對LSB頁面的讀取操作中向選擇字元線WL施加第十一高讀取電壓HRD11來感測由第十一高讀取電壓HRD11接通或關斷的記憶體胞元。由第十一高讀取電壓HRD11接通的記憶體胞元的數目可用於量測第十一狀態S11的干擾劣化。然後，記憶體裝置110可藉由向選擇字元線WL依序施加第六高讀取電壓HRD6、第四高讀取電壓HRD4及第一高讀取電壓HRD1來量測接通的記憶體胞元的數目且可預測第六狀態S6、第四狀態S4及第一狀態S1的干擾劣化。
在此上下文中，在針對CSB1頁面的讀取操作中，記憶體裝置110可藉由向選擇字元線WL依序施加第十三高讀取電壓HRD13、第九高讀取電壓HRD9、第七高讀取電壓HRD7及第三高讀取電壓HRD3來量測接通的記憶體胞元的數目且可預測第十三狀態S13、第九狀態S9、第七狀態S7及第三狀態S3的干擾劣化。在針對CSB2頁面的讀取操作中，記憶體裝置110可藉由向選擇字元線WL依序施加第十四高讀取電壓HRD14、第八高讀取電壓HRD8及第二高讀取電壓HRD2來量測接通的記憶體胞元的數目且可預測第十四狀態S14、第八狀態S8及第二狀態S2的干擾劣化。在針對MSB頁面的讀取操作中，記憶體裝置110可藉由向選擇字元線WL依序施加第十五高讀取電壓HRD15、第十二高讀取電壓HRD12、第十高讀取電壓HRD10及第五高讀取電壓HRD5來測量接通的記憶體胞元的數目且可預測第十一狀態S15、第十二狀態S12、第十狀態S10及第五狀態S5的滯留劣化。
在圖10所示操作S1040中，記憶體控制器120可基於在第二讀取操作中自記憶體裝置110讀取的第二讀取資料及ECC資料ECC_DEC來偵測第二讀取資料的錯誤的數目。舉例而言，記憶體控制器120可藉由將在第二讀取操作中自記憶體裝置110讀取的第二讀取資料與ECC資料ECC_DEC進行比較來偵測第二讀取資料的錯誤的數目。記憶體檢查電路124可對在第二讀取資料的狀態S1至S16中的每一者中接通的記憶體胞元的數目進行計數且因此可儲存狀態S1至S16中的每一者的第二計數數目。記憶體檢查電路124可藉由計算ECC資料ECC_DEC的狀態S1至S16中的每一者的第一計數數目與第二讀取資料的狀態S1至S16中的每一者的第二計數數目之間的差來偵測第二讀取資料的錯誤的數目。
舉例而言，在第一狀態S1中，圖11B示出ECC資料ECC_DEC的第一計數數目1101與第二讀取資料的第二計數數目1102之間的差1112。第一狀態S1的差1112意指第一狀態S1的資料已由於根據干擾劣化的尾位元的存在而劣化或破壞，且指示第一狀態S1的錯誤的數目。
在操作S1050中，記憶體控制器120可判斷在狀態S1至S16中的每一者中偵測到的錯誤的數目是否等於或大於第二臨限值TH2。第二臨限值TH2可被設定為因由於干擾劣化的尾位元而被確定成硬體故障的記憶體胞元的數目。
當偵測到的錯誤的數目小於第二臨限值TH2時，記憶體檢查電路124可確定出儲存於記憶體胞元中的資料具有相對高的可靠性且可終止檢查讀取操作。另一方面，當偵測到的錯誤的數目等於或大於第二臨限值TH2時，記憶體檢查電路124可確定出儲存於記憶體胞元中的資料具有相對低的可靠性且可實行操作S1060。在操作S1060中，記憶體控制器120可對記憶體裝置110實行收回（或再新）操作。可藉由回收操作或再新操作來恢復資料可靠性。
圖12是根據本發明概念示例性實施例的檢查讀取操作的流程圖。在圖12所示檢查讀取操作中，可並行實行根據滯留劣化的記憶體胞元的資料可靠性檢查與根據干擾劣化的記憶體胞元的資料可靠性檢查。
參照圖1、圖8及圖12，操作S1210及S1220可與圖7所示操作S710及S720以及圖10所示操作S1010及S1020相同地實行。
在操作S1210中，記憶體控制器120可指示記憶體裝置110實行第一讀取操作。在操作S1220中，記憶體控制器120可藉由對根據第一讀取操作自記憶體裝置110讀取的第一讀取資料實行錯誤校正解碼來獲得ECC資料ECC_DEC，且可藉由對ECC資料ECC_DEC的狀態S1至S16進行計數來儲存狀態S1至S16中的每一者的第一計數數目。
在操作S1230、S1232及S1234中，記憶體控制器120可使用低讀取電壓LRD1至LRD15實行預測記憶體胞元的滯留劣化的第二讀取操作。操作S1230、S1232及S1234可與圖7所示操作S730、S740及S750相同地實行。在操作S1234中，可預測記憶體胞元的狀態S1至S16中的每一者的被確定為硬體故障的錯誤的數目。
在操作S1240、S1242及S1244中，記憶體控制器120可使用高讀取電壓HRD1至HRD15實行預測記憶體胞元的干擾劣化的第三讀取操作。操作S1240、S1242及S1244可與圖10所示操作S1030、S1040及S1050相同地實行。在操作S1244中，可預測記憶體胞元的狀態S1至S16中的每一者的被確定為硬體故障的錯誤的數目。
在操作S1234及S1244中，當記憶體胞元的狀態S1至S16中的每一者的錯誤的數目分別小於第一臨限值TH1及第二臨限值TH2時，記憶體控制器120可確定出儲存於記憶體胞元中的資料具有相對高的可靠性且可終止檢查讀取操作。另一方面，當錯誤的數目等於或大於第一臨限值TH1及第二臨限值TH2時，記憶體檢查電路124可確定出儲存於記憶體胞元中的資料具有相對低的可靠性且可實行操作S1250。在操作S1250中，記憶體控制器120可實行收回操作或再新操作。
圖13是根據本發明概念示例性實施例的檢查讀取操作的流程圖。
參照圖7至圖13，在操作S1310中，記憶體控制器120可根據選擇字元線WL的狀態來判斷是否實行隨機間隔鄰域檢查（Random Interval Neighbor Check，RINC）操作。RINC操作可為與所選擇的字元線WL相鄰的至少一條鄰近字元線WL的虛擬讀取操作，或者是至少一條開放字元線的虛擬讀取操作。開放字元線是指未被實行程式化的未被選擇的字元線，所述未被選擇的字元線位於所選擇的字元線WL之上。記憶體控制器120可基於由於記憶體胞元的劣化而導致的錯誤位元的數目來判斷是否實行所選擇的字元線WL的RINC操作。
在操作S1320中，當由於記憶體胞元的劣化而導致的錯誤位元的數目超過先前為可靠性檢查確定的值時，記憶體檢查電路124可實行RINC操作。根據示例性實施例，記憶體控制器120可基於記憶體裝置110的程式化/抹除（program/erase，P/E）循環的數目、程式化計數、讀取計數、抹除計數、錯誤率、臨限電壓改變資訊、磨耗水平資訊、劣化資訊、資料輸入/輸出時間資訊、溫度資訊、位置資訊、結構資訊及相鄰胞元的狀態資訊中的一者來實行RINC操作。
在操作S1330中，記憶體控制器120可根據RINC操作的結果來判斷是否實行收回操作。當作為RINC操作的結果，錯誤的數目超過某個值時，可確定出實行收回操作。在操作S1340中，記憶體控制器120可對記憶體裝置110實行收回（或再新）操作。可藉由收回操作或再新操作來恢復資料可靠性。
圖14是根據本發明概念示例性實施例的實行記憶體檢查操作的固態驅動機或固態磁碟（SSD）1000的方塊圖。
參照圖14，SSD 1000包括多個非揮發性記憶體（non-volatile memory，NVM）裝置1100及SSD控制器1200。可使用上述記憶體裝置110實施所述多個非揮發性記憶體裝置1100。非揮發性記憶體裝置1100可包括多個記憶體區塊，所述多個記憶體區塊中的每一者可包括連接至多條字元線的記憶體胞元，且記憶體胞元可根據寫入資料被程式化成多個狀態。
SSD控制器1200經由多個通道CH1至CHi連接至非揮發性記憶體裝置1100。SSD控制器1200包括至少一個處理器1210、ECC電路122、記憶體檢查電路124、緩衝器記憶體1220、主機介面1250及非揮發性記憶體介面1260。緩衝器記憶體1220可臨時儲存驅動SSD控制器1200所需的資料。ECC電路122可藉由對在第一讀取操作中讀出的第一讀取資料實行錯誤校正解碼來獲得經錯誤校正資料，所述第一讀取操作是針對連接至自非揮發性記憶體裝置1100之中選擇的非揮發性記憶體裝置的選擇字元線的記憶體胞元。記憶體檢查電路124可基於經錯誤校正資料偵測在第二讀取操作中讀出的第二讀取資料的錯誤的數目，所述第二讀取操作是針對連接至選擇字元線的記憶體胞元。
各圖中及以上闡述的各種電路及/或功能區塊（例如，電壓產生器119、列解碼器394、頁面緩衝器單元118、控制邏輯電路114、記憶體檢查電路124、處理器1210、ECC電路122、計數器125、比較器127及/或暫存器129）可在處理電路系統（例如包括邏輯電路的硬體或硬體/軟體組合（例如執行軟件的處理器））中實施。舉例而言，更具體而言，處理電路系統可包括但不限於中央處理單元（central processing unit，CPU）、算術邏輯單元（arithmetic logic unit，ALU）、數位訊號處理器、微電腦、現場可程式化閘陣列（field programmable gate array，FPGA）、系統晶片（System-on-Chip，SoC）、可程式化邏輯單元、微處理器、特殊應用積體電路（application-specific integrated circuit，ASIC）等。
儘管在示例性實施例的說明中使用用語「相同（same）」、「相等（equal）」或「等同（identical）」，然而應理解，可能會存在一些不精確之處。因此，當一個元件被稱為與另一元件相同時，應理解，在期望的製造容差範圍或操作容差範圍（例如，±10%）內，一元件或值與另一元件相同。
當在本說明書中結合數值使用用語「約（about）」或「實質上（substantially）」時，其意指相關聯的數值包括相對於規定數值的製造容差或操作容差（例如，±10%）。另外，當結合幾何形狀使用字組「約」及「實質上」時，其意指不對幾何形狀的精度作出要求，但對形狀的寬容度處於本揭露的範圍內。此外，應理解，不論數值或形狀被修改成「約」還是「實質上」，該些值及形狀應被視為包括相對於規定數值或形狀的製造容差或操作容差（例如，±10%）。
根據本發明概念一些示例性實施例的儲存裝置基於前面讀取資料的ECC資料來對隨後讀取資料的錯誤的數目進行計數，且因此可在相對短的時間週期期間實行可靠性檢查。
儘管已參照本發明概念的一些示例性實施例具體示出並闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的件下，可對其進行形式及細節上的各種改變。
100:儲存裝置 110:記憶體裝置 114:控制邏輯電路 116:記憶體胞元陣列 118:頁面緩衝器單元/頁面緩衝器電路 119:電壓產生器 120:記憶體控制器 122:錯誤校正碼（ECC）電路 124:記憶體檢查電路 125:計數器 127:比較器 129:暫存器 201:下部絕緣膜 203:第一輸入-輸出接觸插塞 205:第一輸入-輸出接墊/輸入-輸出接墊 210:第一基板 215、315:層間絕緣層 220a、220b、220c:電路元件 230a、230b、230c:第一金屬層 240a、240b、240c:第二金屬層 251、271a、271b、271c、272a、272b、272c:下部結合金屬 252、273a:下部金屬圖案 301:上部絕緣膜/上部絕緣層 303:第二輸入-輸出接觸插塞 305:第二輸入-輸出接墊/輸入-輸出接墊 310:第二基板 320:共用源極線 330、331、332、333、334、335、336、337、338:字元線 340、341、342、343、344、345、346、347:胞元接觸插塞 350a、350b、350c:第一金屬層 360a、360b:第二金屬層 360c:位元線/第二金屬層 371a:結合金屬 371b、371c、372b、372c:上部結合金屬 372a、392:上部金屬圖案 380:共用源極線接觸插塞 393、PB1、PB2、PBn:頁面緩衝器 394:列解碼器 601:第一虛線 616:第二虛線 901、1101:第一計數數目 902、1102:第二計數數目 912、1112:差 1000:固態磁碟（SSD） 1100:非揮發性記憶體裝置/裝置 1200:SSD控制器 1210:處理器 1220:緩衝器記憶體 1250:主機介面 1260:非揮發性記憶體介面 ADDR:位址 BL、BL1、BL2、BL3:位元線 BLBA:位元線結合區域 BLK1、BLK2、BLKi、BLKz:記憶體區塊 CELL:胞元區 CH:通道結構 CH1、CH2、CH3、CHi:通道 CMD:命令 CS:電荷儲存層 CSL:共用源極線 CTRL_vol:電壓控制訊號 DR:汲極或漏極接觸件/汲極接觸件 ECC_DEC:ECC資料/經錯誤校正資料 GE:等閘極電極 GSL、GSL1、GSL2、GSL3:接地選擇線 GST:接地選擇電晶體 GTL1、GTL2、GTL3、GTL4、GTL5、GTL6、GTL7、GTL8:閘極線 HRD1:第一高讀取電壓/高讀取電壓 HRD2:第二高讀取電壓/高讀取電壓 HRD3:第三高讀取電壓/高讀取電壓 HRD4:第四高讀取電壓/高讀取電壓 HRD5:第五高讀取電壓/高讀取電壓 HRD6:第六高讀取電壓/高讀取電壓 HRD7:第七高讀取電壓/高讀取電壓 HRD8:第八高讀取電壓/高讀取電壓 HRD9:第九高讀取電壓/高讀取電壓 HRD10:第十高讀取電壓/高讀取電壓 HRD11:第十一高讀取電壓/高讀取電壓 HRD12:第十二高讀取電壓/高讀取電壓 HRD13:第十三高讀取電壓/高讀取電壓 HRD14:第十四高讀取電壓/高讀取電壓 HRD15:第十五高讀取電壓/高讀取電壓 I:內部層 IL:絕緣層 LRD1:第一低讀取電壓/低讀取電壓 LRD2:第二低讀取電壓/低讀取電壓 LRD3:第三低讀取電壓/低讀取電壓 LRD4:第四低讀取電壓/低讀取電壓 LRD5:第五低讀取電壓/低讀取電壓 LRD6:第六低讀取電壓/低讀取電壓 LRD7:第七低讀取電壓/低讀取電壓 LRD8:第八低讀取電壓/低讀取電壓 LRD9:第九低讀取電壓/低讀取電壓 LRD10:第十低讀取電壓/低讀取電壓 LRD11:第十一低讀取電壓/低讀取電壓 LRD12:第十二低讀取電壓/低讀取電壓 LRD13:第十三低讀取電壓/低讀取電壓 LRD14:第十四低讀取電壓/低讀取電壓 LRD15:第十五低讀取電壓/低讀取電壓 MC1、MC2、MC3、MC4、MC5、MC6、MC7、MC8:記憶體胞元 NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32、NS33:記憶體NAND串 P:支柱 PA:外部接墊結合區域 Page1、Page2、Page3、Page4、Pagem-1、Pagem:頁面 PERI:周邊電路區 RD1:第一讀取電壓/最佳化讀取電壓/讀取電壓 RD2:第二讀取電壓/最佳化讀取電壓/讀取電壓 RD3:第三讀取電壓/最佳化讀取電壓/讀取電壓 RD4:第四讀取電壓/最佳化讀取電壓/讀取電壓 RD5:第五讀取電壓/最佳化讀取電壓/讀取電壓 RD6:第六讀取電壓/最佳化讀取電壓/讀取電壓 RD7:第七讀取電壓/最佳化讀取電壓/讀取電壓 RD8:第八讀取電壓/最佳化讀取電壓/讀取電壓 RD9:第九讀取電壓/最佳化讀取電壓/讀取電壓 RD10:第十讀取電壓/最佳化讀取電壓/讀取電壓 RD11:第十一讀取電壓/最佳化讀取電壓/讀取電壓 RD12:第十二讀取電壓/最佳化讀取電壓/讀取電壓 RD13:第十三讀取電壓/最佳化讀取電壓/讀取電壓 RD14:第十四讀取電壓/最佳化讀取電壓/讀取電壓 RD15:第十五高讀取電壓/最佳化讀取電壓/讀取電壓 S:表面層 S1:狀態/第一狀態 S2:狀態/第二狀態 S3:狀態/第三狀態 S4:狀態/第四狀態 S5:狀態/第五狀態 S6:狀態/第六狀態 S7:狀態/第七狀態 S8:狀態/第八狀態 S9:狀態/第九狀態 S10:狀態/第十狀態 S11:狀態/第十一狀態 S12:狀態/第十二狀態 S13:狀態/第十三狀態 S14:狀態/第十四狀態 S15:狀態/第十五狀態 S16:狀態/第十六狀態 S710、S720、S730、S740、S750、S760、S1010、S1020、S1030、S1040、S1050、S1060、S1210、S1220、S1230、S1232、S1234、S1240、S1242、S1244、S1250、S1310、S1320、S1330、S1340:操作 SSL、SSL1、SSL2、SSL3:串選擇線 SST:串選擇電晶體 ST1:第一記憶體堆疊 ST2:第二記憶體堆疊 SUB:基板 TH1:第一臨限值 TH2:第二臨限值 VR1、VR2、VR3、VR4、VR5、VR6、VR7、VR8、VR9、VR10、VR11、VR12、VR13、VR14、VR15:谷值位置 Vth:臨限電壓 VWL:字元線電壓 WL:字元線/選擇字元線 WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8:字元線 WLBA:字元線結合區域 X:第二方向 X-ADDR:列位址 Y:第一方向 Y-ADDR:行位址 Z:第三方向/方向
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的一些示例性實施例，在附圖中： 圖1是根據本發明概念示例性實施例的儲存裝置的方塊圖。 圖2是圖1中所示的記憶體裝置的方塊圖。 圖3至圖5是用於闡釋適用於圖2所示記憶體裝置的3D垂直反及閘（vertical NAND，V-NAND）結構的圖。 圖6示出當寫入資料被寫入至圖3所示記憶體胞元時的臨限電壓分佈。 圖7至圖9B是用於闡釋根據本發明概念示例性實施例的檢查讀取操作的視圖。 圖10至圖11B是用於闡釋根據本發明概念示例性實施例的檢查讀取操作的視圖。 圖12是根據本發明概念示例性實施例的檢查讀取操作的流程圖。 圖13是根據本發明概念示例性實施例的檢查讀取操作的流程圖。 圖14是根據本發明概念示例性實施例的實行記憶體檢查操作的固態驅動機（solid-state drive，SSD）或固態磁碟（solid-state disk，SSD）的方塊圖。
100:儲存裝置
110:記憶體裝置
114:控制邏輯電路
116:記憶體胞元陣列
120:記憶體控制器
122:錯誤校正碼(ECC)電路
124:記憶體檢查電路
125:計數器
127:比較器
129:暫存器
BLK1、BLK2、BLKz:記憶體區塊
ECC_DEC:ECC資料/經錯誤校正資料
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Claims (20)

  1. 一種儲存裝置，包括： 非揮發性記憶體裝置，包括多個記憶體區塊，所述多個記憶體區塊中的每一者包括連接至多條字元線的記憶體胞元，所述記憶體胞元被配置成根據寫入資料被程式化成多個狀態；以及 記憶體控制器，被配置成檢查所述記憶體胞元之中連接至所述多條字元線之中的選擇字元線的第一記憶體胞元的可靠性， 其中所述記憶體控制器更被配置成， 針對連接至所述選擇字元線的所述記憶體胞元實行第一讀取操作， 藉由對由所述第一讀取操作讀出的第一讀取資料實行錯誤校正解碼來獲得經錯誤校正資料， 針對連接至所述選擇字元線的所述記憶體胞元實行第二讀取操作，以及 基於所述經錯誤校正資料對由所述第二讀取操作讀出的第二讀取資料的錯誤的數目進行計數。
  2. 如請求項1所述的儲存裝置，其中所述記憶體控制器被配置成藉由針對所述經錯誤校正資料對所述多個狀態中的每一者進行計數來計算所述多個狀態中的每一者的第一計數數目。
  3. 如請求項2所述的儲存裝置，其中所述記憶體控制器更被配置成， 使用第一讀取電壓實行所述第二讀取操作， 藉由對由所述第一讀取電壓中的每一者關斷的關斷記憶體胞元的數目進行計數來計算所述多個狀態中的每一者的第二計數數目，以及 基於所述多個狀態中的每一者的所述第一計數數目及所述多個狀態中的每一者的所述第二計數數目來對所述第二讀取資料的所述錯誤的所述數目進行計數。
  4. 如請求項3所述的儲存裝置，其中所述第一讀取電壓中的每一者被設定成具有較在所述第一讀取操作中使用的讀取電壓中的對應一者低的電壓位準。
  5. 如請求項3所述的儲存裝置，其中所述第一讀取電壓中的每一者被設定成具有與在所述第一讀取操作中使用的讀取電壓中的對應一者相等的電壓位準。
  6. 如請求項2所述的儲存裝置，其中所述記憶體控制器更被配置成， 使用第二讀取電壓實行所述第二讀取操作， 藉由對由所述第二讀取電壓中的每一者接通的接通記憶體胞元的數目進行計數來計算所述多個狀態中的每一者的第二計數數目，以及 基於所述多個狀態中的每一者的所述第一計數數目及所述多個狀態中的每一者的所述第二計數數目來計數所述第二讀取資料的所述錯誤的所述數目。
  7. 如請求項6所述的儲存裝置，其中所述第二讀取電壓中的每一者被設定成具有較在所述第一讀取操作中使用的讀取電壓中的對應一者高的電壓位準。
  8. 如請求項6所述的儲存裝置，其中所述第二讀取電壓中的每一者被設定成具有與在所述第一讀取操作中使用的讀取電壓中的對應一者相等的電壓位準。
  9. 如請求項1所述的儲存裝置，其中所述記憶體控制器更被配置成基於所述第二讀取資料的所述錯誤的所述數目來實行收回操作。
  10. 如請求項1所述的儲存裝置，其中所述記憶體控制器更被配置成基於所述寫入資料而非所述經錯誤校正資料對由所述第二讀取操作讀出的所述第二讀取資料的所述錯誤的所述數目進行計數。
  11. 如請求項1所述的儲存裝置，其中 所述第一讀取資料及所述第二讀取資料中的每一者包括所述寫入資料的資料位元及所述寫入資料的同位位元，且 所述記憶體控制器更被配置成對與所述資料位元相關的所述第二讀取資料的所述錯誤的所述數目進行計數或者對與所述資料位元及所述同位位元相關的所述第二讀取資料的所述錯誤的所述數目進行計數。
  12. 一種用於檢查記憶體裝置的可靠性的記憶體控制器，所述記憶體控制器包括： 錯誤校正碼（ECC）電路，被配置成藉由對在第一讀取操作中讀出的第一讀取資料實行錯誤校正解碼來獲得經錯誤校正資料，所述第一讀取操作是針對連接至所述記憶體裝置的選擇字元線的第一記憶體胞元；以及 記憶體檢查電路，被配置成基於所述經錯誤校正資料偵測在第二讀取操作中讀出的第二讀取資料的錯誤的數目，所述第二讀取操作是針對連接至所述選擇字元線的所述第一記憶體胞元。
  13. 如請求項12所述的記憶體控制器，其中所述記憶體檢查電路更被配置成基於所述第二讀取資料的所述錯誤的所述數目來實行所述記憶體裝置的收回操作。
  14. 如請求項13所述的記憶體控制器，其中所述記憶體控制器被配置成實行所述收回操作，使得儲存於連接至所述選擇字元線的所述第一記憶體胞元中的資料被程式化至連接至另一字元線的第二記憶體胞元。
  15. 如請求項13所述的記憶體控制器，其中所述記憶體控制器被配置成實行所述收回操作，使得使用重新程式化方法來調整連接至所述選擇字元線的所述第一記憶體胞元的臨限電壓分佈。
  16. 如請求項13所述的記憶體控制器，其中所述記憶體控制器被配置成實行所述收回操作，使得包括所述選擇字元線的記憶體區塊的有效資料被新寫入至另一記憶體區塊。
  17. 如請求項12所述的記憶體控制器，其中所述記憶體檢查電路更被配置成基於所述第二讀取資料的所述錯誤的所述數目來實行所述記憶體裝置的虛擬讀取操作。
  18. 如請求項17所述的記憶體控制器，其中所述虛擬讀取操作是針對連接至與所述選擇字元線相鄰的至少一條字元線的第二記憶體胞元而實行。
  19. 如請求項17所述的記憶體控制器，其中所述虛擬讀取操作是針對連接至位於所述選擇字元線之上的至少一條開放字元線的第二記憶體胞元而實行。
  20. 一種儲存裝置的操作方法，所述儲存裝置包括至少一個非揮發性記憶體裝置以及被配置成實行所述至少一個非揮發性記憶體裝置的檢查讀取操作的記憶體控制器，所述操作方法包括： 由所述記憶體控制器針對第一記憶體胞元實行第一讀取操作，所述第一記憶體胞元根據寫入資料被程式化成多個狀態且連接至所述至少一個非揮發性記憶體裝置的記憶體區塊之中的所選擇記憶體區塊的選擇字元線； 由所述記憶體控制器藉由對在所述第一讀取操作中讀出的第一讀取資料實行錯誤校正解碼來獲得經錯誤校正資料； 由所述記憶體控制器藉由對所述經錯誤校正資料的狀態進行計數來計算每一狀態的第一計數數目； 由所述記憶體控制器針對連接至所述選擇字元線的所述第一記憶體胞元實行第二讀取操作； 由所述記憶體控制器藉由對由所述第二讀取操作讀出的第二讀取資料的狀態進行計數來計算每一狀態的第二計數數目； 由所述記憶體控制器基於每一狀態的所述第一計數數目及每一狀態的所述第二計數數目來對所述第二讀取資料的錯誤的數目進行計數；以及 由所述記憶體控制器基於所述第二讀取資料的所述錯誤的所述數目來實行所述記憶體裝置的收回操作。
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