TW202249007A - 執行資料訓練的記憶體控制器、包括記憶體控制器的系統晶片以及記憶體控制器的操作方法 - Google Patents

執行資料訓練的記憶體控制器、包括記憶體控制器的系統晶片以及記憶體控制器的操作方法 Download PDF

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Abstract

一種記憶體控制器包括：第一接收器，被配置成將讀取參考電壓與經由第一資料線接收的一段資料進行比較且輸出第一段資料；第一負載調節器，被配置成對所述第一段資料的負載進行調節；第二接收器，被配置成將所述讀取參考電壓與經由第二資料線接收的一段資料進行比較且輸出第二段資料；第二負載調節器，被配置成對所述第二段資料的負載進行調節；以及訓練電路，被配置成對經由多條資料線接收的多段資料實行訓練操作，以獲得針對每段資料的目標讀取參考電壓，且基於每段資料的所述目標讀取參考電壓的位準對每段資料的負載進行校正。

Description

執行資料訓練的記憶體控制器、包括記憶體控制器的系統晶片以及記憶體控制器的操作方法
本發明概念是有關於一種記憶體控制器，且更具體而言是有關於一種實行資料訓練的記憶體控制器、包括所述記憶體控制器的系統晶片（system-on-chip，SoC）以及所述記憶體控制器的操作方法。 [相關申請案的交叉參考]
本申請案基於2021年6月8日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0074295號並主張其優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
記憶體控制器或包括所述記憶體控制器的SoC可藉由高速介面與記憶體裝置實行通訊。作為實例，SoC是其中積體有電子系統或智慧財產（intellectual property，IP）的多個組件的積體電路，且可在與記憶體裝置進行通訊之前對記憶體裝置實行訓練。作為實例，SoC可對記憶體裝置實行ZQ校準、參考電壓訓練、讀取訓練、寫入訓練、時脈訊號訓練等。
另外，SoC可經由多條資料線與記憶體裝置交換資料。在此情況下，由於資料線的物理特性可能彼此不同，因此經由資料線中的每一者傳輸的資料的訊號特性可能不同。作為實例，資料線之間的擺動位準（swing level）的偏差可能由於訊號完整性（signal integrity，SI）特性等而增大，且存在一個問題、即在高速通訊中難以對擺動位準的偏差進行校正或減少負載誤差（duty error）。
本發明的概念提供一種能夠補償資料線之間的擺動位準的偏差並減少負載誤差的記憶體控制器、包括所述記憶體控制器的系統晶片（SoC）以及所述記憶體控制器的操作方法。
根據本發明概念的態樣，提供一種與記憶體裝置進行通訊的記憶體控制器，所述記憶體控制器包括：第一接收器，被配置成將讀取參考電壓與經由第一資料線接收的一段資料進行比較，且被配置成輸出第一段資料；第一負載調節器，連接至所述第一接收器的輸出，且被配置成對所述第一段資料的負載進行調節；第二接收器，被配置成將所述讀取參考電壓與經由第二資料線接收的一段資料進行比較，且被配置成輸出第二段資料；第二負載調節器，連接至所述第二接收器的輸出，且被配置成對所述第二段資料的負載進行調節；以及訓練電路，被配置成對經由多條資料線接收的多段資料實行訓練操作，以獲得針對所述多段資料中的每一者的目標讀取參考電壓，且基於針對所述多段資料中的每一者的所述目標讀取參考電壓的位準對所述多段資料中的每一者的負載進行校正，其中基於所述訓練操作的結果，基於針對所述第一段資料獲得的第一目標讀取參考電壓的位準與針對所述第二段資料獲得的第二目標讀取參考電壓的位準不同，不同地對所述第一段資料的所述負載及所述第二段資料的所述負載進行調節。
根據本發明概念的另一態樣，提供一種與記憶體裝置進行通訊的系統晶片（SoC），所述SoC包括：記憶體控制單元，被配置成對所述記憶體裝置的操作進行控制；以及雙倍資料速率實體層（double data rate physical layer，DDR PHY），被配置成與所述記憶體裝置交換命令及/或位址及資料，其中所述DDR PHY包括輸入/輸出電路以及訓練電路，所述輸入/輸出電路包括：第一接收器至第N接收器，被配置成並列接收自所述記憶體裝置讀取的多段資料；及第一負載調節器至第N負載調節器，被佈置成分別與所述第一接收器至所述第N接收器對應，且被配置成分別對對應一段資料的負載進行調節（其中N是大於或等於2的整數），所述訓練電路被配置成對所述多段資料實行訓練操作，以獲得針對所述多段資料中的每一者的目標讀取參考電壓，且基於所述多段資料中的每一者的所述目標讀取參考電壓的位準對所述多段資料中的每一者的負載進行校正，其中向所述第一接收器至所述第N接收器提供相同位準的讀取參考電壓，且其中，在正常讀取操作中，所述第一負載調節器至所述第N負載調節器被配置成基於所述訓練操作的結果來不同地對所述多段資料的負載進行調節。
根據本發明概念的另一態樣，提供一種對來自記憶體裝置的多段資料實行訓練的記憶體控制器的操作方法，所述操作方法包括：關於藉由多個接收器接收的多段資料，藉由在改變共同提供至所述多個接收器的讀取參考電壓的位準的同時對所述多段資料的有效視窗餘量進行搜尋，以獲得針對所述多段資料中的每一者的目標讀取參考電壓位準及所述多段資料的共用讀取參考電壓位準；基於針對所述多段資料中的至少一段資料獲得的所述目標讀取參考電壓位準與所述共用讀取參考電壓位準之間的第一差值，對所述多段資料中的至少一段資料的負載進行校正；在所述多段中的所述至少一段資料的所述負載經校正的狀態下，重複進行所述獲得及所述校正；以及基於所述重複的結果，獲得針對所述多段資料中的每一者的負載校正值。
在下文中，將參照附圖詳細地對本發明概念的實施例進行闡述。
圖1是根據本發明概念的示例性實施例的包括記憶體控制器的記憶體系統的框圖。
記憶體系統10可包括記憶體控制器100及記憶體裝置200。記憶體系統10可指積體電路、電子裝置或系統、智慧型電話、平板個人電腦（personal computer，PC）、電腦、伺服器、工作站、可攜式通訊終端、個人數位助理（personal digital assistant，PDA）、可攜式多媒體播放器（portable multimedia player，PMP）、計算裝置（例如，其他合適的電腦）、虛擬機或其虛擬計算裝置等。作為另外一種選擇，記憶體系統10可包括計算系統中的一些組件（例如，圖形卡（graphics card））。
記憶體裝置200可為動態隨機存取記憶體（dynamic random access memory，DRAM），例如雙倍資料速率同步動態隨機存取記憶體（Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM）、低功率雙倍資料速率（Low Power Double Data Rate，LPDDR）SDRAM、圖形雙倍資料速率（Graphics Double Data Rate GDDR）SDRAM或蘭巴斯動態隨機存取記憶體（Rambus Dynamic Random Access Memory，RDRAM）。然而，本發明概念的實施例不限於此。作為實例，記憶體裝置200可包括非揮發性記憶體，例如快閃記憶體、磁性RAM（magnetic RAM，MRAM）、鐵電RAM（ferroelectric RAM，FeRAM）、相變RAM（phase change RAM，PRAM）或電阻RAM（Resistive RAM，ReRAM）。
記憶體控制器100可包括處理器140及記憶體介面，處理器140對與記憶體操作相關的操作進行控制。根據示例性實施例，記憶體介面可包括雙倍資料速率實體層（DDR PHY）110。DDR PHY 110可支援電子裝置工程聯合委員會（Joint Electron Device Engineering Council，JEDEC）標準的DDR及/或LPDDR協定的特徵。記憶體控制器100可藉由DDR PHY 110對記憶體裝置200進行控制，且DDR PHY 110可根據DDR PHY介面（DDR PHY interface，DFI）方法與記憶體裝置200進行通訊。作為實例，記憶體控制器100可藉由DDR PHY 110向記憶體裝置200提供時脈訊號CLK及命令/位址CA，且可向記憶體裝置200傳輸資料選通訊號DQS及資料DQ/自記憶體裝置200接收資料選通訊號DQS及資料DQ。
根據實施例，記憶體裝置200可包括包含多個獨立通道的高帶寬記憶體（high bandwidth memory，HBM），且當記憶體裝置200包括HBM時，記憶體控制器100中提供的記憶體介面可為HBM PHY。
資料選通訊號DQS可用於對資料DQ進行採樣，且記憶體控制器100可經由多條資料線（DQ線）並列接收包括多個資料位元的資料DQ，或者並列向記憶體裝置200提供資料DQ。即，記憶體控制器100可與記憶體裝置200雙向地交換資料DQ。資料選通訊號DQS可包括寫入DQS及讀取DQS，且資料DQ可包括寫入資料及讀取資料。
記憶體控制器100可因應於來自主機的請求而對記憶體裝置200進行存取，且可藉由使用各種協定與主機進行通訊。舉例而言，記憶體控制器100可藉由使用介面協定（例如，快速周邊組件互連（Peripheral Component Interconnect-Express，PCI-E）、先進技術附件（Advanced Technology Attachment，ATA）、串列ATA （Serial ATA，SATA）、並列ATA（Parallel ATA，PATA）或串列連接小型電腦系統介面（Small Computer System Interface，SCSI）（serial attached SCSI，SAS））與主機進行通訊。另外，各種其他介面協定（例如，通用串列匯流排（Universal Serial Bus，USB）、多媒體卡（Multi-Media Card，MMC）、增強型小型磁碟介面（Enhanced Small Disk Interface，ESDI）或整合驅動電子（Integrated Drive Electronic，IDE））可應用於主機與記憶體控制器100之間的協定。
記憶體裝置200可包括胞元陣列210、介面（interface，I/F）電路220及控制邏輯230。胞元陣列210可包括多個記憶胞，且介面電路220可提供與記憶體控制器100的介面。作為實例，介面電路220可包括DDR PHY。另外，控制邏輯230可對記憶體裝置200的操作進行控制。舉例而言，控制邏輯230可基於自記憶體控制器100提供的命令/位址CA來執行記憶體操作（例如讀取及寫入資料）。記憶體控制器100可與時脈訊號CLK同步地向記憶體裝置200提供命令/位址CA。
在下文中，對根據本發明概念的實施例的訓練操作進行闡述。出於例示目的，假設資料DQ是自記憶體裝置200讀取的讀取資料並被提供至記憶體控制器100。
記憶體控制器100及記憶體裝置200中的每一者可具有各種操作特性。因此，當最初驅動記憶體系統10時，記憶體控制器100可對記憶體裝置200實行訓練。訓練電路120可對與訓練相關的各種操作進行控制，且可實行例如用於確保資料的有效視窗餘量（valid window margin，VWM）的訓練。具體而言，訓練操作可包括讀取DQS及讀取資料的訓練（或讀取DQS與讀取資料之間的偏斜訓練（skew training））、用於區別對待讀取資料的讀取參考電壓的訓練、時脈訊號CLK的負載循環的訓練、寫入DQS及寫入資料的訓練（或寫入DQS與寫入資料之間的偏斜訓練）、用於區別對待寫入資料的寫入參考電壓的訓練等。在本發明概念的實施例中，用於資料負載校正的訓練將被稱為資料訓練（或資料負載訓練）。根據本發明概念的實施例的資料訓練可包括上述各種訓練過程中包括的各種操作中的至少一種。作為另外一種選擇，在本發明概念的實施例中，與負載校正相關的資料訓練可被定義為包括在讀取資料的訓練過程中的操作，或者被定義為包括讀取資料的訓練過程。另外，在本發明概念的示例性實施例中，當讀取參考電壓的位準相對於資料的負載校正而改變時，可對資料的VWM進行搜尋，且因此，根據本發明概念的實施例的訓練操作可被定義為包括讀取參考電壓訓練過程或者包括在所述讀取參考電壓訓練過程中。
另外，在根據本發明概念的實施例的訓練過程中，可計算與每段資料的最佳VWM（或最大VWM）對應的讀取參考電壓位準，且計算的讀取參考電壓位準將被稱為每段資料的最佳讀取參考電壓位準（亦稱為「目標讀取參考電壓位準」）。此外，可藉由對多段資料的VWM進行搜尋來計算與所述多段資料共用的讀取參考電壓，且所述讀取參考電壓將被稱為共用讀取參考電壓。藉由如上所述的訓練，可設定在正常資料讀取操作中共同提供至多個接收器的讀取參考電壓的位準。在一些實施例中，共用讀取參考電壓與設定讀取參考電壓可具有相同的位準，且因此，術語共用讀取參考電壓與設定讀取參考電壓可互換使用。
根據本發明概念的示例性實施例，可設定用於藉由訓練操作來對經由多條DQ線傳輸的資料的負載進行校正的校正值（或負載校正值）。在高速通訊中，由於訊號完整性（Signal Integrity，SI）/電源完整性（Power Integrity，PI）特性，所述多條DQ線之間的擺動位準偏差可能增大，且因此，當針對所述多條DQ線設定相同的讀取參考電壓位準時，自記憶體控制器100接收的讀取資料的負載的偏差可能增大。在本發明概念的示例性實施例中，對自DDR PHY 110的多個接收器（例如，資料接收器）中的每一者輸出的資料的負載不同地調節，且作為實例，藉由佈置用於對接收器（被佈置成對應於每條DQ線）的輸出端子處的負載進行調節的電路（例如，負載調節器（未示出））並針對每段資料不同地控制負載調節器，可減小讀取資料的負載偏差。
訓練電路120可實行訓練操作，用於對在正常讀取操作中共同提供至多個接收器的讀取參考電壓的位準進行設定。舉例而言，訓練電路120可在改變提供至所述多個接收器的讀取參考電壓的位準的同時搜尋資料的VWM，且可基於所述VWM針對多段資料DQ中的每一者對最佳讀取參考電壓及共用讀取參考電壓進行計算。此外，在對其中最佳讀取參考電壓的位準與共用讀取參考電壓的位準彼此不同的資料DQ的負載進行校正之後，可在資料DQ的負載經校正的狀態下改變讀取參考電壓的位準的同時再次實行搜尋VWM的操作。另外，當在對資料DQ的負載進行校正的同時重複進行訓練過程時，針對所述多段資料DQ中的每一者計算的最佳讀取參考電壓的位準可能改變，且當重複上述過程時，針對所述多段資料DQ中的每一者計算的最佳讀取參考電壓與共用讀取參考電壓之間的位準差可能逐漸減小。藉由上述過程，即使當具有特定位準的讀取參考電壓被共同提供至多個接收器時，亦可計算出能夠確保大的VWM的每段資料DQ的校正值。
根據示例性實施例，訓練電路120可根據針對多段資料DQ中的每一者計算的最佳讀取參考電壓來計算所述多段資料的共用讀取參考電壓的位準。可根據各種方法來設定讀取參考電壓的位準，且作為實例，可計算多個最佳讀取參考電壓的近似平均位準並將其設定為讀取參考電壓的位準。作為另外一種選擇，所述多個最佳讀取參考電壓中具有近似中間位準的最佳讀取參考電壓可被設定為讀取參考電壓的位準。
訓練電路120可向負載控制器130提供與基於訓練結果計算出的校正值相關的資訊，且負載控制器130可基於校正值輸出用於針對所述多段資料DQ中的每一者的負載進行調節的負載控制訊號。訓練電路120可根據各種方法提供用於負載校正的資訊。作為實例，訓練電路120可提供指示訓練過程期間負載校正的量及/或方向（例如，增加邏輯高時段或增加邏輯低時段的方向）的資訊作為上述校正值。
作為另外一種選擇，根據各種示例性實施例，訓練電路120可提供和針對每段資料DQ計算的最佳讀取參考電壓的位準與針對所述多段資料DQ設定的共用讀取參考電壓的位準之間的差相關的資訊作為校正值。舉例而言，可基於針對每段資料DQ計算出的位準差來判斷是否增加每段資料DQ的邏輯高時段或邏輯低時段，且可確定增加邏輯高時段或邏輯低時段的量。
在參照圖1揭露的實施例中，訓練電路120及負載控制器130被示出為佈置在DDR PHY 110外部。然而，本發明概念的實施例不限於此，且訓練電路120及負載控制器130可佈置在DDR PHY 110內部。另外，在本發明概念的實施例中，訓練電路120可被闡述為使用硬體實行訓練操作，或者當處理器140藉由執行儲存於記憶體控制器100中的操作記憶體（未示出）中的指令來控制訓練電路120時，訓練操作可被闡述為使用軟體實行訓練操作。
將參照圖2闡述根據本發明概念的示例性實施例的負載調節操作。圖2是示出接收器111及負載調節器112的框圖，接收器111及負載調節器112被佈置成與圖1的DDR PHY 110中的每一條DQ線對應。圖2示出正常讀取操作中的資料接收操作的實例。
負載調節器112可藉由對接收資料的轉換速率進行調節來調節負載，且可被稱為轉換速率控制電路。另外，對負載進行調節可被闡述為調節自記憶體控制器100接收的資料DQ的負載，且自接收器111及負載調節器112中的每一者輸出的訊號亦可被稱為資料DQ。為了便於說明，由記憶體控制器100接收的且負載經調節的資料將被稱為負載調節資料DQ_D。
參照圖1及圖2，接收器111可接收資料DQ及讀取參考電壓Vref，且可輸出資料DQ，所述資料DQ具有根據對資料DQ與讀取參考電壓Vref進行比較的結果的邏輯狀態。藉由上述實施例中闡述的訓練操作，讀取參考電壓Vref可具有針對多個接收器共同設定的位準。由於DQ線的擺動位準特性可能彼此不同，因此在訓練過程中針對與接收器111對應的一段資料DQ計算的最佳讀取參考電壓的位準可能不同於提供至接收器111的讀取參考電壓Vref的位準。因此，自接收器111輸出的資料DQ可能具有差的負載特性，例如可能不具有與理想負載比（duty ratio）對應的50%的負載比。根據本發明概念的示例性實施例，負載調節器112可基於負載控制訊號Ctrl_D來調節資料DQ的負載，以輸出負載調節資料DQ_D。作為實例，負載調節器112可對資料DQ的上升轉換速率及下降轉換速率中的至少一者進行控制。
負載控制器130可基於在上述實施例中闡述的訓練電路120的訓練結果來產生負載控制訊號Ctrl_D。舉例而言，負載控制訊號Ctrl_D可包括用於增加資料DQ的邏輯高時段或邏輯低時段的控制資訊，且所述控制資訊可為包括一或多個位元的控制碼。負載調節器112可因應於負載控制訊號Ctrl_D實行負載調節操作，使得負載調節資料DQ_D的負載比具有約50%的值。
根據如上所述的本發明概念的示例性實施例，即使當一個讀取參考電壓被共同施加至具有不同擺動位準的多條DQ線時，亦可基於所述多條DQ線的訓練結果來不同地調節資料的負載，且因此，可對DQ線的資料的負載偏差進行校正，藉此確保最佳的VWM。
圖3是示出被佈置成與多條DQ線對應的多個接收器及多個負載調節器的框圖。圖3示出其中多條DQ線被分組成二或更多組且針對每一組不同地設定讀取參考電壓的實例。作為實例，當用於並列傳輸16位資料的16條DQ線被佈置在記憶體控制器與記憶體裝置之間時，8條DQ線可構成第一組而其餘的8條DQ線可構成第二組。
圖3示出其中DDR PHY 300包括分別與第一組及第二組對應的第一接收電路310及第二接收電路320的實例。然而，本發明概念的實施例不限於此。舉例而言，DDR PHY 300可包括大量的接收器，且大量的DQ線可被分組成三或更多個組。
如圖3中所示，第一接收電路310可包括：N個接收器311_1至311_N，用於接收經由N條DQ線傳輸的資料DQ11至DQ1N；以及N個負載調節器312_1至312_N，被佈置成分別與N個接收器311_1至311_N對應。所述N個負載調節器312_1至312_N可輸出負載調節資料DQ_D(11)至DQ_D(1N)。另外，第二接收電路320可包括：M個接收器321_1至321_M，用於接收經由M條DQ線傳輸的資料DQ21至DQ2M；以及M個負載調節器322_1至322_M，被佈置成分別與M個接收器321_1至321_M對應。所述M個負載調節器322_1至322_M可輸出負載調節內部資料DQ_D(21)至DQ_D(2M)。在實施例中，第一組的數目N與第二組的數目M可彼此不同或彼此相等（即，第一組與第二組包括相同數目的DQ線）。
在本發明概念的示例性實施例中，訓練電路（例如，圖1的訓練電路120）可對所述N個資料DQ11至DQ1N及所述M個資料DQ21至DQ2M實行訓練操作。另外，作為實例，訓練電路可藉由訓練操作為第一接收電路310設定第一讀取參考電壓Vref1，並為第二接收電路320設定第二讀取參考電壓Vref2。舉例而言，訓練電路可藉由對與第一組相關的資料DQ11至DQ1N進行訓練來計算各段資料DQ11至DQ1N的最佳讀取參考電壓，且可基於計算出的最佳讀取參考電壓來設定第一讀取參考電壓Vref1。類似地，訓練電路可藉由對與第二組相關的資料DQ21至DQ2M進行訓練來計算各段資料DQ21至DQ2M的最佳讀取參考電壓，且可基於計算出的最佳讀取參考電壓來設定第二讀取參考電壓Vref2。
根據示例性實施例，可藉由在訓練過程期間對資料的VWM進行搜尋，基於針對每段資料計算的最佳讀取參考電壓及針對多段資料共同計算的共用讀取參考電壓來校正資料的負載。舉例而言，可基於針對第一組的多段資料DQ11至DQ1N中的每一者計算的最佳讀取參考電壓的位準與針對第一組的資料DQ11至DQ1N設定的共用讀取參考電壓（或第一讀取參考電壓Vref1）的位準之間的差來計算每段資料的校正值，且第一負載控制訊號Ctrl_D1[1:N]可基於計算的校正值產生且被提供至所述N個負載調節器312_1至312_N。由於第一組的所述多條DQ線可具有不同的擺動位準特性，因此所述N個負載調節器312_1至312_N可不同地調節對應一段資料的負載。
類似地，可基於針對第二組的多段資料DQ21至DQ2M中的每一者計算的最佳讀取參考電壓的位準與針對第二組的資料DQ21至DQ2M設定的共用讀取參考電壓（或第二讀取參考電壓Vref2）的位準之間的差來計算每段資料的校正值，且第二負載控制訊號Ctrl_D2[1:M]可基於計算的校正值產生且被提供至所述M個負載調節器322_1至322_M。由於第二組的所述多條DQ線可具有不同的擺動位準特性，因此所述M個負載調節器322_1至322_M可不同地調節對應一段資料的資料的負載。
根據圖3中所示的示例性實施例，在經由多條DQ線傳輸及接收資料的記憶體系統中，一些DQ線的讀取參考電壓不同於一些其他DQ線的讀取參考電壓，且使用不同的讀取參考電壓來讀取資料。因此，與其中使用一個讀取參考電壓的情況相比，可改善資料接收特性。舉例而言，藉由將實體上彼此相鄰及/或具有相似擺動位準特性的DQ線進行分組，並為每一組設定讀取參考電壓的位準，可相對減小每條DQ線的最佳讀取參考電壓與針對每一組設定的讀取參考電壓之間的位準差，且因此，可減小同一組內的資料的負載偏差。另外，可對每一組實行訓練，且可藉由根據示例性實施例的負載校正操作來減小同一組中的多條DQ線之間的擺動位準的偏差。
圖4是根據本發明概念的示例性實施例的包括系統晶片（SoC）的記憶體系統400的框圖。如圖4中所示，記憶體系統400可包括應用處理器410及記憶體裝置420，且應用處理器410可被實施為SoC。記憶體裝置420可包括胞元陣列421、介面電路422及控制邏輯423，且介面電路422可包括DDR PHY。
應用處理器410可包括各種智慧財產（IP）。作為實例，應用處理器410可包括：處理器411，對記憶體系統400的操作（例如記憶體操作）進行控制；以及記憶體412，儲存可由處理器411執行的指令。根據本發明概念的示例性實施例，用於控制訓練操作的各種指令可作為訓練模組儲存於記憶體412中，且處理器411可藉由執行訓練模組對根據示例性實施例的訓練操作進行控制。舉例而言，處理器411可基於執行訓練模組的結果來對訓練電路414_2進行控制。
應用處理器410可更包括：記憶體控制模組（memory control module，MCU）413，基於處理器411的控制對記憶體裝置420的記憶體操作進行控制；以及DDR PHY 414，提供記憶體介面。DDR PHY 414可包括輸入/輸出電路414_1、訓練電路414_2及負載控制器414_3。根據實施例，MCU 413及記憶體裝置420可被稱為構成記憶體系統，且應用處理器410及記憶體裝置420可被稱為構成資料處理系統。
各種類型的系統匯流排標準可應用於應用處理器410。舉例而言，先進RISC機器（Advanced RISC Machine，ARM）有限公司的先進微控制器匯流排架構（Advanced Microcontroller Bus Architecture，AMBA）協定可應用於應用處理器410。AMBA協定的匯流排類型可包括先進高效能匯流排（Advanced High-Performance Bus，AHB）、先進周邊匯流排（Advanced Peripheral Bus，APB）、先進可擴展介面（Advanced eXtensible Interface，AXI）、AXI4及AXI一致性擴展（AXI Coherency Extension，ACE）。另外，可應用其他類型的協定，例如美商芯網股份有限公司（Sonics Inc）的uNetwork、國際商業機器（International Business Machine，IBM）的內核連接（CoreConnect）及開放式內核協定國際同盟（Open Core Protocol-International Partnership，OCP-IP）的開放核心協定。
如上所述，DDR PHY 414可向記憶體裝置420提供時脈訊號CLK及命令/位址CA，且向記憶體裝置420傳輸資料選通訊號DQS及資料DQ/自記憶體裝置420接收資料選通訊號DQS及資料DQ。另外，輸入/輸出電路414_1可包括根據示例性實施例的接收器及負載調節器，且作為實例，可經由多條DQ線並列接收或輸出多個位元的資料DQ。此外，根據示例性實施例，訓練電路414_2可對資料DQ實行訓練，以校正資料DQ的負載。此外，負載控制器414_3可基於訓練電路414_2的訓練結果輸出用於對輸入/輸出電路414_1的負載調節器進行控制的負載控制訊號。
另外，根據示例性實施例，由於相同的讀取參考電壓被提供至輸入/輸出電路414_1的多個接收器，且具有基於訓練結果的不同值的負載控制訊號被提供至負載調節器，因此自所述多個接收器輸出的多段資料DQ的負載可被對應的負載調節器不同地調節。
圖5是根據本發明概念的示例性實施例的記憶體裝置500的框圖。
參照圖5，記憶體裝置500可包括胞元陣列510、列解碼器521、字元線驅動器522、行解碼器530、輸入/輸出閘控電路541、輸入緩衝器542、輸出緩衝器543、控制邏輯電路550、位址緩衝器560、模式暫存器組（mode register set，MRS）570及參考電壓產生器580。
胞元陣列510包括排列成列及行的多個記憶胞。胞元陣列510包括連接至記憶胞的多條字元線WL及多條位元線BL。所述多條字元線WL可連接至記憶胞的列，且所述多條位元線BL可連接至記憶胞的行。
列解碼器521可藉由對自位址緩衝器560接收的列位址ROW_ADDR進行解碼來選擇與列位址ROW_ADDR對應的字元線WL，且可連接至啟用所選字元線WL的字元線驅動器522。行解碼器530可對自位址緩衝器560接收的行位址COL_ADDR進行解碼並產生行選擇訊號，且可將由行選擇訊號選擇的位元線BL連接至輸入/輸出閘控電路541。提供至輸入/輸出閘控電路541的讀取資料DQ可藉由輸出緩衝器543提供至記憶體控制器，且來自記憶體控制器的寫入資料DQ可藉由輸入緩衝器542提供至輸入/輸出閘控電路541。
控制邏輯電路550可自記憶體控制器接收時脈訊號CLK及命令/位址CA並產生用於對記憶體裝置500的各種內部操作進行控制的控制訊號CTRL。MRS 570可包括儲存操作碼的暫存器，所述操作碼包括與記憶體操作相關的各種類型的控制參數，以便為記憶體裝置500設定操作條件。操作碼可藉由命令/位址（CA）匯流排提供至記憶體裝置500並儲存於MRS 570中，且控制邏輯電路550可藉由執行儲存於MRS 570中的操作碼來設定記憶體裝置500的各種操作條件。另外，參考電壓產生器580可產生與記憶體操作相關的各種參考電壓，且例如可產生寫入參考電壓Vref_W作為用於在資料寫入操作期間確定資料的邏輯狀態的參考。
根據本發明概念的示例性實施例，資料的負載校正亦可應用於記憶體裝置500。舉例而言，記憶體控制器可對記憶體裝置500實行各種訓練操作（例如，寫入資料訓練），且可基於訓練結果在MRS 570中設定與寫入參考電壓Vref_W的位準相關的操作碼。此外，記憶體裝置500的輸入緩衝器542可包括：多個接收器，用於經由多條DQ線接收寫入資料DQ；以及多個負載調節器，連接至所述多個接收器的輸出。
藉由對記憶體裝置500實行訓練，可對經由所述多條DQ線傳輸至記憶體裝置500的寫入資料DQ的VWM進行搜尋，且可計算每一寫入資料DQ的最佳寫入參考電壓的位準。另外，可設定在資料寫入操作期間共同提供至輸入緩衝器542的所述多個接收器的寫入參考電壓Vref_W的位準。記憶體控制器可在MRS 570中設定操作碼OP Code（Vref），所述操作碼OP Code（Vref）指示藉由訓練過程計算的寫入參考電壓Vref_W的位準。
此外，根據示例性實施例，可基於每一寫入資料DQ的最佳寫入參考電壓的位準與多段寫入資料DQ的共用寫入參考電壓的位準之間的差來校正寫入資料DQ的負載，且藉由在其中負載經校正的狀態下重複進行對VWM進行搜尋的訓練過程，可計算所述多段寫入資料DQ中的每一者的校正值。另外，可基於計算的校正值產生用於對輸入緩衝器542的所述多個接收器的輸出的負載偏差進行補償的操作碼OP Code（負載），且可在MRS 570中設定操作碼OP Code（負載）。記憶體裝置500可在資料寫入過程中基於MRS 570中設定的操作碼OP Code（負載）來控制連接至所述多個接收器的輸出的多個負載調節器的負載調節特性。
圖6是示出根據本發明概念的示例性實施例的記憶體控制器的操作方法的流程圖。
記憶體控制器可藉由多條DQ線並列接收包括多個位元的資料，且可基於並列接收的資料實行訓練操作。舉例而言，藉由在訓練操作期間對自針對DQ線中的每一者佈置的接收器輸出的資料的VWM進行搜尋，可針對每段資料計算最佳讀取參考電壓的位準。舉例而言，可計算與第一段資料至第N段資料對應的第一最佳讀取參考電壓至第N最佳讀取參考電壓（操作S11）。
另外，可藉由對多段資料的VWM進行搜尋來計算所述多段資料所共用的共用讀取參考電壓（操作S12），且可基於先前計算的所述多段資料的最佳讀取參考電壓及所述多段資料共用的共用讀取參考電壓來實行用於對讀取資料的負載偏差進行校正的操作。作為實例，藉由基於第一最佳讀取參考電壓至第N最佳讀取參考電壓中的每一者與共用讀取參考電壓之間的位準差來對第一段資料至第N段資料中的至少一些資料的負載進行校正，且在其中負載經校正的狀態下重複進行對VWM進行搜尋的過程，可設定第一段資料至第N段資料中的每一者的最佳負載校正值（操作S13）。
記憶體控制器可將負載校正值儲存於內部記憶體（例如，暫存器）中，且基於儲存的負載校正值產生用於對讀取資料的負載進行調節的第一負載控制訊號至第N負載控制訊號。在訓練操作完成之後的正常操作中，記憶體控制器可根據資料讀取操作經由資料線接收第一資料至第N資料（操作S14），且可藉由將基於設定的負載校正值產生的第一負載控制訊號至第N負載控制訊號提供至與資料線對應佈置的第一負載調節器至第N負載調節器來對第一資料至第N資料的負載進行調節（操作S15）。
圖7是示出根據本發明概念的示例性實施例的詳細訓練操作的實例的流程圖。在對圖7中所示的配置進行闡述時，關於任何資料（或者，可稱為位元、資料位元等）給出的說明可共同應用於其他資料的訓練。在本發明概念的實施例中，可對多段資料並列實行訓練操作。另外，在圖7中，SoC被例示為與記憶體裝置進行通訊的記憶體控制器。
參照圖7，可實行資料位元的訓練（或負載訓練），且負載訓練過程可包括讀取參考電壓的訓練操作。作為實例，SoC中產生的讀取參考電壓的位準可被設定成將在訓練中使用的初始位準（操作S21），且具有初始位準的讀取參考電壓可被提供至DDR PHY中的接收器。另外，藉由基於初始位準對讀取資料READ DQ實行校準，可為每段資料搜尋VWM（操作S22）。示例性實施例中的訓練電路可包括用於對每段資料的VWM進行搜尋的計算邏輯，且可儲存與針對每段資料搜尋的VWM相關的資訊及與施加至VWM搜尋的讀取參考電壓的位準相關的資訊（操作S23）。
在儲存與基於初始位準獲得的每段資料的VWM相關的資訊之後，可重複在改變讀取參考電壓的位準的同時對每段資料的VWM進行搜尋的過程。假設讀取參考電壓的初始位準對應於最小位準，且在增大讀取參考電壓的位準的同時搜尋VWM，則可確定當前讀取參考電壓的電壓位準是否是最大位準（Max）（操作S24）。當當前讀取參考電壓的電壓位準並非最大位準時，讀取參考電壓的電壓位準可根據特定設定值而增大（操作S25），且可重複進行藉由對讀取資料READ DQ實行校準來搜尋每段資料的VWM的過程。
當使用具有特定位準範圍的讀取參考電壓的訓練操作完成時，可儲存與搜尋到的與讀取參考電壓中的每一者的位準對應的VWM相關的資訊，且可實行基於儲存的資訊為每段資料計算最佳讀取參考電壓的過程（操作S26）。示例性實施例中的訓練電路可包括計算邏輯，所述計算邏輯基於關於為每段資料搜尋並儲存的VWM的資訊來計算每段資料的最佳讀取參考電壓，並計算多段資料所共用的共用讀取參考電壓。作為實例，可對與每段資料的具有各種位準的讀取參考電壓對應的VWM資訊進行檢查，且與具有最佳特性的VWM對應的讀取參考電壓可被確定為對應的一段資料的最佳讀取參考電壓Vref_DQ。此外，可藉由對多段資料的VWM進行搜尋來確定對所述多段資料共同有效的視窗時段，且可基於視窗時段來確定共用讀取參考電壓Vref_C（操作S27）。如上所述在改變讀取參考電壓的位準的同時對多段資料中的每一者的最佳讀取參考電壓位準及所述多段資料的共用讀取參考電壓位準進行計算的過程可被稱為計算操作。
在如上所述計算每段資料的最佳讀取參考電壓Vref_DQ及所述多段資料的共用讀取參考電壓Vref_C之後，可實行對所述多段資料中的至少一些資料的負載進行校正的操作。根據示例性實施例的訓練電路可包括用於藉由確定最佳讀取參考電壓Vref_DQ與共用讀取參考電壓Vref_C之間的位準差來對資料的負載進行校正的操作邏輯。根據各種實施例，當訓練電路及負載控制器分開實施時，訓練電路可向負載控制器提供與最佳讀取參考電壓Vref_DQ及共用讀取參考電壓Vref_C的位準相關的資訊（或位準差資訊）作為校正值，且負載控制器可基於所接收的校正值產生負載控制訊號。
根據示例性實施例，可將每段資料的最佳讀取參考電壓Vref_DQ與共用讀取參考電壓Vref_C之間的位準差與臨限值Vref_th進行比較（操作S28）。當特定資料中的位準差小於臨限值Vref_th時，可指示最佳讀取參考電壓Vref_DQ的位準與共用讀取參考電壓Vref_C的位準彼此相似，且因此，可能不對對應資料（即，特定資料）的負載進行校正。
另一方面，當最佳讀取參考電壓Vref_DQ與共用讀取參考電壓Vref_C之間的位準差大於臨限值Vref_th時，可指示用於改善對應一段資料的VWM的最佳讀取參考電壓與實際施加至所述對應一段資料的讀取參考電壓之間的位準差大，且因此，可對所述對應一段資料的負載進行校正。舉例而言，在操作S29中，當某一段資料的最佳讀取參考電壓Vref_DQ大於共用讀取參考電壓Vref_C時，可產生用於增大所述一段資料的負負載（negative duty）（例如，邏輯低負載）的負載控制訊號（操作S30）。另一方面，當資料的最佳讀取參考電壓Vref_DQ小於共用讀取參考電壓Vref_C時，可產生用於增大所述一段資料的正負載（positive duty）（例如，邏輯高負載）的負載控制訊號（S31）。如上所述，基於最佳讀取參考電壓位準與共用讀取參考電壓位準之間的差來對資料的負載進行校正的過程可被稱為校正操作。
可藉由上述過程對多段資料中的至少一些資料的負載進行校正，且可在其中多段資料中的所述至少一些資料的負載經校正的狀態下重複實行計算操作及校正操作。由於基於圖7中所示的操作重複實行計算操作及校正操作，因此隨著對多段資料中的所述至少一些資料的資料負載進行重複校正，可逐漸減小多段資料中的所述至少一些資料的最佳讀取參考電壓Vref_DQ與共用讀取參考電壓Vref_C之間的位準差。當藉由上述過程確定所有多段資料的最佳讀取參考電壓Vref_DQ與共用讀取參考電壓Vref_C之間的位準差小於臨限值Vref_th時，可終止訓練過程。另外，當在對資料的負載進行校正的同時實行訓練時，可確定滿足每段資料的最佳讀取參考電壓Vref_DQ與共用讀取參考電壓Vref_C之間的位準差小於臨限值Vref_th的條件的負載校正值，且可將負載校正值或基於負載校正值產生的負載控制訊號儲存於SoC中。
圖8A至圖8C是示出根據本發明概念的示例性實施例的對最佳讀取參考電壓及共用讀取參考電壓進行計算的實例的圖。
參照圖8A，可搜尋多段資料的VWM，且在圖8A中例示出所述多段資料中具有最高擺動位準的資料DQ_M的擺動位準。在訓練過程期間，當資料DQ_M的讀取參考電壓的位準在最小位準Vref(min)與最大位準Vref(max)之間改變時，可對資料DQ_M的VWM進行搜尋，且可計算對應於資料DQ_M的最佳讀取參考電壓Vref_M的位準。
此外，在圖8B中例示出所述多段資料中具有最低擺動位準的資料DQ_N的擺動位準。在訓練過程期間，當資料DQ_N的讀取參考電壓的位準在最小位準Vref(min)與最大位準Vref(max)之間改變時，可對資料DQ_N的VWM進行搜尋，且可計算對應於資料DQ_N的最佳讀取參考電壓VrefN的位準。此外，資料DQ_N的最佳讀取參考電壓VrefN的位準可小於資料DQ_M的最佳讀取參考電壓Vref_M的位準。
所有多段資料的擺動位準可具有在圖8A及圖8B中所示的位準之間的值，且當所述多段資料的擺動位準彼此重疊時，可搜尋所述多段資料的有效視窗時段，如圖8C中所示。此外，可基於圖8C中所示的波形來計算所有多段資料的共用讀取參考電壓Vref_C的位準，且共用讀取參考電壓Vref_C的位準可具有最佳讀取參考電壓Vref_M的位準與最佳讀取參考電壓VrefN的位準之間的值。
圖9、圖10A及圖10B是示出根據本發明概念的示例性實施例的對資料的負載進行調節的操作的圖。作為實例，圖9、圖10A及圖10B可對應於記憶體系統的正常讀取操作。
參照圖9，記憶體控制器600可包括多個接收器（資料接收器）及與其對應的負載調節器。在圖9中，例示出被佈置成與第一DQ線對應的第一接收器611及第一負載調節器612、以及被佈置成與第二DQ線對應的第二接收器621及第二負載調節器622。第一接收器611可經由第一DQ線自記憶體裝置（未示出）接收第一資料DQ0，第二接收器621可經由第二DQ線自記憶體裝置（未示出）接收第二資料DQ1，且讀取參考電壓Vref可被共同提供至第一接收器611及第二接收器621。
第一接收器611的輸出可被提供至第一負載調節器612，且第一負載調節器612可因應於第一負載控制訊號Ctrl_D0（未示出）來對第一接收器611的輸出的負載進行調節，藉此輸出負載調節第一資料DQ0_D。另外，第二接收器621的輸出可被提供至第二負載調節器622，且第二負載調節器622可因應於第二負載控制訊號Ctrl_D1（未示出）來對第二接收器621的輸出的負載進行調節，藉此輸出負載調節第二資料DQ1_D。此外，由於第一負載控制訊號Ctrl_D0的值不同於第二負載控制訊號Ctrl_D1的值，因此第一負載調節器612與第二負載調節器622可具有不同的負載調節特性。
將輸入資料的節點定義為A，將第一接收器611及第二接收器621中的每一者的輸出節點定義為B，且將第一負載調節器612及第二負載調節器622中的每一者的輸出節點定義為C。另外，假設針對第一資料DQ0計算的最佳讀取參考電壓Vref_DQ0的位準等於被共同提供至所述多個接收器的讀取參考電壓Vref的位準。
參照圖9及圖10A，第一接收器611可將經由第一DQ線提供的第一資料DQ0與讀取參考電壓Vref進行比較，且當讀取參考電壓Vref的位準等於針對第一資料DQ0計算的最佳讀取參考電壓Vref_DQ0的位準時，自第一接收器611輸出的訊號的負載比可近似為50%，此可指示第一資料DQ0的VWM具有良好的特性。因此，第一負載調節器612可不對第一接收器611的輸出訊號實行負載校正，或者第一負載調節器612的校正量可相對小。
另一方面，第二接收器621可將經由第二DQ線提供的第二資料DQ1與讀取參考電壓Vref進行比較，且當讀取參考電壓Vref的位準小於針對第二資料DQ1計算的最佳讀取參考電壓Vref_DQ1的位準時，自第二接收器621輸出的訊號的邏輯高位準時段可能大於所述訊號的邏輯低位準時段。第二負載調節器622可實行調節操作以減少第二接收器621的輸出訊號的邏輯高位準時段。作為實例，第二負載調節器622可降低第二接收器621的輸出訊號的上升轉換速率，同時提高輸出訊號的下降轉換速率。
在圖10B中，例示出實行用於增加邏輯高位準時段的校正的情況。
參照圖9及圖10B，第一接收器611可將經由第一DQ線提供的第一資料DQ0與讀取參考電壓Vref進行比較，且由於讀取參考電壓Vref的位準等於針對第一資料DQ0計算的最佳讀取參考電壓Vref_DQ0的位準，因此第一負載調節器612可不對第一接收器611的輸出訊號實行負載校正，或者第一負載調節器612的校正量可相對小。
另一方面，第二接收器621可將經由第二DQ線提供的第二資料DQ1與讀取參考電壓Vref進行比較，且當讀取參考電壓Vref的位準大於針對第二資料DQ1計算的最佳讀取參考電壓Vref_DQ1的位準時，自第二接收器621輸出的訊號的邏輯低位準時段可能大於所述訊號的邏輯高位準時段。第二負載調節器622可實行調節操作以增加第二接收器621的輸出訊號的邏輯高位準時段。作為實例，第二負載調節器622可增加第二接收器621的輸出訊號的上升轉換速率，同時降低輸出訊號的下降轉換速率。
圖11及圖12是示出根據本發明概念的示例性實施例的記憶體系統的實施實例的框圖。
參照圖11，記憶體系統700可包括記憶體控制器710及記憶體裝置720，且記憶體控制器710可包括輸入/輸出電路711、訓練電路712、參考電壓控制器713、負載控制器714及參考電壓產生器715。此外，記憶體裝置720可包括：介面電路，與記憶體控制器710進行通訊；以及多個驅動器，輸出多段資料（例如，第一資料DQ0至第八資料DQ7）。儘管在圖11中未示出，但是記憶體控制器710可更包括與記憶體裝置720的控制相關的各種其他組件（例如，處理器及操作記憶體）。另外，圖11中所示的記憶體控制器710的至少一些組件可包括在DDR PHY中。
輸入/輸出電路711可包括多個接收器RCV，用於並列接收自記憶體裝置720的所述多個驅動器輸出的第一資料DQ0至第八資料DQ7。另外，根據本發明概念的實施例，多個負載調節器DA可被佈置成與所述多個接收器RCV對應。在記憶體系統700的訓練過程中，訓練電路712可控制用於記憶體操作的各種訊號的訓練操作。作為實例，訓練電路712可控制訓練操作，用於確保所述多段資料（即，第一資料DQ0至第八資料DQ7）的VWM。作為實例，根據示例性實施例，訓練操作可包括基於針對每段資料計算的最佳讀取參考電壓的位準來設定用於對每段資料的負載進行校正的校正值的操作。根據示例性實施例，在示例性實施例中，校正值可對應於負載控制訊號，或者可為用於產生負載控制訊號的資訊。
訓練電路712可包括用於對所述多段資料（即，第一DQ0至第八DQ7）並列實行訓練操作的訓練邏輯，且可基於訓練結果對參考電壓控制器713及負載控制器714進行控制。參考電壓控制器713可基於訓練電路712的控制來調節由參考電壓產生器715產生的讀取參考電壓Vref的位準。此外，負載控制器714可基於訓練電路712的控制來控制自接收器輸出的資料的負載（或轉換速率）。
參照圖12，根據本發明概念的實施例的負載控制器714可藉由對一段資料的上升轉換速率及下降轉換速率進行調節來調節所述一段資料的負載。舉例而言，負載調節器717可包括連接至接收器716的輸出端的上升延遲控制電路717_1及下降延遲控制電路717_2。可藉由由上升延遲控制電路717_1控制其中一段資料自邏輯低變為邏輯高的延遲來調節上升轉換速率，且可藉由由下降延遲控制電路717_2控制其中一段資料自邏輯高變為邏輯低的延遲來調節下降轉換速率。儘管在圖12中未示出，但是上升延遲控制電路717_1可包括並列佈置且連接至電源電壓的多個開關（例如，P型金屬氧化物半導體（P type metal oxide semiconductor，PMOS）電晶體），且下降延遲控制電路717_2可包括並列佈置且連接至接地電壓的多個開關（例如，N型金屬氧化物半導體（N type metal oxide semiconductor，NMOS）電晶體）。
根據示例性實施例，負載控制器714可輸出負載控制訊號，且負載控制訊號可包括提供至上升延遲控制電路717_1的第一負載控制訊號Ctrl_DU、以及提供至下降延遲控制電路717_2的第二負載控制訊號Ctrl_DP，且因此，可單獨控制上升轉換速率及下降轉換速率。作為實例，根據上升延遲控制電路717_1的開關的導通狀態的電阻值可根據第一負載控制訊號Ctrl_DU的值而改變，且可相應地調節資料的上升轉換速率。類似地，可根據第二負載控制訊號Ctrl_DP的值來調節資料的下降轉換速率，第二負載控制訊號Ctrl_DP控制下降延遲控制電路717_2的開關的導通狀態。
圖13及圖14是示出根據本發明概念的示例性實施例的在訓練過程期間對共用讀取參考電壓的位準進行計算的實例的圖。
參照圖13，可藉由上述訓練過程針對多段資料中的每一者計算最佳讀取參考電壓，且作為實例，可計算第一最佳讀取參考電壓至第N最佳讀取參考電壓（操作S41）。此外，基於對第一最佳讀取參考電壓至第N最佳讀取參考電壓進行計算的結果，可計算其粗略平均值（操作S42），且可將計算的平均值設定為所述多段資料的共用讀取參考電壓（操作S43）。另外，在訓練過程期間，可基於第一最佳讀取參考電壓至第N最佳讀取參考電壓中的每一者與共用讀取參考電壓之間的位準差，針對每段資料計算負載校正值（操作S44）。
參照圖14，可藉由上述訓練過程來計算第一最佳讀取參考電壓至第N最佳讀取參考電壓（操作S51）。此外，可基於計算的結果對第一最佳讀取參考電壓至第N最佳讀取參考電壓的位準進行檢查（操作S52），且可自第一最佳讀取參考電壓至第N最佳讀取參考電壓中選擇具有大致中間位準的最佳讀取參考電壓作為所述多段資料的共用讀取參考電壓（操作S53）。此外，在訓練過程中，可基於第一最佳讀取參考電壓至第N最佳讀取參考電壓中的每一者與共用讀取參考電壓之間的位準差來針對每段資料計算負載校正值（操作S54）。
圖15是示出根據本發明概念的示例性實施例的對訓練過程中產生的資訊進行儲存的實例的框圖。
參照圖15，記憶體控制器800可包括訓練電路810、參考電壓控制器820、負載控制器830及暫存器840，且訓練電路810可包括用於對多段資料實行訓練的訓練邏輯811以及用於儲存與訓練相關的各種資訊的記憶體812。在圖15中所示的實施例中，記憶體812被示出為設置在訓練電路810中，但是記憶體812可設置在訓練電路810外部。
根據示例性實施例，訓練電路810可在改變讀取參考電壓的位準的同時實行訓練，且因此可在記憶體812中儲存與讀取參考電壓的位準相關的第一資訊Info_Vref以及與被搜尋以與第一資訊Info_Vref對應的VWM相關的第二資訊Info_VWM。此外，訓練電路810可基於儲存的第一資訊Info_Vref及第二資訊Info_VWM來計算每段資料的最佳讀取參考電壓，且可將與最佳讀取參考電壓相關的第三資訊Info_Vref_DQ儲存於記憶體812中。此外，訓練電路810可計算所述多段資料的共用讀取參考電壓，且可將與共用讀取參考電壓相關的第四資訊Info_Vref_C儲存於記憶體812中。此外，訓練電路810可產生與根據示例性實施例針對每段資料計算的負載校正值相關的第五資訊Info_DC，並將產生的第五資訊Info_DC儲存於記憶體812中。
訓練電路810可基於訓練結果提供用於設定記憶體操作的各種類型的資訊。舉例而言，訓練電路810可向參考電壓控制器820提供第四資訊Info_Vref_C，且可向負載控制器830提供第五資訊Info_DC。參考電壓控制器820可基於第四資訊Info_Vref_C產生參考電壓控制訊號，並將產生的參考電壓控制訊號提供至產生讀取參考電壓的參考電壓產生器。此外，負載控制器830可基於第五資訊Info_DC產生針對每段資料的負載控制訊號Ctrl_D，且產生的負載控制訊號Ctrl_D可儲存於暫存器840中。此外，當記憶體控制器800實行正常記憶體操作時，儲存於暫存器840中的負載控制訊號Ctrl_D可被提供至針對每段資料線佈置的負載調節器。
圖16是根據本發明概念的示例性實施例的對寫入資料的負載進行調節的記憶體控制器900的框圖。在以下實施例中，在將寫入資料儲存於記憶體裝置中之後，寫入資料可被再次讀取並被提供至記憶體控制器900，且因此，在寫入資料的訓練過程期間自記憶體裝置讀取並提供的資料可被稱為寫入資料。
參照圖16，記憶體控制器900可包括輸入/輸出電路910、訓練電路920及負載控制器930。另外，輸入/輸出電路910可包括用於並列接收多段資料DQ0至DQ7的多個接收器，且根據本發明概念的實施例，多個負載調節器可被佈置成與所述多個接收器對應。另外，輸入/輸出電路910可包括用於並列輸出所述多段資料DQ0至DQ7的多個驅動器，且根據本發明概念的實施例，多個負載調節器可被佈置成與所述多個驅動器對應。舉例而言，關於第一DQ線，輸入/輸出電路910可包括：接收器911，接收第一資料（即，資料DQ0）；第一負載調節器912，連接至接收器911的輸出；第二負載調節器914，用於對將被寫入至記憶體裝置的第一資料（即，資料DQ0）的負載進行調節；以及驅動器913，用於輸出負載調節資料。此外，在圖16中所示的實施例中，所述多段資料DQ0至DQ7可為讀取資料或寫入資料。此外，第二負載調節器914可接收與數位訊號對應的資料並調節資料的負載，且驅動器913可根據資料的邏輯狀態輸出具有電壓位準的第一資料（即，資料DQ0）。
訓練電路920可對根據示例性實施例的訓練操作進行控制，且作為實例可對多段讀取資料及多段寫入資料實行訓練。作為實例，關於對多段讀取資料的訓練，可根據示例性實施例計算多段讀取資料DQ0至DQ7中的每一者的最佳讀取參考電壓位準的位準，可計算所述多段讀取資料DQ0至DQ7的共用讀取參考電壓的位準，且可計算共同提供至所述多個接收器的讀取參考電壓VrefR。另外，基於對所述多段讀取資料DQ0至DQ7實行的訓練的結果，負載控制器930可產生負載控制訊號（例如，讀取負載控制訊號Ctrl_DR），所述負載控制訊號用於對所述多段讀取資料DQ0至DQ7中的每一者的負載進行調節。
此外，訓練電路920可藉由對多段寫入資料DQ0至DQ7進行訓練來計算將在記憶體裝置中設定的寫入參考電壓（例如，圖5的寫入參考電壓Vref_W）的位準，且可向記憶體裝置提供用於設定寫入參考電壓的位準的設定資訊。
根據本發明概念的示例性實施例，訓練操作可包括用於在資料寫入操作中對寫入資料DQ0至DQ7的負載進行校正的操作。舉例而言，記憶體控制器900可將所述多段寫入資料DQ0至DQ7儲存於記憶體裝置中，且讀取並接收所儲存的所述多段寫入資料DQ0至DQ7，且訓練電路920可藉由搜尋所接收的所述多段寫入資料DQ0至DQ7的VWM來計算用於對所接收的所述多段寫入資料DQ0至DQ7的負載進行校正的校正值。
作為實例，類似於上述資料訓練過程，訓練電路920可藉由搜尋自記憶體裝置讀取的多條寫入資料DQ0至DQ7的VWM，同時改變記憶體裝置中使用的寫入參考電壓的位準，來計算每段資料的最佳寫入參考電壓。另外，可基於針對所述多段寫入資料DQ0至DQ7中的每一者計算的最佳寫入參考電壓來計算所述多段寫入資料DQ0至DQ7的共用寫入參考電壓的位準，且可基於針對每段資料計算的最佳寫入參考電壓與共用寫入參考電壓之間的位準差來計算每段資料的校正值。
負載控制器930可產生負載控制訊號（例如，寫入負載控制訊號Ctrl_DW），所述負載控制訊號用於基於對所述多段寫入資料DQ0至DQ7的訓練結果來對所述多段寫入資料DQ0至DQ7中的每一者的負載進行調節。此外，產生的寫入負載控制訊號Ctrl_DW可被提供至輸入/輸出電路910的第二負載調節器。此外，藉由將負載受控寫入資料DQ0至DQ7輸出至記憶體裝置，可改善自記憶體裝置讀取及接收的寫入資料DQ0至DQ7的VWM。
根據示例性實施例，由圖式中的方框表示的組件、元件、模組或單元中的至少一者（在本段中統稱為「組件」）可被實施為執行上述相應功能的各種數目的硬體、軟體及/或韌體結構。根據示例性實施例，該些組件中的至少一者可使用可藉由一或多個微處理器或其他控制設備的控制執行相應的功能的直接電路結構（例如記憶體、處理器、邏輯電路、查找表（look-up table）等）。此外，該些組件中的至少一者可由模組、程式或一部分碼來具體實施，所述模組、程式或一部分碼包含用於實行特定邏輯功能的一或多個可執行指令，且由一或多個微處理器或其他控制設備來執行。此外，該些組件中的至少一者可包括處理器（例如，實行相應功能的中央處理單元（CPU）、微處理器等）或者可由處理器實施。該些組件中的二或更多者可組合成一個單一組件，單一組件實行所組合的所述二或更多個組件的所有操作或功能。此外，該些組件中的至少一者的至少部分功能可由該些組件中的另一者來實行。上述示例性實施例的功能態樣可在一或多個處理器上執行的算法中實施。此外，由區塊或處理步驟表示的組件可採用任意數目的用於電子配置、訊號處理及/或控制、資料處理等的相關領域技術。
儘管已經參照本揭露的示例性實施例具體示出並闡述本發明概念，但應理解，在不背離以下申請專利範圍的精神及範圍及其等同物的情況下可在形式及細節上進行各種改變。
10、400、700:記憶體系統 100:記憶體控制器 110、300、414:雙倍資料速率實體層（DDR PHY） 111、311_1～311_N、321_1～321_M、716、911、RCV:接收器 112、312_1～312_N、322_1～322_M、717、DA:負載調節器 120、414_2、712、810、920:訓練電路 130、414_3、714、830、930:負載控制器 140、410、411:處理器 200、420、500、720:記憶體裝置 210、421、510:胞元陣列 220:介面（I/F）電路 230、423:控制邏輯 310:第一接收電路 320:第二接收電路 412、812:記憶體 413:記憶體控制模組（MCU） 414_1、711、910:輸入/輸出電路 422:介面電路 521:列解碼器 522:字元線驅動器 530:行解碼器 541:輸入/輸出閘控電路 542:輸入緩衝器 543:輸出緩衝器 550:控制邏輯電路 560:位址緩衝器 570:模式暫存器組（MRS） 580、715:參考電壓產生器 600、710、800、900:記憶體控制器 611:第一接收器 612、912:第一負載調節器 621:第二接收器 622、914:第二負載調節器 713、820:參考電壓控制器 717_1:上升延遲控制電路 717_2:下降延遲控制電路 811:訓練邏輯 840:暫存器 913:驅動器 A、B、C:輸出節點 BL:位元線 CA:命令/位址 CLK:時脈訊號 COL_ADDR:行位址 CTRL:控制訊號 Ctrl_D:負載控制訊號 Ctrl_D1[1:N]、Ctrl_DU:第一負載控制訊號 Ctrl_D2[1:M]、Ctrl_DP:第二負載控制訊號 Ctrl_DR:讀取負載控制訊號 Ctrl_DW:寫入負載控制訊號 DQ、DQ_M、DQ_N、DQ11～DQ1N、DQ21～DQ2M:資料 DQ_D、DQ_D(11)～DQ_D(1N):負載調節資料 DQ_D(21)～DQ_D(2M):負載調節內部資料 DQ0:第一資料/讀取資料/資料/寫入資料 DQ0_D:第一資料 DQ1:第二資料/讀取資料/資料/寫入資料 DQ1_D:第二資料 DQ2:第三資料/讀取資料/資料/寫入資料 DQ3:第四資料/讀取資料/資料/寫入資料 DQ4:第五資料/讀取資料/資料/寫入資料 DQ5:第六資料/讀取資料/資料/寫入資料 DQ6:第七資料/讀取資料/資料/寫入資料 DQ7:第八資料/讀取資料/資料/寫入資料 DQS:資料選通訊號/寫入/讀取 Info_DC:第五資訊 Info_Vref:第一資訊 Info_Vref_C:第四資訊 Info_Vref_DQ:第三資訊 Info_VWM:第二資訊 Max、Vref(max):最大位準 OP Code:操作碼 ROW_ADDR:列位址 S11、S12、S13、S14、S15、S21、S22、S23、S24、S25、S26、S27、S28、S29、S30、S31、S41、S42、S43、S44、S51、S52、S53、S54:操作 Vref、VrefR:讀取參考電壓 Vref_C:共用讀取參考電壓 Vref_DQ、Vref_DQ0、Vref_DQ1、Vref_M、VrefN:最佳讀取參考電壓 Vref_th:臨限值 Vref_W:寫入參考電壓 Vref(min):最小位準 Vref1:第一讀取參考電壓 Vref2:第二讀取參考電壓 WL:字元線
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的示例性實施例，在附圖中： 圖1是根據本發明概念的示例性實施例的包括記憶體控制器的記憶體系統的框圖。 圖2是示出接收器及負載調節器的框圖，所述接收器及負載調節器被佈置成與圖1的雙倍資料速率實體層（DDR PHY）中的每一條資料線（DQ線）對應。 圖3是示出被佈置成與多條DQ線對應的多個接收器及多個負載調節器的框圖。 圖4是根據本發明概念的示例性實施例的包括系統晶片（SoC）的記憶體系統的框圖。 圖5是根據本發明概念的示例性實施例的記憶體裝置的框圖。 圖6是示出根據本發明概念的示例性實施例的記憶體控制器的操作方法的流程圖。 圖7是示出根據本發明概念的示例性實施例的詳細訓練操作的實例的流程圖。 圖8A至圖8C是示出根據本發明概念的示例性實施例的對最佳讀取參考電壓及共用讀取參考電壓進行計算的實例的圖。 圖9、圖10A及圖10B是示出根據本發明概念的示例性實施例的對資料負載進行調節的操作的圖。 圖11及圖12是示出根據本發明概念的示例性實施例的記憶體系統的實施實例的框圖。 圖13及圖14是示出根據本發明概念的示例性實施例的在訓練過程期間對共用讀取參考電壓的位準進行計算的實例的圖。 圖15是示出根據本發明概念的示例性實施例的對訓練過程中產生的資訊進行儲存的實例的框圖。 圖16是根據本發明概念的示例性實施例的對寫入資料的負載進行調節的記憶體控制器的框圖。
400:記憶體系統
410、411:處理器
412:記憶體
413:記憶體控制模組(MCU)
414:雙倍資料速率實體層(DDR PHY)
414_1:輸入/輸出電路
414_2:訓練電路
414_3:負載控制器
420:記憶體裝置
421:胞元陣列
422:介面電路
423:控制邏輯
CA:命令/位址
CLK:時脈訊號
DQ:資料
DQS:資料選通訊號/寫入/讀取

Claims (20)

  1. 一種與記憶體裝置進行通訊的記憶體控制器，所述記憶體控制器包括： 第一接收器，被配置成將讀取參考電壓與經由第一資料線接收的一段資料進行比較，且被配置成輸出第一段資料； 第一負載調節器，連接至所述第一接收器的輸出，且被配置成對所述第一段資料的負載進行調節； 第二接收器，被配置成將所述讀取參考電壓與經由第二資料線接收的一段資料進行比較，且被配置成輸出第二段資料； 第二負載調節器，連接至所述第二接收器的輸出，且被配置成對所述第二段資料的負載進行調節；以及 訓練電路，被配置成對經由多條資料線接收的多段資料實行訓練操作，以獲得針對所述多段資料中的每一者的目標讀取參考電壓，且基於針對所述多段資料中的每一者的所述目標讀取參考電壓的位準對所述多段資料中的每一者的負載進行校正， 其中基於所述訓練操作的結果，基於針對所述第一段資料獲得的第一目標讀取參考電壓的位準與針對所述第二段資料獲得的第二目標讀取參考電壓的位準不同，不同地對所述第一段資料的所述負載及所述第二段資料的所述負載進行調節。
  2. 如請求項1所述的記憶體控制器，更包括： 雙倍資料速率實體層（DDR PHY）， 其中所述雙倍資料速率實體層包括所述訓練電路。
  3. 如請求項1所述的記憶體控制器，其中所述訓練操作包括訓練過程，所述訓練過程藉由在改變所述讀取參考電壓的位準的同時對所述多段資料的有效視窗餘量進行搜尋，以獲得針對所述多段資料中的每一者的所述目標讀取參考電壓及所述多段資料所共用的共用讀取參考電壓，且 其中藉由基於針對所述多段資料中的至少一段資料的所述目標讀取參考電壓的位準與所述共用讀取參考電壓的位準之間的差對所述至少一段資料的負載進行調節，以重複進行所述訓練過程。
  4. 如請求項3所述的記憶體控制器，其中所述訓練電路更被配置成基於在對所述至少一段資料的所述負載進行調節的同時重複進行所述訓練過程的結果，獲得針對所述多段資料中的每一者的負載校正值。
  5. 如請求項3所述的記憶體控制器，其中所述訓練電路更被配置成基於針對所述多段資料獲得的目標讀取參考電壓的位準的平均值來獲得所述共用讀取參考電壓的所述位準。
  6. 如請求項1所述的記憶體控制器，更包括： 負載控制器，被配置成分別向所述第一負載調節器及所述第二負載調節器提供第一負載控制訊號及第二負載控制訊號， 其中所述負載控制器更被配置成基於所述訓練電路的所述訓練操作的所述結果產生所述第一負載控制訊號及所述第二負載控制訊號。
  7. 如請求項1所述的記憶體控制器，其中所述第一負載調節器更被配置成基於所述第一目標讀取參考電壓的所述位準低於提供至所述第一接收器的所述讀取參考電壓的位準來對所述第一段資料的所述負載進行調節，使得所述第一段資料的邏輯高時段增加。
  8. 如請求項1所述的記憶體控制器，其中所述第一負載調節器更被配置成基於所述第一目標讀取參考電壓的所述位準高於提供至所述第一接收器的所述讀取參考電壓的位準來對所述第一段資料的所述負載進行調節，使得所述第一段資料的邏輯低時段增加。
  9. 如請求項1所述的記憶體控制器，其中所述第一負載調節器及所述第二負載調節器中的每一者包括上升延遲控制電路及下降延遲控制電路，所述上升延遲控制電路被配置成對對應一段資料的上升轉換速率進行調節，所述下降延遲控制電路被配置成對所述對應一段資料的下降轉換速率進行調節。
  10. 如請求項1所述的記憶體控制器，更包括： 第三接收器，被配置成將所述讀取參考電壓與經由第三資料線接收的一段資料進行比較且輸出第三段資料；以及 第三負載調節器，連接至所述第三接收器的輸出， 其中所述第三負載調節器被配置成基於針對所述第三段資料獲得的第三目標讀取參考電壓與所述讀取參考電壓之間的位準差小於特定臨限值，而不對所述第三段資料的負載進行調節。
  11. 一種與記憶體裝置進行通訊的系統晶片，所述系統晶片包括： 記憶體控制單元，被配置成對所述記憶體裝置的操作進行控制；以及 雙倍資料速率實體層（DDR PHY），被配置成與所述記憶體裝置交換命令及/或位址及資料， 其中所述雙倍資料速率實體層包括： 輸入/輸出電路，包括： 第一接收器至第N接收器，被配置成並列接收自所述記憶體裝置讀取的多段資料；及 第一負載調節器至第N負載調節器，被佈置成分別對應於所述第一接收器至所述第N接收器，且被配置成分別對對應一段資料的負載進行調節，其中N是大於或等於2的整數；以及 訓練電路，被配置成對所述多段資料實行訓練操作，以獲得針對所述多段資料中的每一者的目標讀取參考電壓，且基於針對所述多段資料中的每一者的所述目標讀取參考電壓的位準對所述多段資料中的每一者的負載進行校正， 其中向所述第一接收器至所述第N接收器提供相同位準的讀取參考電壓，且 其中，在正常讀取操作中，所述第一負載調節器至所述第N負載調節器被配置成基於所述訓練操作的結果來不同地對所述多段資料的負載進行調節。
  12. 如請求項11所述的系統晶片，其中所述訓練操作包括訓練過程，所述訓練過程藉由在改變所述讀取參考電壓的位準的同時對所述多段資料的有效視窗餘量進行搜尋，以獲得針對所述多段資料中的每一者的所述目標讀取參考電壓及所述多段資料所共用的共用讀取參考電壓，且 其中所述訓練電路更被配置成基於針對每段資料獲得的所述目標讀取參考電壓的位準與所述共用讀取參考電壓的位準之間的差來獲得針對所述多段資料中的每一者的負載校正值。
  13. 如請求項12所述的系統晶片，其中所述雙倍資料速率實體層更包括負載控制器，所述負載控制器被配置成分別向所述第一負載調節器至所述第N負載調節器提供第一負載控制訊號至第N負載控制訊號， 其中所述負載控制器更被配置成基於來自所述訓練電路的所述負載校正值產生所述第一負載控制訊號至所述第N負載控制訊號。
  14. 如請求項11所述的系統晶片，其中所述第一接收器更被配置成將接收的一段資料與所述讀取參考電壓進行比較且輸出第一段資料，且 其中所述第一負載調節器被配置成基於針對所述第一段資料獲得的第一目標讀取參考電壓的位準低於所述讀取參考電壓的位準對所述第一段資料的所述負載進行調節，使得所述第一段資料的邏輯高時段增加。
  15. 如請求項11所述的系統晶片，其中所述第一接收器被配置成將接收的一段資料與所述讀取參考電壓進行比較且輸出第一段資料，且 其中所述第一負載調節器被配置成基於針對所述第一段資料獲得的第一目標讀取參考電壓的位準高於所述讀取參考電壓的位準對所述第一段資料的所述負載進行調節，使得所述第一段資料的邏輯低時段增加。
  16. 一種對來自記憶體裝置的多段資料實行訓練的記憶體控制器的操作方法，所述操作方法包括： 關於藉由多個接收器接收的多段資料，藉由在改變共同提供至所述多個接收器的讀取參考電壓的位準的同時對所述多段資料的有效視窗餘量進行搜尋，以獲得針對所述多段資料中的每一者的目標讀取參考電壓位準及所述多段資料的共用讀取參考電壓位準； 基於針對所述多段資料中的至少一段資料獲得的所述目標讀取參考電壓位準與所述共用讀取參考電壓位準之間的第一差值，對所述多段資料中的至少一段資料的負載進行校正； 在所述多段中的所述至少一段資料的所述負載經校正的狀態下，重複進行所述獲得及所述校正；以及 基於所述重複的結果，獲得針對所述多段資料中的每一者的負載校正值。
  17. 如請求項16所述的操作方法，其中，基於針對所述多段資料中的第一段資料獲得的所述目標讀取參考電壓位準低於所述共用讀取參考電壓位準，對所述第一段資料的所述負載進行校正，使得所述第一段資料的邏輯高時段增加。
  18. 如請求項17所述的操作方法，其中，基於針對所述多段資料中的第二段資料獲得的所述目標讀取參考電壓位準高於所述共用讀取參考電壓位準，對所述第二段資料的所述負載進行校正，使得所述第二段資料的邏輯低時段增加。
  19. 如請求項16所述的操作方法，其中所述重複是基於所述第一差值超過特定臨限值實行的。
  20. 如請求項16所述的操作方法，更包括： 基於所獲得的所述負載校正值，針對所述多段資料產生負載控制訊號， 其中所述記憶體控制器包括被佈置成與所述多個接收器對應的多個負載調節器，且 其中，基於分別提供至所述多個負載調節器的具有不同值的所述負載控制訊號，在正常讀取操作中不同地對所述多段資料的負載進行調節。
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