TW202247401A - 在積體電路封裝體中之有機基體上之無機重分佈層 - Google Patents

在積體電路封裝體中之有機基體上之無機重分佈層 Download PDF

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Abstract

一種積體電路(IC)封裝體，其包含：一晶粒，該晶粒具有具一第一間距之一第一組互連件；及一中介件，其包含一有機基體，該有機基體具有具一第二間距之一第二組互連件。該中介件亦包括該有機基體上方之一無機層。該無機層包含將該第二組互連件與該第一組互連件電氣耦接之導電跡線。該晶粒藉由該第一組互連件附接至該中介件。在一些實施例中，該中介件進一步包含一嵌入式晶粒。該IC封裝體進一步包含一封裝體支撐件及該中介件之與該晶粒相對的一表面上方之一第二無機層，該封裝體支撐件具有具一第三間距之一第三組互連件。該第二無機層包含將該第三組互連件與該第二組互連件電氣耦接之導電跡線。

Description

在積體電路封裝體中之有機基體上之無機重分佈層
發明領域
本揭露內容係關於涉及積體電路(IC)封裝體中之有機基體上方之無機重分佈層(RDL)之技術、方法及設備。
發明背景
在諸如矽之半導體材料之晶圓上製造的電子電路通常被稱作IC。具有此類IC之晶圓通常經切割成多個個別晶粒。該等晶粒可經封裝至IC封裝體中，該IC封裝體含有一或多個晶粒連同其他電子組件，諸如電阻器、電容器及電感器。IC封裝體可經整合至諸如消費型電子系統之電子系統上。在過去的幾十年中，IC中特徵結構及間距之縮小一直是半導體行業的一個驅動力，允許在有限的半導體晶圓基底上增加功能單元之密度。
依據本發明之一實施例，係特地提出一種中介件，其包含：一有機基體，其包含具一第一間距之一第一組互連件；一無機層，其包含具一第二間距之一第二組互連件；以及導電跡線，其將該第一組互連件與該第二組互連件電氣耦接，其中：該無機層係在該有機基體上方，且該第二間距不同於該第一間距。
較佳實施例之詳細說明 概述
出於說明本文中所描述的IC封裝體之目的，重要的是理解可在IC之組裝及封裝期間發揮作用之現象。以下基礎資訊可被視為可由此恰當地解釋本揭露內容之基礎。此資訊僅出於解釋的目的提供，且因此，不應認為以任何方式限制本揭露內容及其可能應用之廣泛範疇。
在一般意義上，隨著電晶體之密度隨著每一新的矽處理節點而增長，封裝體架構必須相應地擴展。當前封裝挑戰係關於一級互連件(FLI) (例如，晶粒與封裝體基體之間的互連件)之間距縮小至低於焊接點所能達到的間距。另外，佈線密度亦為一種挑戰，此係因為其隨在層與層之間佈線所需之跡線寬度、跡線間距及通孔大小而變。舉例而言，使用65 nm銅後段製程(BEOL)技術之矽中介件通常以1微米至4微米之跡線間距來佈線，此對基於焊料之互連技術提出了挑戰。
另外，隨著電晶體之密度隨著每一新的矽處理節點而增長，生產單片晶粒變得極其困難，導致越來越多地採用晶粒分解來解決純三維堆疊解決方案在良率、熱管理、每一矽節點之重新設計等方面的缺點。晶粒分解方案之一個實例為全向互連(ODI)架構，其使用基礎複合中介件(亦簡稱為「基礎複合體」或簡稱為「中介件」，在本文中可互換地使用)中之較大銅柱自封裝體直接連接至晶粒，該基礎複合中介件包含基體內之一或多個嵌入式晶粒及局域化嵌入式穿矽通孔(或穿基體通孔) (TSV)晶粒。在一般意義上，基礎複合互連件為基礎複合體至頂部晶粒界面處之微型邏輯凸塊(MLB) (在本文中亦被稱作「微型凸塊」)或基礎複合體至封裝體界面處之封裝體側凸塊(PSB)。
然而，MLB與PSB之間在基礎複合體之任一側上存在間距不匹配，其中MLB間距比PSB間距小得多。若MLB處沒有RDL，頂部晶粒、嵌入式TSV晶粒及基礎複合體中之銅柱的互連件將被限制為具有共同的間距，從而顯著限制了頂部晶粒間距，限制了設計靈活性及可製造性。若在PSB處沒有RDL，則基礎複合體PSB之間距將被限制為與頂部晶粒間距匹配。隨著基礎複合體大小增長且頂部晶粒間距縮小，此使得難以將基礎複合體附接至PCB或另一封裝體基體。間距不匹配之當前解決方案具有冗餘的MLB，諸如虛設或浮動凸塊。
在現有的封裝架構中，最常用的FLI材料為銅凸塊，其中焊蓋在晶粒上且襯墊在封裝體基體上，或鍍金銅襯墊在晶粒上，且焊錫膏或焊球在封裝體基體上。熔點約為185℃的鉛基焊料及熔點為235℃的無鉛焊料廣泛用於此等架構中。然而，此等基於焊料的互連件無法達到新的矽處理節點所需的極精細的間距(例如，小於10微米)。
混合直接鍵合，包括介電質鍵合以及金屬至金屬(例如，Cu-Cu)鍵合，提供了一種有前景的解決方案，但由於嚴格的製造要求(特別在封裝級(例如，製造晶圓級封裝體中之混合直接互連件)處)由於互補金屬氧化物半導體(CMOS)製程及典型封裝材料所需的較低溫度，面臨相當大的整合挑戰。舉例而言，製造製程通常必須權衡介電質及金屬界面的高良率鍵合製程與維持低處理溫度以確保封裝完整性。許多研究表明，與氧化矽(SiO 2)相比，碳氮化矽(SiCN)介電質在降低鍵合溫度方面具有優勢，特別是將退火溫度降低至低於或等於250攝氏度。然而，此等研究利用了電漿增強式化學氣相沈積(PECVD)，此需要高沈積溫度(亦即370攝氏度)及前驅體。
另外，此等薄膜需要在沈積溫度以上進行預鍵合緻密化，以防止鍵合界面處的空洞。物理氣相沈積(PVD)為一種用於氮化矽(SiN)介電質沈積的優越方法，用於在低沈積溫度下進行鍵合。PVD製程不需要緻密化預鍵合，並且可在低鍵合後退火溫度下實現相當的鍵合強度。然而，SiN層通常形成在單片半導體製程後段工藝(BEOL)中使用的無機介電材料上方，諸如矽的氧化物及類似材料，其在封裝級製造流程中不用於封裝材料中。
另一種解決方案為在晶粒上使用RDL，其可適應晶粒與封裝體基體之間的不同線距。一般而言，重分佈層用於將接點自晶粒或封裝體基體之表面重新佈線至不同層，此又允許較高的接觸密度及層之間的不同間距。舉例而言，RDL通常設置在晶粒上方以在與晶粒之界面上實現更細的間距，且在與封裝體基體及/或焊球的界面上實現更粗的間距。在此類配置中，RDL通常為與晶粒的底層介電質(例如，SiN及SiO 2)相容的有機材料。在其中RDL安置在封裝體基體(例如，模製化合物上之薄膜)上的一些封裝體中，RDL為與封裝體基體的底層有機介電質相容的有機材料。舉例而言，WPR® (日本東京JSR公司的註冊商標)，為用於形成RDL的典型光敏介電材料，且亦用作晶圓級晶片尺度封裝體(WL-CSP)的外塗佈層及半導體裝置的有機鈍化層，具有低固化溫度(≤ 200攝氏度)，對氮化矽及氧化矽具有優異的黏著性且具有低殘餘應力。然而，其無法支援小於5微米的RDL厚度以及對應的特徵大小及間距。
另外，在有機RDL層中生成亞5微米間距特徵大小的可行製造製程為一項持續的挑戰，尚未得到令人滿意的解決。舉例而言，自表面移除有機介電材料的雷射剝蝕可提供小於5微米的特徵大小；然而，該製程又髒又慢。另一種方法為在模製化合物上使用模板印刷的有機薄膜；然而，該技術仍處於早期階段。在另一種方法中，超精細間距有機基體(uFOS)實現了低至2微米的線寬/線間距，但需要多個重分佈層。此外，此高密度扇出型(HDFO)有機中介件最適合需要3微米至10微米的跡線間距之應用，此比一些矽處理節點的跡線間距要高，因此不太適合此類節點。
與有機RDL層相比，用於半導體製造中之無機鈍化層為主動半導體表面提供保護屏障，使其免受周圍環境影響，其厚度足以准許通孔及特徵具有極低間距。由氮化矽及半導體製造中使用的類似材料製成的鈍化層通常對底層矽具有良好的黏著性，並且係化學惰性、耐腐蝕的介電質，提供對水的擴散屏障。視需要，其可形成為厚度小於100奈米，並藉助於若干已知技術製造，包括原子層沈積(ALD)、旋塗、電化學沈積、濺鍍、電子束蒸發、浮動轉移及浸鑄。在一些典型的半導體製造流程中，鈍化層係使用PECVD在半導體基體上沈積氧化矽層及氮化矽層來形成的。罩蓋層為通常形成在互連件之上表面上的另一種阻擋層。氮化矽、碳化矽、碳氮化矽及碳氧化矽通常用作互連件的罩蓋層，此係因為此等材料用作銅擴散的屏障，並用作任何後續雙金屬鑲嵌蝕刻製程的蝕刻終止層。
與諸如矽的無機基體上方的此類無機鈍化層相比，本揭露內容之各種實施例包含諸如環氧樹脂的有機基體上方的無機鈍化層。在一般意義上，在諸如聚對苯二甲酸伸乙酯(PET)、聚萘二甲酸乙二酯(PEN)及聚醚碸(PES)之可撓性塑膠基體上使用較薄氮化矽(Si 3N 4)薄膜進行薄膜鈍化為有效擴散屏障的已知技術。然而，塑膠基體上方之此等較薄無機層在任何RDL容量中都不起作用。此外，將具有高密度、良好均勻性及良好黏著性之氮化矽薄膜沈積在可撓性塑膠基體上在低溫下具挑戰性。本揭露內容之實施例與在可撓性塑膠基體上方的此類薄膜的不同之處在於底層基體的性質(例如，環氧基，或模具類，而非基於PET)、用於沈積此類無機層的製程(例如，低溫)及無機層的功能(例如，RDL，而非僅為可撓性PET應用中之保護屏障)。
在本揭露內容之一個態樣中，中介件之實例包括基體，該基體由有機絕緣體及有機絕緣體上方之無機層構成。如本文中所使用，術語「中介件」係指包含基體之結構，該基體在其中具有電路徑，該等電路徑用以將電能(例如，功率、接地及/或信號)自一個表面引導至相對表面。在一些實施例中，該中介件可耦接至一個表面上之一或多個晶粒及相對表面上之封裝體支撐件。在其他實施例中，該中介件可耦接至一個表面上之一或多個晶粒，且可耦接至相對表面上之一或多個晶粒。在又其他實施例中，該中介件可耦接至一個表面上之一或多個晶粒，且耦接至相對表面上之印刷電路板(PCB)。在又其他實施例中，許多此類中介件可堆疊成一個在另一個的頂部上。在一些實施例中，該中介件進一步包含嵌入在其中之晶粒。儘管中介件一般可包含有機材料(例如，二氧化矽填充之環氧樹脂)及無機材料(例如，陶瓷)，但本文中所描述的實施例係指包含有機絕緣體之基體。該有機絕緣體在其中具有具第一間距之互連件，且無機層在其中具有具第二間距之互連件，該第二間距小於該第一間距。
本揭露內容之結構、總成、封裝體、方法、裝置及系統中之每一者可具有若干創新態樣，其中無一者僅負責本文中所揭示之所有合乎需要的屬性。本說明書中所描述的主題之一或多個實施的細節闡述於以下描述及隨附圖式中。
在以下詳細描述中，例示性實施之各個態樣可使用熟習此項技術者共同採用之術語描述以將其工作之主旨傳達給其他熟習此項技術者。舉例而言，術語「連接」意謂在經連接事物之間的不藉由任何中間裝置的直接連接(其可為機械連接、電氣連接及/或熱連接中之一或多者)，而術語「耦接」意謂經連接事物之間的直接連接，或藉由一或多個被動或主動中間裝置的間接連接。術語「電路」意謂經配置以彼此協作以提供所要功能之一或多個被動及/或主動組件。術語「互連件」可用於描述由導電材料形成之用於提供至與IC相關聯的一或多個組件之電連接或/及在各種此類組件之間提供電連接的任一元件。一般而言，「互連件」可指代二個導電跡線(有時亦被稱作「線」)及導電通孔。一般而言，在互連件之上下文中，術語「導電跡線」可用於描述由提供於IC晶粒之平面內的絕緣體材料(例如，低k介電材料)隔離之導電元件。此類跡線通常經堆疊至金屬化堆疊之若干層級或若干層中。另一方面，術語「通孔」可用於描述互連不同層級的二個或多於二個跡線之導電元件。為此，通孔可安置成實質上垂直於IC晶粒之平面，且可互連鄰近層級中之二個跡線或非鄰近層級中之二個跡線。術語「金屬化堆疊」可用於指代用於提供至IC晶片之不同電路組件的連接之一或多個互連件之堆疊。有時，跡線及通孔可被分別地稱作「導電跡線」及「導電通孔」，以強調此等元件包括諸如金屬之導電材料的事實。
如本文中所描述之互連件，尤其如本文中所描述之IC結構之互連件，可用於提供至與IC相關聯之一或多個組件的電連接或/及在各種此等組件之間提供電連接，其中，在各種實施例中，與IC相關聯之組件可包括例如電晶體、二極體、電源、電阻器、電容器、電感器、感測器、收發器、接收器、天線等。與IC相關聯之組件可包括安裝在IC上之組件或連接至IC之組件。IC可為類比或數位的且可用於許多應用，諸如微處理器、光電子裝置、邏輯區塊、音訊放大器等，此視與IC相關聯之組件而定。IC可用作用於執行電腦中之一或多種相關功能的晶片組之一部分。在另一實例中，術語「封裝體」及「IC封裝體」係同義的，如同術語「晶粒」及「IC晶粒」一樣，術語「絕緣性」意謂「電絕緣」，術語「導電性」意謂「導電的」，除非另外規定。
在又另一實例中，若被使用，則術語「氧化物」、「碳化物」、「氮化物」等係指分別地含有氧、碳、氮等之化合物，術語「高k介電質」係指介電常數比氧化矽高之材料，而術語「低k介電質」係指介電常數比氧化矽低之材料。
術語「實質上」、「靠近」、「大約」、「接近」及「約」通常係指在基於如本文中所描述或所屬領域中已知的特定值之上下文的目標值之+/- 20%內(例如，在目標值之+/- 5或10%內)。類似地，指示各種元件之定向的術語，例如，「共面」、「垂直的」、「正交」、「並行」或元件之間的任何其他角度通常係指在在基於如本文中所描述或如所屬領域中已知的特定值之上下文的目標值之+/-5至20%內。
如本文所用之術語「在……上方」、「在……下方」、「在……之間」及「在……上」指一種材料層或組件相對於其他層或組件之相對位置。舉例而言，安置於另一層上方或下方的一個層可與另一層直接接觸或可具有一或多個介入層。此外，安置於二個層之間的一個層可與二個層中之一者或二者直接接觸或可具有一或多個介入層。相比之下，經描述為「在」第二層「上」之第一層係指與彼第二層直接接觸的層。類似地，除非另外明確陳述，否則安置於二個特徵之間的一個特徵可與鄰近特徵直接接觸或可具有一或多個介入層。另外，如本文中所使用之術語「安置」係指位置、部位、置放及/或配置，而非任一特定的形成方法。
出於本揭露內容之目的，片語「A及/或B」意謂(A)、(B)或(A及B)。出於本揭露內容之目的，片語「A、B及/或C」意謂(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。術語「在...之間」在參考量測範圍所使用時包括量測範圍之端部。當在本文中使用時，記法「A/B/C」意謂(A)、(B)及/或(C)。
描述使用片語「在一實施例中」或「在實施例中」，該等片語可各自指代一或多個相同或不同的實施例。此外，如關於本揭露內容之實施例所使用，術語「包含」、「包括」、「具有」與類似者為同義的。本揭露內容可使用基於視角之描述詞，諸如「上方」、「下方」、「頂部」、「底部」及「側」；此等描述用以便於論述且並不意欲限制所揭示實施例之應用。附圖未必按比例繪製。除非另外指定，否則使用序數形容詞「第一」、「第二」及「第三」等描述共同物件僅指示正參考類似物件之不同例項，且並不意欲暗示如此描述之物件必須在給定序列中，無論在時間上、空間上、等級上抑或以任何其他方式。
在以下詳細描述中，參考附圖，該等附圖形成本文之一部分且其中藉助於說明之方式展示可實踐的實施例。應理解，在不脫離本揭露內容之範疇的情況下，可利用其他實施例，且可進行結構或邏輯變化。因此，以下詳細描述不應被視為具限制意義。
在圖式中，相同參考標號係指所展示之相同或類似元件/材料，使得除非另外說明，否則具有在圖式中之一者的上下文中提供之給定參考標號之元件/材料的解釋可適用於其他圖式，其中可說明具有相同參考標號之元件/材料。此外，在圖式中，本文中所描述的各種裝置及總成之實例結構的一些示意性說明可用精確直角及直線展示，但應理解，此類示意性說明可能不反映現實製程限制，其可在本文中所描述的結構中之任一者使用例如合適特性化工具之影像(諸如掃描電子顯微法(SEM)影像、穿透式電子顯微鏡(TEM)影像或非接觸式輪廓儀)檢查時產生看起來不那麼「理想」之特徵。在真實結構之此類影像中，可能的處理及/或表面缺陷亦可為可見的，例如，表面粗糙度、曲率或剖面偏差、凹坑或刮痕、材料之不完全筆直的邊緣、經錐形化通孔或其他開口、不同材料層之拐角的無意的圓化或厚度之變化、結晶區內之偶然螺旋錯位、邊緣錯位或組合錯位，及/或單原子或原子群集之偶然錯位缺陷。可存在此處未列舉但裝置製造及/或封裝領域內共同的其他缺陷。
在圖式中，出於例示性目的，呈現特定數目及配置的結構及組件，且任一所要數目或配置的此類結構及組件可存在於各種實施例中。此外，圖中所展示之結構可根據材料性質、製造製程及操作條件來採用任何合適的形式或形狀。
各種操作以最有助於理解所主張之主題的方式可描述為依次排列之多個離散動作或操作。然而，描述之次序不應解釋為暗示此等操作必須依賴於次序。詳言之，可不以所呈現之次序執行此等操作。可以與所描述實施例不同之次序執行所描述操作。可執行各種額外操作，及/或可在額外實施例中省略所描述操作。 實例實施例
圖1為根據本揭露內容之一些實施例之IC封裝體100的示意性橫截面說明。中介件101包含晶粒102，其嵌入基體104內，該基體包含有機絕緣體。無機層106位於基體104之表面108上。在實例實施例中，無機層106包含矽之氮化物(例如，Si xN y)。在其他實施例中，無機層106可包含矽、碳及氮(例如，SiCN)，或矽及氧(例如，SiO 2)。基體104可包含任何合適的有機材料，包括環氧樹脂模製化合物(EMC)、環氧樹脂、二氧化矽填充之環氧樹脂、聚醯亞胺、聚酯、乙烯基聚酯、二氧化矽或填充有諸如雙順丁烯二醯亞胺及抗滲出物的各種添加劑之玻璃纖維。
基體104中之直通連接件110提供自晶粒102至基體104之表面108或在表面108與相對表面112之間的電氣耦接。舉例而言，直通連接件110A提供自晶粒102至表面108之耦接，且直通連接件110B提供表面108與112之間的電氣耦接。在一些實施例中，直通連接件110B可被稱為穿模通孔(TMV)。無機層106內之通孔114為直通連接件110提供至無機層106之表面116的電氣耦接。在各種實施例中，由一或多個金屬層構成之導電跡線118可安置於表面116上。舉例而言，導電跡線118A包含單個金屬層；導電跡線118B包含三個金屬層。在本揭露內容之範疇內，任何數目個金屬層可包含於導電跡線118中。導電跡線118、通孔114及/或直通連接件110中之任一者可由諸如銅、銀、鎳、金、鋁或其他金屬或合金的任何適當導電材料形成。導電跡線118、通孔114及直通連接件110可提供至晶粒102或表面112之電氣耦接，其例如提供至該晶粒或表面之功率、接地及信號連接。在各種實施例中，導電跡線118可適當地互連，以將功率、接地及/或信號引導至IC封裝體100之各種組件/自該等各種組件引導功率、接地及/或信號。在一些實施例中，導電跡線118可包含用於與焊球或其他互連件電氣耦接之接合襯墊。
在各種實施例中，無機鈍化層106中之通孔114之間的最小間距120可促進IC封裝體100內之晶粒至晶粒(DTD)互連。在一些實施例中，最小間距120可為1微米或更小。在其他實施例中，最小間距120可小於例如10微米，以支援DTD互連件。在又其他實施例中，最小間距120可為例如100微米或更大，以支援晶粒至封裝體基體(DTPS)互連件。在一些實施例中，本文中所揭示之DTPS互連件可具有在約80微米與300微米之間的間距，而本文中所揭示之DTD互連件可具有在約0.7微米與100微米之間的間距，該等DTPS互連件及該等DTD互連件均可由無機層106支撐。相比於有機重分佈或鈍化層，各種實施例中之無機層106可支援可使用半導體處理技術製造的任一間距。舉例而言，可將氮化矽層安置在矽上方之任一製造技術可用於將無機層106安置在包含有機介電質之基體104上方。在各種實施例中，間距120可為可擴展的，以符合任一所要互連密度，其僅受矽處理節點之一般製造限制來約束。
在一些實施例中，無機層106可充當單層RDL。此應用可提供設計靈活性，其允許藉由跡線之合適的重新佈線將頂部晶粒互連件或基體互連件與嵌入式晶粒互連件分離。RDL可縮減由於將晶粒102嵌入在基體104中而創建之任一未使用的區域(例如，接近直通連接件110B之禁區)以實現用於頂部晶粒連接之額外佈線。另外，無機層106克服了有機RDL (諸如有機光可定義介電質，其包括無法支援極精細間距之聚醯亞胺(PI)、聚苯并㗁唑(PBO)及WPR®)之缺點。在一些實施例中，有機鈍化及/或RDL層(未展示)可經添加在例如無機層106之頂部上，以提供進一步的重分佈。
單層RDL亦可藉由鬆動表面112上之間距來實現使IC封裝體100之架構延伸，以實現與其上具有較粗間距之組件的耦接。在其中晶粒102置放於基體104內部之模具架或空腔上(例如，以受控高度，例如使用熱壓縮接合(TCB))，藉此在模具架下方創建不可佈線區域之實施例中，安置在表面112 (未展示)上之無機層106可充當RDL層，適當地扇出至此區域之互連件。在一些實施例中，無機層106可另外充當例如鈍化及/或阻擋層，其防止基於焊料之互連件中之電遷移風險及枝晶形成，且充當氣密密封件以防止水分進入。在一些實施例中，無機層106藉由使用通孔114提供用於再佈線之額外且新的區域來提供表面108之「重設」。在一些實施例中，如圖中所展示之配置可用於進階封裝架構中，諸如全向互連件(ODI)及類似技術。
在一些實施例中，晶粒102可包含基體，其由諸如矽或鍺之實質上單晶半導體形成。在一些其他實施例中，基體可使用替代材料形成，該等替代材料可或可不與矽組合，其包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵或第III-V族、第II-VI族或第IV族材料之其他組合。在又其他實施例中，該基體可包含例如化合物半導體，其具有來自元素週期表之第III族的至少一種元素(例如，Al、Ga、In)之第一子晶格及來自元素週期表之第V族的至少一種元素(例如，P、As、Sb)之第二子晶格。在又其他實施例中，該基體可包含固有IV或III-V半導體材料或合金，其並非有意摻雜有任何電活性雜質；在替代性實施例中，可存在標稱雜質摻雜劑層級。在另其他實施例中，該基體可包含有機材料，諸如二氧化矽填充之環氧樹脂。在其他實施例中，該基體可包含高遷移率氧化物半導體材料，諸如氧化錫、氧化銻、氧化銦、氧化銦錫、氧化鈦、氧化鋅、氧化銦鋅、氧化銦鎵鋅(IGZO)、氧化鎵、氮氧化鈦、氧化釕，或氧化鎢。一般而言，該基體可包括以下各者中之一或多者：氧化錫、氧化鈷、氧化銅、氧化銻、氧化釕、氧化鎢、氧化鋅、氧化鎵、氧化鈦、氧化銦、氮氧化鈦、氧化銦錫、氧化銦鋅、氧化鎳、氧化鈮、過氧化銅、IGZO、碲化銦、輝鉬礦、二硒化鉬、二硒化鎢、二硫化鎢、N或P型非晶或多晶矽、鍺、砷化銦鎵、矽鍺、氮化鎵、氮化鋁鎵、磷化銦及黑磷，其中之每一者可能摻雜有鎵、銦、鋁、氟、硼、磷、砷、氮、鉭、鎢及鎂等中之一或多者。
在各種實施例中，晶粒102可包括以下各者中之一或多者或為其一部分：互連橋、中央處理單元、例如高頻寬記憶體裝置之記憶體裝置、邏輯電路、輸入/輸出電路系統、諸如場可規劃閘陣列收發器之收發器、電力輸送電路系統之諸如場可規劃閘陣列邏輯之閘陣列邏輯、諸如III-N或III-N放大器(例如，GaN放大器)之III-V或III-N裝置、周邊組件高速互連電路系統、雙資料速率傳送電路系統，或所屬領域中已知的其他電子組件。在一些實施例中，晶粒102可包含主動電路系統；在其他實施例中，晶粒102可僅包含不具有任何主動組件之被動電路系統。在一些實施例中，晶粒102可包含TSV；在其他實施例中，晶粒102可不具有TSV。
應注意，圖1意欲展示組件在其總成內之相對配置，且一般而言，此類總成可包括未經說明之其他組件(例如，與光學功能性(若適用)、電連接性或熱緩解相關的各種介面層或各種其他組件)。舉例而言，在一些其他實施例中，如圖1中所展示之總成可包括更多晶粒以及其他電氣組件。另外，儘管該等總成之一些組件在圖1中經說明為平面矩形或由矩形實體形成，此僅為了易於說明，且此等總成之實施例可彎曲、圓化或以其他方式不規則地成形，如用於製造各種組件之製造製程所決定且有時由於該等製造製程而不可避免。
圖2為根據本揭露內容之一些實施例之IC封裝體100的示意性橫截面說明。中介件101包含表面108上之接合襯墊202，其例如與直通連接件110對準。至少一些導電跡線118，例如118A，亦可形成於基體104之表面108上而非形成於無機層106之表面116上。在一些實施例中，無機層106藉由使用接合襯墊202及導電跡線118A為重新佈線提供額外且新的區域來提供表面108之「重設」。在一些實施例中，無機層106充當罩蓋層，其例如用於保護導電跡線118A免於周圍環境影響。在一些實施例中，有機鈍化及/或RDL層(未展示)可經添加在無機層106之頂部上。
圖3為根據本揭露內容之一些實施例之IC封裝體100的示意性橫截面說明。中介件101在基體104之表面108上方包含第一無機層106(1)。無機層106(1)之表面116(1)與基體104之表面108之間的通孔114(1)為基體104中之直通連接件110提供電氣耦接。第二無機層106(2)可在無機層106(1)之表面116(1)上。導電跡線118可在無機層106(2)之表面116(2)上。無機層106(2)中之通孔114(2)可為通孔114(1)及直通連接件110提供至導電跡線118之電氣耦接。在此類實施例中，包含層106(1)及106(2)之無機層106可用作單層RDL及額外罩蓋層。在一些實施例中，有機鈍化及/或RDL層(未展示)可經添加在無機層106之頂部上。
圖4A為根據本揭露內容之一些實施例之IC封裝體100的示意性橫截面說明。多個晶粒102可經堆疊及/或以其他方式配置於IC封裝體100中在中介件101上方，該中介件包含基體104及嵌入在其中之一或多個晶粒102。在一些實施例中，頂部晶粒102與基體104之間的底部填充物402可為頂部晶粒102提供額外熱機械支撐。在一些實施例中，有機模具層可圍繞一或多個晶粒102形成以形成重構晶圓(例如，嵌入式晶圓級球狀柵格陣列(e-WLB))或重構面板(例如，嵌入式面板級球狀柵格陣列(e-PLB))，其經單一化以形成中介件101。無機RDL接著可安置在模具層之表面上方以允許至端子之互連件以扇出方式超出此類嵌入式晶粒之邊緣。
為易於解釋，在圖4B中更詳細地擴展一部分403。互連件，諸如基於焊料之互連件404，可處於IC封裝體100之底部上。在一些實施例中，最接近焊料互連件404之晶粒102可處於基體104內部；在其他實施例中，包含環氧基模具類材料之有機材料之層可安置於晶粒102上，從而出於本揭露內容之目的而形成基體104。無機層106可適當地安置於基體104上。舉例而言，可安置第一無機層，接著為在其上形成金屬化物及通孔，接著安置第二無機層。有機聚醯亞胺RDL 406可另外安置在無機層106上，例如作為額外RDL。有機聚醯亞胺RDL 406可包含另一組導電跡線，其與無機層106中之導電跡線具有不同間距。在各種實施例中，如圖4A及圖4B中所描繪之配置可用於高效能三維IC基於面對面之封裝架構中，諸如Foveros TM，其在晶粒至晶粒界面處具有極精細間距(例如，36微米)的基於微型凸塊之DTD互連件。藉由如本文中所描述之無機層106，晶粒至晶粒界面處之極精細間距可在封裝體級下例如在基體104與用諸如微型凸塊之DTD互連件替換基於焊料之互連件404的封裝基體或PCB之間複製，從而允許堆疊及縮減的佔據面積及/或較高效能。
圖5A為根據本揭露內容之一些實施例之例示性IC封裝體100的簡化分解斜投影。多個晶粒102 (例如，102A及102B等等)可運用DTD互連件502耦接至中介件101。中介件101包含基體104及安置在基體104之至少一個表面108上的靠近且面向多個晶粒102之無機層106。在一些實施例中，無機層106可安置於相對表面112上。在一些實施例(例如，如所展示)中，無機層106可安置於表面108及表面112二者上，該無機層分別經識別為106(1)及106(2)。中介件101可運用靠近與晶粒102相對的表面112之DTPS互連件506來耦接至PCB 504。在一些實施例中，DTPS互連件506可具有比DTD互連件502粗的間距。
在一些實施例中，中介件101可耦接至另一中介件101而非PCB 504。在此類實施例中，DTPS互連件506可適當地運用DTD互連件502來替換。在其他此類實施例中，DTPS互連件506可用於將二個中介件耦接在一起。在一些其他實施例中，另一多個晶粒102可耦接至表面112上之基體104而非PCB 504。在此類實施例中，DTPS互連件506可適當地運用DTD互連件502來替換。任一此類組合在本揭露內容之廣泛範疇內為可能的。
無機層106可充當表面108上之RDL，從而適應DTD互連件502之不同間距，包括：極精細間距，例如具有小於10微米之最小間距的混合直接接合件510；極精細間距，例如，具有在20微米與80微米之間的最小間距之微型凸塊512；及精細間距，例如，具有約100微米之最小間距的覆晶514。同樣地，無機層106可充當表面112上之另一RDL，從而適應DTPS互連件506之不同間距。
圖5B中展示圖5A之IC封裝體100沿著區段BB'之簡化橫截面說明，以用於進一步解釋。為了易於說明且不使圖式混亂，圖5B中僅說明圖5A中所展示之幾個組件。經選擇組件係僅僅出於說明/解釋的目的，且並不意欲限制本文中所描述的實施例之範疇。
在一些實施例中，晶粒102A可運用混合直接接合件510耦接至基體104。基體104之表面108上之導電跡線118(1)可將DTD互連件502 (例如，混合直接接合件510)與包含基體104中之直通連接件110 (例如，110B)之互連件電氣耦接。安置於無機層106(1)中之合適通孔亦可實現DTD互連件502 (例如，混合直接接合件510)、導電跡線118(1)及/或直通連接件110 (例如，110B)之間的電氣耦接。在一些實施例中，混合直接接合件510可具有比直通連接件110精細的間距。重分佈導電跡線118(1)可在包含無機層106(1)之單層RDL中實現自較粗間距互連件(例如，110)至較精細間距互連件(例如，510)之扇出。
表面112上之導電跡線118(2)可同樣地在直通連接件110 (例如，110B)與DTPS互連件506之間提供電氣耦接。安置於無機層106(2)中之合適通孔亦可實現DTPS互連件506、導電跡線118(2)及/或直通連接件110 (例如，110B)之間的電氣耦接。在一些實施例中，混合直接接合件510可具有比直通連接件110精細的間距。重分佈導電跡線118(2)可在包含無機層106(2)之單層RDL中實現自較粗間距互連件(例如，506)至較精細間距互連件(例如，110)之扇出。
在圖中所展示之實施例中，晶粒102B可藉由微型凸塊512及覆晶514耦接至中介件101。中介件101可包含基體104內之嵌入式晶粒102C。在一些實施例中，晶粒102C可充當橋接晶粒，從而使晶粒102B與相鄰晶粒互連。在其他實施例中，晶粒102C可充當基底晶粒，其例如提供由基體104上之多個晶粒102中之一或多者使用的各種IC功能性。基體104之表面108上之導電跡線118(1)可將DTD互連件502 (例如，微型凸塊512及覆晶514)與包含基體104中之直通連接件110 (例如，110A、110B)之互連件電氣耦接，從而提供晶粒102B及102C與IC封裝體100之其他組件之間的電氣耦接。安置於無機層106(1)中之合適通孔亦可實現微型凸塊512及覆晶514與導電跡線118(1)及/或直通連接件110 (例如，110A、110B)之間的電氣耦接。
當描述界面處之DTD或DTPS互連件(例如，502、506)時，該界面之第一表面可包括第一組導電接點，且該第二表面可包括第二組導電接點。該第一組中之一或多個導電接點接著可藉由DTD或DTPS互連件以電氣方式且機械地耦接至第二組中之導電接點中之一些。在一些實施例中，DTD互連件502可用作資料傳送單工通道，而DTPS互連件506可用於電力線及接地線等。
在各種實施例中，本文中所揭示之DTD互連件502可採用任何合適的形式，包括微型凸塊、直接接合互連件(DBI)、混合直接接合件及覆晶等等。在一些實施例中，DTD互連件之任一側上的導電接點可(例如，在高壓及/或高溫下)接合在一起而無需使用介入焊料或各向異性導電材料。在一些實施例中，焊料之薄蓋可用於金屬至金屬互連件中以適應平坦度，且此焊料可在處理期間變成金屬間化合物。在利用混合直接接合之一些金屬至金屬互連件中，介電材料(例如，氧化矽、氮化矽、碳化矽或有機層)可存在於接合在一起的金屬之間(例如，存在於提供相關聯的導電接點之銅襯墊或銅柱之間)。在一些實施例中，DTD互連件之一側可包括金屬柱(例如，銅柱)，且DTD互連件之另一側可包括凹陷在介電質中之金屬接點(例如，銅接點)。在一些實施例中，金屬至金屬互連件(例如，銅至銅互連件)可包括貴金屬(例如，金)或其氧化物為導電的金屬(例如，銀)。在一些實施例中，金屬至金屬互連件可包括可具有縮減的熔點之金屬奈米結構(例如，奈米棒)。金屬至金屬互連件可能能夠可靠地傳導比其他類型之互連件更高的電流；例如，當電流流動時，一些焊料互連件可形成脆性金屬間化合物，且可約束經由此類互連件提供之最大電流以緩解機械故障。
在一些實施例中，一組DTD互連件502之任一側上之晶粒可為未封裝晶粒，及/或DTD互連件502可包括藉由焊料附接至各別導電接點之小導電凸塊或支柱(例如，銅凸塊或銅柱)。在一些實施例中，DTD互連件502中之一些或全部可為焊料互連件，其包括熔點比包括於DTPS互連件506中之一些或全部中的焊料高之焊料。舉例而言，當DTD互連件502在DTPS互連件506形成之前形成時，基於焊料之DTD互連件可使用較高溫度焊料(例如，具有高於200攝氏度之熔點)，而DTPS互連件可使用較低溫度焊料(例如，具有低於200攝氏度之熔點)。在一些實施例中，較高溫度焊料可包括：錫；錫及金；或錫、銀及銅(例如，96.5%錫、3%銀及0.5%銅)。在一些實施例中，較低溫度焊料可包括錫及鉍(例如，共熔錫鉍)或錫、銀及鉍。在一些實施例中，較低溫度焊料可包括銦、銦及錫，或鎵。
本文中所揭示之DTPS互連件506可採用任何合適的形式。在一些實施例中，一組DTPS互連件506可包括焊料(例如，經歷熱回焊以形成DTPS互連件的焊料凸塊或焊球)。包括焊料之DTPS互連件可包括任何適當的焊料材料，諸如鉛/錫、錫/鉍、共熔錫/銀、三元錫/銀/銅、共熔錫/銅、錫/鎳/銅、錫/鉍/銅、錫/銦/銅、錫/鋅/銦/鉍，或其他合金。在一些實施例中，一組DTPS互連件可包括各向異性導電材料，諸如各向異性導電膜或各向異性導電膏。各向異性導電材料可包括分散於非導電材料中的導電材料。在一些實施例中，各向異性導電材料可包括嵌入於黏合劑或熱固性黏著膜(例如，熱固性聯苯型環氧樹脂或丙烯酸基材料)中之微觀導電粒子。在一些實施例中，導電粒子可包括聚合物及/或一或多種金屬(例如，鎳或金)。舉例而言，導電粒子可包括鍍鎳金或鍍銀銅，其又塗佈有聚合物。在另一實例中，導電粒子可包括鎳。當各向異性導電材料未經壓縮時，可不存在自該材料之一側至另一側之導電路徑。然而，當各向異性導電材料經充分壓縮(例如，藉由導電接點在各向異性導電材料之任一側上)時，接近壓縮區之導電材料可彼此接觸以便在壓縮區中形成自薄膜之一側至另一側之導電路徑。在一些實施例中，一組DTD互連件亦可包括任一適當焊料材料，諸如上文針對DTPS互連件所論述之材料中之任一者。在一些實施例中，一組DTD互連件可包括各向異性導電材料，諸如上文針對DTPS互連件所論述之材料中之任一者。
在一些實施例中，DTD互連件502之間距可不同於DTPS互連件506之間距，但在其他實施例中，此等間距可為實質上相同的。在如本文中所描述之封裝體中，DTD互連件502中之一些或全部可具有比DTPS互連件506精細之間距。在一些實施例中，在DTD互連件502可具有太精細間距而不能直接耦接至基體104之情況下，無機層106可用以藉由提供表面116及合適材料來實現此耦接，在該表面及合適材料中，可形成間距與在晶粒102上一樣精細之精細間距通孔。
一般而言，DTD互連件可由於不同晶粒之材料在一組DTD互連件之任一側上的類似性比晶粒與封裝體支撐件之間的材料在一組DTPS互連件之任一側上的類似性大而因此具有比DTPS互連件小的間距。晶粒及封裝體支撐件之材料組合物的差異可由於在操作期間產生的熱量(以及在各種製造操作期間施加的熱量)而導致晶粒及封裝體支撐件之差膨脹及收縮。為了緩解由此差膨脹及收縮引起之損壞(例如，開裂、焊料橋接等)，DTPS互連件通常比DTD互連件更大且相隔更遠，此可由於DTD互連件之任一側上的晶粒對之較大材料類似性而經歷較少熱應力。
另一方面，在各種實施例中，DTD互連件502之任一側上(例如，晶粒側及中介件側上)之無機層106可在二側上實現相同表面材料，此係因為晶粒102通常亦塗佈有氮化矽或類似無機材料之鈍化層。相比於在基體104上不具有無機層106之情況，此材料對稱性可使得能夠降低差分應力且促進晶粒102與基於有機介電質之基體104之間的較精細間距互連件。無機層106可在表面108及/或112上進一步實現任何合適的通孔間距，使得DTD互連件502及DTPS互連件506上之任何間距約束分別地由晶粒102及PCB 504之限制而非基體104之限制引起。在一些實施例中，中介件101與PCB 504之間的底部填充物516可用以向IC封裝體100提供額外熱機械完整性及可靠性。
圖6A為根據實例實施例之IC封裝體100之一部分的簡化俯視圖。無機層106可處於包含有機絕緣體之基體104上方。基體104可包括互連件，其包含以最小間距602之直通連接件110。包含襯墊604之互連件可以最小間距606形成於無機層106上。在各種實施例中，間距606可小於間距602。包含導電跡線118之額外互連件可將直通連接件110上方之通孔114與襯墊604電氣耦接，以實現自無機層106上之襯墊604之精細間距(例如，606)至基體104中之直通連接件110之較粗間距(例如，602)的扇出。
特徵可形成為具有可由無機層106容納之任何所要大小、形狀及間距。舉例而言，通孔114A可具有類似於(或大於/小於)基體104中之直通連接件110的直徑。因此，無機層106啟用單層RDL。在各種實施例中，具有精細間距606之襯墊604可用於形成精細間距互連件，諸如與晶粒連接之混合直接接合件。在其他實施例中，襯墊604之間的間距606可大於直通連接件110 (或通孔114)之間的間距602，例如以實現與具有較粗間距互連件之封裝體基體或PCB (諸如球狀柵格陣列(BGA))的電氣耦接。在一些實施例中，例如基體104之表面108上之共面晶粒/模具界面可在於表面108上佈線之導電跡線118上實現較低應力。在基體104上方具有無機層106之實施例中，表面108上之小晶粒襯墊(例如，602)上之直接電鍍可實現高互連密度。
圖6B為沿著區段BB'之圖6A之簡化橫截面視圖，其展示直通連接件110、通孔114、導電跡線118與襯墊604之間的電氣耦接(其在橫截面中並非顯然可辨別的，此係因為其實質上無縫地連接至導電跡線118)。通孔114可安置於基體104之表面108上方；導電跡線118可以與圖1中所展示之實施例類似之方式安置於無機層106之表面116上方。其他實施例可在類似於圖2或圖3中所展示之結構的結構中包含自精細間距襯墊至粗間距通孔之類似扇出且反之亦然。
圖6C為沿著區段CC'之圖6A之簡化橫截面視圖，其展示直通連接件110、通孔114A、導電跡線118與襯墊604之間的電氣耦接。通孔114A可安置於基體104之表面108上方，且具有與直通連接件110類似的大小及形狀。在一些實施例中，通孔114A可在直通連接件110上包含接合襯墊(例如，圖2的202)。導電跡線118可以與圖1中所展示之實施例類似之方式安置於無機層106之表面116上方。其他實施例可在類似於圖2或圖3中所展示之結構的結構中包含自精細間距襯墊至粗間距通孔之類似扇出且反之亦然。
圖7A及圖7B為根據本揭露內容之一些實施例之實例IC封裝架構中的表面之示意性橫截面視圖。圖7A展示基體104之表面108，其經拋光使得其表面粗糙度為低的。圖7A展示基體104之表面108，其在經受軟蝕刻製程之後，使得其產生某一表面粗糙度。在進階封裝應用中，按脫氣及軟蝕刻製程之序列在有機薄膜沈積之前預處理諸如基體104之基體係慣例。主要應用脫氣以藉由將該基體通常加熱直至120攝氏度至150攝氏度而自有機膜及基體去除表面水分。後續軟蝕刻在諸如感應耦合電漿(ICP)模組之專用腔室中進行。藉由低能量且高密度氬電漿來轟擊該基體會有效地去除表面污染及原生氧化物，藉此增強後續薄膜之黏著。使用ICP蝕刻製程之軟蝕刻可提供高蝕刻速率、高選擇性及低損壞處理，且具有對低壓電漿之極佳剖面控制。在ICP電漿製程中，諸如氬氣及氮氣之氣體經引入在電感線圈上方，圍繞陶瓷管置放。包含晶圓之基體置放於射頻(RF)供電之夾盤上。RF脈衝施加於線圈及夾盤二者以產生電漿。晶圓具有促進自電漿提取之蝕刻物種朝向待蝕刻之表面的電位。引入不同氣體可產生化學反應，從而產生各向異性蝕刻剖面。
雖然典型的封裝應用採用軟蝕刻而不考慮表面108之任何特定目標表面粗糙度，但本揭露內容之實施例使用受控軟蝕刻製程，其在表面108上方提供受調節的表面粗糙度量度702。在一般意義上，表面粗糙度為橫跨諸如表面108之表面的一系列微觀「峰及谷」。表面粗糙度通常係使用橫跨該表面之表面峰及谷之均方根(RMS)來運算。在一些實施例中，表面粗糙度量度702可包含RMS (亦被稱作Rq)值。在其他實施例中，表面粗糙度量度702可包含平均粗糙度(亦被稱作Ra)值。在各種實施例中，在軟蝕刻製程之後的表面108之表面粗糙度量度702可比在軟蝕刻製程之前的表面粗糙度量度大0.4 nm。
此外，表面粗糙度量度702可隨基體104之材料類型而變化。在實例實施例中，未進行軟蝕刻之粒狀模具材料之表面粗糙度量度702為3.1 nm，而在軟蝕刻之後的相同材料之表面粗糙度量度702為3.4 nm。在另一實例實施例中，未進行軟蝕刻製程之在固化之後的液體模具材料之表面粗糙度量度702為3.3 nm，而在軟蝕刻之後的相同材料之表面粗糙度量度702為4.0 nm。在各種實施例中，使基體104經受軟蝕刻製程以將表面粗糙度增加少量(例如，大約10%)會實現無機層106與基體104之較佳黏著(與無蝕刻相比)，且具有所得的改良的可靠性，例如，在以下條件下無分層或開裂：在60攝氏度及60%濕度下且在260攝氏度下之10個回焊週期的168小時之後；在30攝氏度及60%濕度下且在260攝氏度下之3個回焊週期的216小時之後；以及在150攝氏度下1000小時。
圖8為根據本揭露內容之一些實施例之表示隨無機層厚度而變的薄膜應力之圖800。殘餘薄膜應力可使用Stoney公式來運算：
Figure 02_image001
其中 E s /(1-
Figure 02_image003
)為基體之雙軸楊氏模數(用於(100)經定向矽晶圓之180.5 GPa)， t s 及 t f 分別表示基體104及無機層106之厚度。 R 0 及 R 1 為無機層106之沈積前後的曲率半徑。無機層106包含在標繪圖802中之單個步驟中沈積之氮化矽。無機層106包含在標繪圖804中之分離製程中沈積之氮化矽。在一些實施例中，分離製程包含100 nm的替代沈積步驟(等效於47.0秒的製程時間)，接著為60秒的冷卻步驟。無機層106包含在標繪圖806中之單個步驟中沈積之碳氮化矽。氮化矽薄膜及碳氮化矽薄膜二者均展現壓縮應力位準，其隨著無機層106之厚度增加而變得更加溫和。殘餘壓縮應力位準意謂沈積製程產生密集且壓縮的薄膜，其又往往會膨脹以緩解其內部能量。當膜厚度超過1.0 µm時，觀測到穩定化。在氮化矽之狀況下，在-65 ±5 MPa下到達平穩段，而碳氮化矽薄膜之應力位準圍繞-280 ±20 MPa趨向平穩。
圖9為根據本揭露內容之一些實施例之表示隨無機層厚度而變的在無機層106之沈積期間的峰值晶圓溫度之圖900。在無機層106之沈積之前，可運用脫氣及軟蝕刻製程來預處理基體104，此可能會產生大約150攝氏度的峰值溫度。沈積後之峰值溫度針對100 nm氮化矽層展示增加至大約180攝氏度，針對500 nm層展示增加至大約270攝氏度，且接著針對所有其他較厚薄膜展示穩定至大約228攝氏度，如由標繪圖902表示。此行為指示用於穩定化峰值溫度之沈積及冷卻方案之效率。300 nm及500 nm之氮化矽沈積在單個步驟中運行且冷卻無需達到高大約40至50度的溫度，如由標繪圖904表示，且1.0微米製程超過260攝氏度之上限範圍，如由虛延長線所展示。碳氮化矽製程(例如，包含碳氮化矽之無機層106)指示獨立於薄膜厚度之大約100攝氏度的穩定溫度，如由標繪圖906所指示。
在各種實施例中，本文中參考圖1至圖7B中之任一者所論述的特徵中之任一者可與任何其他特徵組合以形成具有如本文中所描述之一或多個IC的封裝體，例如以形成經修改IC封裝體100。上文描述一些此類組合，但在各種實施例中，其他組合及修改係可能的。 實例方法
圖10為根據本揭露內容之各種實施例之製造IC封裝體100的實例方法1000之流程圖。儘管圖10說明以特定次序執行之各種操作，但此僅為例示性的，且本文中所論述的操作可適當地重新排序及/或重複。此外，亦可執行未經說明之額外製程，且不脫離本揭露內容之範疇。並且，可根據本揭露內容修改本文中關於圖10所論述之操作中之各種操作，以製造本文中所揭示之其他微電子總成200。
在1002處，可例如使用化學機械拋光(CMP)製程來平坦化基體104。在1004處，可使基體104之表面108經受軟蝕刻製程，例如，ICP蝕刻，以使表面粗糙度稍微增加(例如，增加10%)。在一些實施例中，脫氣製程可在軟蝕刻製程之前(或在其他實施例中，可與其組合)。主要應用脫氣以藉由通常將晶圓加熱直至120至150℃而自有機基體104去除表面水分。後續的軟蝕刻可在諸如ICP模組之專用腔室中進行，其中除了增加表面粗糙度之外，藉由低能量且高密度氬氣電漿對基體104之轟擊亦可有效地去除表面污染及原生氧化物，藉此增強後續無機層106之黏著。
在1006處，無機層106可安置於表面108上。在各種實施例中，使用磁控濺鍍之低溫PVD製程可用於產生約1.5微米至2微米之層厚度。相較於化學氣相沈積(CVD)及PECVD對應物，磁控濺鍍之主要益處包括高沈積速率、極佳厚度均勻性、嚴格的缺陷控制及低沈積溫度。在各種實施例中，氮化矽(a-Si xN y)及碳氮化矽(a-SiC xN y)之非晶形薄膜可藉由直流(DC)磁控濺鍍在氮氣與氬氣之混合氛圍中沈積於裸露的矽基體上。
在其中氮化矽為無機層106之材料的實施例中，製程模組之主要硬體特徵以及關鍵製程條件如下。具有400 mm直徑之多晶矽目標可用於在PVD工具中濺鍍氮化矽。在一些實施例中，PVD工具可包含針對300 mm晶圓大小組配且專用於成熟的背側金屬化(BSM)製程之大批量製造工具。在一些實施例中，用於氮化矽沈積之PVD工具可使用「凹陷夾盤」以防止未沈積晶圓側與夾盤表面之間的直接接觸。在凹陷式設置中，僅晶圓圓周位於圍繞夾盤頂部定位之金屬支撐環上。BSM應用中針對全面沈積之額外要求可禁止基體邊緣之任何機械固定。因此，藉由凹陷的夾盤，該基體可僅藉由輻射耗散由無機層生長產生的熱量。為了促進此熱耗散(例如，使得沈積期間之溫升受到限制)，可在一些實施例中執行包含交替的沈積步驟及冷卻步驟之「分離製程」。
氮化矽已知最佳方法(BKM)之沈積條件，諸如功率密度、N 2:氬氣比率及製程壓力如下：具有脈衝式DC之電源，頻率為350 kHz且脈衝停止時間為1100奈秒；6.37 W/cm 2之功率密度；氮氣(N 2)與氬氣(Ar)之氣體比率為1；1.3 e -2mbar下之濺鍍壓力(泵節流)。在此等製程參數中，用以縮減氮化矽膜之應力的二個重要的調諧旋鈕包括在脈衝模式中使用DC功率，以及藉由在節流模式中操作泵獲得之增加的製程壓力。
在使用碳氮化矽作為無機層106之材料的實施例中，可使用200 mm晶圓大小PVD工具，其例如配備有300 mm直徑粉末壓製的碳化矽靶材，其中矽/碳比率為1:1。經建立碳氮化矽BKM之製程條件如下：連續DC電源；4.95 W/cm 2功率密度；N 2:Ar之1.2氣體比率；及9.7e -4mbar濺鍍壓力。在各種實施例中，可使用可組配成具有至多六個製程模組之多腔室PVD工具，該等製程模組圍繞中心真空傳送區段聚集。此多腔室架構可允許在不同模組中執行一系列製程，而不破壞真空。並且，對於比1.0 µm厚之經沈積無機層，使用多於一個PVD腔室有助於將可實現的運行速率乘以與所使用腔室之數目成比例的因子。在一些實施例中，用於沈積碳氮化矽之PVD工具可配備有夾持設置，以藉由夾持遮罩之質量來機械地固定晶圓邊緣。因此，整個非沈積晶圓表面可與水冷式基座接觸。藉由夾盤之中心處的專用入口施加之氬氣可藉由凹槽網路進行分配，該凹槽網路藉由傳導提供高效晶圓冷卻。
在1008處，可使用諸如雷射切割或蝕刻之任何合適的製程而將通孔形成於無機層106中。在一些實施例中，通孔可具有4 µm×6 µm之大小。在1010處，可將晶種金屬(例如，鈦或銅)沈積於無機層106之表面116上。在一些實施例中，表面116可經蝕刻以改良晶種金屬之黏著。在1012處，可圖案化無機層之表面116，且用金屬對其進行電鍍以形成導電跡線118。在一些實施例中，多於一個金屬層可經電鍍。舉例而言，銅可橫跨整個晶種金屬經電鍍，接著為鎳(Ni)在選定位置(例如，接合襯墊)處經電鍍，接著為錫(Sn)與銀(Ag)之合金經電鍍在鎳上。在一些實施例中，使用焊料作為互連件，焊料亦可經電鍍在接合襯墊上。在1014處，可形成互連件(例如，118B)，例如，以耦接基體104與IC封裝體100之其他組件。在1016處，可蝕刻掉晶種金屬。所得結構可類似於關於圖1所揭示之結構。
圖11為根據本揭露內容之各種實施例之製造IC封裝體100的實例方法1100之流程圖。在1102處，可例如使用CMP製程來平坦化基體104。在1104處，可使基體104之表面108經受軟蝕刻製程，例如，ICP蝕刻，以使表面粗糙度稍微增加(例如，增加10%)。在一些實施例中，脫氣製程可在軟蝕刻製程之前(或在其他實施例中，可與其組合)。在1106處，可將晶種金屬(例如，鈦或銅)安置在基體104之表面108上。在1108處，可圖案化表面108且運用諸如銅之金屬對該表面進行電鍍，以產生接合襯墊202及導電跡線118之一部分，例如118A。在一些實施例中，用於經電鍍金屬之最小間距可為25 µm。在1110處，可蝕刻掉晶種金屬。
在1112處，可將無機層106安置於表面108上，及將其安置在經電鍍金屬(例如，接合襯墊202及導電跡線118A之一部分)上。用於安置無機層106之製程可與關於圖10所揭示之製程相同。在一些實施例中，無機層106之所得厚度可為3 μm至5 μm。在1114處，可例如藉由雷射切割或蝕刻將通孔形成於無機層106中。在1116處，可將晶種金屬(例如，鈦或銅)沈積於無機層106之表面116上。在一些實施例中，表面116可經蝕刻以改良晶種金屬之黏著。在1118處，可例如藉由表面116上之進一步圖案化及金屬電鍍而形成互連件(例如，118B)。在1120處，可蝕刻掉沈積於表面116上之晶種金屬。所得結構可類似於關於圖2所揭示之結構。
圖12為根據本揭露內容之各種實施例之製造IC封裝體100的實例方法1200之流程圖。在1202處，可例如使用CMP製程來平坦化基體104。在1204處，可使基體104之表面108經受軟蝕刻製程，例如，ICP蝕刻，以使表面粗糙度稍微增加(例如，增加10%)。在一些實施例中，脫氣製程可在軟蝕刻製程之前(或在其他實施例中，可與其組合)。在1206處，可將無機層106(1)安置於表面108上。用於安置無機層106(1)之製程可與關於圖10所揭示之製程相同。在一些實施例中，無機層106(1)之所得厚度可為1.5 µm至2 µm。在1208處，可例如藉由雷射切割或蝕刻將通孔形成於無機層106(1)中。
在1210處，可將晶種金屬(例如，鈦或銅)安置於無機層106(1)之表面116(1)上。在1212處，可圖案化表面116(1)且運用諸如銅之金屬對該表面進行電鍍，以產生接合襯墊202及導電跡線118之一部分，例如118A。在一些實施例中，用於經電鍍金屬之最小間距可為25 µm。在1214處，可蝕刻掉沈積於表面116(1)上之晶種金屬。
在1216處，可將另一無機層106(2)安置於先前置放的無機層106(1)之表面116(1)上，及將其安置在經電鍍金屬(例如，接合襯墊202及導電跡線118A之一部分)上。用於安置無機層106(2)之製程可與用於無機層106(1)之製程相同。在一些實施例中，無機層106(2)之所得厚度可為3 µm至5 µm。在1218處，可例如藉由雷射切割或蝕刻將通孔形成於無機層106(2)中。在1220處，可將晶種金屬(例如，鈦或銅)沈積於無機層106(2)之表面116(2)上。在一些實施例中，表面116(2)可經蝕刻以改良晶種金屬之黏著。在1222處，可例如藉由表面116(2)上之進一步圖案化及金屬電鍍而形成互連件(例如，118B)。在1224處，可蝕刻掉沈積於表面116(2)上之晶種金屬。所得結構可類似於關於圖3所揭示之結構。
儘管圖10至圖12中一次一個地且以特定次序來說明方法1000、1100及1200之操作，但可視需要以任何合適的次序執行操作且重複操作。舉例而言，可並行地執行一或多個操作以實質上同時製造多個IC封裝體。在另一實例中，可以不同次序執行操作，以反映特定IC封裝體之結構，其中可包括如本文中所描述的一或多個IC封裝體100。多個其他變化亦有可能實現IC封裝體100之所要結構。
此外，圖10至圖12中所說明的操作可經組合，或可包括比經描述之細節多的細節。此外，圖10至圖12中所展示之方法1000、1100及1200可進一步包括其他製造操作，其與製造本文中所描述的總成之其他組件或可包括如本文中所描述之總成的任何裝置相關。舉例而言，方法1000、1100及1200可包括各種清潔操作、表面平坦化操作(例如，使用CMP)、用於表面粗糙化之操作、視需要包括障壁及/或黏著層之操作及/或用於將如本文中所描述之封裝體併入在IC組件、運算裝置或任一所要結構或裝置中或將該等封裝體與其併入在一起之操作。 實例裝置及組件
本文中所揭示之封裝體，例如，圖1至圖7中所展示之實施例或本文中所描述的任何其他實施例中之任一者，可包括在任何合適的電子組件中。圖13至圖15說明可與如本文中所揭示之IC封裝體中之任一者一起使用或包括該等IC封裝體中之任一者的封裝體、總成及裝置之各種實例。
圖13為例示性IC封裝體2200之橫截面側視圖，該例示性IC封裝體可包括根據本文中所揭示之實施例中之任一者的IC封裝體。在一些實施例中，IC封裝體2200可為系統級封裝體(SiP)
如圖13中所展示，封裝體支撐件2252可由絕緣體(例如，陶瓷、堆積薄膜、在其中具有填充劑顆粒之環氧樹脂薄膜等)形成，且可具有延伸通過第一面2272與第二面2274之間或第一面2272上之不同位置之間及/或第二面2274上之不同位置之間的絕緣體之導電路徑。此等導電路徑可採用互連結構中之任一者的形式，該等互連結構包含例如如上文參考圖1所論述之線及/或通孔。
封裝體支撐件2252可包括導電接點2263，其藉由封裝體支撐件2252耦接至導電路徑2262，從而允許晶粒2256及/或中介件2257內之電路系統電氣耦接至導電接點2264中之各種導電接點(或電氣耦接至包括於封裝體支撐件2252中之未展示的其他裝置)。
IC封裝體2200可包括中介件2257，其經由中介件2257之導電接點2261、第一層級互連件2265及封裝體支撐件2252之導電接點2263耦接至封裝體支撐件2252。圖13中所說明的第一層級互連件2265為焊料凸塊，但可使用任何合適的第一層級互連件2265，諸如焊料凸塊、焊柱或接合線。
IC封裝體2200可包括經由晶粒2256之導電接點2254、第一層級互連件2258及中介件2257之導電接點2260耦接至中介件2257的一或多個晶粒2256。導電接點2260可藉由中介件2257耦接至導電路徑(未展示)，從而允許晶粒2256內之電路系統電氣耦接至導電接點2261中之各種導電接點(或電氣耦接至包括於中介件2257中之未展示的其他裝置)。圖13中所說明的第一層級互連件2258為焊料凸塊，但可使用任何合適的第一層級互連件2258，諸如焊料凸塊、焊柱或接合線。如本文中所使用，「導電接點」可指代充當不同組件之間的界面的導電材料(例如，金屬)之一部分；導電接點可在組件之表面中凹入、與組件之表面齊平，或自組件之表面向外延伸，且可呈任何合適的形式(例如，導電襯墊或插座)。
在一些實施例中，底填充材料2266可圍繞第一層級互連件2265安置於封裝體支撐件2252與中介件2257之間，且模具2268可安置於晶粒2256及中介件2257周圍且與封裝體支撐件2252接觸。在一些實施例中，底填充材料2266可與模具2268相同。可用於底填充材料2266及模具2268之實例材料為合適的環氧樹脂。第二層級互連件2270可耦接至導電接點2264。圖13中所說明之第二層級互連件2270為焊球(例如用於BGA配置)，但可使用任何合適的第二層級互連件2270 (例如接腳柵格陣列配置中之接腳或焊盤柵格陣列配置中之焊盤)。第二層級互連件2270可用於將IC封裝體2200耦接至另一組件，諸如電路板(例如，母板)、中介件或另一IC封裝體，如此項技術中已知且如下文參考圖14所論述。
在各種實施例中，晶粒2256中之任一者可包括如本文中所描述的晶粒102。在其中IC封裝體2200包括多個晶粒2256之實施例中，IC封裝體2200可被稱作多晶片封裝體(MCP)。晶粒2256可包括用以執行任何所要功能性之電路系統。舉例而言，除晶粒2256中之一或多者為如本文中所描述的晶粒102之外，晶粒2256中之一或多者亦可為邏輯晶粒(例如，矽基晶粒)，晶粒2256中之一或多者可為記憶體晶粒(例如，高頻寬記憶體)等。在一些實施例中，晶粒2256中之至少一些可包括如本文中所描述的無機層106。在一些實施例中，晶粒2256中之至少一些可不包括如本文中所描述的無機層106。
儘管圖13中所說明的IC封裝體2200為覆晶封裝體，但可使用其他封裝體架構。舉例而言，IC封裝體2200可為BGA封裝體，諸如嵌入式晶圓級球狀柵格陣列(eWLB)封裝體。在另一實例中，IC封裝體2200可為晶圓級晶片尺度封裝體(WLCSP)或面板扇出型(FO)封裝體。儘管IC封裝體2200中說明二個晶粒2256，但IC封裝體2200可包括任何所要數目個晶粒2256。IC封裝體2200可包括額外被動組件，諸如安置在封裝體支撐件2252之第一面2272或第二面2274上方或安置在中介件2257之任一面上的表面黏著電阻器、電容器及電感器。更一般而言，IC封裝體2200可包括所屬領域中已知的任何其他主動或被動組件。
在一些實施例中，中介件2257不可包括於IC封裝體2200中；替代地，晶粒2256可在第一面2272處藉由第一層級互連件2265直接耦接至導電接點2263。
圖14為根據本文中所揭示之實施例中之任一者的可包括具有一或多個微電子總成200之組件的IC裝置總成2300之橫截面側視圖。IC裝置總成2300包括安置於電路板2302 (其可為例如母板)上方的數個組件。IC裝置總成2300包括安置在電路板2302之第一面2340及電路板2302之相對的第二面2342上方之組件；通常，組件可安置於一個或二個面2340及2342上方。詳言之，IC裝置總成2300之組件中之任何合適的組件可包括根據本文中所揭示之實施例中之任一者的一或多個微電子總成200中之任一者；例如，下文參考IC裝置總成2300所論述之IC封裝體中之任一者可採用上文參考13圖所論述之IC封裝體2200之實施例中之任一者的形式。
在一些實施例中，電路板2302可為包括藉由絕緣體層彼此分離並藉由導電通孔互連的多個金屬層的PCB。該等金屬層中之任何一或多者可以所要電路圖案形成以在耦接至電路板2302之組件之間路由電信號(任擇地結合其他金屬層)。在其他實施例中，電路板2302可為非PCB封裝體支撐件。
圖14說明，在一些實施例中，IC裝置總成2300可包括藉由耦接組件2316耦接至電路板2302之第一面2340的中介件上封裝體結構2336。耦接組件2316可以電氣方式且機械地將中介件上封裝體結構2336耦接至電路板2302，且可包括焊球(如所展示)、插座之凸部分及凹部分、黏著劑、底填充材料，及/或任何其他合適的電氣及/或機械耦接結構。
中介件上封裝體結構2336可包括藉由耦接組件2318耦接至中介件2304之IC封裝體2320。取決於所要功能性，諸如上文參考耦接組件2316所論述之形式，耦接組件2318可採用任何合適的形式。在一些實施例中，IC封裝體2320可為或包括IC封裝體2200，例如，如上文參考圖13所描述。在一些實施例中，IC封裝體2320可包括有機基體104上方之至少一個無機層106，如本文中所描述。圖14中未特定地展示無機層106以便不使圖式混亂。
儘管圖14中展示單個IC封裝體2320，但多個IC封裝體可耦接至中介件2304；實際上，額外中介件可耦接至中介件2304。中介件2304可提供用於橋接電路板2302及IC封裝體2320之介入封裝體支撐件。通常，中介件2304可將連接重分佈至較寬間距或重引導連接至不同連接。舉例而言，中介件2304可將IC封裝體2320耦接至耦接組件2316之BGA以用於耦接至電路板2302。
在圖14中所說明的實施例中，IC封裝體2320及電路板2302附接至中介件2304之相對側。在其他實施例中，IC封裝體2320及電路板2302可附接至中介件2304之相同側。在一些實施例中，三個或多於三個組件可藉助於中介件2304互連。
中介件2304可由環氧樹脂、玻璃纖維加強環氧樹脂、陶瓷材料，或諸如聚醯亞胺之聚合物材料形成。在一些實施中，中介件2304可由可包括上文所描述之用於半導體基體之相同材料的替代剛性或可撓性材料形成，諸如矽、鍺，及其他第III-V族及第IV族材料。中介件2304可包括金屬互連件2308及通孔2310，包括但不限於TSV 2306。中介件2304可進一步包括嵌入裝置2314，包括被動及主動裝置二者。此類裝置可包括但不限於電容器、解耦電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器、靜電放電(ESD)裝置及記憶體裝置。更複雜裝置(諸如RF裝置、功率放大器、功率管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置)亦可形成於中介件2304上。中介件上封裝體結構2336可採用此項技術中已知之中介件上封裝體結構中之任一者的形式。
在一些實施例中，IC裝置總成2300可包括藉由耦接組件2322耦接至電路板2302之第一面2340的IC封裝體2324。耦接組件2322可採用上文參考耦接組件2316所論述的實施例中之任一者的形式，且IC封裝體2324可採用上文參考IIC封裝體2320所論述的實施例中之任一者的形式。
在一些實施例中，IC裝置總成2300可包括藉由耦接組件2328耦接至電路板2302之第二面2342的疊層封裝結構2334。疊層封裝結構2334可包括IC封裝體2326及IC封裝體2332，其藉由耦接組件2330耦接在一起，使得IC封裝體2326安置於電路板2302與IC封裝體2332之間。耦接組件2328及2330可採用上文所論述之耦接組件2316的實施例中之任一者的形式，且IC封裝體2326及/或2332可採用上文所論述之IC封裝體2320之實施例中之任一者的形式。疊層封裝結構2334可根據此項技術中已知的疊層封裝結構中之任一者而組配。
圖15為根據本文中所揭示之實施例中之任一者的可包括具有一或多個IC封裝體之一或多個組件的實例運算裝置2400之方塊圖。舉例而言，根據本文中所揭示之實施例中之任一者，運算裝置2400之組件中之任何合適的組件可包括有機基體104上方之無機層106。在另一實例中，運算裝置2400之組件中之任一或多者可包括IC封裝體2200之任何實施例(例如，如圖13中所展示)。在又另一實例中，運算裝置2400之組件中之任一或多者可包括IC裝置總成2300 (例如，如圖14中所展示)。
數個組件在圖15中說明為包括於運算裝置2400中，但此等組件中之任何一或多者可省略或重複，視適合於應用。在一些實施例中，包括於運算裝置2400中的組件中之一些或全部可附接至一或多個母板。在一些實施例中，此等組件中之一些或全部經製造於單一晶片上系統(SoC)晶粒上。
另外，在各種實施例中，運算裝置2400可不包括圖15中所說明之組件中之一或多者，但運算裝置2400可包括用於耦接至一或多個組件之介面電路系統。舉例而言，運算裝置2400可不包括顯示裝置2406，但可包括顯示裝置2406可耦接至之顯示裝置介面電路系統(例如，連接器及驅動器電路系統)。在另一組實例中，運算裝置2400可不包括音訊輸入裝置2418或音訊輸出裝置2408，但可包括音訊輸入裝置2418或音訊輸出裝置2408可耦接至之音訊輸入或輸出裝置介面電路系統(例如，連接器及支援電路系統)。
運算裝置2400可包括處理裝置2402 (例如，一或多個處理裝置)。如本文中所使用，術語「處理裝置」或「處理器」可指代處理來自暫存器及/或記憶體之電子資料以將彼電子資料轉化成可儲存於暫存器及/或記憶體中之其他電子資料的任一裝置或裝置之任一部分。處理裝置2402可包括一或多個數位信號處理器(DSP)、ASIC、CPU、GPU、密碼處理器(在硬體內執行密碼演算法之專用處理器)、伺服器處理器，或任何其他合適的處理裝置。運算裝置2400可包括記憶體2404，其自身可包括一或多個記憶體裝置，諸如依電性記憶體(例如，動態隨機存取記憶體(DRAM))、非依電性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、固態記憶體，及/或硬碟機。在一些實施例中，記憶體2404可包括與處理裝置2402共用晶粒之記憶體。此記憶體可用作快取記憶體，且可包括嵌入式動態隨機存取記憶體(eDRAM)或自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)。
在一些實施例中，運算裝置2400可包括通訊晶片2412 (例如，一或多個通訊晶片)。舉例而言，通訊晶片2412可經組配以用於管理用於資料往返於運算裝置2400之傳送的無線通訊。術語「無線」及其派生詞可用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可藉由使用穿過非固體介質之經調變電磁輻射來傳達資料。該術語並不暗示相關聯裝置不含有任何導線，但在一些實施例中該等裝置可能含有導線。
通訊晶片2412可實施多個無線標準或協定中之任一者，該等無線標準或協定包括但不限於電氣電子工程師學會(IEEE)標準，包括Wi-Fi (IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修正案)、長期演進(LTE)計劃以及任何修正案、更新及/或修訂(例如，進階LTE計劃、超級行動寬頻(UMB)計劃(亦被稱作「3GPP2」)等)。IEEE 802.16相容之寬頻無線存取(BWA)網路大體上被稱作WiMAX網路(表示微波存取全球互通之首字母縮略詞)，其係通過IEEE 802.16標準之一致性及互操作性測試之產品的證明標誌。通訊晶片2412可根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進型HSPA (E-HSPA)或LTE網路來操作。通訊晶片2412可根據增強型GSM演進資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用陸地無線電存取網路(UTRAN)或演進型UTRAN (E-UTRAN)來操作。通訊晶片2412可根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強型無線電信(DECT)、演進資料最佳化(EV-DO)、及其衍生物以及指定為3G、4G、5G及超過5G之任何其他無線協定而操作。通訊晶片2412在其他實施例中可根據其他無線協定操作。運算裝置2400可包括天線2422以促進無線通訊及/或接收其他無線通訊(諸如，AM或FM無線電傳輸)。
在一些實施例中，通訊晶片2412可管理有線通訊，諸如電氣、光學或任何其他合適的通訊協定(例如，乙太網)。如上文所提及，通訊晶片2412可包括多個通訊晶片。舉例而言，第一通訊晶片2412可專用於較短程無線通訊，諸如Wi-Fi或藍牙，且第二通訊晶片2412可專用於較長程無線通訊，諸如全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO，或其他較長程無線通訊。在一些實施例中，第一通訊晶片2412可專用於無線通訊，且第二通訊晶片2412可專用於有線通訊。
運算裝置2400可包括電池/功率電路系統2414。電池/功率電路系統2414可包括一或多個能量儲存裝置(例如，電池或電容器)及/或用於將運算裝置2400之組件耦接至與運算裝置2400之能量來源(例如，AC線路功率)分離的電路系統。
運算裝置2400可包括顯示裝置2406 (或對應介面電路系統，如上文所論述)。顯示裝置2406可包括任何視覺指示器，諸如抬頭顯示器、電腦監視器、投影儀、觸控式螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器或平板顯示器。
運算裝置2400可包括音訊輸出裝置2408 (或對應介面電路系統，如上文所論述)。音訊輸出裝置2408可包括產生可聽指示符之任何裝置，諸如揚聲器、耳機或耳塞。
運算裝置2400可包括音訊輸入裝置2418 (或對應介面電路系統，如上文所論述)。音訊輸入裝置2418可包括產生表示聲音之信號的任何裝置，諸如麥克風、麥克風陣列或數位儀器(例如，具有樂器數位介面(MIDI)輸出之儀器)。
運算裝置2400可包括GPS裝置2416 (或對應介面電路系統，如上文所論述)。GPS裝置2416可與基於衛星之系統通訊且可接收運算裝置2400之位置，如此項技術中已知。
運算裝置2400可包括另一輸出裝置2410 (或對應介面電路系統，如上文所論述)。另一輸出裝置2410之實例可包括音訊編解碼器、視訊編解碼器、印表機、用於向其他裝置提供資訊之有線或無線傳輸器、或額外儲存裝置。
運算裝置2400可包括另一輸入裝置2420 (或對應介面電路系統，如上文所論述)。另一輸入裝置2420之實例可包括加速計、陀螺儀、羅盤、影像擷取裝置、鍵盤、諸如滑鼠之游標控制裝置、觸控筆、觸控板、條碼讀取器、快速回應(QR)碼讀取器、任何感測器、或射頻識別(RFID)讀取器。
運算裝置2400可具有任何所需外觀尺寸，諸如手持型或行動運算裝置(例如，蜂巢式電話、智慧型手機、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、迷你筆記型電腦、超級本電腦、個人數位助理(PDA)、超級行動個人電腦等)、桌上型運算裝置、伺服器或其他網路化運算組件、印表機、掃描器，監視器、機上盒、娛樂控制單元、車輛控制單元、數位相機、數位視訊記錄器，或可穿戴運算裝置。在一些實施例中，運算裝置2400可為處理資料之任何其他電子裝置。 選擇實例
以下段落提供本文中所揭示之實施例的各種實例。
實例1提供一種中介件(例如，101)，其包含：有機基體(例如，104)，其包含具第一間距(例如，602)之第一組互連件(例如，110)；無機層(例如，106)，其包含具第二間距(例如，606)之第二組互連件(例如，604)；及導電跡線(例如，118)，其將該第一組互連件與該第二組互連件電氣耦接。該無機層係在有機基體上方(例如，圖1至圖6)，且第二間距不同於第一間距(例如，圖6A)。
實例2提供實例1之中介件，其中在安置無機層之前，有機基體之靠近無機層的表面經受軟蝕刻製程(例如，圖10至圖12)。
實例3提供實例1至2中之任一者之中介件，其中第二組互連件及導電跡線係在無機層上方(例如，圖6B)。
實例4提供實例1至2中之任一者之中介件，其中第二組互連件及導電跡線係在無機層內(例如，圖2)。
實例5提供實例1至2中之任一者之中介件，其中第二組互連件(例如，114)係在無機層內，且導電跡線係在無機層上方(例如，圖1)。
實例6提供實例1至5中之任一者之中介件，其中該第二間距小於該第一間距。
實例7提供實例1至5中之任一者之中介件，其中該第二間距大於該第一間距。
實例8提供實例1至7中之任一者之中介件，其中第一組互連件包含直通連接件(例如，110B)，該等直通連接件在基體之靠近無機層的表面(例如，108)與基體之相對表面(例如，112)之間延伸。
實例9提供實例1至8中之任一者之中介件，其進一步包含嵌入於基體中之晶粒(例如，圖1中之102)。
實例10提供實例9之中介件，其中該晶粒包含主動電路系統。
實例11提供實例9之中介件，其中該晶粒僅包含不具有任何主動組件之被動電路系統。
實例12提供實例9至11中之任一者之中介件，其中第一組互連件包含在該表面與該晶粒之間延伸的直通連接件(例如，110A)。
實例13提供實例1至8中之任一者之中介件，其中無機層係在基體之第一表面(例如，108)上方，基體之與第一表面相對的第二表面(例如，112)包含具有第三間距之第三組互連件(例如，506)，且第三間距不同於第一間距(例如，圖5A至圖5B)。
實例14提供實例13之中介件，其中無機層包含第一無機層(例如，106(1))，且中介件進一步包含在基體之第二表面上方的第二無機層(例如，106(2)) (例如，圖5B)。
實例15提供實例14之中介件，其進一步包含耦接至第二無機層之導電跡線，該等導電跡線將第一組互連件與第三組互連件電氣耦接。
實例16提供實例13至15中之任一者之中介件，其中第三間距大於第一間距。
實例17提供實例1至16中之任一者之中介件，其中無機層提供在有機基體上方之保護屏障。
實例18提供實例1至17中之任一者之中介件，其中無機層為第一無機層(例如，106(1))，且中介件包含在第一無機層上方之第二無機層(例如，106(2)) (例如，圖3)。
實例19提供實例18之中介件，其中導電跡線(例如，118A)係在第二無機層內。
實例20提供實例18至19中之任一者之中介件，其中第二無機層包含耦接至第二組互連件(例如，114(1))之第三組互連件(例如，114(2))，且導電跡線(例如，118B)係在第二無機層上方。
實例21提供實例1至20中之任一者之中介件，其進一步包含在無機層上方之有機層(例如，圖4中之406)，使得無機層係介於有機層與有機基體之間。
實例22提供實例21之中介件，其中有機層包含具第三間距之第三組互連件。
實例23提供實例21之中介件，其中有機層包含聚醯亞胺。
實例24提供實例1至23中之任一者之中介件，其中無機層包含氮化矽或碳氮化矽。
實例25提供一種IC封裝體，其包含：晶粒(例如，圖5B中之102A或102B)，其具有具第一間距之第一組互連件(例如，510、512或514)；及中介件(例如，101)，其包含有機基體(例如，104)及有機基體上方之無機層(例如，106(1))，該有機基體具有具第二間距之第二組互連件(例如，110A、110B)。該無機層包含將第二組互連件與第一組互連件電氣耦接之導電跡線(例如，118(1))，且晶粒藉由第一組互連件附接至中介件。
實例26提供實例25之IC封裝體，其進一步包含：封裝體支撐件(例如，504)，其具有具第三間距之第三組互連件(例如，506)；及另一無機層(例如，106(2))，其在中介件之與晶粒相對的表面(例如，112)上方。另一無機層包含將第三組互連件與第二組互連件電氣耦接之導電跡線(例如，118(2))。
實例27提供實例25至26中之任一者之IC封裝體，其進一步包含嵌入於基體中之另一晶粒(例如，102C)。基體中之第三組互連件(例如，110A)將晶粒(例如，102B)電氣耦接至另一晶粒。
實例28提供實例25至27中之任一者之IC封裝體，其中無機層包含RDL。
實例29提供實例25至27中之任一者之IC封裝體，其中無機層包含罩蓋層。
實例30提供實例25至29中之任一者之IC封裝體，其中無機層為第一無機層(例如，106(1))，且中介件包含在第一無機層上方之第二無機層(例如，106(2)) (例如，圖3)。
實例31提供實例25至30中之任一者之IC封裝體，其進一步包含運用具不同間距之互連件耦接至中介件之多個晶粒(例如，圖5A)。無機層中之導電跡線將具不同間距之互連件與第二組互連件電氣耦接。
實例32提供實例25至31中之任一者之IC封裝體，其中第一組互連件包含晶粒至晶粒(DTD)互連件。
實例33提供實例25至31中之任一者之IC封裝體，其中第一間距小於第二間距，且第三間距大於第二間距。
實例34提供實例26之IC封裝體，其中第三組互連件包含晶粒至封裝體基體(DTPS)互連件。
實例35提供一種用於製造中介件之方法(例如，圖10至圖11)，其包含提供包含有機絕緣體之基體、拋光基體之表面以形成經拋光表面(例如，1002、1102、1202)、增加經拋光表面之表面粗糙度以形成經粗糙化表面(例如，1004、1104、1204)及將無機層安置在經粗糙化表面上方(例如，1006、1112、1206)。
實例36提供實例35之方法，其中無機層係使用物理氣相沈積(PVD)在小於250攝氏度之溫度下安置。
實例37提供實例35至36中之任一者之方法，其中增加經拋光表面之表面粗糙度包含電感耦接電漿(ICP)模組中之軟蝕刻。
實例38提供實例35至37中之任一者之方法，其中該拋光包含化學機械拋光。
實例39提供實例35至38中之任一者之方法，其進一步包含：在無機層中形成通孔(例如，1008、1114、1208)，及圖案化該無機層且運用金屬對該無機層進行電鍍以在無機層上方形成導電跡線(例如，1012、1118、1212)。
實例40提供實例35至39中之任一者之方法，其進一步包含在安置無機層之前圖案化該有機層且運用金屬對該有機層進行電鍍以在有機基體上方形成導電跡線(例如，1108)。
實例41提供實例35至40中之任一者之方法，其進一步包含將另一無機層安置在無機層上方(例如，1216)。
實例42提供實例41之方法，其進一步包含在安置另一無機層之前在無機層中形成通孔(例如，1208)。
實例43提供實例41之方法，其進一步包含在另一無機層中形成通孔(例如，1218)。
實例44提供實例41至43中之任一者之方法，其進一步包含圖案化另一無機層且運用金屬對另一無機層進行電鍍以在另一無機層上方形成導電跡線(例如，1222)。
實例45提供實例35至44中之任一者之方法，其進一步包含將有機RDL (例如，406)安置在無機層上方。
本揭露內容之所說明實施的以上描述(包括發明摘要中所描述之內容)並不意欲為詳盡的或將本揭露內容限於所揭示之精確形式。儘管本文中出於例示性目的描述本揭露內容之特定實施及實例，但相關領域的技術人員將認識到，在本揭露內容之範疇內各種等效修改為可能的。
100:IC封裝體 101:中介件 102,102A,102B,102C,2256:晶粒 104:基體 106:無機層 106(1):第一無機層 106(2):第二無機層 108:表面 110,110A,110B:直通連接件 112:相對表面 114,114(1),114(2),114A,2310:通孔 116,116(1),116(2):表面 118,118(1),118(2),118A,118B:導電跡線 120:最小間距 200:微電子總成 202:接合襯墊 402:底部填充物 403:一部分 404:基於焊料之互連件 406:有機聚醯亞胺RDL 502:DTD互連件 504:PCB 506:DTPS互連件 510:混合直接接合件 512:微型凸塊 514:覆晶 516:底部填充物 602:最小間距 604:襯墊 606:間距 702:受調節的表面粗糙度量度 800,900:圖 802,804,806,902,904,906:標繪圖 1000,1100,1200:實例方法 1002,1004,1006,1008,1010,1012,1014,1016,1102,1104,1106,1108,1110,1112,1114,1116,1118,1120,1202,1204,1206,1208,1210,1212,1214,1216,1218,1220,1222, 1224:步驟 2200:例示性IC封裝體 2252:封裝體支撐件 2254,2260,2261,2262,2263,2264:導電接點 2257:中介件 2258,2265:第一層級互連件 2266:底填充材料 2268:模具 2270:第二層級互連件 2272,2340:第一面 2274,2342:第二面 2300:IC裝置總成 2302:電路板 2304:中介件 2306:TSV 2308:金屬互連件 2314:嵌入裝置 2316,2318,2322,2328,2330:耦接組件 2320,2324,2326,2332:IC封裝體 2334:疊層封裝結構 2336:中介件上封裝體結構 2400:實例運算裝置 2402:處理裝置 2404:記憶體 2406:顯示裝置 2408:音訊輸出裝置 2410:另一輸出裝置 2412:通訊晶片 2414:電池/功率電路系統 2416:GPS裝置 2418:音訊輸入裝置 2420:另一輸入裝置 2422:天線 BB',CC':區段 RDL:單層
藉由以下結合附圖之詳細描述將易於理解實施例。為了促進此描述，類似參考數字指定類似結構元件。在隨附圖式之各圖中藉助於實例而非限制性地說明實施例。
圖1為根據本揭露內容之一些實施例之具有有機基體上方之無機RDL的例示性IC封裝體之橫截面示意圖。
圖2為根據本揭露內容之一些實施例之具有有機基體上方之無機RDL之另一實例IC封裝體的示意性橫截面說明。
圖3為根據本揭露內容之一些實施例之具有有機基體上方之無機RDL之又一實例IC封裝體的示意性橫截面說明。
圖4A及圖4B為根據本揭露內容之一些實施例之具有有機基體上方之無機RDL的又一實例IC封裝體之示意性橫截面說明。
圖5A為根據本揭露內容之一些實施例之具有有機基體上方之無機RDL的IC封裝體之示意性分解斜視圖。
圖5B為根據本揭露內容之一些實施例之圖5A的IC封裝體之一部分的橫截面示意圖。
圖6A為根據本揭露內容之一些實施例之IC封裝體的實例表面之示意性俯視圖。
圖6B及圖6C為根據本揭露內容之一些實施例之圖6A的IC封裝體之一部分之示意性橫截面視圖。
圖7A及圖7B為根據本揭露內容之一些實施例之實例IC封裝架構中的表面之示意性橫截面視圖。
圖8為根據本揭露內容之一些實施例之表示隨無機層厚度而變的薄膜應力之圖。
圖9為根據本揭露內容之一些實施例之表示隨無機層厚度而變的峰值晶圓溫度之圖。
圖10為根據本揭露內容之各種實施例之製造IC封裝體的實例方法之流程圖。
圖11為根據本揭露內容之各種實施例之製造IC封裝體的另一實例方法之流程圖。
圖12為根據本揭露內容之各種實施例之製造IC封裝體的又一實例方法之流程圖。
圖13為根據本文中所揭示之實施例中之任一者的可包括一或多個IC封裝體之裝置封裝體的橫截面視圖。
圖14為根據本文中所揭示之實施例中之任一者的可包括一或多個IC封裝體之裝置總成之橫截面側視圖。
圖15為根據本文中所揭示之實施例中之任一者的可包括一或多個IC封裝體之實例運算裝置之方塊圖。
100:IC封裝體
101:中介件
102:晶粒
104:基體
106(1):第一無機層
106(2):第二無機層
108:表面
110,110A,110B:直通連接件
112:相對表面
114(1),114(2):通孔
116(1),116(2):表面
118,118A,118B:導電跡線

Claims (25)

  1. 一種中介件，其包含： 一有機基體，其包含具一第一間距之一第一組互連件； 一無機層，其包含具一第二間距之一第二組互連件；以及 導電跡線，其將該第一組互連件與該第二組互連件電氣耦接， 其中： 該無機層係在該有機基體上方，且 該第二間距不同於該第一間距。
  2. 如請求項1之中介件，其中在安置該無機層之前，該有機基體之靠近該無機層之一表面經受一軟蝕刻製程。
  3. 如請求項1之中介件，其中該第二組互連件及該等導電跡線係在該無機層上方。
  4. 如請求項1之中介件，其中該第二組互連件及該等導電跡線係在該無機層內。
  5. 如請求項1之中介件，其中該第一組互連件包含在該基體之靠近該無機層之一表面與該基體之一相對表面之間延伸的直通連接件。
  6. 如請求項1之中介件，其進一步包含嵌入於該基體中之一晶粒。
  7. 如請求項6之中介件，其中該第一組互連件包含在該表面與該晶粒之間延伸的直通連接件。
  8. 如請求項1之中介件，其中該無機層係在該基體之一第一表面上方，該無機層為一第一無機層，且該中介件進一步包含： 該基體之一第二表面，其與該第一表面相對且包含具有一第三間距之一第三組互連件，該第三間距不同於該第一間距；以及 一第二無機層，其在該基體之該第二表面上方。
  9. 如請求項8之中介件，其進一步包含耦接至該第二無機層之導電跡線，該等導電跡線將該第一組互連件與該第三組互連件電氣耦接。
  10. 如請求項1之中介件，其中該無機層為一第一無機層，且該中介件包含該第一無機層上方之一第二無機層。
  11. 如請求項1之中介件，其進一步包含該無機層上方之一有機層，使得該無機層係介於該有機層與該有機基體之間。
  12. 如請求項11之中介件，其中該有機層包含聚醯亞胺。
  13. 如請求項1至12中任一項之中介件，其中該無機層包含氮化矽或碳氮化矽。
  14. 一種IC封裝體，其包含： 一晶粒，其具有具一第一間距之一第一組互連件；以及 一中介件，其包含一有機基體及該有機基體上方之一無機層，該有機基體具有具一第二間距之一第二組互連件， 其中： 該無機層包含導電跡線，該等導電跡線將該第二組互連件與該第一組互連件電氣耦接，且 該晶粒藉由該第一組互連件附接至該中介件。
  15. 如請求項14之IC封裝體，其進一步包含： 一封裝體支撐件，其具有具一第三間距之一第三組互連件；以及 另一無機層，其在該中介件之與該晶粒相對的一表面上方， 其中： 該另一無機層包含將該第三組互連件與該第二組互連件電氣耦接之導電跡線。
  16. 如請求項14之IC封裝體，其進一步包含嵌入於該基體中之另一晶粒，其中該基體中之一第三組互連件將該晶粒電氣耦接至該另一晶粒。
  17. 如請求項14之IC封裝體，其中該無機層為一第一無機層，且該中介件包含該第一無機層上方之一第二無機層。
  18. 如請求項14之IC封裝體，其進一步包含運用具不同間距之互連件耦接至該中介件之多個晶粒，其中該無機層中之該等導電跡線將具不同間距之該等互連件與該第二組互連件電氣耦接。
  19. 如請求項14之IC封裝體，其中該第一間距小於該第二間距，且該第三間距大於該第二間距。
  20. 一種用於製造一中介件之方法，其包含： 提供包含一有機絕緣體之一基體； 對該基體之一表面進行拋光以形成一經拋光表面； 增加該經拋光表面之一表面粗糙度以形成一經粗糙化表面；以及 將一無機層安置在該經粗糙化表面上方。
  21. 如請求項20之方法，其中該無機層係使用物理氣相沈積(PVD)在小於250攝氏度之溫度下安置。
  22. 如請求項20之方法，其中增加該經拋光表面之該表面粗糙度包含於一電感耦接電漿(ICP)模組中之軟蝕刻。
  23. 如請求項20之方法，其進一步包含： 在該無機層中形成通孔；以及 圖案化該無機層且運用金屬對該無機層進行電鍍以在該無機層上方形成導電跡線。
  24. 如請求項20之方法，其進一步包含在安置該無機層之前圖案化該有機層且運用金屬對該有機層進行電鍍以在該有機基體上方形成導電跡線。
  25. 如請求項20之方法，其進一步包含將一有機RDL安置在該無機層上方。
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