TW202243210A - 半導體元件 - Google Patents

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Abstract

一種半導體元件包括：基底，包括胞元陣列區及周邊電路區；電容器，位於基底的胞元陣列區上；周邊電晶體，位於基底的周邊電路區上；第一上部層間絕緣層，位於電容器及周邊電晶體上；第一上部接觸件，電性連接至周邊電晶體中的至少一者，第一上部接觸件穿透第一上部層間絕緣層；第一上部內連線，設置於第一上部層間絕緣層上且電性連接至第一上部接觸件；第二上部層間絕緣層，覆蓋第一上部內連線；及第一阻擋層，位於第一上部層間絕緣層與第二上部層間絕緣層之間。在第一上部內連線與第一上部層間絕緣層之間不存在第一阻擋層。

Description

半導體元件
[相關申請案的交叉參考]
本專利申請案主張於2021年4月22日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0052319號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念的實施例是有關於一種半導體元件，且更具體而言是有關於一種能夠選擇性阻擋氫供應的半導體元件。
半導體元件因其小的大小、多功能特性及低製造成本而被廣泛用於電子行業。然而，由於電子工業的發展，半導體元件目前高度積體化。半導體元件可被分類為用於儲存邏輯資料的半導體記憶體元件、用於處理邏輯資料的半導體邏輯元件以及兼具半導體記憶體元件的功能及半導體邏輯元件的功能的混合半導體元件中的任一種。另外，具有優異性能特性的半導體元件具有日益增長的需求。舉例而言，對高可靠性、高速及多功能半導體元件的需求日益增加。為了滿足該些需求，半導體元件已經日益積體化，且半導體元件中的結構已變得越來越複雜。
本發明概念的實施例提供一種具有改進的電特性及更高可靠性的半導體元件。
在一個態樣中，半導體元件可包括：基底，包括胞元陣列區及周邊電路區；電容器，設置於所述基底的所述胞元陣列區上；周邊電晶體，設置於所述基底的所述周邊電路區上；第一上部層間絕緣層，設置於所述電容器及所述周邊電晶體之上；第一上部接觸件，電性連接至所述周邊電晶體中的至少一者，所述第一上部接觸件穿透所述第一上部層間絕緣層；第一上部內連線，設置於所述第一上部層間絕緣層上且電性連接至所述第一上部接觸件；第二上部層間絕緣層，覆蓋所述第一上部內連線；及第一阻擋層，設置於所述第一上部層間絕緣層與所述第二上部層間絕緣層之間。所述第一上部內連線與所述第一上部層間絕緣層之間可不存在所述第一阻擋層。
在一個態樣中，半導體元件可包括：基底，包括胞元陣列區及周邊電路區；電容器，設置於所述基底的所述胞元陣列區之上；周邊電晶體，設置於所述基底的所述周邊電路區上；第一下部內連線，連接至所述周邊電晶體中的至少一者；第二下部內連線，連接至所述電容器；介面層，覆蓋所述第一下部內連線及所述第二下部內連線；第一上部層間絕緣層及第二上部層間絕緣層，依序堆疊於所述介面層上；第一上部接觸件及第二上部接觸件，穿透所述第一上部層間絕緣層及介面層，以分別電性連接至所述第一下部內連線及所述第二下部內連線；第一上部內連線及第二上部內連線，分別電性連接至所述第一上部接觸件及所述第二上部接觸件，所述第二上部層間絕緣層覆蓋所述第一上部內連線及所述第二上部內連線；以及第一阻擋層，設置於所述第一上部層間絕緣層與所述第二上部層間絕緣層之間。所述第一阻擋層可與所述第一上部接觸件間隔開。
在一個態樣中，半導體元件可包括：基底，包括胞元陣列區及周邊電路區；電容器，設置於所述基底的所述胞元陣列區之上，其中所述電容器中的每一者包括底部電極、頂部電極以及位於所述底部電極與所述頂部電極之間的介電層；周邊電晶體，設置於所述基底的所述周邊電路區上；低介電常數介電層，設置於所述電容器及所述周邊電晶體之上；第一下部內連線及第二下部內連線，所述第一下部內連線電性連接至所述周邊電晶體中的至少一者，所述第二下部內連線電性連接至所述電容器，所述第一下部內連線及所述第二下部內連線穿透所述低介電常數介電層；介面層，覆蓋所述第一下部內連線及所述第二下部內連線；第一上部層間絕緣層，設置於所述介面層上；第二上部層間絕緣層，設置於所述第一上部層間絕緣層上；阻擋層，設置於所述第一上部層間絕緣層與所述第二上部層間絕緣層之間；第一上部接觸件及第二上部接觸件，穿透所述第一上部層間絕緣層及所述介面層，以分別連接至所述第一下部內連線及所述第二下部內連線；第一上部內連線及第二上部內連線，分別電性連接至所述第一上部接觸件及所述第二上部接觸件，所述第二上部層間絕緣層覆蓋第一上部內連線及第二上部內連線；及鈍化層，位於所述第二上部層間絕緣層上。所述第一上部內連線與所述第一上部層間絕緣層之間以及所述第二上部內連線與所述第一上部層間絕緣層之間可不存在所述阻擋層。
圖1是示出根據本發明概念的一些實施例的半導體元件的平面圖。圖2是沿著圖1的線I-I’截取的剖面圖，以示出根據本發明概念的一些實施例的半導體元件。圖3是圖2的區「M」的放大圖。
參照圖1及圖2，半導體元件可包括位於基底100上的積體電路區ELR及位於積體電路區ELR上的內連區LLR。積體電路區ELR可包括位於基底100上的多個電晶體及/或電路。內連區LLR可包括連接至所述多個電晶體及/或電路的多條內連線。
當根據本發明概念的半導體元件是記憶體元件時，積體電路區ELR可包括胞元陣列區CAR的胞元陣列及用於驅動胞元陣列的周邊電路區PCR的周邊電路。胞元陣列可包括胞元電晶體，且周邊電路可包括周邊電晶體PTR。舉例而言，當在平面圖中觀察時，周邊電路區PCR可環繞胞元陣列區CAR。
胞元陣列區CAR可為其上設置有記憶體胞元的區。周邊電路區PCR可為其上設置有字元線驅動器、感測放大器、列解碼器及行解碼器以及控制電路的區。作為另外一種選擇，當根據本發明概念的半導體元件是非記憶體元件時，積體電路區ELR可省略胞元陣列區CAR的胞元陣列。在下文中，其中半導體元件是記憶體元件的實施例將被闡述為實例。然而，本發明概念的實施例不限於此。
位於胞元陣列區CAR上的積體電路區ELR可包括：第一主動區ACT1，由形成在基底100的上部部分中的元件隔離層101界定；胞元電晶體，位於第一主動區ACT1上；以及資料儲存結構DSS，連接至胞元電晶體。
舉例而言，基底100可為包含矽、鍺或矽-鍺的半導體基底。設置於基底100的上部部分中的第一主動區ACT1可具有在水平方向上彼此分離的條形狀，且可在平行於基底100的頂表面的第一方向D1上延伸。第一方向D1可不與平行於基底100的頂表面的第二方向D2及第三方向D3二者垂直。
於第一主動區ACT1中的每一者處可設置有一對字元線WL。字元線WL可埋置於基底100的上部部分中，且可在第二方向D2上延伸，以與第一主動區ACT1相交。字元線WL可在第三方向D3上彼此間隔開。
於第一主動區ACT1中可設置有第一摻雜區IR1及第二摻雜區IR2。相較於基底100的導電類型，第一摻雜區IR1與第二摻雜區IR2可具有不同的導電類型。第一摻雜區IR1可在所述一對字元線WL之間設置於第一主動區ACT1中的每一者中，且第二摻雜區IR2可分別設置於第一主動區ACT1中的每一者的兩個邊緣中。第一摻雜區IR1可設置於一條字元線WL的一側處，且第二摻雜區IR2可設置於所述一條字元線WL的另一側處。所述一條字元線WL可與胞元電晶體的閘極電極對應，且設置於所述一條字元線WL兩側處的第一摻雜區IR1及第二摻雜區IR2可分別與胞元電晶體的源極/汲極區對應。
於基底100的頂表面上可設置有緩衝圖案BP。緩衝圖案BP可包括由絕緣材料形成的單層或多層。位元線接觸件DCC可設置於第一主動區ACT1上。位元線接觸件DCC可穿透緩衝圖案BP，且可在垂直於基底100的頂表面的第四方向D4上延伸。位元線接觸件DCC可分別連接至第一摻雜區IR1。
位元線BL可被設置成與字元線WL相交。位元線BL可在第三方向D3上延伸。位元線BL可在第二方向D2上彼此間隔開。位元線BL可與第一主動區ACT1相交。位元線BL可與緩衝圖案BP及位元線接觸件DCC接觸。位元線BL中的每一者可包括依序堆疊的第一導電圖案、第二導電圖案及頂蓋圖案。間隔件BS可被設置成覆蓋第一導電圖案及第二導電圖案以及頂蓋圖案的側壁。連接至資料儲存結構DSS的節點接觸件BC可設置於彼此相鄰的位元線BL之間。節點接觸件BC可分別連接至第二摻雜區IR2。
於節點接觸件BC上可設置有著落接墊LP。著落接墊LP可藉由分離圖案SP彼此分離。資料儲存結構DSS可設置於著落接墊LP上。舉例而言，資料儲存結構DSS可包括電容器。資料儲存結構DSS可包括底部電極BE、頂部電極TE及位於頂部電極TE與底部電極BE之間的介電層DL。與圖2不同，資料儲存結構DSS可更包括支撐底部電極BE的側壁的支撐圖案。
舉例而言，資料儲存結構DSS的底部電極BE可具有柱形狀或具有封閉底端的圓柱形狀。舉例而言，底部電極BE可包括具有摻雜劑的多晶矽、金屬、金屬氮化物、金屬矽化物或多晶矽中的至少一種。介電層DL可共形地覆蓋底部電極BE。舉例而言，介電層DL可包含氧化物、氮化物、矽化物、氮氧化物或氮氧化矽，其包括鉿（Hf）、鋁（Al）、鋯（Zr）或鑭（La）中的至少一種。頂部電極TE可覆蓋介電層DL。舉例而言，當底部電極BE具有具有封閉底端的圓柱形狀時，頂部電極TE可填充圓柱形狀的內部。頂部電極TE可包含例如具有摻雜劑的矽-鍺。
在上述實施例中，位於胞元陣列區CAR上的積體電路區ELR的結構包括動態隨機存取記憶體（dynamic random access memory，DRAM）元件的胞元陣列。然而，本發明概念的實施例不限於此。在某些實施例中，根據本發明概念的半導體元件可為包括例如相變材料的可變電阻器的記憶體元件。
位於周邊電路區PCR上的積體電路區ELR可包括：第二主動區ACT2，由元件隔離層101界定；以及周邊電晶體PTR，設置於第二主動區ACT2上。周邊電晶體PTR中的每一者可包括依序堆疊於第二主動區ACT2上的周邊閘極絕緣層PGI、周邊閘極電極PGE及周邊閘極頂蓋層PGC。周邊電晶體PTR中的每一者可更包括：周邊閘極間隔件PGS，覆蓋周邊閘極絕緣層PGI的側壁、周邊閘極電極PGE的側壁及周邊閘極頂蓋層PGC的側壁；以及源極/汲極區PSD，設置於周邊閘極電極PGE兩側處。
下部層間絕緣層110可被設置成覆蓋位於周邊電路區PCR上的周邊電晶體PTR及位於胞元陣列區CAR上的資料儲存結構DSS。舉例而言，下部層間絕緣層110可包括硼磷矽酸鹽玻璃（boro-phosphosilicate glass，BPSG）、東燃矽氮烷（tonen silazane，TOSZ）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、旋塗玻璃（spin-on glass，SOG）、可流動氧化物（flowable oxide，FOX）、正矽酸四乙酯（tetraethyl orthosilicate，TEOS）、高密度電漿化學氣相沈積（high density plasma chemical vapor deposition，HDP CVD）介電質及/或氫倍半矽氧烷（hydrogen silsesquioxane，HSQ）。
位於積體電路區ELR上的內連區LLR可包括層間絕緣層、低介電常數介電層及形成於其中的內連線。舉例而言，內連區LLR可包括依序堆疊的第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3、以及依序堆疊於第三低介電常數介電層LK3上的第一上部層間絕緣層150及第二上部層間絕緣層170。第一下部內連線131、第二下部內連線133及第三下部內連線135可分別設置於第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3中。然而，低介電常數介電層的數目及下部內連線的數目不限於此，而是可為不同種類及數目。
在本揭露中，低介電常數介電層可指具有低於4.4的介電常數的絕緣層。舉例而言，第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3可包含SiOCH。舉例而言，第一下部內連線131、第二下部內連線133及第三下部內連線135可包含銅（Cu）或鎢（W）。在一些實施例中，第二下部內連線133及第三下部內連線135中的每一者可包括通孔VI，所述通孔VI設置於在一個方向上延伸的線型結構的底表面上。第一下部內連線131、第二下部內連線133及第三下部內連線135中的每一者的上部寬度可大於其下部寬度。然而，本發明概念的實施例不限於此。在本揭露中，「寬度」可表示在平行於基底100的頂表面的第二方向D2（或第三方向D3）上的寬度。
第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3的厚度可彼此不同。舉例而言，第一低介電常數介電層LK1的厚度可小於第二低介電常數介電層LK2的厚度及第三低介電常數介電層LK3的厚度。在本揭露中，「厚度」可表示垂直於基底100的頂表面的第四方向D4上的厚度。第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3可為相同的材料。然而，本發明概念的實施例不限於此。在某些實施例中，第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3中的至少一者可由介電常數或組成不同於第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3的其他者的介電常數或組成的材料製成。
設置於胞元陣列區CAR上的第一下部內連線131中的一者可經由第一下部接觸件111連接至資料儲存結構DSS的上部部分（例如，電容器的頂部電極TE）。設置於周邊電路區PCR上的第一下部內連線131中的另一者可經由第二下部接觸件113連接至周邊電晶體PTR的源極/汲極區PSD中的一者。第二下部接觸件113的底表面可位於較第一下部接觸件111的底表面低的水準處。第一下部接觸件111的頂表面與第二下部接觸件113的頂表面可位於實質上相同的水準處。第一下部接觸件111及第二下部接觸件113可包含鎢（W）、鈦（Ti）、鉭（Ta）或其任何氮化物中的至少一種。
於第一低介電常數介電層LK1與下部層間絕緣層110之間可設置有下部介面層LE。於第三低介電常數介電層LK3與第一上部層間絕緣層150之間可設置有上部介面層UE。舉例而言，下部介面層LE可為與第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3中的最下部一者接觸的介面層，且上部介面層UE可為與第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3中的最上部一者接觸的介面層。於第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3之間可設置有第一中間介面層ME1及第二中間介面層ME2。舉例而言，第一中間介面層ME1可設置於第一低介電常數介電層LK1與第二低介電常數介電層LK2之間，且第二中間介面層ME2可設置於第二低介電常數介電層LK2與第三低介電常數介電層LK3之間。下部介面層LE、上部介面層UE以及第一中間介面層ME1及第二中間介面層ME2中的至少一者可包括具有不同性質的多個絕緣層。舉例而言，上部介面層UE可包括多個介面層。作為另外一種選擇，下部介面層LE、上部介面層UE以及第一中間介面層ME1及第二中間介面層ME2可為單層。下部介面層LE、上部介面層UE以及第一中間介面層ME1及第二中間介面層ME2中的每一者可包含例如氮化矽（SiN）或碳氮化矽（SiCN）。舉例而言，上部介面層UE可包含氮化矽（SiN），且下部介面層LE以及第一中間介面層ME1及第二中間介面層ME2可包含碳氮化矽（SiCN）。
第一上部層間絕緣層150及第二上部層間絕緣層170可設置於第三低介電常數介電層LK3上。第一上部層間絕緣層150及第二上部層間絕緣層170的介電常數可高於第一低介電常數介電層LK1、第二低介電常數介電層LK2及第三低介電常數介電層LK3的介電常數。舉例而言，第一上部層間絕緣層150及第二上部層間絕緣層170中的每一者的介電常數可為4.4或大於4.4。舉例而言，第一上部層間絕緣層150及第二上部層間絕緣層170中的每一者可包括硼磷矽酸鹽玻璃（BPSG）、東燃矽氮烷（TOSZ）、未經摻雜的矽酸鹽玻璃（USG）、旋塗玻璃（SOG）、可流動氧化物（FOX）、正矽酸四乙酯（TEOS）、高密度電漿（HDP）CVD介電質或氫倍半矽氧烷（HSQ）。
於第一上部層間絕緣層150中可設置有上部接觸件151。上部接觸件151可穿透第一上部層間絕緣層150及上部介面層UE且可與第三下部內連線135接觸。上部接觸件151可電性連接至第一下部內連線131、第二下部內連線133及第三下部內連線135以及第一下部接觸件111及第二下部接觸件113。於第二上部層間絕緣層170中可設置有第一上部內連線171C及第二上部內連線171P。第一上部內連線171C及第二上部內連線171P可與上部接觸件151的頂表面接觸。第一上部內連線171C可在胞元陣列區CAR之上設置於第二上部層間絕緣層170中，且第二上部內連線171P可在周邊電路區PCR之上設置於第二上部層間絕緣層170中。第一上部內連線171C及第二上部內連線171P中的每一者的上部寬度可小於其下部寬度。第一上部層間絕緣層150可包括朝向第一上部內連線171C或第二上部內連線171P突出的突出部150P。突出部150P的頂表面可與第一上部內連線171C的底表面171Cb或第二上部內連線171P的底表面171Pb接觸。
上部接觸件151可穿透第一上部層間絕緣層150，以將第一上部內連線171C及第二上部內連線171P中的對應一者連接至第三下部內連線135中的對應一者。舉例而言，上部接觸件151可包含鎢（W）、鈦（Ti）、鉭（Ta）或其任何氮化物中的至少一種。第一上部內連線171C及第二上部內連線171P可包含與第一下部內連線131、第二下部內連線133及第三下部內連線135的導電材料不同的導電材料。舉例而言，第一下部內連線131、第二下部內連線133及第三下部內連線135可包含第一金屬，且第一上部內連線171C及第二上部內連線171P可包含不同於第一金屬的第二金屬。舉例而言，第一上部內連線171C及第二上部內連線171P可包含鋁（Al）。突出部150P的頂表面可與上部接觸件151的頂表面實質上共面。
於第一上部層間絕緣層150與第二上部層間絕緣層170之間可設置有阻擋層HBL。阻擋層HBL可包含具有低氫滲透性的材料。舉例而言，阻擋層HBL可包含氧化鋁（AlOx）、氧化鎢（WOx）或氮化矽（SiNx）中的至少一種。阻擋層HBL的氫滲透性可低於稍後闡述的上部介面層UE及鈍化層190的氫滲透性。
阻擋層HBL可沿著第一上部層間絕緣層150的頂表面共形地設置。阻擋層HBL的厚度可介於約10埃至約1000埃的範圍內。在第一上部內連線171C的底表面171Cb與第一上部層間絕緣層150之間可不存在阻擋層HBL。在第二上部內連線171P的底表面171Pb與第一上部層間絕緣層150之間可不存在阻擋層HBL。阻擋層HBL可與上部接觸件151間隔開。
第二上部層間絕緣層170可覆蓋第一上部內連線171C及第二上部內連線171P。第二上部層間絕緣層170可覆蓋第一上部內連線171C及第二上部內連線171P中的每一者的頂表面及側壁。第二上部層間絕緣層170可包括延伸部170P。延伸部170P可為第二上部層間絕緣層170的朝向稍後闡述的鈍化層190突出的部分。延伸部170P中的每一者可在垂直方向上與第一上部內連線171C或第二上部內連線171P中的至少一者交疊。因此，第二上部層間絕緣層170的頂表面可不需要具有平坦的輪廓。
第一下部接觸件111及第二下部接觸件113、第一下部內連線131、第二下部內連線133及第三下部內連線135、上部接觸件151以及第一上部內連線171C及第二上部內連線171P中的至少一者可包括障壁層Ba。障壁層Ba可設置於第一下部接觸件111及第二下部接觸件113、第一下部內連線131、第二下部內連線133及第三下部內連線135、上部接觸件151以及第一上部內連線171C及第二上部內連線171P中的至少一者的底表面及側壁上。障壁層Ba可包含導電金屬氮化物，例如氮化鈦（TiN）或氮化鉭（TaN）。
於第二上部層間絕緣層170上可設置有鈍化層190。在一些實施例中，鈍化層190可包含與上部介面層UE相同的材料。舉例而言，鈍化層190可包含氮化矽（SiN）。在一些實施例中，鈍化層190的氮化矽（SiN）的密度可小於上部介面層UE的氮化矽（SiN）的密度。鈍化層190的氫滲透性可高於上部介面層UE的氫滲透性及阻擋層HBL的氫滲透性。鈍化層190的頂表面可不需要具有平坦的輪廓。
第一上部層間絕緣層150及第二上部層間絕緣層170中的至少一者可為具有高氫濃度及/或高氫供應能力的絕緣層。具有高氫濃度及/或高氫供應能力的絕緣層可包含例如正矽酸四乙酯（TEOS）。在一些實施例中，第二上部層間絕緣層170的氫濃度及/或氫供應能力可高於第一上部層間絕緣層150的氫濃度及/或氫供應能力。對於一些實例，第一上部層間絕緣層150可為包括正矽酸四乙酯（TEOS）的TEOS層，且第二上部層間絕緣層170可為包括高密度電漿CVD（HDP CVD）介電質的HDP層。對於某些實例，第一上部層間絕緣層150及第二上部層間絕緣層170二者可為HDP層。對於某些實例，第二上部層間絕緣層170可為TEOS層，且第一上部層間絕緣層150可為HDP層。在下文中，在本揭露中，「氫」可指氫原子或氫分子。
根據本發明概念的一些實施例，內連區LLR中的第二上部層間絕緣層170可在稍後闡述的熱處理製程中將氫供應至胞元陣列區CAR及周邊電路區PCR中。舉例而言，氫可自第二上部層間絕緣層170經由氫供應路徑5供應至胞元陣列區CAR中，所述氫供應路徑5穿過第一上部內連線171C、上部接觸件151、第一下部內連線131、第二下部內連線133及第三下部內連線135以及第一下部接觸件111。另外，氫可自第二上部層間絕緣層170經由氫供應路徑5供應至周邊電路區PCR中，所述氫供應路徑5穿過第二上部內連線171P、上部接觸件151、第一下部內連線131、第二下部內連線133及第三下部內連線135以及第二下部接觸件113。然而，圖2中所示的氫供應路徑5僅作為實例示出。氫可經由穿過下部接觸件111及113、第一下部內連線131、第二下部內連線133及第三下部內連線135、上部接觸件151以及第一上部內連線171C及第二上部內連線171P的各種其他路徑供應。
將參照圖3更詳細地闡述阻擋層HBL。
參照圖3，阻擋層HBL可包括：第一部分PO1，在平行於第二上部內連線171P的底表面171Pb的方向上延伸；以及第二部分PO2，沿著第一上部層間絕緣層150的突出部150P的側壁延伸。阻擋層HBL可不與第二上部內連線171P的底表面171Pb接觸。在第二上部內連線171P的底表面171Pb與第一上部層間絕緣層150之間可不存在阻擋層HBL。阻擋層HBL可與上部接觸件151的側壁間隔開。阻擋層HBL的第二部分PO2的頂表面可與突出部150P的頂表面或上部接觸件151的頂表面實質上共面。
如果不設置阻擋層HBL，則自第二上部層間絕緣層170供應的氫可能不會行進至氫供應路徑5，而是可能穿過第一上部層間絕緣層150、上部介面層UE、第一中間介面層ME1及第二中間介面層ME2以及低介電常數介電層LK1、LK2及LK3。擴散的氫可與低介電常數介電層LK1、LK2及LK3的Si、O、C及H中的至少一種反應而產生氣體，且因此可能在介面處產生空隙。舉例而言，空隙可能在第三低介電常數介電層LK3與上部介面層UE之間的介面處產生。空隙可能在介面層與低介電常數介電層之間的介面處產生，藉此導致例如分層現象的缺陷。然而，根據本發明概念的實施例，可設置阻擋層HBL以防止氫原子或分子穿過第一上部層間絕緣層150，例如圖3中所示的氫移動路徑6。因此，可提高半導體元件的電特性及可靠性。
典型地，半導體元件的電特性可能由於製造製程（例如，氧化製程及/或電漿蝕刻製程）中在單元元件處產生的缺陷而劣化。舉例而言，在單元元件的氧化物層與基底之間的介面處可能形成懸空鍵（dangling bond），且因此洩露電流可能增大，且因此使半導體元件的電特性劣化。DRAM元件可能需要藉由使用用於新寫入資料的再新方法以規則週期重複寫入儲存資料的操作。在此情況下，規則週期可被稱為再新週期或資料保持時間。可能需要增加資料保持時間來降低DRAM元件的功耗並提高DRAM元件的操作速度。然而，由於矽晶體中的結構缺陷（例如，上述懸空鍵），電晶體的洩露電流可能增加，且資料保持時間可能減少。然而，根據本發明概念的實施例，能夠向懸空鍵供應電子的氫可被提供至電晶體，以防止資料保持時間的減少。
根據本發明概念的實施例的半導體元件可具有到達胞元陣列區CAR或周邊電路區PCR的氫供應路徑5，藉此改進它們的電特性。另外，可藉由阻擋層HBL選擇性地阻擋或防止氫的通過，藉此防止半導體元件的可靠性劣化。
圖4是對應於圖1的線I-I’的剖面圖，以示出根據比較例的半導體元件。在下文中，將闡述比較例與參照圖2及圖3闡述的實施例之間的差異。
參照圖4，第一上部層間絕緣層150可不包括參照圖2及圖3闡述的突出部150P。阻擋層HBL可設置於第一上部層間絕緣層150與第二上部層間絕緣層170之間。阻擋層HBL可與第一上部內連線171C的底表面171Cb接觸。阻擋層HBL可與第二上部內連線171P的底表面171Pb接觸。換言之，阻擋層HBL的一部分可設置於第一上部內連線171C的底表面171Cb與第一上部層間絕緣層150之間，且可設置於第二上部內連線171P的底表面171Pb與第一上部層間絕緣層150之間。阻擋層HBL可與上部接觸件151接觸。特別是，阻擋層HBL可與上部接觸件151的側壁接觸。
阻擋層HBL的設置於第一上部內連線171C（或第二上部內連線171P）與第一上部層間絕緣層150之間的部分的厚度可大於阻擋層HBL的設置於第一上部層間絕緣層150與第二上部層間絕緣層170之間的另一部分的厚度。
在根據比較例的半導體元件中，第一上部內連線171C的底表面171Cb或第二上部內連線171P的底表面171Pb可與阻擋層HBL的厚的部分接觸。另外，上部接觸件151可與阻擋層HBL的厚的部分接觸。在此情況下，第一上部內連線171C或第二上部內連線171P與阻擋層HBL之間的電阻電容（Resistance Capacitance，RC）值可增大，且上部接觸件151與阻擋層HBL之間的RC值可增大。因此，半導體元件的RC延遲可能增加，且因此半導體元件的電特性可能劣化。另外，為了形成根據比較例的阻擋層HBL，可形成厚的阻擋層HBL，且然後，可選擇性地蝕刻厚的阻擋層HBL。因此，製程的複雜性可能增加，且半導體元件的生產率可能降低。
再次參照圖1至圖3，在根據本發明概念的實施例的半導體元件中，阻擋層HBL可不與第一上部內連線171C的底表面171Cb及/或第二上部內連線171P的底表面171Pb接觸。另外，阻擋層HBL可與上部接觸件151間隔開。因此，與比較例相比，根據本發明概念的實施例的半導體元件的RC延遲可減小。因此，可改進半導體元件的電特性。另外，與比較例相比，可降低製程的複雜性，且可提高半導體元件的生產率。該些將稍後更詳細地闡述。
圖5至圖11是對應於圖1的線I-I’的剖面圖，以示出根據本發明概念的一些實施例的製造半導體元件的方法。
參照圖5，可形成積體電路區ELR。形成積體電路區ELR可包括：在胞元陣列區CAR的基底100的上部部分中形成界定第一主動區ACT1的元件隔離層101；形成字元線WL；在第一主動區ACT1的上部部分中形成第一摻雜區IR1及第二摻雜區IR2；形成連接至第一摻雜區IR1的位元線接觸件DCC；形成位元線BL；形成連接至第二摻雜區IR2的節點接觸件BC；以及在節點接觸件BC上形成資料儲存結構DSS。形成資料儲存結構DSS可包括依序形成連接至節點接觸件BC的底部電極BE、介電層DL及頂部電極TE。
形成積體電路區ELR可包括：在周邊電路區PCR的基底100的上部部分中形成界定第二主動區ACT2的元件隔離層101；以及在第二主動區ACT2上形成多個周邊電晶體PTR。
可形成下部層間絕緣層110以覆蓋胞元陣列區CAR上的資料儲存結構DSS及周邊電路區PCR上的周邊電晶體PTR。可形成接觸孔，以穿透下部層間絕緣層110的至少一部分，且然後，可在接觸孔中形成第一下部接觸件111及第二下部接觸件113。舉例而言，胞元陣列區CAR上的積體電路區ELR的接觸孔可暴露出資料儲存結構DSS的頂部電極TE，且因此第一下部接觸件111可連接至胞元陣列區CAR上的資料儲存結構DSS。舉例而言，周邊電路區PCR上的積體電路區ELR的接觸孔可暴露出周邊電晶體PTR的源極/汲極區PSD中的一者，且因此第二下部接觸件113可連接至源極/汲極區PSD中的一者。第一下部接觸件111及第二下部接觸件113可在沈積製程之後藉由沈積製程（例如濺射製程或金屬有機化學氣相沈積（MOCVD）製程）及平坦化製程（例如化學機械拋光（chemical mechanical polishing，CMP）製程）形成。
可藉由平坦化製程暴露出下部層間絕緣層110的頂表面。在一些實施例中，可對藉由平坦化製程暴露出的下部層間絕緣層110執行表面處理製程。舉例而言，表面處理製程可藉由使用NH 3、H 2、Ar、N 2及/或SiH 4的氣體處理製程、直接（或遠程）電漿處理製程或紫外線（ultraviolet，UV）處理製程中的至少一種來執行。在表面處理製程之後，可在下部層間絕緣層110上形成下部介面層LE。
參照圖6，可在下部介面層LE上形成第一低介電常數介電層LK1。舉例而言，第一低介電常數介電層LK1可由SiOCH形成。可在第一低介電常數介電層LK1上形成遮罩圖案，且然後，可對第一低介電常數介電層LK1執行蝕刻製程以暴露出第一下部接觸件111及第二下部接觸件113。在一些實施例中，第一下部接觸件111及第二下部接觸件113的部分可在蝕刻製程中被蝕刻。下部介面層LE可在蝕刻製程中用作蝕刻停止層。可在第一低介電常數介電層LK1中形成凹陷區RR。凹陷區RR可為由第一下部接觸件111的頂表面及第二下部接觸件113的頂表面、下部介面層LE的側壁及第一低介電常數介電層LK1的側壁界定的區。可使用乾式蝕刻製程及/或濕式蝕刻製程來執行蝕刻製程。
參照圖7，可形成第一下部內連線131以分別填充凹陷區RR。舉例而言，第一下部內連線131可藉由使用銅（Cu）或鎢（W）的鑲嵌製程形成。此後，可重複執行鑲嵌製程以形成第二下部內連線133及第三下部內連線135。可藉由雙鑲嵌製程形成第一下部內連線131、第二下部內連線133及第三下部內連線135中的至少一者。由於鑲嵌製程，第一下部內連線131、第二下部內連線133及第三下部內連線135中的每一者的上部寬度可大於其下部寬度。
可將上部介面層UE形成為覆蓋第三下部內連線135。上部介面層UE及其下的第一中間介面層ME1及第二中間介面層ME2可藉由與上述形成下部介面層LE的製程對應的製程來形成。因此，可在積體電路區ELR上形成內連區LLR的一部分。
參照圖8，可在上部介面層UE上形成第一上部層間絕緣層150。此後，可在第一上部層間絕緣層150上形成遮罩圖案，且然後，可執行蝕刻製程以形成穿透第一上部層間絕緣層150的至少一部分的接觸孔。第三下部內連線135的部分可藉由蝕刻製程暴露出。換言之，上部介面層UE及第三下部內連線135的部分可藉由蝕刻製程來蝕刻。
可形成初始上部接觸件層151L來填充接觸孔。初始上部接觸件層151L可穿透上部介面層UE，以便連接至第三下部內連線135。初始上部接觸件層151L可包括填充接觸孔的垂直部分及位於第一上部層間絕緣層150上的水平部分。垂直部分與水平部分可形成為一體。
參照圖9，可對初始上部接觸件層151L執行平坦化製程，以暴露出第一上部層間絕緣層150的頂表面。上部接觸件151可藉由平坦化製程形成。上部接觸件151的頂表面可與第一上部層間絕緣層150的頂表面實質上共面。
可在第一上部層間絕緣層150及上部接觸件151上形成上部內連層171。上部內連層171可藉由沈積製程形成。舉例而言，上部內連層171可包含鋁（Al）。
參照圖10，可在上部內連層171上形成遮罩圖案，且然後，可對上部內連層171執行蝕刻製程以暴露出第一上部層間絕緣層150的頂表面。藉由蝕刻製程，可在胞元陣列區CAR上形成第一上部內連線171C，且可在周邊電路區PCR上形成第二上部內連線171P。第一上部內連線171C及第二上部內連線171P中的每一者的上部寬度可小於其下部寬度。
可藉由蝕刻製程在第一上部層間絕緣層150的上部部分處形成突出部150P。突出部150P中的每一者可為朝向第一上部內連線171C或第二上部內連線171P突出的部分。可藉由蝕刻製程透過過蝕刻（over-etching）在第一上部層間絕緣層150的上部部分中形成凹部RS，且因此可形成突出部150P。凹部RS的底表面可位於較第一上部內連線171C的底表面及/或第二上部內連線171P的底表面低的水準處。
參照圖11，可形成生長防止層GSL以覆蓋第一上部內連線171C及第二上部內連線171P中的每一者的頂表面及側壁。生長防止層GSL可選擇性地形成在第一上部內連線171C及第二上部內連線171P上。生長防止層GSL可用作防止阻擋層HBL生長的遮罩。舉例而言，生長防止層GSL可包含Si、Cu、十八烷基膦酸（octadecylphosphonic acid，ODPA）（C 18H 39O 3P），或聚(甲基丙烯酸甲酯)（poly(methyl methacrylate)，PMMA）。生長防止層GSL可藉由區域選擇性沈積製程形成或者可藉由塗覆製程及圖案化製程形成。
可在第一上部層間絕緣層150上形成阻擋層HBL。阻擋層HBL可共形地形成在第一上部層間絕緣層150上。阻擋層HBL可藉由使用區域選擇性原子層沈積（atomic layer deposition，ALD）製程選擇性地形成在第一上部層間絕緣層150上。舉例而言，阻擋層HBL的厚度可介於約10埃至約1000埃的範圍內。
根據本發明概念的實施例，可省略形成厚阻擋層的製程及選擇性蝕刻厚阻擋層的製程，且可藉由使用區域選擇性ALD製程在第一上部層間絕緣層150上選擇性地形成阻擋層HBL。因此，可降低製程的複雜性，且可提高半導體元件的生產率。
再次參照圖2，可選擇性地移除生長防止層GSL，且然後可形成第二上部層間絕緣層170以覆蓋第一上部內連線171C及第二上部內連線171P以及阻擋層HBL。可在第二上部層間絕緣層170上形成鈍化層190。第二上部層間絕緣層170可包括與第一上部內連線171C或第二上部內連線171P在垂直方向上交疊的延伸部170P。延伸部170P可為朝向鈍化層190突出的部分。因此，第二上部層間絕緣層170的頂表面及鈍化層190的頂表面可具有不同於平坦輪廓的輪廓。
此後，可執行熱處理製程。舉例而言，熱處理製程可在約300攝氏度至約500攝氏度的溫度下執行數十分鐘至數百分鐘的時間。熱處理製程的熱量可被施加至鈍化層190，且可藉由氫供應路徑5傳遞。鈍化層190可防止在熱處理製程期間氫在與氫供應路徑5相反的方向上逸出。
第二上部層間絕緣層170上的氫可藉由熱處理製程經由氫供應路徑5傳遞至基底100上。然而，在熱處理製程中，阻擋層HBL可代替氫供應路徑5來防止來自第二上部層間絕緣層170的氫穿過第一上部層間絕緣層150、上部介面層UE及低介電常數介電層LK1、LK2及LK3。
圖12是沿著圖1的線I-I’截取的剖面圖，以示出根據本發明概念的一些實施例的半導體元件。在下文中，出於方便及便於解釋的目的，將省略對與圖2及圖3的實施例中實質上相同的特徵及組件的說明。換言之，將主要闡述本實施例與圖2及圖3的實施例之間的差異。
參照圖12，第一阻擋層HBL1可設置在第一上部層間絕緣層150與第二上部層間絕緣層170之間，且第二阻擋層HBL2可設置在上部介面層UE與第三低介電常數介電層LK3之間。第一阻擋層HBL1可與參照圖2及圖3闡述的阻擋層HBL實質上相同。
第二阻擋層HBL2可包括與第一阻擋層HBL1相同的材料。舉例而言，第二阻擋層HBL2可包含氧化鋁（AlOx）、氧化鎢（WOx）或氮化矽（SiNx）中的至少一種。第二阻擋層HBL2可與第三低介電常數介電層LK3接觸。第二阻擋層HBL2可藉由上部介面層UE與第一上部層間絕緣層150間隔開。第二阻擋層HBL2可與上部接觸件151間隔開。
由於在第三低介電常數介電層LK3上額外地設置第二阻擋層HBL2，因此可防止自第二上部層間絕緣層170供應的氫穿過低介電常數介電層LK1、LK2及LK3。因此，可改進半導體元件的電特性及可靠性。
圖13是沿著圖1的線I-I’截取的剖面圖，以示出根據本發明概念的一些實施例的半導體元件。在下文中，出於方便及便於解釋的目的，將省略對與圖2及圖3的實施例中實質上相同的特徵及組件的說明。換言之，將闡述本實施例與圖2及圖3的實施例之間的差異。
參照圖13，第二上部層間絕緣層170可不包括延伸部170P。換言之，第二上部層間絕緣層170及鈍化層190中的每一者可具有平坦的頂表面。
根據本發明概念的半導體元件可包括設置於第一上部層間絕緣層與第二上部層間絕緣層之間的阻擋層，以防止自第二上部層間絕緣層供應的氫穿過第一上部層間絕緣層、介面層及低介電常數介電層。因此，可防止可能由介面層與低介電常數介電層之間的介面處形成的空隙引起的分層現象。
另外，阻擋層可不設置於上部內連線的底表面與第一上部層間絕緣層之間，且可與上部接觸件間隔開。因此，可降低阻擋層與上部內連線之間以及阻擋層與上部接觸件之間的RC值，以抑制或最小化RC延遲現象。因此，可改進半導體元件的電特性及可靠性。
儘管已經參照示例性實施例闡述本發明概念，但是對於熟悉此項技術者而言顯而易見的是可在不背離本發明概念的精神及範圍的條件下做出各種改變及修改。因此，應理解上述實施例並非限制性的，而是例示性的。因此，本發明概念的範圍將由以下申請專利範圍及其等效物的最廣泛解釋來確定，且不應受前述說明的限制或制約。
5:氫供應路徑 6:氫移動路徑 100:基底 101:元件隔離層 110:下部層間絕緣層 111:第一下部接觸件/下部接觸件 113:第二下部接觸件/下部接觸件 131:第一下部內連線 133:第二下部內連線 135:第三下部內連線 150:第一上部層間絕緣層 150P:突出部 151:上部接觸件 151L:初始上部接觸件層 170:第二上部層間絕緣層 170P:延伸部 171:上部內連層 171C:第一上部內連線 171Cb、171Pb:底表面 171P:第二上部內連線 190:鈍化層 ACT1:第一主動區 ACT2:第二主動區 Ba:障壁層 BC:節點接觸件 BE:底部電極 BL:位元線 BP:緩衝圖案 BS:間隔件 CAR:胞元陣列區 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 DL:介電層 DCC:位元線接觸件 DSS:資料儲存結構 ELR:積體電路區 GSL:生長防止層 HBL:阻擋層 HBL1:第一阻擋層 HBL2:第二阻擋層 I-I’:線 IR1:第一摻雜區 IR2:第二摻雜區 LE:下部介面層 LK1:第一低介電常數介電層/低介電常數介電層 LK2:第二低介電常數介電層/低介電常數介電層 LK3:第三低介電常數介電層/低介電常數介電層 LLR:內連區 LP:著落接墊 M:區 ME1:第一中間介面層 ME2:第二中間介面層 PCR:周邊電路區 PGC:周邊閘極頂蓋層 PGE:周邊閘極電極 PGI:周邊閘極絕緣層 PGS:周邊閘極間隔件 PO1:第一部分 PO2:第二部分 PSD:源極/汲極區 PTR:周邊電晶體 RR:凹陷區 RS:凹部 SP:分離圖案 TE:頂部電極 UE:上部介面層 VI:通孔 WL:字元線
鑒於附圖及所附詳細說明，本發明概念將變得更好理解。 圖1是示出根據本發明概念的一些實施例的半導體元件的平面圖。 圖2是沿著圖1的線I-I’截取的剖面圖，以示出根據本發明概念的一些實施例的半導體元件。 圖3是圖2的區「M」的放大圖。 圖4是對應於圖1的線I-I’的剖面圖，以示出根據比較例的半導體元件。 圖5至圖11是對應於圖1的線I-I’的剖面圖，以示出根據本發明概念的一些實施例的製造半導體元件的方法。 圖12是沿著圖1的線I-I’截取的剖面圖，以示出根據本發明概念的一些實施例的半導體元件。 圖13是沿著圖1的線I-I’截取的剖面圖，以示出根據本發明概念的一些實施例的半導體元件。
ACT1:第一主動區
ACT2:第二主動區
BC:節點接觸件
BL:位元線
CAR:胞元陣列區
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
DSS:資料儲存結構
I-I’:線
PCR:周邊電路區
WL:字元線

Claims (10)

  1. 一種半導體元件，包括： 基底，包括胞元陣列區及周邊電路區； 電容器，設置於所述基底的所述胞元陣列區上； 周邊電晶體，設置於所述基底的所述周邊電路區上； 第一上部層間絕緣層，設置於所述電容器及所述周邊電晶體上； 第一上部接觸件，電性連接至所述周邊電晶體中的至少一者，所述第一上部接觸件穿透所述第一上部層間絕緣層； 第一上部內連線，設置於所述第一上部層間絕緣層上且電性連接至所述第一上部接觸件； 第二上部層間絕緣層，覆蓋所述第一上部內連線；及 第一阻擋層，設置於所述第一上部層間絕緣層與所述第二上部層間絕緣層之間， 其中在所述第一上部內連線與所述第一上部層間絕緣層之間不存在所述第一阻擋層。
  2. 如請求項1所述的半導體元件，其中所述第一阻擋層包含氧化鋁（AlOx）。
  3. 如請求項1所述的半導體元件，其中所述第一阻擋層的厚度介於約10埃至約1000埃的範圍內。
  4. 如請求項1所述的半導體元件，其中所述第一阻擋層與所述第一上部接觸件間隔開。
  5. 如請求項1所述的半導體元件，其中所述第一上部層間絕緣層包括朝向所述第一上部內連線突出的突出部。
  6. 如請求項5所述的半導體元件，其中所述第一阻擋層包括：第一部分，在平行於所述第一上部內連線的底表面的方向上延伸；及第二部分，沿著所述突出部的側壁延伸。
  7. 如請求項1所述的半導體元件，更包括： 介面層，設置於所述第一上部層間絕緣層下方； 低介電常數介電層，設置於所述介面層下方；及 第二阻擋層，設置於所述介面層與所述低介電常數介電層之間， 其中所述第二阻擋層與所述低介電常數介電層接觸。
  8. 如請求項7所述的半導體元件，其中所述第二阻擋層與所述第一上部接觸件間隔開。
  9. 如請求項1所述的半導體元件，更包括： 第二上部接觸件，電性連接至所述電容器，所述第二上部接觸件穿透所述第一上部層間絕緣層；及 第二上部內連線，設置於所述第一上部層間絕緣層上且電性連接至所述第二上部接觸件， 其中在所述第二上部內連線與所述第一上部層間絕緣層之間不存在所述第一阻擋層。
  10. 如請求項1所述的半導體元件，更包括： 鈍化層，設置於所述第二上部層間絕緣層上， 其中所述第二上部層間絕緣層包括在朝向所述鈍化層的方向上突出的延伸部，且 其中所述延伸部在垂直方向上與所述第一上部內連線交疊。
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