TW202240813A - 半導體裝置及其製造方法 - Google Patents
半導體裝置及其製造方法 Download PDFInfo
- Publication number
- TW202240813A TW202240813A TW111111092A TW111111092A TW202240813A TW 202240813 A TW202240813 A TW 202240813A TW 111111092 A TW111111092 A TW 111111092A TW 111111092 A TW111111092 A TW 111111092A TW 202240813 A TW202240813 A TW 202240813A
- Authority
- TW
- Taiwan
- Prior art keywords
- electronic component
- semiconductor device
- cover
- liquid metal
- hole
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910001338 liquidmetal Inorganic materials 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000012790 adhesive layer Substances 0.000 claims description 35
- 238000007789 sealing Methods 0.000 claims description 13
- 238000002844 melting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 38
- 239000002184 metal Substances 0.000 description 38
- 239000010410 layer Substances 0.000 description 22
- 239000000463 material Substances 0.000 description 9
- 230000017525 heat dissipation Effects 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 230000004308 accommodation Effects 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 101710149792 Triosephosphate isomerase, chloroplastic Proteins 0.000 description 1
- 101710195516 Triosephosphate isomerase, glycosomal Proteins 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4817—Conductive parts for containers, e.g. caps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
- H01L21/4882—Assembly of heatsink parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3672—Foil-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
- H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1611—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16151—Cap comprising an aperture, e.g. for pressure control, encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
- H01L2924/1616—Cavity shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/162—Disposition
- H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/162—Disposition
- H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/163—Connection portion, e.g. seal
- H01L2924/16315—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/163—Connection portion, e.g. seal
- H01L2924/1632—Disposition
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本發明公開一種半導體裝置,包括:基板;電子元件,設置於該基板上;蓋體,設置於該基板上並覆蓋該電子元件;以及液態金屬 ,形成於該蓋體與該電子元件之間。
Description
本發明涉及半導體技術領域,尤其涉及一種半導體裝置及其製造方法。
傳統的半導體裝置包括基板和設置在基板上的電子元件。 然而,電子元件在操作過程中不可避免地會產生熱量。 因此,如何將電子元件的熱量散發出去,已成為業界的一項重要課題。
有鑑於此,本發明提供一種半導體裝置及其製造方法,以解決上述問題。
根據本發明的第一方面,公開一種半導體裝置,包括:
基板;
電子元件,設置於該基板上;
蓋體,設置於該基板上並覆蓋該電子元件;以及
液態金屬 ,形成於該蓋體與該電子元件之間。
根據本發明的第二方面,公開一種半導體裝置的製造方法,包括:
將電子元件設置在基板上;
在該基板上設置蓋體以覆蓋該電子元件;以及
在該蓋體和該電子元件之間形成液態金屬。
本發明的半導體裝置由於包括:基板;電子元件,設置於該基板上;蓋體,設置於該基板上並覆蓋該電子元件;以及液態金屬 ,形成於該蓋體與該電子元件之間。採用這種方式可以避免在液態金屬與蓋體之間產生可能存在的空隙或間隙,從而使熱量更高效的從電子元件、液態金屬傳遞到蓋體,提高散熱效率。
在下面對本發明的實施例的詳細描述中,參考了附圖,這些附圖構成了本發明的一部分,並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述,以使所屬技術領域具有通常知識者能夠實踐它們,並且應當理解,在不脫離本發明的精神和範圍的情況下,可以利用其他實施例,並且可以進行機械,結構和程式上的改變。本發明。因此,以下詳細描述不應被理解為限制性的,並且本發明的實施例的範圍僅由所附申請專利範圍限定。
將理解的是,儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、组件、區域、層和/或部分,但是這些元件、组件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、组件、區域、層或部分與另一區域、層或部分。因此,在不脫離本發明構思的教導的情況下,下面討論的第一或主要元件、组件、區域、層或部分可以稱為第二或次要元件、组件、區域、層或部分。
此外,為了便於描述,本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語,以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外,空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。該裝置可以以其他方式定向(旋轉90度或以其他定向),並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外,還將理解的是,當“層”被稱為在兩層“之間”時,它可以是兩層之間的唯一層,或者也可以存在一個或複數個中間層。
術語“大約”、“大致”和“約”通常表示規定值的±20%、或所述規定值的±10%、或所述規定值的±5%、或所述規定值的±3%、或規定值的±2%、或規定值的±1%、或規定值的±0.5%的範圍內。本發明的規定值是近似值。當沒有具體描述時,所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的,並不旨在限制本發明。如本文所使用的,單數術語“一”,“一個”和“該”也旨在包括複數形式,除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的,並不旨在限制本發明構思。如本文所使用的,單數形式“一個”、“一種”和“該”也旨在包括複數形式,除非上下文另外明確指出。
將理解的是,當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時,它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反,當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時,則不存在中間元件或層。
注意:(i)在整個附圖中相同的特徵將由相同的附圖標記表示,並且不一定在它們出現的每個附圖中都進行詳細描述,並且(ii)一系列附圖可能顯示單個專案的不同方面,每個方面都與各種參考標籤相關聯,這些參考標籤可能會出現在整個序列中,或者可能只出現在序列的選定圖中。
請參考圖1A至圖1C,圖1A繪示依照本發明一個實施例的半導體裝置100的俯視圖,圖1B繪示圖1A的半導體裝置100沿剖面的剖面圖。圖1C為圖1B的蓋板(或蓋子、蓋體)130的仰視圖示意圖。
半導體裝置100例如是倒裝晶片球柵陣列(Flip Chip Ball Grid Array ,FCBGA),例如高性能FCBGA;然而,這樣的示例並不意味著限制。
如圖1A和1B所示,半導體裝置100包括基板110、電子元件120、蓋體(或蓋子、蓋板)130、液態金屬140、第一粘合層150、第二粘合層160、第一密封件170 、第二密封件180和至少一個導電部分190。
如圖1B所示,電子元件120設置於基板110上。蓋體130設置於基板110上並覆蓋電子元件120。液態金屬140形成於蓋體130與電子元件120之間。因此,電子元件120所產生的熱量可透過液態金屬140與蓋體130散發。蓋體130可以是一體成形的或一體部件,從而提高半導體裝置的機械強度和提高散熱效率。
基板110例如具有單層結構或多層結構。雖然未繪示,基板110包括至少一個導電跡線、至少一個導電過孔及/或至少一個導電墊,其中導電跡線與至少一個導電過孔電性連接。在一個實施例中,基板110例如是印刷電路板(printed circuit board ,PCB)、中介層(interposer)、另一個半導體裝置或半導體封裝。
電子元件120透過基板110與導電部(導電部分)190電連接。電子元件120例如是能夠應用於(或設置在)需要大功率操作的封裝的元件,例如倒裝晶片 BGA (Flip Chip BGA ,FCBGA)、扇出(Fan-out)封裝或 3D IC 封裝等。電子元件120包括至少一個導電部(導電部分)121,其中導電部121例如為凸塊或焊球。電子元件120透過至少一個導電部121接合至基板110的至少一個導電墊(未繪示)。
蓋體130的材質例如為金屬,例如銅、鋁、鐵或其組合。蓋體130可導熱並增加半導體裝置100的強度以減少翹曲。
如圖1B和1C所示,蓋體130包括板體131、第一環繞部132、至少一個柱體133和第二環繞部134。板體131具有第一表面131s1和第二表面131s2(與第一表面131s1相對)。第一表面131s1朝向電子元件120。第一環繞部132、柱體133及第二環繞部134設置於板體131上且相對於第一表面131s1突出。第一環繞部132例如為封閉環,用以環繞整個液態金屬140。由於柱體133相對於第一表面131s1凸出,因此可增加蓋體130的導熱面積。第二環繞部134環繞第一環繞部132、柱體133、電子元件120及液態金屬140。第二環繞部134為封閉環,用以環繞整個第一環繞部132、柱體133、電子元件120和液態金屬140。
如圖1A至圖1C所示,蓋體130具有第一通孔131a1和第二通孔131a2。在本實施例中,第一通孔131a1與第二通孔131a2位於板體131上。例如,第一通孔131a1與第二通孔131a2均由第一表面131s1延伸至第二表面131s2。因此,在液態金屬140的注入過程中,液態金屬140會透過第一通孔131a1流入,而空氣(如果有的話)可以透過第二通孔131a2排出。
如圖1A至圖1C所示,第一通孔131a1和第二通孔131a2位於第一環繞部132附近。第一通孔131a1和第二通孔131a2位於整個區域133R之間。在本實施例中,第一通孔131a1和第二通孔131a2設置在整個區域133R或第一圍繞部132的相對兩側,從而使第一通孔131a1和第二通孔131a2之間的距離較長。因此,在液態金屬140的注入過程中,液態金屬140透過第一通孔131a1流入,大部分空氣可透過第二通孔131a2排出。在另一個實施例中,第一通孔131a1與第二通孔131a2可設置於整個區域133R或第一環繞部132的相對的兩個角落(即在整個區域133R或第一環繞部132的對角線的兩端)。因此,第一通孔131a1與第二通孔131a2之間的距離最長,更有利於排氣。在另一個實施例中,第二通孔131a2可省略,而第一通孔131a1可設置於板體131的第二表面131s2的中間位置或板體130的其他位置。例如如圖1C所示,第一通孔131a1和第二通孔131a2分別位於整個區域133R的兩側,方便通孔的形成和液態金屬的注入。
就性質而言,液態金屬140的熔點範圍在60°C至70°C之間,或更低或更高。液態金屬140的熔點範圍可以根據需求自由調配,例如改變液態金屬的成分配比,液態金屬中例如可以包括鎵和其他金屬。在液態金屬140的注入過程中,液態金屬140被預熱至可流動狀態,透過第一通孔131a1注入蓋體130和電子元件120之間的空間中,然後固化;而無需透過冷卻或降溫來達到固化的目的。此外,液態金屬140的熱導率介於70W/m-K至80W/m-K之間,或更高。液態金屬140的熱導率高於熱界面材料(TIM)的熱導率。通常,TIM 的熱導率在 2 W/m-K 到 5 W/m-K 之間。
如圖1B所示,液態金屬140形成在蓋體130和電子元件120之間作為熱傳遞介質。此外,在相鄰的兩個柱體133之間形成第一容納部SP1、在每個柱體133的端子133b與電子元件120之間形成第二容納部SP2、以及在第一環繞部132、第一表面131s1、最外邊的柱體133和電子元件120之間形成第三容納部SP3。從第三容納部SP3的頂部看,第三容納部SP3具有環形形狀,例如閉合環形形狀。液態金屬140包括至少一個第一金屬部141、至少一個第二金屬部142及至少一個第三金屬部143。第一金屬部分141填充每個第一容納部分SP1的至少一部分,第二金屬部分142填充第二容納部分SP2的至少一部分,第三金屬部143填滿第三容納部SP3的至少一部分。因此,即使液態金屬140具有至少一個空隙(或空氣層)140a,電子元件120所產生的熱量仍可透過其他熱傳導部分散去,其他熱傳導部分例如連接蓋板體130和電子元件120的第一金屬部141、第二金屬部142和第三金屬部143。其中,圖1B所示的空隙(或空氣層)140a僅為示例說明,在一個實施例中,液態金屬140在水平的狀態下(或半導體裝置在水平的狀態下),液態金屬140的上表面應該在同一水平面,當液態金屬140達到或高於第一表面131s1時,一般不會出現空隙或間隙140a。當出現了空隙(或空氣層)140a時,液態金屬140的上表面可能均未與第一表面131s1接觸(而是存在空隙或間隙),但是液態金屬140仍然與柱體133保持接觸狀態,所以電子元件120所產生的熱量仍可透過液態金屬140、柱體133傳遞。在一個實施例中,蓋體130具有複數個柱體133,從而與液態金屬140具有更大的接觸面積,增大散熱的面積。柱體133可以在蓋體130上以規則的陣列排布,以均勻的散熱。相比先前技術中在電子元件120上使用傳統的熱界面材料,本發明實施例中在電子元件120上使用液態金屬可以在即使與蓋體130存在空隙或間隙時,仍然可以高效率的散熱(傳統的熱界面材料若與蓋體130存在空隙或間隙則散熱效率大大降低);其中液態金屬140至少與柱體133的頂面(靠近並朝向電子元件120的表面)或端子133b接觸,也可以高過柱體133的頂面或端子133b。在一個實施例中,液態金屬140達到第一表面131s1,並與第一表面131s1接觸。在另一個實施例中,液態金屬140高過第一表面131s1。因此,本發明實施例中,透過使用液態金屬140,可以(盡量)避免液態金屬140與柱體133之間出現空隙或間隙,從而避免影響散熱效率;並且,即使出現如圖1B所示的空隙或間隙140a,由於液態金屬140與柱體133保持接觸,仍然可以保持較高的散熱效率。本發明實施例中,將(盡量)使液態金屬140達到或高於第一表面131s1(在半導體裝置處於水平狀態下),從而(盡量)避免出現空隙或間隙140a,達到更高的散熱效率。
此外,如圖1B所示,在板體131、第一圍繞部132和第二圍繞部134之間形成有空間SP4。例如,在空間SP4內沒有形成物理材料。例如,空間SP4內具有稀薄的空氣,或者空間SP4內為真空狀態等等。
如圖1B所示,第一粘合層150設置於第一環繞部132的端子132b與電子元件120之間,用以固定第一環繞部132與電子元件120之間的相對位置。在一個實施例中,從第一粘合層150的上方觀察,第一粘合層150呈環狀,例如是封閉的環狀,用以封閉第一環繞部132與電子元件120之間的間隙(若有)。因此,可防止液態金屬140透過第一環繞部132及電子元件120外泄(洩漏)。此外,端子132b具有至少一個凹槽132b1,用以容納部分第一粘合層150,因此可增加第一環繞部132與電子元件120之間的黏著力,另外凹槽132b1的設置還可以放置液態金屬140的外洩。
如圖1B所示,第二粘合層160設置於第二環繞部134的端子134b與基板110之間,用以固定蓋體130與基板110的相對位置。在一個實施例中,從第二粘著層160的上方觀察,第二粘著層160呈環狀,例如閉合環狀,用以封閉第二環繞部134與基板110之間的間隙(若有)。因此,防止外部雜質透過第二環繞部134和基板110侵入半導體裝置100內部。
如圖1B所示,第一密封件170封閉第一通孔131a1。因此,防止液態金屬140透過第一通孔131a1洩漏,防止外部雜質透過第一通孔131a1侵入半導體器件100內部。此外,第一密封件170與液態金屬140的第三金屬部143之間存在空間,該空間內沒有形成物理材料,因此該空間可以承受第三金屬部143的熱膨脹。
如圖1B所示,第二密封件180封閉第二通孔131a2。因此,防止液態金屬140透過第二通孔131a2洩漏,並且防止外部雜質透過第二通孔131a2侵入半導體裝置100的內部。此外,第二密封件180與液態金屬140的第三金屬部143之間存在空間,該空間內沒有形成物理材料,因此該空間可以承受第三金屬部143的熱膨脹。
如圖1B所示,第一粘合層150、第二粘合層160、第一密封件170和第二密封件180將蓋體130和電子元件120之間的容納部密封在其中。
如圖1B所示,導電部190形成在基板110的下表面110b上。導電部190例如是凸塊、焊球等。半導體器件100透過半導體器件100的導電部分190與外部電子器件(例如PCB等)接合並電連接。
參照圖2A至圖2E,圖2A至圖2E示出了圖1B的半導體裝置100的製造製程。
如圖2A所示,電子元件120設置於基板110上,其中電子元件120包括至少一導電部121,其中電子元件120透過至少一導電部121接合至基板110。此外,在電子元件120的下表面120b與基板110的上表面110u之間形成底部填充膠122,以包覆導電部121。
如圖2B所示,第一粘合層150形成在電子元件120的上表面120u上,其中第一粘合層150形成在上表面120u的周邊區域上。從第一粘合層150的上方觀察,第一粘合層150呈環狀,例如為閉合環狀。
如圖2B所示,第二粘合層160形成於基板110的上表面110u上,其中第二粘合層160形成於上表面110u的周邊區域。從第二粘合層160的上方觀察,第二粘合層160呈環狀,例如為閉合環狀。
另外,本發明實施例不對第一膠層(粘合層)150和第二膠層(粘合層)160的形成的順序進行限定。
如圖2C所示,蓋體130設置於基板110上以覆蓋電子元件120。蓋體130包括板體131、第一環繞部132、至少一個柱體133以及第二環繞部134。蓋體130具有第一通孔131a1與第二通孔131a2,其中第一通孔131a1與第二通孔131a2均由板體131的第一表面131s1延伸至板體131的第二表面131s2。
在圖2C中,蓋板130的第一環繞部132透過第一粘著層150粘著於電子元件120,蓋板130的第二環繞部134透過第二膠層(粘合層)160與基板110貼合,以固定基板110與蓋板130的相對位置。用以固定基板110與蓋體130之間的相對位置。第一膠層(粘合層)150可封閉第一環繞部132與電子元件120之間的間隙(若有的話),而第二膠層(粘合層)160可封閉第二環繞部134與基板110之間的間隙(若有的話)。
在圖2C中,第一容納部SP1形成在相鄰的兩個柱體133之間,第二容納部SP2形成在每個柱體133的端子133b和電子元件120之間,第三容納部SP3形成在第一圍繞部132、第一表面131s1、最外柱133和電子元件120之間。從第三收容部(容納部)SP3的上方觀察,第三收容部(容納部)SP3呈環狀,例如為封閉環狀。
如圖2D所示,至少一個導電部分190形成在基板110的下部110b上。
如圖2E所示,液態金屬140透過使用注入器10形成在蓋體130和電子元件120之間。例如,液態金屬140透過第一通孔131a1注入第一容納部SP1、第二容納部SP2和第三容納部SP3,氣體(例如空氣)A1透過第二通孔131a2排出。
在圖2E中,液態金屬140包括至少一個第一金屬部141、第二金屬部142和第三金屬部143。第一金屬部141填充每個第一容納部SPl的至少一部分,第二金屬部分142填充第二容納部分SP2的至少一部分,第三金屬部分143填充第三容納部分SP3的至少一部分。由於連接蓋體130與電子元件120的部分(例如第一金屬部141、第二金屬部142及第三金屬部143),即使液態金屬140具有至少一個空隙(或空氣層) ) 140a,電子元件120所產生的熱量仍可透過連接蓋體130與電子元件120的第一金屬部141、第二金屬部142及第三金屬部143等其他導熱部散發。
然後,如圖1B所示,在第一通孔131a1內形成第一密封件170以密封第一通孔131a1。因此,防止了液態金屬140透過第一通孔131a1洩漏,並且防止了外部雜質透過第一通孔131a1侵入半導體裝置100的內部。此外,第一密封件170與液態金屬140的第三金屬部143之間存在空間,該空間內沒有形成物理材料,因此該空間可以承受第三金屬部143的熱膨脹。
然後,第二密封件180形成在第二通孔131a2內以密封第二通孔131a2,如圖1B所示。因此,防止液態金屬140透過第二通孔131a2洩漏,並且防止外部雜質透過第二通孔131a2侵入半導體裝置100的內部。此外,第二密封件180與液態金屬140的第三金屬部143之間存在空間,該空間內沒有形成物理材料,因此該空間可以承受第三金屬部143的熱膨脹。
另外,本發明實施例不限定第一密封件170和第二密封件180的形成順序。
儘管已經對本發明實施例及其優點進行了詳細說明,但應當理解的是,在不脫離本發明的精神以及申請專利範圍所定義的範圍內,可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100:半導體裝置
10:注入器
110:基板
110u,120u:上表面
120b:下表面
122:底部填充膠
120:電子元件
121:導電部
130:蓋體
131:板體
131a1 :第一通孔
131a2:第二通孔
131s1:第一表面
131s2:第二表面
132:第一環繞部
132b,133b,134b:端子
132b1:凹槽
133:柱體
134:第二環繞部
140:液態金屬
140a:空隙
141:第一金屬部
142:第二金屬部
143:第三金屬部
150:第一粘合層
160:第二粘合層
170:第一密封件
180:第二密封件
190:導電部分
SP1:第一容納部
SP2:第二容納部
SP3:第三容納部
SP4:空間
133R:區域
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明,本實施例參照附圖給出,其中:
圖1A示出了根據本發明實施例的半導體裝置的俯視圖的示意圖;
圖1B繪示圖1A的半導體裝置沿方向1B-1B'的剖面圖;
圖1C示出了圖1B的蓋子(或蓋板、蓋體)的仰視圖的示意圖; 以及
圖2A到2E示出了圖1B的半導體裝置的製造製程。
100:半導體裝置
110:基板
120:電子元件
121:導電部
130:蓋體
131:板體
131a1:第一通孔
131a2:第二通孔
131s1:第一表面
131s2:第二表面
132:第一環繞部
132b,133b,134b:端子
132b1:凹槽
133:柱體
134:第二環繞部
140:液態金屬
140a:空隙
141:第一金屬部
142:第二金屬部
143:第三金屬部
150:第一粘合層
160:第二粘合層
170:第一密封件
180:第二密封件
190:導電部分
SP1:第一容納部
SP2:第二容納部
SP3:第三容納部
SP4:空間
Claims (12)
- 一種半導體裝置,包括: 基板; 電子元件,設置於該基板上; 蓋體,設置於該基板上並覆蓋該電子元件;以及 液態金屬,形成於該蓋體與該電子元件之間。
- 如請求項1之半導體裝置,其中,該液態金屬的熔點介於60℃至70℃之間。
- 如請求項1之半導體裝置,其中,該蓋體包括: 板體,具有面向該電子元件的第一表面;以及 第一環繞部,設置於該板體上並相對於該第一表面突出; 其中該液態金屬形成於該板體與該電子元件之間。
- 如請求項3之半導體裝置,其中,該第一環繞部為閉環。
- 如請求項1之半導體裝置,其中,該蓋體包括: 板體,具有面向該電子元件的第一表面;以及 至少一個柱體,設置於該板體上且相對於該第一表面突出; 其中該液態金屬形成在相鄰的兩個柱體之間。
- 如請求項3之半導體裝置,其中,該蓋體具有與該第一表面相對的第二表面,該蓋體還具有第一通孔,該第一通孔自該第一表面延伸至該第二表面。
- 如請求項6之半導體裝置,其中,該第一通孔位於該第二表面的中間位置。
- 如請求項6之半導體裝置,其中,該蓋體還具有第二通孔,該第二通孔由該第一表面延伸至該第二表面。
- 如請求項3之半導體裝置,還包括: 第一粘合層,設置於該第一環繞部的端子與該電子元件之間。
- 如請求項6之半導體裝置,還包括: 第一密封件,封閉該第一通孔。
- 如請求項10之半導體裝置,其中,該第一密封件與該液態金屬之間具有空間。
- 一種半導體裝置的製造方法,包括: 將電子元件設置在基板上; 在該基板上設置蓋體以覆蓋該電子元件;以及 在該蓋體和該電子元件之間形成液態金屬。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US202163172124P | 2021-04-08 | 2021-04-08 | |
US63/172,124 | 2021-04-08 | ||
US17/700,571 | 2022-03-22 | ||
US17/700,571 US20220328378A1 (en) | 2021-04-08 | 2022-03-22 | Semiconductor device and manufacturing method thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
TW202240813A true TW202240813A (zh) | 2022-10-16 |
Family
ID=81387081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW111111092A TW202240813A (zh) | 2021-04-08 | 2022-03-24 | 半導體裝置及其製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20220328378A1 (zh) |
EP (1) | EP4071799A1 (zh) |
CN (1) | CN115206895A (zh) |
TW (1) | TW202240813A (zh) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6281573B1 (en) * | 1998-03-31 | 2001-08-28 | International Business Machines Corporation | Thermal enhancement approach using solder compositions in the liquid state |
US7554190B2 (en) * | 2004-12-03 | 2009-06-30 | Chris Macris | Liquid metal thermal interface material system |
US20190393118A1 (en) * | 2018-06-22 | 2019-12-26 | Intel Corporation | Semiconductor package with sealed thermal interface cavity with low thermal resistance liquid thermal interface material |
CN111211059B (zh) * | 2018-11-22 | 2023-07-04 | 矽品精密工业股份有限公司 | 电子封装件及其制法与散热件 |
-
2022
- 2022-03-22 US US17/700,571 patent/US20220328378A1/en active Pending
- 2022-03-24 TW TW111111092A patent/TW202240813A/zh unknown
- 2022-03-29 CN CN202210324755.1A patent/CN115206895A/zh active Pending
- 2022-03-31 EP EP22165924.6A patent/EP4071799A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
EP4071799A1 (en) | 2022-10-12 |
CN115206895A (zh) | 2022-10-18 |
US20220328378A1 (en) | 2022-10-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI267962B (en) | Semiconductor packages and methods of manufacturing thereof | |
TWI709205B (zh) | 半導體裝置 | |
TWI576969B (zh) | 翹曲控制結構、翹曲控制圖案及半導體封裝 | |
US11515290B2 (en) | Semiconductor package | |
US20080093733A1 (en) | Chip package and manufacturing method thereof | |
US7999371B1 (en) | Heat spreader package and method | |
TW201415587A (zh) | 半導體裝置的熱能管理結構及其製造方法 | |
US9318474B2 (en) | Thermally enhanced wafer level fan-out POP package | |
US20230238302A1 (en) | Semiconductor package having liquid-cooling lid | |
US10804205B1 (en) | Interconnect substrate with stiffener and warp balancer and semiconductor assembly using the same | |
TW201832297A (zh) | 封裝堆疊構造及其製造方法 | |
US20210159141A1 (en) | Laminated circuitry cooling for inter-chip bridges | |
JP2004253738A (ja) | パッケージ基板及びフリップチップ型半導体装置 | |
US20220130734A1 (en) | Lidded semiconductor package | |
US20220336317A1 (en) | Semiconductor device package and method of manufacturing the same | |
TWI828205B (zh) | 半導體裝置封裝體及其形成方法 | |
TW202240813A (zh) | 半導體裝置及其製造方法 | |
TW202339146A (zh) | 半導體裝置及其製造方法 | |
TWI647802B (zh) | 散熱型封裝結構 | |
US20240170360A1 (en) | Semiconductor device and manufacturing method thereof | |
US20230197667A1 (en) | Semiconductor device and manufacturing method thereof | |
US11984379B2 (en) | Electronic package and manufacturing method thereof | |
US11658091B2 (en) | Methods of manufacturing semiconductor packaging device and heat dissipation structure | |
US20230060065A1 (en) | Lidded semiconductor package | |
WO2024053699A1 (ja) | 電子機器および電子機器の製造方法 |