TW202236652A - 集成晶片以及用於形成集成晶片的方法 - Google Patents

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Abstract

本揭露涉及一種包含基板的集成晶片。光檢測器佈置在基板內。溝槽隔離結構在光檢測器的相對側上延伸到基板中。溝槽隔離結構將光檢測器與相鄰光檢測器分離。第一鈍化層位於基板的側壁與溝槽隔離結構的側壁之間。第一鈍化層包含氫化非晶矽。

Description

用於影像感測器基板的鈍化方案
具有影像感測器的積體電路（Integrated circuit；IC）用於各種現代電子裝置（例如，照相機和手機）中。近年來，互補金屬氧化物半導體（complementary metal-oxide-semiconductor；CMOS）影像感測器已開始得到廣泛使用，很大程度上替代了電荷耦合裝置（charge-coupled device；CCD）影像感測器。與CCD影像感測器相比，CMOS影像感測器由於低功耗、小尺寸、快速資料處理、資料的直接輸出以及低製造成本而受到青睞。CMOS影像感測器的一些類型包含前側照明式（frontside illuminated；FSI）影像感測器和背側照明式（backside illuminated；BSI）影像感測器。
以下揭露內容提供用於實施所提供的主題的不同特徵的許多不同實施例或實例。下文描述元件和佈置的具體實例以簡化本揭露。當然，這些元件和佈置僅為實例且並不旨在限制。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可以不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。這種重複是出於簡化和清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。
另外，為易於描述，在本文中可使用如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」以及類似術語的空間相對術語來描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意圖涵蓋裝置在使用或操作時的不同定向。設備可以其它方式定向（旋轉90度或處於其它定向），且本文中所使用的空間相對描述詞可以同樣相應地進行解釋。
一些影像感測器包含沿著與深溝槽隔離（deep trench isolation；DTI）結構分離的基板的多個畫素（pixels）。舉例來說，影像感測器包含沿著基板的畫素。畫素包括基板中的光檢測器。光檢測器通過在光檢測器的相對側上延伸到基板中的DTI結構與相鄰畫素的相鄰光檢測器分離。DTI結構的側壁沿著基板的側壁延伸且面向光檢測器。
在一些情況下，由於沿著表面可能存在的一些缺陷（例如，蝕刻損壞、懸空鍵（dangling bonds）、介面陷阱（interface traps）等），沿著基板的表面（例如，側壁、上部表面、下部表面等）的光生電子和空穴重組（recombination）可能較高。在一些情況下，當光生電子和空穴沿著基板的表面（例如，在沿著DTI延伸的基板的側壁附近）重組時，影像感測器的性能（例如，白畫素性能）可能會降低。因此，一些影像感測器包含沿著基板的氧化鋁鈍化層以鈍化（passivate）基板。舉例來說，一些影像感測器包含沿著基板的側壁的氧化鋁鈍化層以鈍化基板的側壁。在一些影像感測器中，氧化鋁鈍化層佈置在基板的側壁上且將基板的側壁與DTI的側壁分離。因為氧化鋁具有負固定電荷，所以氧化鋁鈍化層沿著基板的側壁形成電子阻障（barrier）。電子阻障可排斥來自側壁的光生電子，且因此可減少沿著基板的側壁的重組。因此，可改進影像感測器的性能。
然而，這些影像感測器的一個挑戰為氧化鋁鈍化層可能無法沿著基板的側壁提供足夠的鈍化。舉例來說，如果基板沿著基板與氧化鋁鈍化層之間的介面具有n型摻雜，那麼氧化鋁鈍化層在介面處所產生的電子阻障的高度可降低。因此，氧化鋁鈍化層防止光生電子在介面附近重組的能力可能降低。因此，影像感測器的性能可能降低。在一些情況下，一些影像感測器可包含p型半導體阱，所述p型半導體阱沿著鈍化層與n型基板之間的氧化鋁鈍化層延伸以增加氧化鋁鈍化層在與p型阱介面處強制的電子阻障的高度。然而，p型阱可減小光檢測器的滿阱容量（full well capacity；FWC）。因此，影像感測器的性能可能降低。
影像感測器的另一挑戰為氧化鋁鈍化層可利用氫氣環境中的高溫退火以將氫離子提供到基板的側壁來鈍化沿著基板的側壁存在的懸空鍵及/或通過蝕刻基板以形成DTI的開口而鈍化對基板造成的損壞。然而，對於一些影像感測器製造製程，使影像感測器經受此類高溫可能是不可行的。舉例來說，在一些情況下，隨著影像感測器的畫素尺寸減小，影像感測器在製造期間可經受的最大溫度也可降低。因此，對於一些影像感測器製造製程，用於氧化鋁鈍化層以鈍化懸空鍵及/或沿著基板的損壞的高溫退火可能是不可行的。
本揭露的各種實施例涉及一種影像感測器，其包括基板和沿著基板的一個或多個鈍化層以用於改進基板的鈍化。影像感測器包括佈置在基板內的光檢測器。溝槽隔離結構在光檢測器的相對側上延伸到基板中。溝槽隔離結構將光檢測器與相鄰光檢測器分離。溝槽隔離結構的側壁沿著基板的側壁延伸。第一鈍化層在基板的側壁與溝槽隔離結構的側壁之間。第一鈍化層包括氫化非晶矽。當沉積第一鈍化層時，可控制氫化非晶矽的摻雜劑濃度和氫濃度。
因為可控制氫化非晶矽的摻雜劑濃度，所以可控制（例如，增加）第一鈍化層沿著基板的側壁產生的電子阻障高度。因此，可減少沿著側壁的光生電子和空穴的重組，且因此可改進影像感測器的性能（例如，白畫素性能）。
此外，因為可控制氫化非晶矽的氫濃度，所以第一鈍化層可以能夠將更多氫離子提供到基板的側壁以鈍化沿著基板的側壁的缺陷（例如，懸空鍵、介面陷阱、蝕刻損壞等）。因此，可進一步改進影像感測器的性能。此外，因為可控制氫化非晶矽的氫濃度，所以可能不需要高溫退火以將氫離子提供到基板的側壁來鈍化沿著基板的側壁的缺陷。因此，第一鈍化層對於其製造製程具有有限的受熱要求的一些影像感測器可具有改進的可行性。
圖1A示出包括在光檢測器106的相對側上沿著基板101延伸的鈍化結構120的影像感測器的一些實施例的橫截面圖100a。
影像感測器包含沿著基板101的畫素102。畫素102包括佈置在基板101內的光檢測器106。內連線結構114沿著基板101的前側101f在介電結構116內。彩色濾光片124和透鏡126（例如，微透鏡）沿著基板101的與前側101f相對的背側101b延伸。光子可通過透鏡126和彩色濾光片124進入畫素102。
溝槽隔離結構122從基板101的背側101b延伸到基板101中。溝槽隔離結構122在光檢測器106的相對側上，且沿著畫素102的邊界將光檢測器106與相鄰畫素102n的相鄰光檢測器106n分離。溝槽隔離結構122可將畫素102與相鄰畫素102n光學隔離。溝槽隔離結構122的側壁122s沿著基板101的側壁101s延伸。
鈍化結構120在溝槽隔離結構122與基板101之間延伸且將溝槽隔離結構122與基板101分離。舉例來說，鈍化結構120在溝槽隔離結構122的側壁122s與基板101的側壁101s之間延伸。在一些實施例中，鈍化結構120在溝槽隔離結構122的側壁122s上且在基板101的側壁101s上。在一些實施例中，鈍化結構120也在溝槽隔離結構122的下部表面122x與基板101的上部表面101u之間延伸。鈍化結構120沿著介面103鄰接基板101。鈍化結構沿著介面103鈍化基板101。舉例來說，鈍化結構120鈍化基板101的側壁101s。鈍化結構120包括一個或多個鈍化層。鈍化結構120的一個或多個鈍化層中的至少一個包括氫化非晶矽。
氫化非晶矽被摻雜。舉例來說，氫化非晶矽具有p型摻雜且基板101具有n型摻雜。因此，氫化非晶矽沿著鈍化結構120與基板101之間的介面103形成電子阻障以鈍化基板101。舉例來說，電子阻障可排斥來自介面103的光生電子。因此，可減少沿著介面103的光生電子和空穴的重組，且因此可改進影像感測器的性能（例如，白畫素性能）。此外，當形成鈍化結構120時，可控制氫化非晶矽的摻雜劑濃度。因為可控制氫化非晶矽的摻雜劑濃度，所以可控制（例如，增加）鈍化結構120沿著介面103產生的電子阻障的高度。因此，可進一步改進基板的鈍化，且因此可進一步改進影像感測器的性能。
另外，來自氫化非晶矽的氫離子可鈍化沿著介面103的缺陷（例如，介面陷阱、懸空鍵、蝕刻損壞等）以進一步鈍化基板101。因此，可進一步減少沿著介面103的光生電子和空穴的重組，且因此可進一步改進影像感測器的性能（例如，白畫素性能）。此外，當形成鈍化結構120時，可控制氫化非晶矽的氫濃度。因為可控制氫化非晶矽的氫濃度，所以鈍化結構120可以能夠將更多氫離子提供到介面103以鈍化可沿著介面103存在的任何缺陷。因此，可進一步改進影像感測器的性能。
此外，因為可控制氫化非晶矽的氫濃度，所以可能不會利用高溫退火將氫離子提供到介面103以鈍化基板101。因此，鈍化結構120對於具有需要有限受熱的製造製程的一些影像感測器技術可具有改進的可行性。
在一些實施例中，基板101包括晶體矽或一些其它合適的半導體材料。在一些實施例中，基板101具有n型摻雜，且鈍化結構120的一個或多個鈍化層中的一個或多個具有p型摻雜。在一些其它實施例中，基板101具有p型摻雜，且鈍化結構120的一個或多個鈍化層中的一個或多個具有重摻雜的p型摻雜（例如，p+摻雜）。
在一些實施例中，溝槽隔離結構122包括二氧化矽、氮化矽等。儘管溝槽隔離結構122在圖1A中示出為不完全延伸穿過基板101，但應瞭解，在一些替代性實施例（未繪示）中，溝槽隔離結構122可替代地延伸穿過基板101（例如，從背側101b到前側101f）到介電結構116。
在一些實施例中，光檢測器106可例如為或包括光電二極體、崩潰光電二極體、單光子崩潰光電二極體（single-photon avalanche diode；SPAD）或一些其它合適的光檢測器。
在一些實施例中，內連線結構114可例如包括金屬或導通孔，和金屬或導電線、接合墊、一些其它合適的互連件、一些電容器裝置、一些邏輯裝置等。在一些實施例中，介電結構116可例如包括一個或多個介電層、一個或多個蝕刻終止層等。
儘管圖1A中示出的影像感測器為背側照明式（backside illuminated, BSI），但應瞭解，在一些替代性實施例（未繪示）中，影像感測器可替代地為前側照明式（FSI）。在一些實施例中，影像感測器可包含於集成晶片中。
圖1B示出圖1A的影像感測器的一些實施例的橫截面圖100b，其中第一半導體阱108和第二半導體阱110在基板101內。圖1B的橫截面圖100b可例如沿圖2的線A-A′截取。
基板101的第一半導體阱108安置於基板101的第一區104a與基板101的第二區104b之間。第一半導體阱108在鈍化結構120的相對側壁120s之間連續延伸。舉例來說，第一半導體阱108從鈍化結構的第一側壁連續延伸到與鈍化結構120的第一側壁相對的第二側壁。在一些實施例中，基板101的側壁101s（例如，第一半導體阱108的側面和基板101的第二區104b的側面）在鈍化結構120的側壁120s上。
基板101的第二半導體阱110佈置在溝槽隔離結構122和鈍化結構120正下方。第二半導體阱110沿著畫素102的邊界佈置，且可將畫素102與相鄰畫素102n電隔離。在一些實施例中，第二半導體阱110的頂部鄰接第一半導體阱108的底部。在一些實施例中，鈍化結構120在第二半導體阱110的頂部上。在一些其它實施例（未繪示）中，基板101的第一區104a可在鈍化結構120與第二半導體阱110的頂部之間延伸。在一些實施例中，第二半導體阱110沿著基板101的前側101f（例如，沿著介電結構116）延伸。
基板101的第一區104a在第一半導體阱108正下方，且在第二半導體阱110的第一區段與第二半導體阱110的第二區段之間延伸。基板101的第二區104b在第一半導體阱108正上方且在鈍化結構120的側壁120s之間延伸。舉例來說，第二區104b從鈍化結構的第一側壁連續延伸到與鈍化結構120的第一側壁相對的第二側壁。
第一半導體阱108和第二半導體阱110為基板101的摻雜區（例如，晶體矽基板的摻雜區）。舉例來說，第一半導體阱108可具有第一摻雜類型（例如，n型），第二半導體阱110可具有與第一摻雜類型相反的第二摻雜類型（例如，p型），基板101的第一區104a可具有第二摻雜類型（例如，p型），且基板101的第二區104b可具有第二摻雜類型（例如，p型），或反之亦然。在一些實施例中，除了控制鈍化結構120的氫化非晶矽的摻雜劑濃度之外，還可控制第一半導體阱108的摻雜劑濃度。因此，可進一步增加形成於鈍化結構120與第一半導體阱108之間的介面處的電子阻障的高度，且因此可進一步改進影像感測器的性能。
在一些實施例中，第一半導體阱108、基板101的第一區104a以及基板101的第二區104b形成光檢測器106。舉例來說，基板101的第一半導體阱108和第二區104b可沿著基板101的背側101b形成光電二極體（例如，p-n結）。另外或替代地，基板101的第一半導體阱108和第一區104a可沿著基板101的前側101f形成光電二極體（例如，p-n結）。
在一些實施例中，轉移柵極（transfer gate）112從基板101的前側101f延伸到基板101中。舉例來說，轉移柵極112從介電結構116內延伸穿過基板101的第一區104a且到第一半導體阱108中。轉移柵極112耦合到內連線結構114。儘管圖1B將轉移柵極112示出為豎直地延伸到基板101中，但應瞭解，在一些替代性實施例中，轉移柵極可不延伸到基板101中，且可替代地在介電結構116內沿著基板的前側101f延伸。在一些實施例中，載體晶圓118可佈置在內連線結構114下方。
圖2示出圖1B的影像感測器的一些實施例的俯視圖200。
溝槽隔離結構122沿著畫素102的邊界環繞光檢測器106。溝槽隔離結構122還可環繞多個其它畫素且可具有柵格狀頂部佈局。鈍化結構120對溝槽隔離結構122加襯（lines）且將溝槽隔離結構122與基板101（例如，與基板101的第二區104b及/或與基板101的第一半導體阱108）分離。儘管第二半導體阱（例如，圖1B的110）未繪示在圖2中，但在一些實施例中，第二半導體阱可沿著畫素102的邊界環繞畫素102。此外，在一些實施例中，第二半導體阱還可環繞多個其它畫素且還可具有柵格狀佈局（例如，類似於溝槽隔離結構122的柵格狀佈局）。
圖3示出圖1B的影像感測器的一些實施例的橫截面圖300，其中鈍化結構120包括第一鈍化層302。
第一鈍化層302在基板101的側壁與溝槽隔離結構122的側壁之間。在一些實施例中，第一鈍化層302在基板101的側壁（例如，第一半導體阱108的側面和基板101的第二區104b的側面）上（例如，與基板101的側壁接觸）。換句話說，基板101的第一半導體阱108和第二區104b在第一鈍化層302的側壁上。在一些實施例中，第一鈍化層302在溝槽隔離結構122的側壁上。在一些實施例中，第一鈍化層302在基板101的上部表面（例如，第二半導體阱110的頂部）上，且在溝槽隔離結構122的下部表面上。
第一鈍化層包括氫化非晶矽。在一些實施例中，第一鈍化層302具有p型摻雜。舉例來說，在第一半導體阱108具有n型摻雜的一些實施例中，第一鈍化層302具有p型摻雜。此外，在第一半導體阱108具有p型摻雜的一些實施例中，第一鈍化層302具有重摻雜的p型摻雜（例如，p+摻雜）。換句話說，在第一半導體阱108具有p型摻雜且第一鈍化層302具有p型摻雜的實施例中，第一鈍化層302的p型摻雜劑濃度大於第一半導體阱108的p型摻雜劑濃度。
可控制第一鈍化層302的氫化非晶矽的摻雜劑濃度（例如，p型摻雜劑濃度）。在一些實施例中，第一鈍化層302的氫化非晶矽的摻雜劑濃度介在10 14cm -3與10 21cm -3之間。在一些實施例中，第一鈍化層302的氫化非晶矽可摻雜有硼、鋁、鎵、一些其它合適的摻雜劑或前述的組合。
此外，可控制第一鈍化層302的氫化非晶矽的氫濃度。在一些實施例中，第一鈍化層302的氫化非晶矽的氫濃度介在4%與35%之間。在一些實施例中，第一鈍化層302的厚度可為1埃（angstrom）到50奈米（nanometers）、5奈米到50奈米或一些其它合適的厚度。
圖4示出圖1B的影像感測器的一些實施例的橫截面圖400，其中鈍化結構120包括第一鈍化層302和第二鈍化層402。
第二鈍化層402在第一鈍化層302上方。第二鈍化層402在第一鈍化層302與溝槽隔離結構122之間，且第一鈍化層302在第二鈍化層402與基板101的第一半導體阱108之間。在一些實施例中，第二鈍化層402在第一鈍化層302的側壁上、在第一鈍化層302的上部表面上、在溝槽隔離結構122的下部表面上，以及在溝槽隔離結構122的側壁上。
在一些實施例中，第一鈍化層302包括未摻雜的氫化非晶矽（例如，本征氫化非晶矽（intrinsic hydrogenated amorphous silicon）），且第二鈍化層402包括p型氫化非晶矽。在第一半導體阱108具有p型摻雜的一些實施例中，第一鈍化層302未摻雜，且第二鈍化層具有重摻雜的p型摻雜（例如，p+摻雜）。換句話說，在第一半導體阱108具有p型摻雜的實施例中，第二鈍化層402的p型摻雜劑濃度大於第一半導體阱108的p型摻雜劑濃度。
在一些情況下，第一鈍化層302未摻雜，因為本征氫化非晶矽可比摻雜的本征氫化非晶矽更好地鈍化基板101。舉例來說，在一些情況下，本征氫化非晶矽可比摻雜的氫化非晶矽更大程度地減少沿著基板101的介面缺陷。
可控制第二鈍化層402的氫化非晶矽的摻雜劑濃度（例如，p型摻雜劑濃度）。在一些實施例中，第二鈍化層402的氫化非晶矽的摻雜劑濃度在10 14cm -3與10 21cm -3之間。在一些實施例中，第二鈍化層402的氫化非晶矽可摻雜有硼、鋁、鎵、一些其它合適的摻雜劑或前述的組合。
此外，可控制第二鈍化層402的氫化非晶矽的氫濃度。在一些實施例中，第二鈍化層402的氫化非晶矽的氫濃度介在4%與35%之間。在一些實施例中，第二鈍化層402的氫濃度可與第一鈍化層302的氫濃度不同。在一些實施例中，第二鈍化層402的厚度可為1埃到50奈米、5奈米到50奈米或一些其它合適的厚度。
在一些替代性實施例中，第一鈍化層302包括p型氫化非晶矽且第二鈍化層402包括氧化鋁。在一些情況下，因為氧化鋁具有相對較高的密度，所以其可能有助於防止氫逸出第一鈍化層302，由此改進第一鈍化層302的鈍化能力。此外，在一些情況下，因為氧化鋁具有固定負電荷，所以其可進一步增加沿著基板101與鈍化結構120之間的介面的電子阻障的高度，由此改進基板101的鈍化。在一些實施例中，包括二氧化矽的原生氧化物層（未繪示）可存在於第一鈍化層302的氫化非晶矽與第二鈍化層402的氧化鋁之間。
圖5示出圖1B的影像感測器的一些實施例的橫截面圖500，其中鈍化結構120包括第一鈍化層302、第二鈍化層402以及第三鈍化層502。
第三鈍化層502在第二鈍化層402上方。第三鈍化層502在第二鈍化層402與溝槽隔離結構122之間，第二鈍化層402在第一鈍化層302與第三鈍化層502之間，以及第一鈍化層302在第二鈍化層402與基板101的第一半導體阱108之間。在一些實施例中，第三鈍化層502在第二鈍化層402的側壁上、在第二鈍化層402的上部表面上、在溝槽隔離結構122的下部表面上，以及在溝槽隔離結構122的側壁上。
第一鈍化層302和第二鈍化層402都包括氫化非晶矽，且第三鈍化層502包括氧化鋁。如先前所論述，在鈍化結構120中包含氧化鋁可改進基板101的鈍化。在一些實施例中，第一鈍化層302未摻雜（例如，本征氫化非晶矽），且第二鈍化層402具有p型摻雜。在一些實施例中，包括二氧化矽的原生氧化物層（未繪示）可存在於第二鈍化層402的氫化非晶矽與第三鈍化層502的氧化鋁之間。在一些實施例中，第三鈍化層502的厚度可為1埃到50奈米、5奈米到50奈米或一些其它合適的厚度。
圖6示出基板（例如，圖1A的101或圖1B的108）與鈍化結構（例如，圖1A或圖1B的120）之間的介面（例如，圖1A的103）的一些實施例的能帶圖（band diagram）600。
鈍化結構包括p型氫化非晶矽和本征氫化非晶矽，且基板包括n型晶體矽。鈍化結構在與基板介面處形成電子阻障。電子阻障的阻障高度可與鈍化結構的p型氫化非晶矽的摻雜劑濃度成比例。電子阻障可對應於可將光生電子與介面排斥開的內置式（built-in）電場。因此，可減少沿著介面的光生電子和空穴的重組，且因此可改進影像感測器的性能。
此外，如由圖6所繪示，來自鈍化結構的氫離子可鈍化介面缺陷或可沿著介面存在的介面附近缺陷。因此，可改進介面的鈍化，且因此可改進影像感測器的性能。
圖7示出圖1B的影像感測器的一些實施例的橫截面圖700，其中鈍化結構120在光檢測器106上方延伸。
鈍化結構120（例如，鈍化結構120的第一鈍化層302）在光檢測器106上方的基板101的背側101b上且沿著光檢測器106上方的基板101的背側101b延伸。因此，鈍化結構120可鈍化基板101的背側101b，由此改進影像感測器的性能。在一些實施例中，鈍化結構120的厚度沿著基板101的背側101b可能較低。舉例來說，鈍化結構120沿著基板101的背側101b的厚度可比沿著基板101的第一半導體阱108的側壁的厚度低。因此，鈍化結構120可鈍化基板101的背側101b而不將入射光子反射遠離基板101（即，不對影像感測器的性能產生負面的影響）。
在一些實施例中，由於對鈍化結構120執行的平坦化製程（例如，如由圖20所示出）不從基板101的背側101b去除整個鈍化結構120，鈍化結構120沿著基板101的背側101b且在光檢測器106上方延伸。
圖8示出圖1B的影像感測器的一些實施例的橫截面圖800，其中鈍化結構120延伸到基板101的第二半導體阱110中。
鈍化結構120的底部表面120b（例如，鈍化結構120的第一鈍化層302的底部表面）在第二半導體阱110的頂部110t下方，且第二半導體阱110沿著鈍化結構120的側壁延伸。在一些實施例中，由於在基板101中形成延伸到第二半導體阱110中的溝槽（例如，圖16的1604或圖23的2304）的蝕刻且由於隨後在溝槽中形成鈍化結構120，鈍化結構120延伸到第二半導體阱110中。
圖9示出圖1B的影像感測器的一些實施例的橫截面圖900，其仲介電層902在光檢測器106上方延伸。
介電層902在光檢測器106上方的基板101的背側101b上且沿著光檢測器106上方的基板101的背側101b延伸。介電層902在鈍化結構120的側壁之間連續延伸。在一些實施例中，介電層902可例如包括二氧化矽、氮化矽或一些其它合適的介電質。在一些實施例中，由於對介電層902執行的平坦化製程（例如，如由圖26所示出）不從基板101的背側101b去除整個介電層902，介電層902沿著光檢測器106上方的基板101的背側101b延伸。
圖10示出圖1B的影像感測器的一些實施例的橫截面圖1000，其中第二半導體阱110沿著鈍化結構120的側壁延伸穿過基板101。
基板101的第二半導體阱110將鈍化結構120與第一半導體阱108分離。在第二半導體阱110具有p型摻雜的一些實施例中，鈍化結構120的鈍化層（例如，圖3中的第一鈍化層302或圖4或圖5中的第二鈍化層）具有重摻雜的p型摻雜（例如，p+摻雜）。換句話說，在第二半導體阱108具有p型摻雜的實施例中，鈍化結構120的鈍化層的p型摻雜劑濃度大於第二半導體阱110的p型摻雜劑濃度。
圖11到圖21示出用於形成影像感測器的方法的一些實施例的橫截面圖1100到橫截面圖2100，所述影像感測器包括在光檢測器的相對側上沿著基板延伸的鈍化結構。儘管相對於方法描述圖11到圖21，但應瞭解，圖11到圖21中所揭露的結構不限於這種方法，但取而代之，可單獨作為獨立於方法的結構。
如圖11的橫截面圖1100中所繪示，在基板101內形成第一半導體阱108。在一些實施例中，在基板101中形成第一半導體阱108在基板101中形成光檢測器106。在一些實施例中，可例如通過沿著基板101的前側101f執行第一離子植入製程或一些其它合適的製程形成第一半導體阱108。在一些實施例中，通過在不具有罩幕（例如，光阻罩幕）的情況下原地執行毯式植入（blanket implantation）製程，可減少用於形成影像感測器的罩幕的數量。
如在圖12的橫截面圖1200中所繪示，在基板101的前側101f上方形成光阻罩幕1202。隨後根據光阻罩幕1202沿著基板101的前側101f在基板101內形成第二半導體阱110。在一些實施例中，可例如通過沿著基板101的前側101f執行第二離子植入製程或一些其它合適的製程形成第二半導體阱110。在一些實施例中，可在形成第二半導體阱110之後去除光阻罩幕1202。
如圖13的橫截面圖1300中所繪示，轉移柵極112沿著基板101形成及/或在基板101內。此外，在基板101上方形成介電結構116，且在介電結構116內形成內連線結構114。此外，在基板101上方接合載體晶圓118。在一些實施例中，通過圖案化基板101且通過隨後在基板101上方沉積導電材料形成轉移柵極112。在一些其它實施例中，通過在基板101上方沉積導電材料且通過隨後圖案化導電材料形成轉移柵極112。在一些實施例中，通過在基板101上方沉積一個或多個介電層和一個或多個蝕刻終止層形成介電結構116。在一些實施例中，通過圖案化介電結構116且通過隨後在介電結構116上方沉積一種或多種導電材料形成內連線結構。
如圖14的橫截面圖1400中所繪示，旋轉基板101以使得背側101b在前側101f上方。
如圖15的橫截面圖1500中所繪示，薄化基板101的背側101b。舉例來說，通過從基板101的背側101b去除基板101的一部分來減小基板101的厚度。在一些實施例中，通過蝕刻製程、平坦化製程（例如，化學機械平面化（chemical mechanical planarization；CMP）製程）、研磨製程、一些其它合適的製程、前述的任何組合來薄化基板101。
如在圖16的橫截面圖1600中所繪示，在基板101的背側101b上方形成光阻罩幕1602。隨後根據光阻罩幕1602圖案化基板101以在基板101中形成溝槽1604。舉例來說，根據光阻罩幕1602圖案化基板101的第二區104b和基板101的第一半導體阱108。溝槽1604由基板101的側壁（例如，第二區104b的側面和第一半導體阱108的側面）和基板101的上部表面（例如，第二半導體阱110的頂部）形成。溝槽1604將光檢測器106與相鄰光檢測器106n分離。在一些實施例中，圖案化可例如包括乾式蝕刻製程或一些其它合適的製程。舉例來說，圖案化可包括反應性離子蝕刻（reactive ion etching；RIE）製程、離子束蝕刻（ion beam etching；IBE）製程或一些其它合適的製程。在一些實施例中，可在圖案化之後去除光阻罩幕1602。在一些實施例中，圖案化可延伸到第二半導體阱110中，且因此溝槽1604延伸到第二半導體阱的頂部下方的第二半導體阱110中（例如，如圖8中所繪示）。
圖17A、圖17B以及圖17C的橫截面圖1700a、橫截面圖1700b以及橫截面圖1700c分別示出用於在基板上方和溝槽1604中（例如，沿著形成溝槽1604的基板101的側壁和上部表面）形成鈍化結構120的方法的一些實施例。舉例來說，圖17A的橫截面圖1700a示出用於形成鈍化結構120的方法的第一實施例，圖17B的橫截面圖1700b示出用於形成鈍化結構120的方法的第二實施例，以及圖17C的橫截面圖1700c示出用於形成鈍化結構120的方法的第三實施例。
如在圖17A橫截面圖1700a中所繪示，在基板上方和溝槽1604中共形地（conformally）形成第一鈍化層302。在一些實施例中，形成第一鈍化層302包括通過化學氣相沉積（chemical vapor deposition；CVD）製程、原子層沉積（atomic layer deposition；ALD）製程、等離子體增強CVD（plasma-enhanced CVD；PECVD）製程、等離子體增強ALD（plasma enhanced ALD；PEALD）製程等在基板101上沉積p型氫化非晶矽或一些其它合適的材料。
如在圖17B的橫截面圖1700b中所繪示，在基板101上方和溝槽1604中共形地形成第一鈍化層302，且在第一鈍化層302上方共形地形成第二鈍化層402。在一些實施例中，形成第一鈍化層302包括通過CVD製程、ALD製程、PECVD製程、PEALD製程等在基板101上方沉積本征氫化非晶矽、p型氫化非晶矽或一些其它合適的材料。在一些實施例中，形成第二鈍化層402包括通過CVD製程、ALD製程、PECVD製程、PEALD製程等在基板101上方沉積p型氫化非晶矽、氧化鋁或一些其它合適的材料。
如在圖17C的橫截面圖1700c中所繪示，在基板101上方和溝槽1604中共形地形成第一鈍化層302，在第一鈍化層302上方共形地形成第二鈍化層402，且在第二鈍化層402上方共形地形成第三鈍化層502。在一些實施例中，形成第一鈍化層302包括通過CVD製程、ALD製程、PECVD製程、PEALD製程等在基板101上方沉積本征氫化非晶矽或一些其它合適的材料。在一些實施例中，形成第二鈍化層402包括通過CVD製程、ALD製程、PECVD製程、PEALD製程等在基板101上方沉積p型氫化非晶矽或一些其它合適的材料。在一些實施例中，形成第三鈍化層502包括通過CVD製程、ALD製程、PECVD製程、PEALD製程等在基板101上方沉積氧化鋁或一些其它合適的材料。
在圖17A、圖17B以及圖17C中示出的實施例中，可通過調整在p型氫化非晶矽的沉積期間所使用的硼氣、鋁氣、鎵氣或一些其它合適的摻雜劑氣體的量來控制p型氫化非晶矽的摻雜劑濃度。p型氫化非晶矽層的摻雜劑濃度可為約10 14每立方公分（cm -3）到10 21cm -3。此外，在圖17A、圖17B以及圖17C的實施例中，可通過控制氫化非晶矽的沉積期間所使用的氫氣的量來控制氫化非晶矽的氫濃度。在一些實施例中，可通過控制CVD製程的溫度、通過控制PECVD製程的等離子體功率以及/或通過控制PEALD製程的等離子體功率來進一步控制氫濃度。舉例來說，如果使用CVD製程，那麼降低CVD製程的溫度可增加氫化非晶矽層的氫濃度。如果使用PECVD製程或PEALD製程，那麼增加PECVD或PEALD製程的等離子體功率可增加氫化非晶矽層的氫濃度。氫化非晶矽層的氫濃度可為約4%到35%。
如在圖18的橫截面圖1800中所繪示，對鈍化結構120進行退火。舉例來說，可在低於約250攝氏度的溫度下（例如，在鍋爐中）加熱鈍化結構120。對鈍化結構120進行退火可增加提供到介面的氫離子的數目以鈍化介面。舉例來說，對鈍化結構120進行退火可從鈍化結構120釋放氫離子，且所釋放的氫離子可鈍化沿著介面的缺陷（例如，氫離子可沿著介面填充介面陷阱等，從而鈍化介面）。
如在圖19的橫截面圖1900中所繪示，在基板101上方和溝槽（例如，圖17A到圖17C的1604）的剩餘部分中形成溝槽隔離結構122。在一些實施例中，形成溝槽隔離結構122包括通過CVD製程、PECVD製程或一些其它合適的沉積製程在基板101上方和溝槽的剩餘部分中沉積一個或多個介電層。舉例來說，一個或多個介電層可包括二氧化矽、氮化矽或一些其它合適的介電材料。
儘管圖18將退火製程示出為在鈍化結構120的形成之後且在溝槽隔離結構122的形成之前執行，但應瞭解，在一些替代性實施例中，退火製程可在溝槽隔離結構122的形成之後任選地執行。
如圖20的橫截面圖2000中所繪示，從基板101上方（例如，從基板101的背側101b）去除溝槽隔離結構122的一部分和鈍化結構120的一部分。因此，在去除之後，基板101的背側101b未被覆蓋。在一些實施例中，通過對溝槽隔離結構122和鈍化結構120執行平坦化製程（例如，CMP製程）、蝕刻製程、一些其它合適的製程或前述製程的任何組合從基板101上方去除溝槽隔離結構122的部分和鈍化結構120的部分。
在一些實施例中，可不從基板101的背側101b完全去除鈍化結構120以使得鈍化結構120在平坦化製程、蝕刻製程等之後保持在基板101的背側101b上（例如，如圖7中所繪示）。
如在圖21的橫截面圖2100中所繪示，在基板101的背側101b上方形成彩色濾光片124和透鏡126。
圖22到圖27示出用於形成影像感測器的方法的一些替代性實施例的橫截面圖2200到橫截面圖2700，所述影像感測器包括在光檢測器的相對側上沿著基板延伸的鈍化結構。儘管相對於方法描述圖22到圖27，但應瞭解，圖22到圖27中所揭露的結構不限於這種方法，但取而代之，可單獨作為獨立於方法的結構。
在所述方法的一些實施例中，在基板101內形成第一半導體阱108（例如，如關於圖11所描述）。在基板101內形成第二半導體阱110（例如，如關於圖12所描述）。沿著基板101形成及/或在基板101內形成轉移柵極112，在基板101上方形成介電結構116，在介電結構116內形成內連線結構114，且在基板101上方接合載體晶圓118（例如，如關於圖13所描述）。旋轉基板101（例如，如關於圖14所描述）。薄化基板101的背側101b（例如，如關於圖15所描述）。
如圖22的橫截面圖2200中所繪示，介電層902沿著基板101的背側101b形成在基板101上方。在一些實施例中，介電層902通過CVD製程、PECVD製程或一些其它合適的製程在基板101上方沉積二氧化矽、氮化矽或一些其它合適的材料形成。
如在圖23的橫截面圖2300中所繪示，在基板101上方形成光阻罩幕2302。隨後根據光阻罩幕2302圖案化介電層902和基板101（例如，基板101的第二區104b和基板101的第一半導體阱108）以在介電層902中和基板101中形成溝槽2304。在一些實施例中，圖案化可例如包括乾式蝕刻製程或一些其它合適的製程。舉例來說，圖案化可包括反應性離子蝕刻（RIE）製程、離子束蝕刻（IBE）製程或一些其它合適的製程。在一些實施例中，可在圖案化之後去除光阻罩幕2302。
如圖24的橫截面圖2400所繪示，在形成溝槽2304的基板101的側壁和上部表面上（例如，第一半導體阱108的側面上和基板101的第二半導體阱110的頂部上）形成鈍化結構120，但不在介電層902上方形成。舉例來說，鈍化結構120由外延生長沉積製程形成，其中鈍化結構120在形成溝槽2304的基板101的側壁和上部表面上生長，但不在介電層902的頂部表面上生長。在一些實施例中，鈍化結構120還在形成溝槽2304的介電層902的側壁上生長。
在一些實施例中，包括p型氫化非晶矽的第一鈍化層（例如，圖3的302）在形成溝槽2304的基板的側壁和上部表面上生長。在一些替代性實施例中，包括本征氫化非晶矽的第一鈍化層（例如，圖4的302）在形成溝槽2304的基板的側壁和上部表面上生長，且包括p型氫化非晶矽的第二鈍化層（例如，圖4的402）在第一鈍化層上（例如，在第一鈍化層的側壁和上部表面上）生長。在一些替代性實施例中，包括本征氫化非晶矽的第一鈍化層（例如，圖5的302）在形成溝槽2304的基板的側壁和上部表面上生長，包括p型氫化非晶矽的第二鈍化層（例如，圖5的402）在第一鈍化層上（例如，在第一鈍化層的側壁和上部表面上）生長，且包括氧化鋁的第三鈍化層（例如，圖5的502）在第二鈍化層上（例如，在第二鈍化層的側壁和上部表面上）生長。在一些實施例中，退火製程在形成鈍化結構120之後執行（例如，如關於圖18所描述）。
如圖25、圖26以及圖27的橫截面圖2500、橫截面圖2600以及橫截面圖2700中所繪示，在溝槽2304的剩餘部分中形成溝槽隔離結構122（例如，如關於圖19所描述）。隨後，從基板101上方去除溝槽隔離結構122和介電層902的一部分（例如，如關於圖20所描述）。隨後，在基板101上方形成彩色濾光片124和透鏡126（例如，如關於圖21所描述）。在一些實施例中，不從基板101的背側101b完全去除介電層902以使得介電層902中的一些在去除製程之後保持在基板101上方（例如，如圖9中所繪示）。
圖28示出用於形成影像感測器的方法2800的一些實施例的流程圖，所述影像感測器包括在光檢測器的相對側上沿著基板延伸的鈍化結構。雖然方法2800在下文示出且描述為一系列動作或事件，但應瞭解，不應以限制意義來解釋此類動作或事件的所示出的次序。舉例來說，除本文中所示出及/或描述的動作或事件之外，一些動作可與其它動作或事件以不同次序及/或同時發生。另外，可能需要並非所有的所示出動作來實施本文中的描述的一個或多個方面或實施例。此外，本文中所描繪的動作中的一個或多個可以一個或多個單獨的動作及/或階段來進行。
在2802處，在基板中形成光檢測器。圖11示出對應於框2802的一些實施例的橫截面圖1100。
在2804處，圖案化基板以在基板中形成包圍光檢測器的溝槽。圖16和圖23示出對應於框2804的一些實施例的橫截面圖1600和橫截面圖2300。
在2806處，沿著溝槽形成鈍化結構。舉例來說，在2806a處，在形成溝槽的基板的側壁和上部表面上沉積包括氫化非晶矽的第一鈍化層。在2806b處，在第一鈍化層上方沉積包括氫化非晶矽的第二鈍化層。在2806c處，在第二鈍化層上方沉積包括氧化鋁的第三鈍化層。圖17A、圖17B、圖17C以及圖24示出對應於框2806、框2806a、框2806b以及框2806c的一些實施例的橫截面圖1700a、橫截面圖1700b、橫截面圖1700c以及橫截面圖2400。在一些實例中，在形成鈍化結構之後執行低溫退火（例如，250攝氏度或更低）。
在2808處，在鈍化結構上方沉積一個或多個介電層以在溝槽的剩餘部分的鈍化結構上方形成溝槽隔離結構。圖19和圖25示出對應於框2808的一些實施例的橫截面圖1900和橫截面圖2500。
因此，本揭露涉及影像感測器和用於形成影像感測器的方法，所述影像感測器包括基板和沿著基板的一個或多個鈍化層以改進基板的鈍化。
因此，在一些實施例中，本揭露涉及一種包括基板的集成晶片。光檢測器佈置在基板內。溝槽隔離結構在光檢測器的相對側上延伸到基板中。溝槽隔離結構將光檢測器與相鄰光檢測器分離。第一鈍化層在基板的側壁與溝槽隔離結構的側壁之間。第一鈍化層包括氫化非晶矽。
在其它實施例中，本揭露涉及一種包括基板的集成晶片。第一半導體阱在基板內。第一半導體阱在基板內形成光檢測器。溝槽隔離結構在光檢測器的相對側上延伸到第一半導體阱中。溝槽隔離結構將光檢測器與鄰近光檢測器分離。鈍化結構在第一半導體阱與溝槽隔離結構之間。第一半導體阱在鈍化結構的側壁上。鈍化結構在溝槽隔離結構的側壁上。鈍化結構包括氫化非晶矽。
在又其它實施例中，本揭露涉及一種用於形成集成晶片的方法。方法包括在基板中形成光檢測器。圖案化基板以在基板中形成溝槽。溝槽由基板的側壁形成，且溝槽包圍光檢測器。在形成溝槽的基板的側壁上沉積第一鈍化層。第一鈍化層包括氫化非晶矽。在第一鈍化層上方和溝槽的剩餘部分中沉積介電層以在第一鈍化層上方且圍繞光檢測器形成溝槽隔離結構。
前文概述若干實施例的特徵以使得本領域的技術人員可以更好地理解本揭露的各方面。本領域的技術人員應瞭解，其可易於使用本揭露作為設計或修改用於實施本文中所引入實施例的相同目的及/或實現相同優點的其它製程和結構的基礎。本領域的技術人員還應認識到，此類等效構造並不脫離本揭露的精神和範圍，且其可在不脫離本揭露的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100a、100b、300、400、500、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700a、1700b、1700c、1800、1900、2000、2100、2200、2300、2400、2500、2600、2700:橫截面圖 101:基板 101b:背側 101f:前側 101s、122s:側壁 101u:上部表面 102:畫素 102n:相鄰畫素 103:介面 104a:第一區 104b:第二區 106:光檢測器 106n:相鄰光檢測器 108:第一半導體阱 110:第二半導體阱 110t:頂部 112:轉移柵極 114:內連線結構 116:介電結構 118:載體晶圓 120:鈍化結構 120s:相對側壁 122:溝槽隔離結構 122x:下部表面 124:彩色濾光片 126:透鏡 200:俯視圖 302:第一鈍化層 402:第二鈍化層 502:第三鈍化層 600:能帶圖 902:介電層 1202、1602、2302:光阻罩幕 1604、2304:溝槽 2800:方法 2802、2804、2806、2806a、2806b、2806c、2808:步驟 A-A’:線
當結合隨附圖式閱讀時從以下詳細描述最好地理解本揭露的各方面。應注意，根據業界中的標準慣例，各個特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各個特徵的尺寸。 圖1A示出包括在光檢測器的相對側上沿著基板延伸的鈍化結構的影像感測器的一些實施例的橫截面圖。 圖1B示出圖1A的影像感測器的一些實施例的橫截面圖，其中第一半導體阱和第二半導體阱在基板內。 圖2示出圖1B的影像感測器的一些實施例的俯視圖。 圖3示出圖1B的影像感測器的一些實施例的橫截面圖，其中鈍化結構包括第一鈍化層。 圖4示出圖1B的影像感測器的一些實施例的橫截面圖，其中鈍化結構包括第一鈍化層和第二鈍化層。 圖5示出圖1B的影像感測器的一些實施例的橫截面圖，其中鈍化結構包括第一鈍化層、第二鈍化層以及第三鈍化層。 圖6示出基板與鈍化結構之間的介面的一些實施例的能帶圖。 圖7示出圖1B的影像感測器的一些實施例的橫截面圖，其中鈍化結構在光檢測器上方延伸。 圖8示出圖1B的影像感測器的一些實施例的橫截面圖，其中鈍化結構延伸到基板的第二半導體阱中。 圖9示出圖1B的影像感測器的一些實施例的橫截面圖，其仲介電層在光檢測器上方延伸。 圖10示出圖1B的影像感測器的一些實施例的橫截面圖，其中第二半導體阱沿著鈍化結構的側壁延伸穿過基板。 圖11到圖21示出用於形成影像感測器的方法的一些實施例的橫截面圖，所述影像感測器包括在光檢測器的相對側上沿著基板延伸的鈍化結構。 圖22到圖27示出用於形成影像感測器的方法的一些替代性實施例的橫截面圖，所述影像感測器包括在光檢測器的相對側上沿著基板延伸的鈍化結構。 圖28示出用於形成影像感測器的方法的一些實施例的流程圖，所述影像感測器包括在光檢測器的相對側上沿著基板延伸的鈍化結構。
100a:橫截面圖
101:基板
101b:背側
101f:前側
101s、122s:側壁
101u:上部表面
102:畫素
102n:相鄰畫素
103:介面
106:光檢測器
106n:相鄰光檢測器
114:內連線結構
116:介電結構
120:鈍化結構
122:溝槽隔離結構
122x:下部表面
124:彩色濾光片
126:透鏡

Claims (20)

  1. 一種集成晶片，包括： 基板； 光檢測器，佈置在所述基板內； 溝槽隔離結構，在所述光檢測器的相對側上延伸到所述基板中，其中所述溝槽隔離結構將所述光檢測器與相鄰光檢測器分離；以及 第一鈍化層，位於所述基板的側壁與所述溝槽隔離結構的側壁之間，其中所述第一鈍化層包括氫化非晶矽。
  2. 如請求項1所述的集成晶片，其中所述第一鈍化層位於所述基板的所述側壁上且位於所述溝槽隔離結構的所述側壁上。
  3. 如請求項1所述的集成晶片，其中所述第一鈍化層位於所述基板的所述側壁上，其中所述第一鈍化層的所述氫化非晶矽未摻雜，且其中所述集成晶片更包括： 第二鈍化層，位於所述第一鈍化層上且位於所述溝槽隔離結構的所述側壁上，其中所述第二鈍化層包括具有p型摻雜的氫化非晶矽。
  4. 如請求項1所述的集成晶片，其中所述第一鈍化層位於所述基板的所述側壁上，其中所述第一鈍化層的所述氫化非晶矽未摻雜，且其中所述集成晶片更包括： 第二鈍化層，位於所述第一鈍化層上，其中所述第二鈍化層包括具有p型摻雜的氫化非晶矽；以及 第三鈍化層，位於所述第二鈍化層上且位於所述溝槽隔離結構的所述側壁上，其中所述第三鈍化層包括氧化鋁。
  5. 如請求項1所述的集成晶片，其中所述氫化非晶矽具有p型摻雜，且所述基板沿著所述基板的所述側壁具有n型摻雜。
  6. 如請求項1所述的集成晶片，其中所述氫化非晶矽具有p型摻雜且所述基板沿著所述基板的所述側壁具有p型摻雜，且其中所述氫化非晶矽的p型摻雜劑濃度大於所述基板的p型摻雜劑濃度。
  7. 如請求項1所述的集成晶片，其中所述基板包括具有第一摻雜類型的第一半導體阱和具有與所述第一摻雜類型相反的第二摻雜類型的第二半導體阱，其中所述第一半導體阱從所述第一鈍化層的第一側壁延伸到所述第一鈍化層的與所述第一側壁相對的第二側壁，且其中所述第一鈍化層的底部表面位於所述第二半導體阱的頂部上。
  8. 如請求項1所述的集成晶片，其中所述基板包括晶體矽，其中所述氫化非晶矽的氫濃度介在4%與35%之間，且其中所述氫化非晶矽的p型摻雜劑濃度介在10 14cm -3與10 21cm -3之間。
  9. 一種集成晶片，包括： 基板； 第一半導體阱，位於所述基板內，其中所述第一半導體阱在所述基板內形成光檢測器； 溝槽隔離結構，在所述光檢測器的相對側上延伸到所述第一半導體阱中，其中所述溝槽隔離結構將所述光檢測器與相鄰光檢測器分離；以及 鈍化結構，位於所述第一半導體阱與所述溝槽隔離結構之間，其中所述第一半導體阱位於所述鈍化結構的側壁上，其中所述鈍化結構位於所述溝槽隔離結構的側壁上，且其中所述鈍化結構包括氫化非晶矽。
  10. 如請求項9所述的集成晶片，其中所述鈍化結構由包括所述氫化非晶矽的第一鈍化層組成，其中所述氫化非晶矽具有p型摻雜，其中所述第一半導體阱位於所述第一鈍化層的側壁上，且其中所述第一鈍化層位於所述溝槽隔離結構的所述側壁上。
  11. 如請求項9所述的集成晶片，其中所述鈍化結構由第一鈍化層和所述第一鈍化層上方的第二鈍化層組成，其中所述第一半導體阱位於所述第一鈍化層的側壁上，其中所述第一鈍化層包括本征氫化非晶矽，且其中所述第二鈍化層位於所述溝槽隔離結構的所述側壁上且包括p型氫化非晶矽。
  12. 如請求項9所述的集成晶片，其中所述鈍化結構由第一鈍化層、所述第一鈍化層上方的第二鈍化層以及所述第二鈍化層上方的第三鈍化層組成，其中所述第一半導體阱位於所述第一鈍化層的側壁上，其中所述第一鈍化層包括本征氫化非晶矽，其中所述第二鈍化層包括p型氫化非晶矽，且其中所述第三鈍化層位於所述溝槽隔離結構的所述側壁上且包括氧化鋁。
  13. 如請求項9所述的集成晶片，其中所述鈍化結構由第一鈍化層和所述第一鈍化層上方的第二鈍化層組成，其中所述第一半導體阱位於所述第一鈍化層的側壁上，其中所述第一鈍化層包括p型氫化非晶矽，且其中所述第二鈍化層位於所述溝槽隔離結構的所述側壁上且包括氧化鋁。
  14. 如請求項9所述的集成晶片，其中所述第一半導體阱具有第一摻雜類型，且其中所述集成晶片更包括： 第二半導體阱，位於所述基板內，所述第二半導體阱具有與所述第一摻雜類型相反的第二摻雜類型，其中所述第二半導體阱位於所述溝槽隔離結構正下方，且其中所述鈍化結構在所述溝槽隔離結構與所述第二半導體阱之間延伸。
  15. 如請求項14所述的集成晶片，其中所述鈍化結構的底部表面位於所述第二半導體阱的頂部下方，其中所述第二半導體阱沿著所述鈍化結構的所述側壁延伸，且其中所述第二半導體阱的所述頂部位於所述鈍化結構的頂部表面下方。
  16. 一種用於形成集成晶片的方法，所述方法包括： 在基板中形成光檢測器； 圖案化所述基板以在所述基板中形成溝槽，其中所述溝槽由所述基板的側壁形成，且其中所述溝槽環繞所述光檢測器； 在形成所述溝槽的所述基板的所述側壁上沉積第一鈍化層，所述第一鈍化層包括氫化非晶矽；以及 在所述第一鈍化層上方且在所述溝槽的剩餘部分中沉積介電層以形成在所述第一鈍化層上方且圍繞所述光檢測器的溝槽隔離結構。
  17. 如請求項16所述的用於形成集成晶片的方法，其中所述第一鈍化層的所述氫化非晶矽未摻雜，且其中所述方法更包括： 在所述第一鈍化層上方沉積第二鈍化層，所述第二鈍化層包括具有p型摻雜的氫化非晶矽。
  18. 如請求項17所述的用於形成集成晶片的方法，更包括： 在所述第二鈍化層上方沉積第三鈍化層，所述第三鈍化層包括氧化鋁。
  19. 如請求項17所述的用於形成集成晶片的方法，更包括： 在低於250攝氏度的溫度下對所述第一鈍化層進行退火。
  20. 如請求項17所述的用於形成集成晶片的方法，其中沉積所述第一鈍化層使得所述第一鈍化層沿著所述基板的背側安置，其中沉積所述介電層使得所述介電層沿著所述基板的所述背側安置，且其中所述方法更包括： 對所述介電層和所述第一鈍化層執行平坦化製程以從沿著所述基板的所述背側去除所述介電層和所述第一鈍化層。
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