TW202236171A - 記憶體裝置及其操作方法 - Google Patents
記憶體裝置及其操作方法 Download PDFInfo
- Publication number
- TW202236171A TW202236171A TW110107655A TW110107655A TW202236171A TW 202236171 A TW202236171 A TW 202236171A TW 110107655 A TW110107655 A TW 110107655A TW 110107655 A TW110107655 A TW 110107655A TW 202236171 A TW202236171 A TW 202236171A
- Authority
- TW
- Taiwan
- Prior art keywords
- conductance
- logic operation
- controllable
- unit
- memory
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
本案提供記憶體裝置及其操作方法。記憶體裝置包括:一記憶體陣列,具有複數個記憶體單元;複數個位元線,耦接至該記憶體陣列;複數個字元線,耦接至該記憶體陣列;以及複數個電導可控單元,耦接至該記憶體陣列,其中,該些記憶體單元之一記憶體單元群組與該些電導可控單元之至少一電導可控單元形成一邏輯運算單元,該邏輯運算單元之一邏輯運算功能由該至少一電導可控單元之一等效電導而決定。
Description
本發明是有關於一種具有記憶體內運算(Computing in Memory)功能的記憶體裝置及其操作方法。
記憶體內運算(Computing in Memory)技術可應用於人工智慧(AI, Artificial intelligence)加速器架構。記憶體內進行數據資料的運算,而所得到的運算結果傳送至處理器。故而,相較之下,記憶體內運算技術可以低功耗、高效率的方式,在終端裝置上進行AI功能。
為更加降低功率消耗並提高整合度(integrability),現已利用電阻式開關(resistive switch)來當成CIM的邏輯運算單元。目前已發展施加不同的電壓來切換邏輯運算單元的邏輯操作功能。然而,多電壓操作架構將增加計算過程與周邊電路的複雜度。
根據本案一實例,提出一種記憶體裝置,包括:一記憶體陣列,具有複數個記憶體單元;複數個位元線,耦接至該記憶體陣列;複數個字元線,耦接至該記憶體陣列;以及複數個電導可控單元,耦接至該記憶體陣列,其中,該些記憶體單元之一記憶體單元群組與該些電導可控單元之至少一電導可控單元形成一邏輯運算單元,該邏輯運算單元之一邏輯運算功能由該至少一電導可控單元之一等效電導而決定。
根據本案一實例,提出一種記憶體裝置的操作方法,包括:選擇該記憶體裝置的複數個記憶體單元之一記憶體單元群組與至少一電導可控單元以形成一邏輯運算單元;以及控制該至少一電導可控單元之一等效電導以決定該邏輯運算單元之一邏輯運算功能。
為了對本發明之上述及其他方面有更佳的瞭解,下文特舉實施例,並配合所附圖式詳細說明如下:
本說明書的技術用語係參照本技術領域之習慣用語,如本說明書對部分用語有加以說明或定義,該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下,本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵,或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
請參照第1A圖與第1B圖,其繪示根據本案兩實施例的記憶體裝置的邏輯運算單元的電路架構圖。
在第1A圖中,邏輯運算單元100A包括:電阻式開關A、B與Y,以及電導可控單元(conductance controllable unit)C。
電阻式開關A、B與Y並聯。電阻式開關A的一端耦接至字元線WL1,另一端耦接至位元線BL。電阻式開關B的一端耦接至字元線WL2,另一端耦接至位元線BL。電阻式開關Y的一端耦接至字元線WL3,另一端耦接至位元線BL。電導可控單元C的一端耦接至位元線BL,另一端則接地。
在第1B圖中,邏輯運算單元100B包括:電阻式開關A、B與Y,電導可控單元C,以及存取電晶體Taccess。存取電晶體Taccess在本案實施例中乃是選擇性元件。
存取電晶體Taccess的一端(如汲極端)耦接至位元線BL,其另一端(如源極端)耦接至感應放大器(未示出),其控制端(如閘極端)則接收閘極控制電壓(未示出)。存取電晶體Taccess乃是用以提供讀取電流/讀取電壓,以讀取或改變電阻式開關的電導狀態。
在本案實施例中,如第1A圖與第1B圖所示,透過改變電導可控單元C的等效電導,可控制邏輯運算單元100A與100B的操作功能,在此以邏輯運算單元100A與100B的操作功能具有NAND邏輯運算與NOR邏輯運算為例做說明,但當知本案並不受限於此。
在本案實施例中,當電導可控單元C具有一第一等效電導值時,邏輯運算單元100A與100B的操作功能被控制為第一邏輯運算(例如是NAND邏輯運算);以及,當電導可控單元C具有一第二等效電導值時,邏輯運算單元100A與100B的操作功能被控制為第二邏輯運算(例如是NOR邏輯運算),其中,該第一等效電導值高於該第二等效電導值。例如但不受限於,該第一等效電導值是該第二等效電導值的2倍。
在本案實施例中,電阻式開關A、B也可稱為輸入單元,其儲存在邏輯操作前的輸入資料;而電阻式開關Y也可稱為輸出單元,其儲存在邏輯操作後的輸出資料。
此外,電阻式開關A、B,以及電導可控單元C可視為組成分壓單元,其決定位元線BL上的位元線電壓Vint,也決定電阻式開關Y的最終狀態。細節將於底下說明之。
第2圖顯示電阻式開關的電壓-電流特徵圖。如第2圖所示,當電阻式開關的跨壓高於一設定電壓VSET時,則電阻式開關從高阻抗狀態(High resistance state, HRS)改變為低阻抗狀態(Low resistance state, LRS);相反地,當電阻式開關的逆向跨壓高於一重設電壓時,則電阻式開關從低阻抗狀態改變為高阻抗狀態。
在本案實施例中,將電阻式開關的低阻抗狀態與高阻抗狀態分別設定為邏輯1與邏輯0。G
HRS與G
LRS分別是電阻式開關處於高阻抗狀態與低阻抗狀態下的電導值,其中G
HRS<<G
LRS。
在第1A圖與第1B圖中,輸入電壓Vi乃是施加至字元線WL1與WL2,亦即,輸入電壓Vi乃是施加至電阻式開關A與B。輸出電壓Vo乃是施加至字元線WL3,亦即,輸出電壓Vo乃是施加至電阻式開關Y。此外,電阻式開關Y的初始狀態為高阻抗狀態。
藉由分壓定律可得知,位元線電壓Vint可表示如下。
當電阻式開關A與B皆為低阻抗狀態時,位元線電壓Vint可表示為:Vint=Vi*(G
LRS)/(G
LRS+0.5G
L),其中,G
L代表電導可控單元C的電導值。
當電阻式開關A與B之一為低阻抗狀態而另一為高阻抗狀態時,位元線電壓Vint可表示為:Vint=Vi*(G
LRS)/(G
LRS+G
L)。
當電阻式開關A與B皆為高阻抗狀態時,位元線電壓Vint可表示為:Vint=0V。
如果要程式化電阻式開關Y的話,則電阻式開關Y的跨壓要大於設定電壓VSET。也就是說,當輸出電壓Vo與設定電壓VSET之間差值(Vo-VSET)高於位元線電壓Vint的話,則電阻式開關Y可被程式化(從高阻抗狀態改變為低阻抗狀態)。
NAND邏輯運算
在本案實施例中,當輸出電壓Vo與設定電壓VSET之間差值(Vo-VSET)介於Vi*(G
LRS)/(G
LRS+0.5G
L)與Vi*(G
LRS)/(G
LRS+G
L)之間的話,則(1)當電阻式開關A與B之至少一者為高阻抗狀態時,電阻式開關Y會被程式化(電阻式開關Y的狀態為低阻抗狀態(Y=0));以及(2)當電阻式開關A與B皆為低阻抗狀態時,電阻式開關Y不會被程式化(電阻式開關Y的狀態為高阻抗狀態(Y=1))。
也就是說,在這種情況下,電阻式開關A、B與Y的邏輯狀態之間的關係可表示如下:
A | B | Y |
0 | 0 | 1 |
0 | 1 | 1 |
1 | 0 | 1 |
1 | 1 | 0 |
故而,在此情況下,邏輯運算單元100A與100B的操作功能具有NAND邏輯運算。
NOR邏輯運算
在另一情況中,在本案實施例中,當輸出電壓Vo與設定電壓VSET之間差值(Vo-VSET)介於Vi*(G
LRS)/(G
LRS+G
L)與0之間的話,則(1)當電阻式開關A與B皆為高阻抗狀態時,電阻式開關Y會被程式化(電阻式開關Y的狀態為低阻抗狀態(Y=0));(2)當電阻式開關A與B之一為高阻抗狀態而另一為低阻抗狀態時,電阻式開關Y不會被程式化(電阻式開關Y的狀態為高阻抗狀態(Y=1));以及(3)當電阻式開關A與B皆為低阻抗狀態時,電阻式開關Y不會被程式化(電阻式開關Y的狀態為高阻抗狀態(Y=1))。
也就是說,在這種情況下,電阻式開關A、B與Y的邏輯狀態之間的關係可表示如下:
A | B | Y |
0 | 0 | 1 |
0 | 1 | 0 |
1 | 0 | 0 |
1 | 1 | 0 |
故而,在此情況下,邏輯運算單元100A與100B的操作功能具有NOR邏輯運算。
另外,為讓Vi*(G
LRS)/(G
LRS+0.5G
L)與Vi*(G
LRS)/(G
LRS+G
L)之間有最大差值以將得到較佳結果, 電導可控單元C的電導值G
L可設定為G
L=
G
LRS。但當知本案不受限於此。電導可控單元C的電導值G
L可設定為其他適當數值。
綜上所述可得知,在本案實施例中,當G
L=
G
LRS時(G
L為其最佳值),Vo-VSET=(1/2)*Vi(但當知本案不受限於此),則當電阻式開關A與B之至少一者為高阻抗狀態時,電阻式開關Y才會被程式化,亦即此時的邏輯運算單元100A與100B的操作功能具有NAND邏輯運算。
如果控制電導可控單元C的電導值G
L為其最佳值的一半(G
L=(1/
)*G
LRS)時,則當電阻式開關A與B兩者皆為高阻抗狀態時,電阻式開關Y才會被程式化,亦即此時的邏輯運算單元100A與100B的操作功能被切換至NOR邏輯運算。
也就是說,在本案實施例中,藉由控制電導可控單元C的電導值G
L,可讓邏輯運算單元100A與100B的操作功能切換於NAND邏輯運算與NOR邏輯運算之間。
現請參照第3A圖至第3E圖,其分別顯示根據本案實施例的電導可控單元C的數個可能實施。
在第3A圖中,電導可控單元C由電晶體T1所組成。在第3A圖中,讓電晶體T1處於線性區以調整電導可控單元C等效電導值。施加更大的閘極電壓至電晶體T1的閘極可讓電導可控單元C等效電導值變小,反之亦然。
在第3B圖中,電導可控單元C由浮接閘極電晶體(floating-gate transistor)T2與電晶體T3所組成。電晶體T3可提供汲極電流以程式化或抹除浮接閘極電晶體T2,藉此可改變浮接閘極電晶體T2在線性區的等效電導值。此外,在邏輯運算期間,電晶體T3會被關閉。
在第3C圖中,電導可控單元C由電阻式開關RW與電晶體T4所組成。電晶體T4提供電流或電壓以控制電阻式開關RW的電性值。同樣地,在邏輯運算期間,電晶體T4會被關閉。
在第3D圖中,電導可控單元C由多端電晶體T5所組成,其中,多端電晶體T5的一端未必要接地。
在第3E圖中,電導可控單元C由電阻式開關RW與串接的選擇器(selector)S所組成。在本案實施例中,選擇器可實施為單極性二極體(unipolar diode)、雙極性二極體(bipolar diode)、, 十八烷基三氯矽烷(OTS)、金屬-絕緣-金屬-薄膜(絕緣可為氧化鋁(Al
2O
3),過渡金屬氧化物(transition metal oxides)等)、金屬絕緣過渡材質(VO
x, NbO
x)等。
由第3A圖至第3E圖可看出,在本案實施例中,電導可控單元C可為揮發性元件或非揮發性元件。電導可控單元C可為單一電晶體、浮接閘極電晶體、鐵電隨機存取記憶體(Ferroelectric RAM,FeRAM或FRAM)等。
此外,在本案一可能實施例中,電導可控單元C可為2端元件或多端元件,其中一端未必要接地。
第4圖顯示根據本案一實施例的電壓波形圖。在第4圖中,Vread代表在讀取電阻式開關Y所要施加至字元線WL1~WL3的讀取電壓。輸入電壓Vi的脈衝寬度要足夠來對位元線BL進行充電,而輸出電壓Vo的施加時間則是在輸入電壓Vi的施加時間內。讀取電壓Vread與輸入電壓Vi要足夠小,以避免改變電阻式開關A、B與Y的狀態。
在本案一可能實施例中,設定電壓VSET可為0.5V至3V之間,輸入電壓Vi可為0.1V至2V之間,輸出電壓Vo可為0.3V至5V之間,讀取電壓Vread可為0.02V至1V之間。此乃用於舉例說明,並非用於限制本案。
第5圖顯示根據本案一實施例的記憶體裝置的邏輯運算單元的電路架構圖。在第5圖中,邏輯運算單元更包括電晶體T
A、T
B與T
Y。電晶體T
A耦接於字元線WL1與電阻式開關A之間。電晶體T
B耦接於字元線WL2與電阻式開關B之間。電晶體T
Y耦接於字元線WL3與電阻式開關Y之間。電導可控單元C則由電晶體T
C所實施。
在底下,以對電阻式開關A與B的邏輯狀態進行NOR邏輯運算(Y=NOR(A,B))為例做說明,其中,以A=1而B=0為例做說明。
第6圖顯示進行NOR運算的信號波形圖。
在第6圖中,在時序P1中,導通電晶體T
A且在字元線WL1上施加高準位電壓,如此可以程式化電阻式開關A(A=1);關閉電晶體T
B,如此不程式化電阻式開關B(B=0);關閉電晶體T
Y、導通電晶體Taccess以對位元線BL進行充電。
在時序P2中, 導通電晶體T
A、T
B與T
Y;對字元線WL1~WL3施加高準位電壓,且讓電導可控單元C的初始電導調整為低電導值以進行NOR邏輯運算。在時序P2時,電阻式開關Y之狀態將為:Y=NOR(A, B)= NOR(1, 0)=0。
在時序P3中,讀取電阻式開關Y之狀態。故而,在時序P3中,關閉電晶體T
A、T
B;導通電晶體T
Y與Taccess;以及將電導可控單元C的電導調整為高電導值G
L(G
L>>G
HRS);施加小的讀取電壓Vread至字元線WL3以透過存取電晶體Taccess來讀出電流,以得到電阻式開關Y的邏輯狀態。
第7A圖顯示進行邏輯運算Y=(
+
)S的邏輯運算單元的電路架構圖;第7B圖顯示進行邏輯運算Y=(
+
)S的邏輯閘示意圖;第7C圖顯示進行邏輯運算Y=(
+
)S的信號波形圖。為進行Y=(
+
)S,可分成3個步驟:第一個步驟進行Y1=NOR(A, B);第二個步驟進行Y2=NOR(Y1, S);第三個步驟進行Y=NAND(Y1, Y2)。於第7A圖中,S、Y1與Y2乃是電阻式開關。
於時序P4中,導通電晶體T
A、T
B、T
Y1且施加高準位電壓於位元線WL1、WL2與WL4,並令電導可控單元C的電導值為低電導值,如此可以進行Y1=NOR(A, B)。
於時序P5中,導通電晶體T
Y1、T
Y2、T
S且施加高準位電壓於位元線WL3、WL4與WL5,並令電導可控單元C的電導值為低電導值,如此可以進行Y2=NOR(Y1, S)。
於時序P6中,導通電晶體T
Y1、T
Y2、T
Y且施加高準位電壓於位元線WL4、WL5與WL6,並令電導可控單元C的電導值為高電導值,如此可以進行Y=NAND(Y1, Y2)。
透過上述說明,本案實施例可以組合所需要的邏輯運算單元,以執行使用者定義邏輯運算。
請參考第8A圖至第8G圖,其顯示根據本案數個實施例的記憶體裝置的電路示意圖。
如第8A圖所示,記憶體裝置800A包括記憶體陣列810,複數個位元線BL1~BLN(N為正整數),複數個字元線WL1~WLM(M為正整數),以及至少一電導可控單元C。記憶體陣列810耦接至該些位元線BL1~BLN、該些字元線WL1~WLM,以及至少一電導可控單元C。記憶體陣列810包括複數個記憶體單元820,其中,該些記憶體單元820可由上述電阻式開關(如電阻式開關A、B與Y)所實施。亦即,該些記憶體單元820之一記憶體單元群組(如電阻式開關A、B與Y)與該至少一電導可控單元可形成一邏輯運算單元。或者是,在本案其他可能實施例中,各該些記憶體單元820可由上述電阻式開關(如電阻式開關A、B與Y)串聯選擇器或電晶體所實施。在第8A圖中,控制各該些記憶體單元820的選擇器或電晶體的複數條控制線(未示出)可以並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM,藉以形成半交叉型(semi-crossbar)陣列。
如第8B圖所示,記憶體裝置800B包括記憶體陣列810,位元線BL1~BLN,字元線WL1~WLM,以及至少一電導可控單元C。在第8B圖中,該些電導可控單元C的電導值由同一電導控制線(conductance control line)GCL所控制,以同步調整該些電導可控單元C的電導;該電導控制線GCL並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM,藉以形成半交叉型(semi-crossbar)陣列。
如第8C圖所示,記憶體裝置800C包括記憶體陣列810,位元線BL1~BLN,字元線WL1~WLM,以及至少一電導可控單元C。在第8C圖中,控制該些電導可控單元C的該些電導控制線GCL1~GCLP(P為正整數)彼此獨立(亦即不相連),以獨立調整該些電導可控單元C的電導;該些電導控制線GCL1~GCLP並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM,藉以形成半交叉型(semi-crossbar)陣列。
如第8D圖所示,記憶體裝置800D包括記憶體陣列810,位元線BL1~BLN,字元線WL1~WLM,以及至少一電導可控單元C。在第8D圖中,該些電導可控單元C的電導值由同一電導控制線GCL所控制,以同步調整該些電導可控單元C的電導;該電導控制線GCL並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM,藉以形成半交叉型(semi-crossbar)陣列。此外,記憶體裝置800D更包括電導字元線(conductance word line)GWL,連接至該些電導可控單元C的電晶體的汲極,電導字元線GWL並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM。
如第8E圖所示,記憶體裝置800E包括記憶體陣列810,位元線BL1~BLN,字元線WL1~WLM,以及至少一電導可控單元C。在第8E圖中,控制該些電導可控單元C的該些電導控制線GCL1~GCLP彼此獨立(亦即不相連),以獨立調整該些電導可控單元C的電導;該些電導控制線GCL1~GCLP並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM,藉以形成半交叉型(semi-crossbar)陣列。此外,記憶體裝置800E更包括電導字元線GWL,連接至該些電導可控單元C的電晶體的汲極,電導字元線GWL並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM。
如第8F圖所示,記憶體裝置800F包括記憶體陣列810,位元線BL1~BLN,字元線WL1~WLM,以及至少一電導可控單元C。在第8F圖中,該些電導可控單元C的電導值由單一電導控制線GCL所控制,以同步調整該些電導可控單元C的電導;該電導控制線GCL並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM,藉以形成半交叉型(semi-crossbar)陣列。此外,記憶體裝置800F更包括電導字元線GWL,連接至該些電導可控單元C的電晶體的汲極,電導字元線GWL並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM。此外,記憶體裝置800F更包括電導調整線GTL(conductance-tuning line),連接至該些電導可控單元C的該些浮接閘極電晶體的該些閘極,電導調整線GTL並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM。
如第8G圖所示,記憶體裝置800G包括記憶體陣列810,位元線BL1~BLN,字元線WL1~WLM,以及至少一電導可控單元C。在第8G圖中,控制該些電導可控單元C的該些電導控制線GCL1~GCLP可以獨立(不相連)。記憶體裝置800G更包括複數條電導調整線GTL1~GTLP,連接至該些電導可控單元C的該些浮接閘極電晶體的該些閘極。該些電導控制線GCL1~GCLP並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM,藉以形成半交叉型(semi-crossbar)陣列。電導調整線GTL1~GTLP並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM。藉此可以獨立調整該些電導可控單元C的電導。此外,記憶體裝置800G更包括電導字元線GWL,連接至該些電導可控單元C的電晶體的汲極,電導字元線GWL並聯於位元線BL1~BLN或者並聯於字元線WL1~WLM。
在本案一可能實施例中,電阻式開關可為電阻式記憶體隨機存取(Resistive random-access memory,RRAM,包括金屬氧化物 電阻式記憶體隨機存取Metal Oxide Resistive Memory (OxRAM)、導電橋接隨機存取記憶體(conductive-bridging RAM,CBRAM)等),相變化記憶體(Phase change memory,PCM),自旋轉移矩磁阻式隨機存取記憶體(Spin-transfer Torque MRAM,STT-MRAM),自旋軌道轉矩磁阻式隨機存取記憶體(Spin-Orbit Torque MRAM,SOT-RAM)等,此皆在本案精神範圍內。
在本案一可能實施例中,記憶體內運算(Computing in Memory)邏輯運算單元可重複排列以擴大為大面積陣列。甚至,該陣列的製造可為2維或3維結構。對於陣列的操作可以取決於客戶特殊要求、電阻式開關(選擇性包括選擇器及/或電晶體),以及電路類型(交叉型(crossbar)或半交叉型(semi-crossbar))等,這些皆在本案精神範圍內。
本案上述實施例揭露一種具有記憶體內運算功能的記憶體裝置及應用其操作方法,其係以電阻式開關當成記憶體單元。記憶體裝置所能執行的邏輯運算功能(NAND與NOR)可藉由控制該些電導可控單元的該些電導而切換。故而,本案上述實施例具有簡化計算複雜度與周邊電路複雜度的優點。
綜上所述,雖然本發明已以實施例揭露如上,然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾。因此,本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100A、100B:邏輯運算單元
A、B與Y:電阻式開關
C:電導可控單元
WL1~WL6:字元線
BL:位元線
Taccess:存取電晶體
T1~T5:電晶體
RW:電阻式開關
S:選擇器
T
A、T
B、T
Y、T
C、T
Y1、T
Y2、T
S:電晶體
P1~P6:時序
800A~800G:記憶體裝置
810:記憶體陣列
BL1~BLN:位元線
WL1~WLM:字元線
820:記憶體單元
GCL、GCL1~GCLP、GWL、GTL、GTL1~GTLP:控制線
100A:邏輯運算單元
A、B與Y:電阻式開關
C:電導可控單元
WL1~WL3:字元線
BL:位元線
Claims (10)
- 一種記憶體裝置,包括: 一記憶體陣列,具有複數個記憶體單元; 複數個位元線,耦接至該記憶體陣列; 複數個字元線,耦接至該記憶體陣列;以及 複數個電導可控單元,耦接至該記憶體陣列, 其中,該些記憶體單元之一記憶體單元群組與該些電導可控單元之至少一電導可控單元形成一邏輯運算單元,該邏輯運算單元之一邏輯運算功能由該至少一電導可控單元之一等效電導而決定。
- 如請求項1所述之記憶體裝置,其中, 該些記憶體單元為複數個電阻式開關; 該記憶體單元群組之複數個輸入單元與該至少一電導可控單元形成一分壓單元,以決定該些位元線之一耦接位元線上的一位元線電壓及決定該記憶體單元群組之一輸出單元的一邏輯狀態; 當該至少一電導可控單元具有一第一等效電導值時,該邏輯運算單元的該邏輯運算功能為一第一邏輯運算;以及 當該至少一電導可控單元具有一第二等效電導值時,該邏輯運算單元的該邏輯運算功能為一第二邏輯運算,其中,該第一等效電導值高於該第二等效電導值。
- 如請求項2所述之記憶體裝置,其中,該第一邏輯運算為NAND邏輯運算,該第二邏輯運算為NOR邏輯運算。
- 如請求項1所述之記憶體裝置,該邏輯運算單元更包括一存取電晶體,耦接至該記憶體單元群組,用以提供一讀取電流或一讀取電壓,以讀取該記憶體單元群組的一輸出單元的一狀態。
- 如請求項1所述之記憶體裝置,其中,該電導可控單元由下列任意組合所構成:一電晶體、一浮接閘極電晶體、一電阻式開關、一多端電晶體與一選擇器。
- 如請求項1所述之記憶體裝置,其中, 該些電導可控單元被同步控制;或者 該些電導可控單元被獨立控制。
- 一種記憶體裝置的操作方法,包括: 選擇該記憶體裝置的複數個記憶體單元之一記憶體單元群組與至少一電導可控單元以形成一邏輯運算單元;以及 控制該至少一電導可控單元之一等效電導以決定該邏輯運算單元之一邏輯運算功能。
- 如請求項7所述之記憶體裝置的操作方法,其中: 各該些記憶體單元為一電阻式開關; 控制該至少一電導可控單元的該等效電導具有一第一等效電導值以執行該邏輯運算單元的該邏輯運算功能為一第一邏輯運算;以及 控制該至少一電導可控單元的該等效電導具有一第二等效電導值以執行該邏輯運算單元的該邏輯運算功能為一第二邏輯運算,其中,該第一等效電導值高於該第二等效電導值。
- 如請求項8所述之記憶體裝置的操作方法,其中, 該第一邏輯運算為NAND邏輯運算,該第二邏輯運算為NOR邏輯運算;以及 該些電導可控單元被同步控制,或者該些電導可控單元被獨立控制。
- 如請求項8所述之記憶體裝置的操作方法,更包括:由該邏輯運算單元之一存取電晶體提供一讀取電流或一讀取電壓,以讀取該記憶體單元群組的一輸出單元的一狀態。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW110107655A TWI751048B (zh) | 2021-03-04 | 2021-03-04 | 記憶體裝置及其操作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW110107655A TWI751048B (zh) | 2021-03-04 | 2021-03-04 | 記憶體裝置及其操作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI751048B TWI751048B (zh) | 2021-12-21 |
TW202236171A true TW202236171A (zh) | 2022-09-16 |
Family
ID=80681445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW110107655A TWI751048B (zh) | 2021-03-04 | 2021-03-04 | 記憶體裝置及其操作方法 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI751048B (zh) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6295231B1 (en) * | 1998-07-17 | 2001-09-25 | Kabushiki Kaisha Toshiba | High-speed cycle clock-synchronous memory device |
US11521050B2 (en) * | 2019-05-22 | 2022-12-06 | Ememory Technology Inc. | Control circuit for multiply accumulate circuit of neural network system |
-
2021
- 2021-03-04 TW TW110107655A patent/TWI751048B/zh active
Also Published As
Publication number | Publication date |
---|---|
TWI751048B (zh) | 2021-12-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11430511B2 (en) | Comparing input data to stored data | |
US11164635B2 (en) | Operations on memory cells | |
US9548335B2 (en) | Apparatuses and operation methods associated with resistive memory cell arrays with separate select lines | |
JP6946594B2 (ja) | メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキーム | |
US7180772B2 (en) | High-density NVRAM | |
US11783902B2 (en) | Multi-state programming of memory cells | |
US10910052B2 (en) | Material implication operations in memory | |
WO2021136396A1 (zh) | 阻变存储阵列及其驱动方法、阻变存储器电路 | |
KR20080069336A (ko) | 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법 | |
CN111145811B (zh) | 阻变存储阵列及其操作方法、阻变存储器电路 | |
WO2021136395A1 (zh) | 阻变存储阵列的操作方法 | |
JP2021534531A (ja) | メモリ・デバイスにおけるアクティビティ・ベースのデータ保護のためのアクセス・スキーム | |
US20220262435A1 (en) | Storage and Computing Unit and Chip | |
US10424378B2 (en) | Memristive control circuits with current control components | |
TWI751048B (zh) | 記憶體裝置及其操作方法 | |
US20230013081A1 (en) | Driving method of synapse circuit | |
US11482282B2 (en) | Memory device and operation method thereof | |
WO2024021365A1 (zh) | 存储器单元、阵列电路结构及数据处理方法 | |
WO2020233673A1 (zh) | 存储设备与写数据的方法 | |
TW202336759A (zh) | 類神經網路系統、高效率內嵌式人工突觸元件及其操作方法 | |
CN114694712A (zh) | 一种多阻态非易失存储器件及其布尔逻辑实现方法 |