TW202234643A - 處理晶粒與記憶體晶粒之間的通信介面結構 - Google Patents

處理晶粒與記憶體晶粒之間的通信介面結構 Download PDF

Info

Publication number
TW202234643A
TW202234643A TW110119602A TW110119602A TW202234643A TW 202234643 A TW202234643 A TW 202234643A TW 110119602 A TW110119602 A TW 110119602A TW 110119602 A TW110119602 A TW 110119602A TW 202234643 A TW202234643 A TW 202234643A
Authority
TW
Taiwan
Prior art keywords
interface
die
edge
communication
dies
Prior art date
Application number
TW110119602A
Other languages
English (en)
Other versions
TWI755331B (zh
Inventor
廖偉傑
毅格 艾爾卡諾維奇
張鴻儀
葉力墾
柳鍾凌
Original Assignee
創意電子股份有限公司
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 創意電子股份有限公司, 台灣積體電路製造股份有限公司 filed Critical 創意電子股份有限公司
Application granted granted Critical
Publication of TWI755331B publication Critical patent/TWI755331B/zh
Publication of TW202234643A publication Critical patent/TW202234643A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Communication Control (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明提供一種用於晶粒之間連接的通信介面結構，包含記憶體晶粒、處理晶粒以及互連路由。記憶體晶粒包含第一介面邊緣，其中第一介面邊緣拆分成多個介面組。處理晶粒中的每一個包含第二介面邊緣。互連路由分別將處理晶粒的第二介面邊緣連接到記憶體晶粒的介面組。

Description

處理晶粒與記憶體晶粒之間的通信介面結構
本發明涉及用於數據通信的兩個積體電路（integrated circuit；IC）晶粒之間的介面，且更具體地說，涉及處理晶粒與記憶體晶粒之間的通信介面結構和方法。
基於半導體積體電路的數位電子設備（例如行動電話、數位相機、個人數位助理（personal digital assistants；PDA）等）設計成必須具有更強大的功能性以適應現代數位世界中的各種應用。然而，作為半導體製造趨勢的數位電子設備希望在具有改進的功能性和更高性能的情況下變得更小和更輕。半導體裝置可封裝成2.5D半導體裝置，其中若干電路晶片可整合為更大的積體電路，其中接觸元件、中介層或RDL層用於在晶片之間進行連接。
已提出整合扇出型（Integrated Fan-Out；InFO）和基板上晶圓上晶片（chip-on-wafer-on-substrate；CoWoS）的封裝技術來封裝並排組裝的多個晶片。
關於整個電子電路，在實例中製造為主晶粒的主電路可能需要連接到多個從晶粒作為實例。主晶粒可為例如專用積體電路（application specific integrated circuit；ASIC）晶粒的處理晶粒，且從晶粒可為例如高頻寬記憶體（high bandwidth memory；HBM）的記憶體晶粒。在操作中，HBM晶粒可由多個ASIC晶粒共享使用。基於2.5D封裝技術，ASIC晶粒和HBM晶粒通過中介層或再分佈層（redistribution layer；RDL）連接。換句話說，分別在ASIC晶粒和HBM晶粒中的介面包含例如接合襯墊或通孔的接觸元件。接著，接觸元件通過中介層或RDL連接。
HBM晶粒通常具有可由ASIC晶粒存取的相對大量的通信通道。各種ASIC晶粒中的每一個可具有不同功能性且可僅需要存取HBM晶粒的部分而不需要存取整個HBM晶粒。
為了使HBM晶粒更高效的與各種ASIC晶粒通信，記憶體晶粒與處理晶粒之間的介面的通信介面結構需要適當地設計。
本發明提供一種用於晶粒之間連接的通信介面，以便通過中介層或RDL進行封裝和連接。例如HBM晶粒的記憶體晶粒的介面邊緣拆分成2或2 n個介面組，以便使多個ASIC晶粒適應存取同一記憶體晶粒。ASIC晶粒可具有相同功能性或不同功能性。另外，ASIC晶粒可具有不同製造品質。
在實施例中，本發明提供一種用於晶粒之間連接的通信介面結構，包含記憶體晶粒、處理晶粒以及互連路由。記憶體晶粒包含第一介面邊緣，其中第一介面邊緣拆分成多個介面組。處理晶粒中的每一個包含第二介面邊緣。互連路由分別將處理晶粒的第二介面邊緣連接到記憶體晶粒的介面組。
在實施例中，本發明提供一種用於連接晶粒之間連接的通信介面結構。通信介面結構包含第一記憶體晶粒，其包含第一介面邊緣，其中第一介面邊緣拆分成多個介面組。另外，包含具有第二介面邊緣的至少一個第二記憶體晶粒。還包含多個處理晶粒，其中處理晶粒中的每一個包含第三介面邊緣和至少一個第四介面邊緣。多個互連路由連接在處理晶粒與第一記憶體晶粒和第二記憶體晶粒之間。互連路由將第一記憶體晶粒的介面組中的每一個連接到處理晶粒中的一個的第三介面邊緣，其中互連路由還將第二記憶體晶粒的第二介面邊緣連接到處理晶粒中的一個的第四介面邊緣。
為了使前述內容更好理解，如下詳細描述附有圖式的若干實施例。
本發明是針對一種用於數據通信的兩個積體電路（IC）晶粒之間的介面，其中配置例如ASIC晶粒的處理晶粒與例如HBM晶粒的記憶體晶粒之間的通信介面結構。HBM晶粒具有高頻寬，在實例中包含1024個通信通道或甚至更多。HBM晶粒的介面的接觸元件作為接觸圖案可配置成分別與ASIC晶粒通信的多個組。在實施例中，組的數目可為2、4、8、…、2 n，n為整數。
取決於所採用的封裝製程，兩個晶粒的接觸元件通過例如中介層或再分佈層（RDL）的連接介面對應地連接。路由結構嵌入於中介層或RDL層中。在實例中，接觸元件可為接觸襯墊或凸塊襯墊。
提供用於描述本發明的若干實施例，但本發明不僅限於實施例。
整個積體電路可通過半導體製造製程製造為半導體裝置，所述半導體裝置可基於2.5D半導體裝置的堆疊結構來製造。在實施例中，用於接收數據的晶粒的介面可包含與解串電路相關聯的幀解碼電路。在實施例中，半導體結構中的介面整合在整個晶粒的電路中。在實施例中，通信中的晶粒可為處理電路的主晶粒和記憶體晶粒的從晶粒。換句話說，晶粒的類型不限於特定類型。然而，晶粒通過介面與包含多個路由路徑的路由結構通信。
首先描述一般半導體製造。圖1為示意性地示出根據本發明的實施例的具有介面的2.5D半導體裝置的橫截面堆疊結構的圖。參考圖1，在另一應用中，基於2.5D封裝技術形成具有預期IC結構的CoWoS或InFO平臺50。CoWoS或InFO平臺50可包含具有底部焊球104和頂部接觸元件106的封裝基板100。通孔102可用於從底部焊球104連接到頂部接觸元件106。此外，可利用接觸元件106的連接在基板100上進一步形成例如中介層或RDL的導線層110。導線層110嵌設有路由結構140，其中路由結構140具有作為連接用途的路由路徑。導線層110還可包含矽穿孔（Through Silicon Via；TSV）112、互連路由114以及接觸元件116。此處，取決於所採用的製造製程，接觸元件116可為通孔或接觸元件或用於端子到端子接觸的任何合適的連接結構。本發明並未將接觸元件106、116限制為特定類型。
在實際應用中，CoWoS或InFO平臺50還可利用例如處理晶粒130和記憶體晶粒120或其他類型的晶粒的額外晶粒來實施，而不限於此。處理晶粒130和記憶體晶粒120通過嵌入於導線層110中的路由結構140來連接。
圖2為示意性地示出根據本發明的實施例的如所觀察的晶粒之間的路由結構的圖。參考圖2，在實施例中，通過互連路由170連接到記憶體晶粒150和例如ASIC晶粒160a、ASIC晶粒160b的處理晶粒。記憶體晶粒150可由多個呈較小介面大小的ASIC晶粒160a和ASIC晶粒160b共享。記憶體晶粒150一般包含作為物理層（physical layer；PHY）的介面。介面的接觸元件形成介面邊緣152，其中每一接觸元件對應於一個通信通道，通信通道由一個DQ表示。在實例中，接觸元件的數目為1024，但本發明不僅限於此數目。在實例中，可採用1024的通道，或可採用512個通道。在實例中，記憶體晶粒150可為具有特定大量通信通道的HBM晶粒。
在實施例中，實施例中的記憶體晶粒的介面邊緣152可拆分成多個介面組152a、介面組152b，介面組的數目為2、4、8、…、2 n，其中n為正整數。如所提到，以兩個介面組152a、152b作為實例。在此，在通信通道中相等地拆分介面組152a、介面組152b。在實施例中，兩個ASIC晶粒160a、160b分別連接到同一記憶體晶粒150的介面組152a、介面組152b。此外，關於前文描述，ASIC晶粒160a、ASIC晶粒160b的數目不僅限於2。
以總計1024個通道作為實例，ASIC晶粒160a和ASIC晶粒160b具有在實例中為1024個通道的一半的512個通道（DQ）的介面邊緣162a和介面邊緣162b。
在實施例中，兩個ASIC晶粒160a、160b分別通過互連路由170連接到記憶體晶粒150的介面組152a、介面組152b。在此情境中，ASIC晶粒160a、ASIC晶粒160b可具有相同功能性且兩個ASIC晶粒160a、160b形成為單一較大ASIC晶粒以與記憶體晶粒150通信。關於封裝觀點，兩個ASIC晶粒160a、160b相對於記憶體晶粒150在位置上更自由。在製造中，具有較少通道的ASIC晶粒160a、ASIC晶粒160b相對有較低的製造成本，換句話說，裝置元件在製造時不需要對壓縮電路元件具有高精度控制。在實例中，較大光罩在成本方面比較小光罩高。
在實施例中，兩個ASIC晶粒160a、160b可呈不同功能性或不同製造品質。在此情境中，ASIC晶粒160a、ASIC晶粒160b其中之一可以是功能相對簡單的ASIC晶粒。在製造中，此功能相對簡單的ASIC晶粒可在製造控制中的寬鬆條件下製造，從而產生較小成本。
換句話說，記憶體晶粒150可保留設計方法。然而，取決於記憶體晶粒150所拆分的介面組152a、介面組152b數目，ASIC晶粒160a、ASIC晶粒160b在製造和封裝方式上可具有更靈活的條件。在實例中，所拆分的介面組其最小通道數目為256個通道。
基於圖2中的相同方面，機制可進一步應用於其他佈置。參考圖3，在實施例中涉及多個記憶體晶粒150a、150b、150c、150d、150e。其中，記憶體晶粒150c可視為圖2中所描述的記憶體晶粒150，其介面邊緣152具有兩個拆分的介面組以分別連接到兩個處理晶粒180a、180b。其它記憶體晶粒150a、記憶體晶粒150b、記憶體晶粒150d、記憶體晶粒150e可視為常用記憶體晶粒，皆對應連接到同一處理晶粒180a、處理晶粒180b的介面邊緣。
在此，在實施例中，一個處理晶粒180a可包含多個介面邊緣182a_1、182a_2、182a_3、182a_4、182a_5，其中每個介面邊緣設在一個物理層（PHY）中且各具有512個DQ通道。在此以具有1024個DQ通道的記憶體晶粒150c為例，介面邊緣上的512個DQ通道為記憶體晶粒150c通道的一半。同樣，一個處理晶粒180b可包含多個介面邊緣182b_1、182b_2、182b_3、182b_4、182b_5，其中每個介面邊緣具有512個DQ通道，作為實例，所述介面邊緣的512個DQ通道為1024個DQ通道的一半。然而，如前文描述，取決於實際應用中記憶體晶粒150c的配置，與介面邊緣182a_5和介面邊緣182b_1相關聯的處理晶粒180a、處理晶粒180b的數目可為2 n，其中n為正整數。
處理晶粒180a的介面邊緣182a_1、介面邊緣182a_2、介面邊緣182a_3、介面邊緣182a_4可通過互連路由170連接到記憶體晶粒150a和記憶體晶粒150b的介面組。對於處理晶粒180b，處理晶粒180b的介面邊緣182b_2、介面邊緣182b_3、介面邊緣182b_4、介面邊緣182b_5可通過互連路由170連接到記憶體晶粒150d和記憶體晶粒150e的介面組。
然而，處理晶粒180a的介面邊緣182a_1、介面邊緣182a_2、介面邊緣182a_3、介面邊緣182a_4的通道大小和處理晶粒180b的介面邊緣182b_2、介面邊緣182b_3、介面邊緣182b_4、介面邊緣182b_5的通道大小可不必拆分成512 DQ。
圖4為示意性地示出根據本發明的實施例的晶粒之間的路由結構的圖。參考圖4，除拆分且連接到處理晶粒180a和處理晶粒180b的記憶體晶粒150c以外，並未拆分記憶體晶粒150a、記憶體晶粒150b、記憶體晶粒150d、記憶體晶粒150e的介面邊緣。在處理晶粒180a、處理晶粒180b側面，處理晶粒180a的介面邊緣182a_1、介面邊緣182a_2和處理晶粒180b的介面邊緣182b_2、介面邊緣182b_3可保留1024個DQ通道的全通道。然而，基於前述描述中的機制，記憶體晶粒150c連接到兩個處理晶粒180a、180b。
如再次提到，本發明限於將記憶體晶粒150c拆分且連接到兩個處理晶粒180a、180b。如圖2中所描述，記憶體晶粒150c可拆分成更多介面組。處理晶粒180a、處理晶粒180b可具有更多功能性且額外介面邊緣可與圖3中的介面邊緣182a_5和介面邊緣182b_1或圖4中的介面邊緣182a_3和介面邊緣182b_1一起實施。
一般來說，在實施例中，本發明提供一種用於晶粒之間連接的通信介面結構，包含記憶體晶粒150、處理晶粒160a、處理晶粒160b以及互連路由170。記憶體晶粒150包含拆分成多個介面組的第一介面邊緣152，例如兩個介面組152a、152b。處理晶粒160a、處理晶粒160b中的每一個包含第二介面邊緣162a、第二介面邊緣162b。互連路由170分別將處理晶粒160a、處理晶粒160b的第二介面邊緣162a、第二介面邊緣162b連接到記憶體晶粒150的介面組152a、介面組152b。
在實施例中，本發明還提供一種用於連接晶粒之間連接的通信介面結構。通信介面結構包含第一記憶體晶粒150c，所述第一記憶體晶粒150c包含可稱為第一介面邊緣的介面邊緣152，所述第一介面邊緣拆分成多個介面組152a、152b。另外，包含至少一個第二記憶體晶粒150a、第二記憶體晶粒150b、第二記憶體晶粒150d、第二記憶體晶粒150e，其具有可稱為第二介面邊緣152'的介面邊緣。還包含多個處理晶粒182a、182b，其中處理晶粒182a、處理晶粒182b中的每一個包含第三介面邊緣182a_5、第三介面邊緣182b_1（見圖3）以及至少一個第四介面邊緣182a_1、第四介面邊緣182a_2、第四介面邊緣182a_3、第四介面邊緣182a_4、第四介面邊緣182b_2、第四介面邊緣182b_3、第四介面邊緣182b_4、第四介面邊緣182b_5。多個互連路由170連接在處理晶粒180a、處理晶粒180b與第一記憶體晶粒150c和第二記憶體晶粒150a、第二記憶體晶粒150b、第二記憶體晶粒150d、第二記憶體晶粒150e之間。互連路由170將第一記憶體晶粒150c的介面組152a、介面組152b中的每一個連接到處理晶粒180a、處理晶粒180b中的一個的第三介面邊緣182a_5、第三介面邊緣182b_1。互連路由170還將稱為第二記憶體晶粒150a、第二記憶體晶粒150b、第二記憶體晶粒150d、第二記憶體晶粒150e的第二介面邊緣152'的介面邊緣連接到處理晶粒180a、處理晶粒180b中的一個的第四介面邊緣182a_1、介面邊緣182a_2、介面邊緣182a_3、介面邊緣182a_4、介面邊緣182b_2、邊緣182b_3、介面邊緣182b_4、介面邊緣182b_5。
在實施例中，關於通信介面結構，第一介面邊緣拆分成兩個介面組且通過互連路由連接到兩個介面組的處理晶粒的數量為兩個。
在實施例中，關於通信介面結構，介面組中的每一個或第二介面邊緣中的每一個所具有的通信通道的數目為第一介面邊緣的總通信通道的一半。
在實施例中，關於通信介面結構，介面組的數量為偶數。
在實施例中，關於通信介面結構，介面組的數量為2 n，其中n為正整數。
在實施例中，關於通信介面結構，處理晶粒在製造時具有相同功能和相同品質。
在實施例中，關於通信介面結構，處理晶粒包含至少一個與另一處理晶粒具有不同功能性的處理晶粒。
在實施例中，關於通信介面結構，處理晶粒包含至少一個與另一處理晶粒具有不同製造品質的處理晶粒。
在實施例中，關於通信介面結構，第一介面邊緣包含1024個通信通道或1024的某一因數個通信通道。
在實施例中，關於通信介面結構，第一介面邊緣和第二介面邊緣包含以接觸圖案佈置的接觸元件，所述接觸元件由互連路由中的對應一個連接。
對本領域的技術人員將顯而易見的是，可在不脫離本公開的範圍或精神的情況下對所公開的實施例進行各種修改和變化。鑒於前述內容，希望本公開涵蓋修改和變化，前提為所述修改和變化屬於以下發明申請專利範圍和其等效物的範圍內。
50:平臺 100:基板 102:通孔 104:底部焊球 106、116:接觸元件 110:導線層 112:矽穿孔 114、170:互連路由 120、150、150a、150b、150c、150d、150e:記憶體晶粒 130、180a、180b:處理晶粒 140:路由結構 152、162a、162b、182a_1、182a_2、182a_3、182a_4、182a_5、182b_1、182b_2、182b_3、182b_4、182b_5:介面邊緣 152':第二介面邊緣 152a、152b:介面組 160a、160b:ASIC晶粒
包含附圖以提供對本公開的進一步理解，且併入本說明書中且構成本說明書的一部分。圖式示出本公開的示例性實施例，且與描述一起用於解釋本公開的原理。 圖1為示意性地示出根據本發明的實施例的具有介面的2.5D半導體裝置的橫截面堆疊結構的圖。 圖2為示意性地示出根據本發明的實施例的如所觀察的晶粒之間的路由結構的圖。 圖3為示意性地示出根據本發明的實施例的如所觀察的晶粒之間的路由結構的圖。 圖4為示意性地示出根據本發明的實施例的晶粒之間的路由結構的圖。
150:記憶體晶粒
152、162a、162b:介面邊緣
152a、152b:介面組
160a、160b:ASIC晶粒
170:互連路由

Claims (20)

  1. 一種用於晶粒之間連接的通信介面結構，包括： 記憶體晶粒，包含第一介面邊緣，其中所述第一介面邊緣拆分成多個介面組； 多個處理晶粒，其中所述處理晶粒中的每一個包含第二介面邊緣；以及 多個互連路由，其分別將所述處理晶粒的所述第二介面邊緣連接到所述記憶體晶粒的所述介面組。
  2. 如請求項1所述的通信介面結構，其中所述第一介面邊緣拆分成兩個介面組且通過所述互連路由連接到所述兩個介面組的所述處理晶粒的數量為兩個。
  3. 如請求項2所述的通信介面結構，其中所述介面組中的每一個或所述第二介面邊緣中的每一個所具有的通信通道的數目為所述第一介面邊緣的總通信通道的一半。
  4. 如請求項1所述的通信介面結構，其中所述介面組的數量為偶數。
  5. 如請求項1所述的通信介面結構，其中所述介面組的數量為2 n，其中n為正整數。
  6. 如請求項1所述的通信介面結構，其中所述處理晶粒在製造時具有相同功能以及相同品質。
  7. 如請求項1所述的通信介面結構，其中所述處理晶粒包含至少一個與另一個具有不同功能性的處理晶粒。
  8. 如請求項1所述的通信介面結構，其中所述處理晶粒包含至少一個與另一個具有不同製造品質的處理晶粒。
  9. 如請求項1所述的通信介面結構，其中所述第一介面邊緣包含1024個通信通道或1024的某一因數個通信通道。
  10. 如請求項1所述的通信介面結構，其中所述第一介面邊緣以及所述第二介面邊緣包含以接觸圖案佈置的接觸元件，所述接觸元件由所述互連路由中的對應一個連接。
  11. 一種用於連接晶粒之間連接的通信介面結構，包括： 第一記憶體晶粒，包含第一介面邊緣，其中所述第一介面邊緣拆分成多個介面組； 至少一個第二記憶體晶粒，所述第二記憶體晶粒包含第二介面邊緣； 多個處理晶粒，所述處理晶粒中的每一個包含第三介面邊緣以及至少一個第四介面邊緣；以及 多個互連路由，其連接在所述處理晶粒與所述第一記憶體晶粒以及所述第二記憶體晶粒之間， 其中所述互連路由將所述第一記憶體晶粒的所述介面組中的每一個連接到所述處理晶粒中的一個的所述第三介面邊緣，其中所述互連路由還將所述第二記憶體晶粒的所述第二介面邊緣連接到所述處理晶粒中的所述一個的所述第四介面邊緣。
  12. 如請求項11所述的通信介面結構，其中所述第一介面邊緣拆分成兩個介面組且通過所述互連路由連接到所述兩個介面組的所述處理晶粒的數量為兩個。
  13. 如請求項12所述的通信介面結構，其中所述介面組中的每一個所具有的通信通道的數目為所述第一介面邊緣的總通信通道的一半。
  14. 如請求項11所述的通信介面結構，其中所述第二記憶體晶粒的所述第二介面邊緣還拆分成用於連接到所述處理晶粒的所述第四介面邊緣的多個介面組，其中所述第四介面邊緣還對應地拆分成所述第二記憶體晶粒的介面組。
  15. 如請求項11所述的通信介面結構，其中所述第二記憶體晶粒的所述第二介面邊緣並未拆分成多個組。
  16. 如請求項11所述的通信介面結構，其中所述處理晶粒在製造時具有相同功能以及相同品質。
  17. 如請求項11所述的通信介面結構，其中所述處理晶粒包含至少一個與另一個具有不同功能性的處理晶粒。
  18. 如請求項11所述的通信介面結構，其中所述處理晶粒包含至少一個與另一個具有不同製造品質的處理晶粒。
  19. 如請求項11所述的通信介面結構，其中所述第一介面邊緣包含1024個通信通道或1024的某一因數個通信通道。
  20. 如請求項11所述的通信介面結構，其中所述第一介面邊緣以及所述第二介面邊緣包含以接觸圖案佈置的接觸元件，所述接觸元件由所述互連路由中的對應一個連接。
TW110119602A 2021-02-25 2021-05-31 處理晶粒與記憶體晶粒之間的通信介面結構 TWI755331B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/185,908 2021-02-25
US17/185,908 US11515278B2 (en) 2021-02-25 2021-02-25 Communication interface structure between processing die and memory die

Publications (2)

Publication Number Publication Date
TWI755331B TWI755331B (zh) 2022-02-11
TW202234643A true TW202234643A (zh) 2022-09-01

Family

ID=81329625

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110119602A TWI755331B (zh) 2021-02-25 2021-05-31 處理晶粒與記憶體晶粒之間的通信介面結構

Country Status (3)

Country Link
US (1) US11515278B2 (zh)
CN (1) CN114975381A (zh)
TW (1) TWI755331B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410984B1 (en) * 2021-10-08 2022-08-09 Silicon Genesis Corporation Three dimensional integrated circuit with lateral connection layer
TWI838280B (zh) * 2023-05-23 2024-04-01 創意電子股份有限公司 晶粒之間的通訊系統及其操作方法
TWI842622B (zh) * 2023-07-06 2024-05-11 創意電子股份有限公司 晶粒之間的通訊系統及晶粒之間通道的修復方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017203492A1 (de) * 2017-03-03 2018-09-06 Witec Wissenschaftliche Instrumente Und Technologie Gmbh Verfahren und Vorrichtung zur Abbildung einer Probenoberfläche
US11373951B2 (en) * 2018-03-27 2022-06-28 Intel Corporation Via structures having tapered profiles for embedded interconnect bridge substrates
US11610862B2 (en) * 2018-09-28 2023-03-21 Intel Corporation Semiconductor packages with chiplets coupled to a memory device
US11476241B2 (en) 2019-03-19 2022-10-18 Micron Technology, Inc. Interposer, microelectronic device assembly including same and methods of fabrication
US11728290B2 (en) * 2019-03-22 2023-08-15 Intel Corporation Waveguide fan-out
US11869842B2 (en) * 2019-07-24 2024-01-09 Intel Corporation Scalable high speed high bandwidth IO signaling package architecture and method of making

Also Published As

Publication number Publication date
US20220270996A1 (en) 2022-08-25
CN114975381A (zh) 2022-08-30
TWI755331B (zh) 2022-02-11
US11515278B2 (en) 2022-11-29

Similar Documents

Publication Publication Date Title
US12033982B2 (en) Fully interconnected heterogeneous multi-layer reconstructed silicon device
TWI755331B (zh) 處理晶粒與記憶體晶粒之間的通信介面結構
US11693801B2 (en) Stacked semiconductor device assembly in computer system
CN107564894B (zh) 制造半导体封装的方法
KR20200121899A (ko) 스케일러블 시스템을 구현하기 위한 시스템들 및 방법들
US20060118972A1 (en) Integrated circuit chip having pass-through vias therein that extend between multiple integrated circuits on the chip
US9349707B1 (en) Contact arrangements for stackable microelectronic package structures with multiple ranks
WO2021062742A1 (zh) 一种芯片堆叠封装及终端设备
US8765526B2 (en) Method of manufacturing semiconductor device including plural semiconductor chips stacked together
US20120049361A1 (en) Semiconductor integrated circuit
US8283765B2 (en) Semiconductor chip and stacked semiconductor package having the same
TWI773281B (zh) 晶片之間的佈線結構及晶片之間的佈線方法
TW202308071A (zh) 半導體封裝
WO2016123607A2 (en) Contact arrangements for stackable microelectronic package structures
US11562987B2 (en) Semiconductor devices with multiple substrates and die stacks
US9337170B1 (en) Contact arrangements for stackable microelectronic package structures
US20170012028A1 (en) Recoverable device for memory base product
TWI806024B (zh) 積體電路晶片介面和佈置其介面的方法
CN112219276A (zh) 一种芯片以及芯片封装方法
TWI811103B (zh) 通信介面結構和晶粒對晶粒封裝
CN114497033A (zh) 三维芯片
TW202109817A (zh) 半導體封裝及其製造方法