TW202223900A

TW202223900A - 快閃記憶體系統及其快閃記憶體裝置

Info

Publication number: TW202223900A
Application number: TW109143678A
Authority: TW
Inventors: 蘇俊聯; 洪俊雄; 洪碩男
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-12-10
Filing date: 2020-12-10
Publication date: 2022-06-16
Also published as: TWI742961B

Abstract

一種快閃記憶體系統及其快閃記憶體裝置。快閃記憶體裝置包括反及閘快閃記憶體以及控制電路。反及閘快閃記憶體包括快取記憶體、頁面緩衝器以及反及閘快閃記憶體陣列。反及閘快閃記憶體陣列包括多個頁面，其中各頁面包括多個子頁面，各子頁面具有子頁面長度。頁面緩衝器由多個子頁面緩衝區組成，上述多個子頁面緩衝區對應反及閘快閃記憶體陣列中不同的頁面。快取記憶體由多個子快取區組成，上述多個子快取區對應反及閘快閃記憶體陣列中不同的頁面。控制電路耦接反及閘快閃記憶體，以一個子頁面的為單位執行存取操作。

Description

快閃記憶體系統及其快閃記憶體裝置

本發明是有關於一種記憶體系統，且特別是有關於一種快閃記憶體系統及其快閃記憶體裝置。

快閃記憶體主要可分為NAND快閃記憶體和NOR快閃記憶體兩種。NOR快閃記憶體具有能快速且隨機地讀取資料的特性，並以記憶體映射模式運作，以支援直接記憶體存取（Direct Memory Access，DMA）操作與就地執行（eXecute-In-Place，XIP）功能，其通常為嵌入式應用中的要求。而習知的NAND快閃記憶體容量較大，為以頁面為單位進行存取操作，因此需要較長的感測週期，而導致頁面存取的延遲時間過高，為了提升執行效率，一般NAND快閃記憶體的存取操作通常分為多個階段進行。因此，NAND快閃記憶體一般不適於進行如原地執行的隨機存取操作。然隨著嵌入式應用的需求增加，傳統NOR快閃記憶體的NOR快閃記憶體的容量已不敷使用，因此如何提供新的記憶體架構來因應嵌入式應用的需求為一重要的課題。

本發明提供一種快閃記憶體系統，可使NAND快閃記憶體適用於執行隨機存取操作，以因應嵌入式應用日益增加的需求。

本發明的快閃記憶體裝置包括反及閘快閃記憶體以及控制電路。反及閘快閃記憶體包括快取記憶體、頁面緩衝器以及反及閘快閃記憶體陣列。反及閘快閃記憶體陣列包括多個頁面，其中各頁面包括多個子頁面，各子頁面具有子頁面長度。頁面緩衝器由多個子頁面緩衝區(sub page-buffer)組成，上述多個子頁面緩衝區對應反及閘快閃記憶體陣列中不同的頁面。快取記憶體由多個子快取區(sub cache)組成，上述多個子快取區對應反及閘快閃記憶體陣列中不同的頁面。控制電路耦接反及閘快閃記憶體，以一個子頁面為單位執行存取操作。

在本發明的一實施例中，上述的控制電路依據主機請求對當前讀取的頁面的相鄰頁面進行資料預取，並將預取資料儲存於頁面緩衝器或快取記憶體。

在本發明的一實施例中，其中各子頁面的資料包括子頁面錯誤更正碼，控制電路依據子頁面錯誤更正碼對對應的子頁面的資料進行錯誤更正。

在本發明的一實施例中，上述的子頁面錯誤更正碼具有1位元更正能力。

在本發明的一實施例中，當控制電路依據子頁面錯誤更正碼對對應的子頁面的資料進行的錯誤更正失敗時，控制電路透過頁面緩衝器重新讀取包括上述對應的子頁面的頁面的資料，將此頁面的資料儲存至快取記憶體，並依據此頁面的資料及其頁面錯誤更正碼對此頁面的所有資料，包括上述對應的子頁面的資料，進行錯誤更正。

在本發明的一實施例中，上述的頁面錯誤更正碼具有多位元更正能力。

在本發明的一實施例中，上述的快取記憶體為多級快取記憶體，多級快取記憶體以一個子頁面為單位被執行快取操作。

在本發明的一實施例中，上述的反及閘快閃記憶體包括多個記憶體平面，各記憶體平面分別對應不同的快取記憶體。

在本發明的一實施例中，上述的反及閘快閃記憶體包括多個快取記憶體。控制電路對上述多個快取記憶體執行快取操作，而以一個子頁面為單位於上述多個快取記憶體間選擇性地搬移資料。

在本發明的一實施例中，上述的控制電路包括子頁面選擇器，其耦接反及閘快閃記憶體，受控於主機輸出的指令中的位址資訊，而以一個子頁面為單位於頁面緩衝器以及快取記憶體間選擇性地搬移資料。

在本發明的一實施例中，上述的反及閘快閃記憶體包括標籤表，標籤表記錄頁面緩衝器與快取記憶體的子頁面位址資訊。

在本發明的一實施例中，上述的控制電路自反及閘快閃記憶體陣列的多個子頁面中讀出被執行的程式的資料，並將讀出的子頁面資料儲存至對應的子頁面緩衝器，依據預設資料替換演算法選擇要自快取記憶體中被移除的子頁面資料，將子頁面緩衝器中儲存的讀出的子頁面資料搬移至快取記憶體。

在本發明的一實施例中，其中當被執行的程式的資料存在快取記憶體中時，控制電路自快取記憶體讀取出資料並傳送給主機。

在本發明的一實施例中，其中當被執行的程式的資料未存在快取記憶體中而存在頁面緩衝器中時，控制電路依據預設資料替換演算法選擇要自快取記憶體中移除的子頁面資料，並將頁面緩衝器中儲存的資料搬移至快取記憶體中。

本發明還提供一種快閃記憶體系統，其包括主機以及快閃記憶體裝置。主機可用以獲取資料。快閃記憶體裝置耦接主機，被主機存取資料。快閃記憶體裝置包括反及閘快閃記憶體以及控制電路。反及閘快閃記憶體包括快取記憶體、頁面緩衝器以及反及閘快閃記憶體陣列。反及閘快閃記憶體陣列包括多個頁面，其中各頁面包括多個子頁面，各子頁面具有子頁面長度。頁面緩衝器由多個子頁面緩衝區組成，上述多個子頁面緩衝區對應反及閘快閃記憶體陣列中不同的頁面。快取記憶體由多個子快取區組成，上述多個子快取區對應反及閘快閃記憶體陣列中不同的頁面。控制電路耦接主機以及反及閘快閃記憶體，以一個子頁面為單位執行存取操作。

基於上述，本發明實施例的反及閘快閃記憶體陣列的各個頁面包括多個子頁面，各子頁面具有子頁面長度，頁面緩衝器的各個子頁面可分別對應反及閘快閃記憶體陣列中不同的頁面，快取記憶體的各個子頁面可分別對應反及閘快閃記憶體陣列中不同的頁面。其中控制電路可依據標籤表管理頁面緩衝器與快取記憶體的子頁面，例如可依據標籤表得知存取請求對應的子頁面資料在頁面緩衝器或快取記憶體中的位置，若存取請求對應的子頁面資料在頁面緩衝器或快取記憶體中，便可直接提供給控制電路，而不需至反及閘快閃記憶體陣列進行資料讀取而可縮短存取時間。如此，控制電路可以一個子頁面的為單位執行存取操作，而使得反及閘快閃記憶體適於執行隨機存取操作，以因應嵌入式應用日益增加的需求。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明實施例的一種快閃記憶體系統的示意圖，請參照圖1。快閃記憶體系統包括主機102以及快閃記憶體裝置104，快閃記憶體裝置104可包括控制電路106以及反及閘快閃記憶體108，控制電路106耦接主機102以及反及閘快閃記憶體108，反及閘快閃記憶體108包括反及閘快閃記憶體陣列110、頁面緩衝器112以及快取記憶體114。

快閃記憶體裝置104可受控於主機102而存取資料，例如當主機102執行程式時，主機102可控制快閃記憶體裝置104的控制電路106存取執行程式所需的程式碼，然不以此為限。進一步來說，反及閘快閃記憶體108可如圖2所示，包括多個頁面P0~Pm。以圖2的頁面Pn為例，各個頁面P0~Pm可包括多個子頁面Cnk，其中n、m為正整數。各個子頁面Cnk具有子頁面長度，子頁面長度可例如為512位元組、256位元組或128位元組，然不以此為限。控制電路106可以一個子頁面為單位執行存取操作，由於子頁面的子頁面長度小，因此頁面緩衝器112中的緩衝資料以及快取記憶體114中的快取資料可包括來自反及閘快閃記憶體108的不同頁面中的多個子頁面，其中頁面緩衝器112中各子頁面緩衝區所儲存的子頁面分別對應在同一子頁面偏移(sub-page offset)中的反及閘快閃記憶體陣列的不同頁面，快取記憶體114中各子快取區所儲存的子頁面分別對應在同一或不同子頁面偏移中的反及閘快閃記憶體陣列的不同頁面。其中，快取記憶體114中的快取資料可完全被頁面緩衝器112中的緩衝資料所包括，然不以此為限，在一些實施例中，快取記憶體114中的快取資料與頁面緩衝器112中的緩衝資料也可不重複。此外，子頁面的子頁面長度小也有利於控制電路106縮短ECC(Error Correction Code)校驗所需的時間，而可提高資料存取的速度。

由於子頁面的子頁面長度小，快取記憶體114中的快取資料將可涵蓋反及閘快閃記憶體陣列110中任意的多個頁面的資料，而符合執行程式時所需的資料常分散儲存於多個頁面的需求。此外，子頁面的子頁面長度小也具有進行ECC校驗所需的時間短的好處。此外，反及閘快閃記憶體108可以記憶體映射模式運行，主機102可透過主機系統匯流排進行直接尋址，而可被中央處理單元或連接到主機系統匯流排的任何其他元件看到。由於反及閘快閃記憶體108具有上述特性，主機102可透過控制電路106直接存取快取記憶體114以獲得執行程式所需的資料，而不需將執行程式所需的資料先儲存至其它儲存裝置(例如隨機存取記憶體)中。也就是說，反及閘快閃記憶體108可做為就地執行記憶體使用，主機102可直接執行快取記憶體114中的程式碼。由於存取操作為在快取記憶體114中進行，因此本實施例的快閃記憶體裝置104的資料存取速度可高於習知的NOR快閃記憶體的資料存取速度。

控制電路106可依據由控制電路106維護和管理的標籤表120管理頁面緩衝器112的子頁面緩衝區儲存的子頁面與快取記憶體114的子快取區儲存的子頁面，標籤表120可由指向快取子頁面(cached sub-page)的地址位元組成。例如，若依據標籤表120，存取請求為快取命中，控制電路106可獲取子頁面資料在頁面緩衝器112或快取記憶體114中的位置。若子頁面資料在頁面緩衝器112或快取記憶體114中，子頁面資料可直接立即地提供給控制電路106，而不需至反及閘快閃記憶體陣列110進行資料讀取而可縮短存取時間。

進一步來說，控制電路106所執行的快取操作可如圖3所示。主機102可傳送請求至控制電路106以自反及閘快閃記憶體108中讀取主機102執行程式所需的資料。如圖3所示，控制電路106可先檢查標籤表120以確認主機102執行程式所需的資料是否存在快取記憶體114中（步驟S302）。若主機102執行程式所需的資料存在快取記憶體114中，則自快取記憶體114讀取出所需的資料，並透過輸入輸出埠將讀取出的資料傳送給主機102（步驟S304）。而若主機102執行程式所需的資料未存在快取記憶體114中，控制電路106可檢查標籤表120以確認執行程式所需的資料是否存在頁面緩衝器112中（步驟S306）。

若執行程式所需的資料未存在頁面緩衝器112中，控制電路106可至反及閘快閃記憶體陣列110的頁面中讀出執行程式所需的資料，並將讀出的資料先儲存至頁面緩衝器112中（步驟S308）並對應更新標籤表120。舉例來說，如圖4實施例所示，控制電路106可自頁面Pn的子頁面Cnk1讀出執行程式所需的資料，將子頁面Cnk1的資料先儲存至頁面緩衝器112中，並更新標籤表120。

值得注意的是，在部分實施例中，控制電路106在讀取執行程式所需的資料時，還可對其他頁面（例如進行資料讀取所對應的頁面的相鄰頁面（例如下一頁面），然不以此為限）進行資料預取，亦即將主機102之後執行程式會使用到的資料先讀取並儲存到頁面緩衝器112中，以進一步提高快閃記憶體裝置104的執行效率。

接著，控制電路106可依據預設資料替換演算法選擇快取記憶體114中要刪除的子頁面資料（步驟S310），其中預設資料替換演算法可例如為選擇最近最少使用（LRU）的子頁面資料進行刪除，然不以此為限，舉例來說，也可以例如以先進先出（FIFO）演算法來選擇要刪除的子頁面資料。在選擇完要刪除的子頁面資料後，便可將頁面緩衝器112中儲存的執行程式所需的資料搬移至快取記憶體114中（步驟S312），以取代刪除的子頁面資料。標籤表120被修改以反映頁面緩衝器112和快取記憶體114中最新暫存的子頁面地址。例如在圖4實施例中，控制電路106的子頁面選擇器402可選擇刪除快取記憶體114中的子頁面Cnk2的資料，並將頁面緩衝器112中儲存的子頁面Cnk1的資料儲存至快取記憶體114中，以取代快取記憶體114的子頁面Cnk2的資料。其中子頁面選擇器402耦接反及閘快閃記憶體108，其受控於使用來自標籤表120的資訊的主機102(例如受控於主機102輸出的指令中的位址資訊)以一個子頁面為單位於頁面緩衝器112以及快取記憶體114間選擇性地搬移子頁面資料。在一些實施例中，子頁面選擇器402由控制電路106自身控制，而無需主機102干預替換策略。此外，當在步驟S306檢查出執行程式所需的資料存在頁面緩衝器112中時，可直接進入步驟S310。

控制電路106可依據帶有執行程式所需的資料的子頁面錯誤更正碼來對執行程式所需的資料進行ECC校驗，以進行資料的錯誤更正（步驟S314）。其中由於執行程式所需的資料所具有的子頁面長度不大，因此子頁面錯誤更正碼的可更正位元數也少，其可例如以具有1位元更正能力的子頁面錯誤更正碼來進行錯誤更正，然不以此為限。控制電路106可判斷資料的錯誤更正是否成功（步驟S316），若資料的錯誤更正成功，資料的錯誤更正可進入步驟S304，透過輸入輸出埠404將讀取出的資料傳送給主機102。而若資料的錯誤更正失敗，則控制電路106可依據帶有此資料的頁面錯誤更正碼進行資料的錯誤更正（步驟S318）。舉例來說，在圖4實施例中，子頁面Cnk2可僅包括具有低位元更正能力的子頁面錯誤更正碼(例如具有1位元更正能力的子頁面錯誤更正碼)，控制電路106可依據子頁面錯誤更正碼來對快取記憶體114中的子頁面Cnk2的資料進行錯誤更正，相較於使用具有多位元更正能力的子頁面錯誤更正碼(例如具有4位元更正能力的子頁面錯誤更正碼)，使用具有低位元更正能力的子頁面錯誤更正碼可更快速地完成資料錯誤更正，而提高快閃記憶體裝置104的執行效率。若控制電路106對快取記憶體114中的子頁面Cnk2的資料的錯誤更正失敗，控制電路106可透過頁面緩衝器112重新讀取整個頁面Pn的資料，將頁面Pn的資料儲存至快取記憶體114中，並依據頁面Pn的資料及其包括的頁面錯誤更正碼(其具有多位元更正能力，例如4位元更正能力)來對快取記憶體114中的頁面Pn，包括子頁面Cnk2，的資料進行錯誤更正。如此提供另一ECC校驗的機制，可進一步確保控制電路106所存取的資料的正確性，而提高快閃記憶體裝置104的可靠性。

在部分實施例中，當步驟S316的錯誤更正失敗時，控制電路106的子頁面選擇器402可先將快取記憶體114中的子頁面資料（例如子頁面Cnk0、Cnk1、Cnk3的資料）備份至頁面緩衝器112中，待完成子頁面Cnk2的資料的錯誤更正後，再將子頁面Cnk0、Cnk1、Cnk3的資料搬移回快取記憶體114中。在其它實施例中也可直接刪除快取記憶體114中的子頁面資料，並將完成錯誤更正後的子頁面資料儲存至快取記憶體114中。標籤表120根據頁面緩衝器112和資料快取的最新狀態進行更新。

值得注意的是，上述實施例的反及閘快閃記憶體108雖以一級的快取記憶體114為例進行說明，然快取記憶體114的級數並不以此為限。例如圖5實施例所示，反及閘快閃記憶體108除了快取記憶體114外還包括快取記憶體502，而形成了兩級快取記憶體的架構。類似於上述實施例，快取記憶體502的存取也是以一個子頁面為單位進行，由於雙層快取記憶體的快取操作類似於上述的快取操作，因此在此不再贅述其實施細節。此外，在其它實施例中，反及閘快閃記憶體108也可包括多個記憶體平面，各個記憶體平面具有其對應的反及閘快閃記憶體陣列、頁面緩衝器以及快取記憶體，各個記憶體平面分別對應不同的快取記憶體，且不同記憶體平面的快取記憶體間可相互傳輸資料。例如圖6所示，反及閘快閃記憶體108可包括記憶體平面PL0與PL1，其中記憶體平面PL0包括反及閘快閃記憶體陣列602、頁面緩衝器604以及快取記憶體606，記憶體平面PL1包括反及閘快閃記憶體陣列608、頁面緩衝器610以及快取記憶體612。記憶體平面PL0與PL1的快取記憶體間可相互傳輸資料，如此一來，各個記憶體平面中的頁面緩衝器以及快取記憶體的資料除了可來自不同頁面外，還可來自不同的記憶體平面，而使快取記憶體中的快取資料可包含的範圍更廣。

綜上所述，本發明的反及閘快閃記憶體陣列的各個頁面包括多個子頁面，各子頁面具有子頁面長度，控制電路可以一個子頁面的為單位執行快取記憶體的快取操作，而使得反及閘快閃記憶體適於執行隨機存取操作，以因應嵌入式應用日益增加的需求。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

102:主機 104:快閃記憶體裝置 106:控制電路 108:反及閘快閃記憶體 110、602、608:反及閘快閃記憶體陣列 112、604、610:頁面緩衝器 114、606、612:快取記憶體 120:標籤表 402:子頁面選擇器 404:輸入輸出埠 502:快取記憶體 P0~Pm:頁面 Cnk、Cnk0~Cnk3:子頁面 S302~S318:快閃記憶體系統的快取操作的步驟

圖1是依照本發明實施例的一種快閃記憶體系統的示意圖。圖2是依照本發明實施例的一種反及閘快閃記憶體的示意圖。圖3是依照本發明實施例的一種快閃記憶體系統的快取操作的流程圖。圖4是依照本發明另一實施例的一種反及閘快閃記憶體的示意圖。圖5是依照本發明另一實施例的一種反及閘快閃記憶體的示意圖。圖6是依照本發明另一實施例的一種反及閘快閃記憶體的示意圖。

110:反及閘快閃記憶體陣列

112:頁面緩衝器

114:快取記憶體

P0~Pm:頁面

Cnk:子頁面

Claims

一種快閃記憶體裝置，包括：一反及閘快閃記憶體，包括：一反及閘快閃記憶體陣列，包括多個頁面，其中各該頁面包括多個子頁面，各該子頁面具有一子頁面長度；一快取記憶體，該快取記憶體由多個子快取區組成，該些子快取區對應該反及閘快閃記憶體陣列中不同的頁面；以及一頁面緩衝器，該頁面緩衝器由多個子頁面緩衝區組成，該些子頁面緩衝區對應該反及閘快閃記憶體陣列中不同的頁面；以及一控制電路，耦接該反及閘快閃記憶體，以一個子頁面為單位執行一存取操作。
如請求項1所述的快閃記憶體裝置，該控制電路依據一主機請求對當前讀取的頁面的相鄰頁面進行資料預取，並將預取資料儲存於該頁面緩衝器或該快取記憶體。
如請求項1所述的快閃記憶體裝置，其中各該子頁面的資料包括一子頁面錯誤更正碼，該控制電路依據該子頁面錯誤更正碼對對應的子頁面的資料進行錯誤更正。
如請求項3所述的快閃記憶體裝置，其中該子頁面錯誤更正碼具有1位元更正能力。
如請求項3所述的快閃記憶體裝置，當該控制電路依據該子頁面錯誤更正碼對該對應的子頁面的資料進行的錯誤更正失敗時，該控制電路透過該頁面緩衝器重新讀取包括該對應的子頁面的一頁面的資料，將該頁面的資料儲存至該快取記憶體，並依據該頁面的資料及其頁面錯誤更正碼對該頁面的所有資料，包括該對應的子頁面的資料，進行錯誤更正。
如請求項5所述的快閃記憶體裝置，其中該頁面錯誤更正碼具有多位元更正能力。
如請求項1所述的快閃記憶體裝置，其中該快取記憶體為一多級快取記憶體，該多級快取記憶體以一個子頁面為單位被執行一快取操作。
如請求項1所述的快閃記憶體裝置，其中該反及閘快閃記憶體包括多個記憶體平面，各該記憶體平面分別對應不同的快取記憶體。
如請求項1所述的快閃記憶體裝置，其中該反及閘快閃記憶體包括：多個快取記憶體，該控制電路對該些快取記憶體執行一快取操作，而以一個子頁面為單位於該些快取記憶體間選擇性地搬移資料。
如請求項1所述的快閃記憶體裝置，其中該控制電路包括：一子頁面選擇器，耦接該反及閘快閃記憶體，受控於一主機輸出的指令中的位址資訊，而以一個子頁面為單位於該頁面緩衝器以及該快取記憶體間選擇性地搬移資料。
如請求項10所述的快閃記憶體裝置，其中該反及閘快閃記憶體包括一標籤表，該標籤表記錄該頁面緩衝器與該快取記憶體的子頁面位址資訊。
如請求項1所述的快閃記憶體裝置，其中該控制電路自該反及閘快閃記憶體陣列的該些子頁面中讀出資料，並將讀出的子頁面資料儲存至該頁面緩衝器，選擇該快取記憶體中要被覆寫的子頁面資料，將該讀出的子頁面資料搬移至該快取記憶體。
如請求項1所述的快閃記憶體裝置，其中當該控制電路檢查到資料存在該快取記憶體中時，將自該快取記憶體讀取出的資料傳送給一主機。
如請求項13所述的快閃記憶體裝置，其中當該資料未存在該快取記憶體中而存在該頁面緩衝器中時，該控制電路選擇該快取記憶體中要被覆寫的子頁面資料，並將該資料搬移至該快取記憶體中。
一種快閃記憶體系統，包括：一主機，獲取資料；一快閃記憶體裝置，耦接該主機，被該主機存取資料，該快閃記憶體裝置包括：反及閘快閃記憶體，包括：一反及閘快閃記憶體陣列，包括多個頁面，其中各該頁面包括多個子頁面，各該子頁面具有一子頁面長度；一快取記憶體，該快取記憶體由多個子快取區組成，該些子快取區對應該反及閘快閃記憶體陣列中不同的頁面；以及一頁面緩衝器，該頁面緩衝器由多個子頁面緩衝區組成，該些子頁面緩衝區對應該反及閘快閃記憶體陣列中不同的頁面；以及一控制電路，耦接該主機以及該反及閘快閃記憶體，以一個子頁面為單位執行一存取操作。