TW202209507A - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件，係先將該電子元件設於承載結構上，再將封裝層形成於該承載結構之部分表面上以包覆該電子元件，以調控該承載結構上之應力分佈，避免該電子元件因應力集中而發生破裂之問題。

Description

電子封裝件及其製法
本發明係有關一種半導體裝置，尤指一種可提升產品可靠度之電子封裝件及其製法。
隨著科技的演進，電子產品需求趨勢朝向異質整合邁進，為此，多晶片封裝模組(multi-chip module,MCM)/(multi-chip package,MCP)逐漸興起。
如圖1所示之封裝結構1，係將複數半導體晶片11藉由複數銲錫凸塊13結合至一封裝基板10上，再形成包覆該複數半導體晶片11之封裝層14。俾藉由將多顆半導體晶片封裝成單一結構的特性，使其具有較多的I/O數，且可以大幅增加處理器的運算能力，減少訊號傳遞的延遲時間，以應用於高密度線路/高傳輸速度/高疊層數/大尺寸設計之高階產品。
惟，習知封裝結構1於封裝過程中，該封裝基板10係為整版面(即量產尺寸)，其於溫度循環(temperature cycle)或應力變化時，如通過回銲爐、或經歷落摔等製程或測試時，該封裝基板10與該半導體晶片11(或封裝層14)之間容易因熱膨脹係數(Coefficient of thermal expansion，簡稱CTE)差異(Mismatch)，而使該封裝基板10發生翹曲(warpage)(如圖1所示之虛線態樣)，故於翹曲的情 況下，容易造成該半導體晶片11與該封裝層14之間發生裂縫k，甚至造成該半導體晶片11碎裂，導致產品良率降低。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：承載結構；電子元件，係設於該承載結構上，其中，該電子元件上係形成有複數導電凸塊，使該電子元件藉由該導電凸塊電性連接該承載結構；以及封裝層，係形成於該承載結構之部分表面上，以包覆該電子元件。
本發明復提供一種電子封裝件之製法，係包括：提供至少一電子元件，其上形成有複數導電凸塊；將該電子元件設於一承載結構上，其中，該電子元件係以該導電凸塊電性連接該承載結構；以及形成封裝層於該承載結構之部分表面上，以包覆該電子元件。
前述之電子封裝件及其製法中，該承載結構上係於水平方向排設複數該電子元件，以令任二相鄰之該電子元件之間形成有一間隙，使該封裝層填滿該間隙。例如，該間隙之間距係至多為300微米。
前述之電子封裝件及其製法中，該電子元件之一表面係外露於該封裝層之一表面。進一步，該電子元件之該表面與該封裝層之該表面之間的交界處係形成有強化體，例如，該強化體係以點膠方式形成之絕緣塊。甚至於該電子元件之該表面、該強化體與該封裝層之該表面上形成有金屬層。
前述之電子封裝件及其製法中，復包括於形成該封裝層後，粗糙化該電子元件之一表面，使其呈凹凸表面。
前述之電子封裝件及其製法中，該封裝層之楊氏模數係至少為20GPa。
前述之電子封裝件及其製法中，復包括於形成該封裝層後，粗糙化該封裝層之一表面，使其呈凹凸表面。
由上可知，本發明之電子封裝件及其製法中，主要藉由該強化體之設計，可強化該電子元件與該封裝層之間的交界處的強度，故於該承載結構發生翹曲時，仍可避免該電子元件與該封裝層之間發生裂縫，因而能避免該電子元件發生碎裂之問題。
1:封裝結構
10:封裝基板
11:半導體晶片
13:銲錫凸塊
14,24:封裝層
2:電子封裝件
2a:整版面基材結構
20:承載結構
200:線路層
21:電子元件
21a:作用面
21b:非作用面
210:電極墊
22:導電凸塊
24b:上表面
25:強化體
26:金屬層
k:裂縫
L,S:切割路徑
M:凹凸表面
t:間隙
X:水平方向
圖1係為習知封裝結構之剖面示意圖。
圖2A至圖2E係為本發明之電子封裝件之製法的剖視示意圖。
圖3係為圖2E之另一態樣的局部放大剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實 施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2E係為本發明之電子封裝件2之製法之剖視示意圖。
如圖2A所示，提供一整版面基材結構2a，其包含複數陣列排設之電子元件21，且各該電子元件21上佈設有複數導電凸塊22。
該電子元件21可為主動元件、被動元件、封裝結構或其組合者，且該主動元件係如半導體晶片，而該被動元件係如電阻、電容及電感。於本實施例中，該電子元件21係為半導體晶片，並具有相對之作用面21a與非作用面21b，該作用面21a上具有複數電極墊210，於各該電極墊210上形成有導電凸塊22。
再者，該導電凸塊22係為焊錫材、金屬柱(如銅柱)或其組合。
如圖2B所示，沿如圖2A所示之切割路徑L對該整版面基材結構2a進行切單製程，以分離各該電子元件21，再於一承載結構20上沿水平方向X上間隔佈設至少兩個電子元件21。
所述之承載結構20可為具有核心層與線路結構之封裝基板(substrate)或無核心層(coreless)之線路構造，且其構成係於介電材上形成複數線路層200，如線路重佈層(redistribution layer，簡稱RDL)。
於本實施例中，該承載結構20係無核心層(coreless)之線路構造。然而，於其它實施例中，該承載結構20亦可為具有複數導電矽穿孔(Through-silicon via，簡稱TSV)之半導體基板，以作為矽中介板(Through Silicon interposer，簡稱TSI)。應可理解地，該承載結構20亦可為其它可供承載如晶片等電子元件之承載單元，如導線架(lead frame)，但並不限於上述。
再者，當該電子元件21係以覆晶方式藉由該些導電凸塊22電性連接該承載結構20之線路層200。
另外，於本實施例中，該些電子元件21雖均為相同類型(即主動元件)，但其內部構造可相同或不相同。應可理解地，該些電子元件21亦可為不相同類型的電子元件。
如圖2C所示，形成一封裝層24於該承載結構20之部分表面上，以包覆該些電子元件21與該些導電凸塊22。
所述之封裝層24可為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)、模封化合物(molding compound)或其它適當材料。
於本實施例中，該封裝層24係採用壓合(lamination)或模壓(molding)之方式形成於該承載結構20上，以令該封裝層24未填滿任二相鄰之該電子元件21之間，因而形成間隙t。
再者，該封裝層24之楊氏模數係為20GPa以上。
又，可藉由整平製程或薄化製程，使該電子元件21之非作用面21b與該封裝層24之上表面24b共平面，以令該電子元件21之非作用面21b外露於該封裝層24。例如，當形成該封裝層24於該承載結構20上時，該封裝層24係覆蓋該電子元件21之非作用面21b，再以研磨或切割方式移除該封裝層24之部分材質(亦可依需求同時移除該電子元件21之非作用面21b之部分材質)，使該電子元件21之非作用面21b齊平於該封裝層24之上表面24b。
如圖2D所示，於該電子元件21之非作用面21b與該封裝層24之間的交界處形成強化體25。
於本實施例中，該強化體25係以點膠方式形成之絕緣塊，以壓制於該電子元件21之非作用面21b與該封裝層24之間的交界處上。例如，復可於該電子元件21之非作用面21b、強化體25與該封裝層24之上表面24b上形成一如銅 材之金屬層26，以進一步壓制該電子元件21與該封裝層24。該金屬層26應可理解可做為晶片21的電磁干擾屏蔽(EMI shielding)。
如圖2E所示，沿圖2D所示之切割路徑S(如間隙t)進行切單製程，以獲取該電子封裝件2。
於本實施例中，可依需求先粗糙化該電子元件21之非作用面21b與該封裝層24之上表面24b，使該電子元件21之非作用面21b與該封裝層24之上表面24b形成凹凸表面M，如圖3所示，再形成該強化體25與該金屬層26，以增加該強化體25之接觸面積及該金屬層26之接觸面積，進而強化該強化體25之結合性及該金屬層26之結合性。
於後續製程中(即形成該封裝層24後)，可於該承載結構20之下側(或植球側)上形成複數銲球(圖略)，以供該電子封裝件2接置於一如電路板之電子裝置(圖略)上。
因此，本發明之製法，主要藉由該封裝層24形成於該承載結構20之部分表面上，以調控該承載結構20上之應力分佈，故相較於習知技術，本發明之製法即使於該承載結構20發生翹曲的情況下，該電子元件21仍可分散其所受之應力，以避免該電子元件21因應力集中而發生破裂之問題，因而能提高該電子封裝件2之可靠度。
再者，藉由該強化體25(及該金屬層26)之設計，以壓制該電子元件21之非作用面21b與該封裝層24之間的交界處，故當該承載結構20發生翹曲(warpage)時，能避免該電子元件21與該封裝層24之間發生裂縫，因而能避免該電子元件21發生碎裂之問題，以有效提高產品良率。
本發明復提供一種電子封裝件2，係包括：一承載結構20、至少一電子元件21、以及一封裝層24。
所述之電子元件21係設於該承載結構20上，其中，且該電子元件21係具有複數導電凸塊22，使該電子元件21以該導電凸塊22電性連接該承載結構20。
所述之封裝層24係形成於該承載結構20之部分表面上，以包覆該電子元件21與導電凸塊22。
於一實施例中，該承載結構20上係於水平方向X排設複數該電子元件21，以令任二相鄰之該電子元件21之間形成有一間隙t，使該封裝層24未填滿該間隙t。例如，該間隙t之間距係至多為300微米。
於一實施例中，該電子元件21之非作用面21b係外露於該封裝層24之上表面24b。進一步，該電子元件21之非作用面21b與該封裝層24之上表面24b之間的交界處係形成有強化體25，如絕緣塊，甚至於該電子元件21之非作用面21b、該強化體25與該封裝層24之上表面24b上形成有金屬層26。
於一實施例中，該電子元件21之非作用面21b係呈凹凸表面或粗糙化。
於一實施例中，該封裝層24之楊氏模數係至少為20GPa。
於一實施例中，該封裝層24之上表面24b係呈凹凸表面或粗糙化。
綜上所述，本發明之電子封裝件及其製法，係藉由該強化體之設計，能強化該電子元件與該封裝層之間的交界處的強度，故於該承載結構發生翹曲時，能避免該電子元件與該封裝層之間發生裂縫，因而能避免該電子元件發生碎裂之問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所
20:承載結構
21:電子元件
21b:非作用面
22:導電凸塊
24:封裝層
t:間隙

Claims (20)

  1. 一種電子封裝件，係包括：
    承載結構；
    電子元件，係設於該承載結構上，其中，該電子元件上係形成有複數導電凸塊，使該電子元件藉由該導電凸塊電性連接該承載結構；以及
    封裝層，係形成於該承載結構之部分表面上，以包覆該電子元件。
  2. 如請求項1所述之電子封裝件，其中，該承載結構上水平排設有複數該電子元件，以令任二相鄰之該電子元件之間形成有一間隙，使該封裝層未填滿該間隙。
  3. 如請求項2所述之電子封裝件，其中，該間隙之間距係至多為300微米。
  4. 如請求項1所述之電子封裝件，其中，該電子元件之一表面係外露於該封裝層之一表面。
  5. 如請求項4所述之電子封裝件，其中，該電子元件之該表面與該封裝層之該表面之間的交界處係形成有強化體。
  6. 如請求項5所述之電子封裝件，其中，該強化體係為絕緣塊。
  7. 如請求項5所述之電子封裝件，其中，該電子元件之該表面、該強化體與該封裝層之該表面上形成有金屬層。
  8. 如請求項1所述之電子封裝件，其中，該電子元件之一表面係呈凹凸表面。
  9. 如請求項1所述之電子封裝件，其中，該封裝層之楊氏模數係至少為20GPa。
  10. 如請求項1所述之電子封裝件，其中，該封裝層之一表面係呈凹凸表面。
  11. 一種電子封裝件之製法，係包括：
    提供至少一電子元件，其上形成有複數導電凸塊；
    將該電子元件設於一承載結構上，其中，該電子元件係以該導電凸塊電性連接該承載結構；以及
    形成封裝層於該承載結構之部分表面上，以包覆該電子元件。
  12. 如請求項11所述之電子封裝件之製法，其中，該承載結構上水平排設有複數該電子元件，以令任二相鄰之該電子元件之間形成有一間隙，使該封裝層未填滿該間隙。
  13. 如請求項12所述之電子封裝件之製法，其中，該間隙之間距係至多為300微米。
  14. 如請求項11所述之電子封裝件之製法，其中，該電子元件之一表面係外露於該封裝層之一表面。
  15. 如請求項14所述之電子封裝件之製法，其中，該電子元件之該表面與該封裝層之該表面之間的交界處係形成有強化體。
  16. 如請求項15所述之電子封裝件之製法，其中，該強化體係為以點膠方式形成之絕緣塊。
  17. 如請求項15所述之電子封裝件之製法，其中，該電子元件之該表面、該強化體與該封裝層之該表面上形成有金屬層。
  18. 如請求項11所述之電子封裝件之製法，復包括於形成該封裝層後，粗糙化該電子元件之一表面。
  19. 如請求項11所述之電子封裝件之製法，其中，該封裝層之楊氏模數係至少為20GPa。
  20. 如請求項11所述之電子封裝件之製法，復包括於形成該封裝層後，粗糙化該封裝層之一表面。
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