TW202205638A - 三維儲存單元陣列 - Google Patents

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孫宏彰
賴昇志
江昱維
蔣國璋
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Abstract

一種三維多個儲存單元陣列包括垂直堆疊的多個第一導電線、垂直堆疊的多個第二導電線及第一和多個第二台階梯段。多個第一導電線及多個第二導電線沿著第一方向延伸。多個第二導電線設置在沿著第二方向距多個第一導電線一距離處。第一方向與第二方向正交。沿著第一方向，第一梯段設置在多個第一導電線的相對的端處且第二梯段設置在多個第二導電線的相對的端處。第一梯段及第二梯段包括沿著第一方向交替設置的多個著陸墊與多個連接線。沿著第二方向，多個著陸墊比多個連接線寬。沿著第二方向，第一梯段的多個著陸墊面對第二梯段的多個連接線且第二梯段的多個著陸墊面對第一梯段的多個連接線。

Description

三維儲存單元陣列
本揭露實施例是有關於儲存單元陣列、半導體元件及其製造方法。
半導體記憶體用於電子應用中的積體電路中，例如包括收音機、電視、手機和個人計算設備中。半導體記憶體包括兩種主要類別。一種是揮發性記憶體；另一種是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體（random access memory，RAM），隨機存取記憶體還可細分為兩種子類別：靜態隨機存取記憶體（static random access memory，SRAM）及動態隨機存取記憶體（dynamic random access memory，DRAM）。
SRAM和DRAM均是揮發性的，因為它們在不通電時會丟失它們所儲存的資訊。相反，非揮發性記憶體則可保持儲存於其中的資料。
根據本揭露的實施例，一種三維儲存單元陣列，包括：垂直堆疊的多個第一導電線，沿著第一方向延伸；垂直堆疊的多個第二導電線，沿著所述第一方向延伸且設置在沿著第二方向距所述多個第一導電線一距離處，所述第二方向與所述第一方向正交；多個第一台階梯段，設置在堆疊的所述多個第一導電線的沿著所述第一方向的相對的端處；以及多個第二台階梯段，設置在堆疊的所述多個第二導電線的沿著所述第一方向的相對的端處，其中所述多個第一台階梯段及所述多個第二台階梯段包括沿著所述第一方向交替設置的多個著陸墊與多個連接線，沿著所述第二方向，所述多個著陸墊比所述多個連接線寬，沿著所述第二方向，所述多個第一台階梯段的所述多個著陸墊面對所述多個第二台階梯段的所述多個連接線，且沿著所述第二方向，所述多個第二台階梯段的所述多個著陸墊面對所述多個第一台階梯段的所述多個連接線。
根據本揭露的實施例，一種半導體元件，包括：驅動電路系統，以及三維排列的多個儲存單元，連接到所述驅動電路系統，其中所述三維排列的多個儲存單元包括：多個第一閘極線，垂直堆疊在彼此上；多個第一儲存單元層，沿著所述多個第一閘極線的堆疊方向延伸且接觸所述多個第一閘極線；多個第一源極及汲極線，沿著所述多個第一閘極線的所述堆疊方向延伸且通過所述多個第一儲存單元層中的至少一個層而沿著第一方向與所述多個第一閘極線隔開；多個第一連接線，被設置成在所述多個第一閘極線的沿著第二方向的相對的側處與所述多個第一閘極線接觸；多個第一著陸墊，被設置成沿著所述第二方向與所述多個第一連接線接觸且沿著所述第一方向比所述多個第一連接線寬；多個第二儲存單元層，沿著所述多個第一閘極線的所述堆疊方向延伸且設置在所述多個第一源極及汲極線的相對於所述多個第一儲存單元層而言沿著所述第一方向相對的側處；多個第二閘極線，垂直堆疊在彼此上且設置在所述多個第二儲存單元層的相對於所述多個第一閘極線而言相對的側處；多個第二連接線，被設置成在所述多個第二閘極線的沿著所述第二方向的相對的側處與所述多個第二閘極線接觸；以及多個第二著陸墊，被設置成沿著所述第二方向與所述多個第二連接線接觸且沿著所述第一方向與所述多個第一著陸墊同寬，其中沿著所述第二方向，所述多個第二連接線比所述多個第一連接線短，所述多個第一著陸墊被設置成沿著所述第二方向位於與所述多個第二著陸墊不同的水平高度處，且所述堆疊方向、所述第一方向及所述第二方向是正交的方向。
根據本揭露的實施例，一種半導體元件的製造方法，包括：在半導體基底之上的多層堆疊中交替地堆疊多個介電層與多個導電層；以及將所述多層堆疊依序地圖案化，以形成具有中心區及在所述中心區的相對的側處沿著第一方向延伸的一對階梯的多層結構，所述一對階梯包括多個台階梯段，其中所述多個導電層的多個頂表面被與所述多個台階梯段的多個台階對應地暴露出，所述多個台階梯段包括沿著所述第一方向交替地設置的多個連接線與多個著陸墊，沿著與所述第一方向垂直的第二方向所述多個連接線比所述多個著陸墊窄，且對於相鄰的台階梯段，台階梯段的所述多個著陸墊沿著所述第二方向設置在所述相鄰的台階梯段的多個連接線之間。
以下公開提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下闡述構件及排列的具體實例以簡化本揭露。當然，這些僅為實例而並不旨在進行限制。舉例而言，在以下說明中，第一特徵形成在第二特徵之上或形成在第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且還可包括其中在第一特徵與第二特徵之間可形成附加特徵以使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號和/或字母。此種重複是出於簡明及清晰的目的，而並非自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明起見，本文中可使用例如“在…下面（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所說明的一個構件或特徵與另一（其它）構件或特徵之間的關係。除圖中所繪示的取向之外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同取向。裝置可具有其它取向（旋轉90度或處於其它取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1到圖28是示出根據本揭露一些實施例的半導體元件D10的製造製程的示意圖。在圖1中，提供半導體基底100。在一些實施例中，半導體基底100包含一種或多種半導體材料，所述半導體材料可為元素半導體材料、化合物半導體材料、或半導體合金。舉例而言，元素半導體材料可包括Si或Ge。化合物半導體材料及半導體合金可分別包括SiGe、SiC、III-V族半導體、II-VI族半導體、或半導體氧化物材料。舉例而言，半導體氧化物材料可為三元或更高元（例如，四元等等）的半導體氧化物中的一種或多種，例如氧化銦鎵鋅（indium gallium zinc oxide，IGZO）、氧化銦鋅（indium zinc oxide，IZO）、或氧化銦錫（indium tin oxide，ITO）。在一些實施例中，半導體基底100可為絕緣體上半導體（semiconductor-on-insulator），包括設置在一對半導體層之間的至少一個介電材料層（例如，埋入式氧化物層）。圖1還示出可在半導體基底100之上形成的電路。舉例而言，在圖1中示出形成在半導體基底100中的兩個電晶體110及兩個電晶體120。電晶體110包括被半導體基底100的一部分隔開的一對源極及汲極區112、114，半導體基底100的所述一部分起到電晶體110的通道區的作用。閘極結構116設置在源極及汲極區112、114之間的通道區上。在一些實施例中，可使用例如n型材料或p型材料對源極及汲極區112、114進行摻雜。在一些實施例中，電晶體120也包括一對源極及汲極區122、124，可視需要使用n型材料或p型材料對源極及汲極區122、124進行摻雜。在一些實施例中，使用與源極及汲極區112、114具有相反的導電類型的材料對源極及汲極區122、124進行摻雜。
在一些實施例中，源極及汲極區122、124可嵌置在具有不同成分的區126中。舉例而言，區126可使用與源極及汲極區122、124具有相反的導電類型的材料進行摻雜，或者區126可包含與源極及汲極區122、124相同的摻質，但是具有不同的濃度。舉例而言，源極及汲極區122、124可使用p型材料進行摻雜，而區126可使用n型材料進行摻雜。在一些實施例中，在源極及汲極區122、124之間的區126上設置閘極結構128。應注意，本揭露不限制電晶體110、120的架構。舉例而言，電晶體110、120可為平面場效應電晶體（planar field effect transistor）、鰭型場效應電晶體（fin field effect transistor）、閘極全圍繞電晶體（gate all around transistor）、或具有不同的閘極接觸窗方案（例如，前閘極、後閘極、雙閘極、交錯等等）的相似物。儘管在圖1中示出在半導體基底100之上形成電晶體，然而也可形成其他主動元件（例如，二極體或相似物）和/或被動元件（例如，電容器、電阻器、或相似物）作為功能電路的一部分。
在半導體基底100上形成層間介電質（interlayer dielectric，ILD）132。在一些實施例中，層間介電質132在電晶體110、120以及可在半導體基底100上形成的其他元件上延伸。在一些實施例中，接觸插塞134延伸穿過ILD 132以電耦合到在半導體基底100上形成的元件，例如耦合到電晶體110、120的源極/汲極區112、114、122、124及閘極結構116、128。在一些實施例中，在半導體基底100之上（例如在ILD132上）形成內連線結構IN的下部內連線層級140、150。在一些實施例中，內連線結構IN的內連線層級140、150包括ILD 142、152及設置在對應的ILD 142、152上的導電圖案144、154。舉例而言，最底層級140包括ILD 142及導電圖案144，導電圖案144延伸穿過ILD 142以搭接在接觸插塞134上，從而建立與在半導體基底100上形成的元件（例如，電晶體110、120）的電連接。也就是說，在半導體基底100上形成的元件可通過內連線結構IN進行內連線以形成一個或多個功能電路。在一些實施例中，通過內連線結構IN形成的功能電路可包括邏輯電路、儲存電路、讀出放大器（sense amplifier）、控制器、輸入/輸出電路、圖像感測器電路、相似物、或其組合。儘管圖1示出在半導體基底100之上形成電晶體，但是也可形成其他主動元件（例如，二極體或相似物）和/或被動元件（例如，電容器、電阻器、或相似物）作為功能電路的一部分。可在內連線層級140上堆疊附加內連線層級（例如，內連線層級150）。當形成有附加內連線層級時，所述附加內連線層級包括其本身的ILD 152及導電圖案154。應注意，儘管在圖1中示出一個附加內連線層級150，然而本揭露不限於此。在一些替代實施例中，根據佈線和設計要求而定，可形成比圖1所示更多或更少的附加內連線層級。
在一些實施例中，ILD 132、142、152可包含低介電常數（low-k）介電材料。低介電常數介電材料的實例包括乾凝膠（Xerogel）、氣凝膠（Aerogel）、非晶氟化碳（amorphous fluorinated carbon）、帕利靈（parylene）、雙苯並環丁烯（bis-benzocyclobutene，BCB）、弗賴爾（flare）、氫倍半矽氧烷（hydrogen silsesquioxane，HSQ）、氟化氧化矽（fluorinated silicon oxide，SiOF）、或其組合。在一些實施例中，ILD 132、142、152可通過可流動化學氣相沉積（flowable Chemical Vapor Deposition，FCVD）、化學氣相沉積（CVD）、高密度等離子體化學氣相沉積（HDPCVD）、次常壓化學氣相沉積（sub-atmosphere Chemical Vapor Deposition，SACVD）、旋塗、濺鍍（sputtering）、或其他合適的方法製作成合適的厚度。在一些實施例中，內連線層級的ILD（例如，內連線層級140的ILD 142）可在多個步驟中形成且可由包含相同的或不同的介電材料的兩個或更多個層構成。在一些實施例中，導電圖案144、154可包含鋁、鈦、銅、鎳、鎢、和/或它們的合金，且可通過一系列的沉積（例如，CVD、鍍覆、或其他合適的製程）及平坦化步驟（例如，化學機械研磨）製成。在一些實施例中，內連線結構IN的內連線層級140、150可通過鑲嵌、雙鑲嵌、或其他合適的製程形成。ILD 132、142、152之間的邊界的位置（以相對於半導體基底100的水平高度計）可依賴於為形成內連線結構IN而遵循的製程。為簡明及清晰起見，在以下圖式中，將結構（例如圖1所示的結構）示意性地示出為單個層。
參照圖1及圖2，在半導體基底100之上形成多層堆疊200。多層堆疊200包括交替的導電材料層（有時稱為導電層）220、240、260與介電層210、230、250、270。導電層220、240、260可被視為在由X方向及Y方向界定的平面（例如，XY平面）中延伸且可沿著Z方向與介電層210、230、250、270交替堆疊，其中方向X、Y、與Z形成笛卡爾座標（Cartesian coordinate）的正交集。導電層220、240、260可包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合、或相似物。介電層210、230、250、270可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合、或相似物。導電層220、240、260及介電層210、230、250、270可各自使用例如化學氣相沉積（CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）、等離子體增強型化學氣相沉積（PECVD）、或相似製程形成。在一些實施例中，可首先在介電層210、230、250、270之間形成犧牲材料層（未示出），且可通過使用導電材料置換最初形成的犧牲材料來形成導電層220、240、260。儘管圖2示出多層堆疊200包括特定數目的導電層及介電層，然而在其他實施例中，可包括不同數目的導電層及介電層。
在一些實施例中，在多層堆疊200的最上介電層210之上形成光阻罩幕310。光阻罩幕310可包括正型光阻或負型光阻，且可通過例如一系列的沉積（例如，旋塗）、曝光、及顯影步驟形成。在一些實施例中，將光阻罩幕310圖案化以暴露出最上介電層210的一些區。在一些實施例中，光阻罩幕310具有中心區312，中心區312具有實質上矩形形狀，其中矩形臂314、316沿著Y方向從中心區312的相對的側突出。在下文中，字母“B”將用來表示在光阻罩幕310或多層堆疊200的沿著Y方向比以字母“A”表示的對應構件（例如，臂314A）遠的一側上形成的構件（例如，臂314B）。當共同提及這些構件（例如，臂314）時，則可省略字母“A”與“B”。在一些實施例中，最上介電層210在光阻罩幕310的相對的側處在臂314、316未延伸到的區域中被暴露出。
參照圖3，使用光阻罩幕310作為罩幕來蝕刻最上介電層210的暴露部分及導電層220的對應的下伏的區。蝕刻可為任何可接受的蝕刻製程，例如濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（neutral beam etch，NBE）、相似製程、或其組合。蝕刻可為非等向性的。在蝕刻之後，經修剪的介電層210及導電層220可保留在光阻罩幕310下方的介電層230上，而介電層230可在形成台階S1之處暴露出。由於導電層220與介電層210、230具有不同的材料成分，因而用於移除這些層的暴露部分的蝕刻劑可為不同的。在一些實施例中，當蝕刻介電層210時導電層220充當蝕刻停止層，且當蝕刻導電層220時介電層230充當蝕刻停止層。因此，介電層210的部分及導電層220的部分可被選擇性地移除而不會移除其下方的層230、240、250、260、270，且台階S1可沿著Z方向延伸到期望的深度。作為另外一種選擇，可使用定時蝕刻製程，在台階S1達到期望的深度後停止蝕刻。
參照圖4，沿著Y方向修剪光阻罩幕310以暴露出介電層210的附加的區。可使用可接受的微影技術修剪光阻罩幕310。作為修剪的結果，介電層210的頂表面可首先在台階S1與光阻罩幕310之間的區中暴露出，而介電層230的頂表面可對應於台階S1暴露出。在圖5中，使用經修剪的光阻罩幕310作為罩幕來蝕刻介電層210、230的暴露部分及導電層220、240的對應的下伏的區。蝕刻可為任何可接受的蝕刻製程，例如濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、相似製程、或其組合。蝕刻可為非等向性的。蝕刻可使台階S1沿著Z方向擴展，同時沿著Y方向在台階S1旁邊形成台階S2。由於導電層220、240與介電層210、230具有不同的材料成分，因而用於移除這些層的暴露部分的蝕刻劑可為不同的。在一些實施例中，當蝕刻將要形成台階S2的介電層210時導電層220充當蝕刻停止層，且當蝕刻導電層220以形成台階S2時介電層230充當蝕刻停止層。相似地，當移除介電層230的一些部分以沿著Z方向擴展台階S1時導電層240充當蝕刻停止層，且當移除導電層240的一些部分時介電層250充當蝕刻停止層。因此，導電層220、240的一些部分及介電層210、230的一些部分可被選擇性地移除而不移除下伏的層250、260、270，使得台階S2可沿著Z方向形成到期望的深度且台階S1也可擴展到期望的深度。台階S1沿著Z方向的深度大於台階S2的深度。在一些實施例中，可與沿著Z方向擴展台階S1同時地形成台階S2。也就是說，介電層210可與介電層230同時蝕刻，且導電層220可與導電層240同時蝕刻。在所得結構中，介電層230對應於台階S2暴露出，且介電層250對應於台階S1暴露出。
參照圖5及圖6，再次重複進行前面參照圖4及圖5所述的製程，以獲得多層結構202。簡要地說，沿著Y方向進一步修剪光阻罩幕310，以暴露出介電層210的附加部分。光阻罩幕310可使用可接受的微影技術進行修剪。作為修剪的結果，介電層210的頂表面可首先在台階S2與光阻罩幕310之間的區中暴露出，而介電層230的頂表面對應於台階S2暴露出且介電層250的頂表面可對應於台階S1暴露出。然後，移除介電層210、230、250的暴露部分，例如通過使用光阻罩幕310作為罩幕的蝕刻製程來移除。蝕刻可為任何可接受的蝕刻製程，例如通過濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、相似製程、或其組合。蝕刻可為非等向性的。作為蝕刻的結果，可移除與原來的台階S1對應的層250、260、270，且原來的台階S2可擴展到層250、260、270且可為圖6所示結構的台階S1。在最後的蝕刻之後，與（新的）台階S1對應地暴露出介電層250，與（新的）台階S2對應地暴露出介電層230，且與（新的）台階S3對應地保留下光阻罩幕310。
在圖7中，沿著Y方向進一步修剪光阻罩幕310，以暴露出與台階S3對應的介電層210的附加部分。光阻罩幕310可使用可接受的微影技術進行修剪。作為修剪的結果，介電層210的頂表面可首先在台階S2與光阻罩幕310之間的區中暴露出，而介電層250的頂表面對應於台階S2暴露出且介電層250的頂表面對應於台階S1暴露出。在光阻罩幕310的進一步修剪之後，臂314、316可被完全移除，而光阻罩幕310的中心區312則保留在多層結構202的單元區CR上。
參照圖7及圖8，可移除介電層210、230、250的暴露部分，例如通過使用光阻罩幕310作為罩幕的蝕刻製程移除。蝕刻可為任何可接受的蝕刻製程，例如通過濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、相似製程、或其組合。蝕刻可為非等向性的。蝕刻可沿著Z方向擴展台階S1、S2、及S3。在蝕刻介電層210、230、250期間，下伏的導電層220、240、260可用作蝕刻停止層。在一些實施例中，可隨後移除光阻罩幕310，例如經由剝離（stripping）或灰化（ashing）來移除，以暴露出介電層210的剩餘部分（例如，如圖8中所示）。一旦導電層220、240、260被暴露出，便在保留有原來的層210、220、230、240、250、260、270的單元區CR的相對的側處形成包括各組台階S1、S2、S3的階梯280。階梯280包括在單元區CR的沿著Y方向的相對的側處在台階區SR中形成的各自台階S1、S2、S3。在台階S1處，暴露出導電層260的頂表面。在台階S2處，暴露出導電層240的頂表面。在台階S3處，暴露出導電層220的頂表面。在單元區CR中暴露出介電層210的頂表面。在多層結構202中，形成矩形台階S1到S3的前驅梯段281、283、285。相鄰的前驅梯段281、283、285的台階S1到S3可具有矩形形狀，且可沿著Y方向形成在不同的水平高度處。舉例而言，前驅梯段281、285的台階S1到S3可相對於前驅梯段283的對應的台階S1到S3而言沿著Y方向突出。顯然，儘管已將階梯280闡述為包括三個台階S1、S2、S3，但本揭露不限於此。根據佈線和生產要求而定，通過在圖2的多層堆疊200中堆疊足夠數目的層且通過將圖3到圖6中所述的光阻修剪/層蝕刻製程序列重複足夠次數，可形成包括由任意所期望數目的台階形成的階梯280的多層結構202。
在圖9中，可首先將多層結構202包封在ILD 302中，且然後可在介電層210及ILD 302上形成光阻罩幕330。ILD 302可被形成為一開始埋入式整個多層結構202，且可隨後執行平坦化製程直到暴露出最上介電層210。隨後可在平坦化ILD 302上形成光阻罩幕330。光阻罩幕330可包括上覆在單元區CR上的矩形中心區332及在中心區332的相對的側處沿著Y方向延伸的臂334、336、338。臂334、336、338包括交替排列的較厚部分與較薄部分。
參照圖9及圖10，將光阻罩幕330的圖案轉移到多層結構202，例如通過一個或多個蝕刻步驟進行轉移。在蝕刻多層結構202之後，ILD 302的一些部分可保留在台階S1到S3的梯段282、284、286上，而位於梯段282、284、286之間的ILD 302的部分則可在蝕刻步驟期間被移除以形成溝渠291、293。在圖案化之後，移除光阻罩幕330，且在半導體基底100之上形成ILD 305以填充位於梯段282、284、286之間的溝渠291、293。
儘管在圖2到圖10中示出某一製程來形成包括階梯280的多層結構205，然而本揭露不限於此，且可遵循一些替代製程。舉例而言，參照圖11A到圖11C，光阻罩幕330可直接形成在多層堆疊200上，且可通過將光阻罩幕330的圖案轉移到多層堆疊200而從多層堆疊200形成多層結構206。可隨後例如通過依序地修剪光阻罩幕330並進行蝕刻來將多層結構206圖案化，以獲得階梯280的形狀（例如，圖10中所示）。將多層結構205包封在ILD 305（例如，圖10中所示）中便會得到圖10的結構。
在下文中，將參照圖10、圖29A、及圖29B闡述根據本揭露一些實施例的多層結構205及其階梯280等方面。圖29A及圖29B是根據本揭露一些實施例的梯段282A、284A、286A的示意性透視圖。在一些實施例中，多層結構205在台階區SR中具有位於單元區CR的相對的側處的台階S1、S2、S3的梯段282、284、286。也就是說，在每一階梯280中形成台階S1、S2、S3的多個梯段282、284、286。因此，舉例而言，階梯280A包括梯段282A、284A、及286A，且階梯280B包括梯段282B、284B、286B。在一些實施例中，台階S1、S2、S3的梯段282、284、286沿著Y方向延伸，且通過溝渠291、293沿著X方向彼此隔開。在一些實施例中，梯段282、284、286的台階S1、S2、S3被形成為使得較細的連接線（例如，連接線221A、241A、261A）與較寬的著陸墊（例如，著陸墊222A、242A、262A）沿著Y方向交替設置，其中連接線的寬度及著陸墊的寬度是沿著X方向測量的。以導電層220為例，導電層220已被圖案化成僅延伸到台階S3。對應於梯段282，導電層220已被圖案化成形成從單元區CR一直延伸到著陸墊222的連接線221。對應於梯段284，導電層220已被圖案化成形成從單元區CR一直延伸到著陸墊224的連接線223。對應於梯段286，導電層220已被圖案化成形成從單元區CR一直延伸到著陸墊226的連接線225。連接線221、223、225的頂表面及著陸墊222、224、226的頂表面在台階S3處暴露出。在一些實施例中，連接線221、223、225可沿著X方向具有比對應的著陸墊222、224、226的寬度W222、W224、W226小的寬度W221、W223、W225。在一些實施例中，著陸墊的寬度（例如，著陸墊222A的寬度W222A）對與著陸墊附接的連接線的寬度（例如，連接線221A的寬度W221A）的比可大於1，例如一直到約1000。在一些實施例中，著陸墊（例如，222、224、226）的寬度及連接線（例如，221、223、225）的寬度可獨立地介於1奈米到1000奈米的範圍內。
在一些實施例中，可將多層結構205的層230、240、250、260圖案化成具有與上覆的層的對應部分相同的形狀。以梯段282A為例，對應於台階S3A，下伏的層230、240、250、260、270被圖案化成具有與導電層220相同的形狀。舉例而言，在連接線221A之下依序地堆疊由介電層230形成的隔離線231A、由導電層240形成的連接線241A、由介電層250形成的隔離線251A、由導電層260形成的連接線261A、及由介電層270形成的隔離線271A。相似地，在著陸墊222A下方可依序堆疊由介電層230形成的隔離墊232A、由導電層240形成的著陸墊242A、由介電層250形成的隔離墊252A、由導電層260形成的著陸墊262A、及由介電層270形成的隔離墊272A。對應於導電層220及介電層230未延伸到的台階S2，連接線241A的頂表面及著陸墊242A的頂表面被暴露出。在連接線241A（其頂表面在台階S2A處暴露出）下方，依序地堆疊隔離線251A、連接線261A、及隔離線271A，且在著陸墊242A（其頂表面在台階S2A處暴露出）下方，依序地堆疊隔離墊252A、著陸墊262A、及隔離墊272A。對應於導電層240及介電層250未延伸到的台階S1A，連接線261A的頂表面及著陸墊262A的頂表面被暴露出。堆疊在台階S1A的連接線261A和著陸墊262A下方的分別是隔離線271A和隔離墊272A。其他的梯段284A、286A（以及在單元區CR的與梯段286B相對的側上形成的梯段）具有與剛剛針對梯段282A所述的結構相似的結構。在一些實施例中，沿著Z方向更靠近半導體基底100的層（例如，導電層260）可包括與著陸墊（例如，262A）交替設置的多條連接線（例如，連接線261A），即使只有沿著Y方向更遠離單元區CR的連接線可被上覆的層暴露出。另一方面，沿著Z方向堆疊得更高的層（例如，更靠近階梯280的頂部、更靠近介電層210的層，例如（舉例而言）導電層220）可包括比下伏的層更少的連接線（例如，221A）及著陸墊（例如，222A）。在一些實施例中，梯段的著陸墊（例如，梯段282的著陸墊222、242、262）可沿著X方向具有相同的寬度（例如，W222）且梯段的導電線（例如，梯段282的連接線221、241、261）可沿著X方向具有相同的寬度（例如，W221）。相似地，梯段的導電線（例如，梯段282的導電線221、241、261）可沿著Y方向具有相同的長度（例如，L221）。也就是說，屬於同一導電層（例如，240或260）的著陸墊（例如，242或262）及導電線（例如，241或261）可具有相同的尺寸。在一些實施例中，梯段284、286可具有與上面針對梯段282所述的結構相似的結構。簡要地說，在梯段284中，連接線223、243、263沿著Z方向與隔離線233、253、273交替堆疊，且連接線223、243、263和隔離線233、253、273沿著Y方向分別與著陸墊224、244、264和隔離墊234、254、274交替。相似地，在梯段286中，連接線225、245、265沿著Z方向與隔離線235、255、275交替堆疊，且連接線225、245、265和隔離線235、255、275沿著Y方向分別與著陸墊226、246、266和隔離墊236、256、276交替。
在一些實施例中，台階S1到S3的相鄰梯段的連接線可沿著梯段的延伸方向（例如，Y方向）具有不同的長度。舉例而言，梯段282A的連接線221A的長度L221A可大於梯段284A的連接線223A的長度L223A。相似地，梯段286A的連接線225A的長度L225A可又大於連接線223A的長度L223A。也就是說，梯段282A的著陸墊（例如，著陸墊222A、242A、262A）及梯段286A的著陸墊（例如，著陸墊226A、246A、266A）可沿著Y方向比梯段284A的著陸墊（例如，著陸墊224A、244A、264A）距單元區CR更遠。也就是說，相鄰梯段的著陸墊（例如，梯段282的著陸墊222、242、262及梯段284的著陸墊224、244、264）可相對於梯段的延伸方向（例如，對於梯段282、284來說是Y方向）而言設置成交錯的配置形式。在一些實施例中，長度L221A對長度L223A的比與長度L225A對長度L223A的比可獨立地最大到約1000。在一些實施例中，連接線的長度（例如，L221、L223、L225）可獨立地介於1奈米到1000奈米的範圍內。在一些實施例中，台階S1到S3的非連續梯段（例如，282及286）可具有相同的形狀。舉例而言，梯段282及286的連接線221、225的寬度W221A、W225A可相同、著陸墊的寬度W222A、W226A可相同、及連接線221、225的長度L221A、L225A可相同。然而，本揭露不限於此，且在一些替代實施例中，非連續梯段（例如，282、286）可具有不同的形狀（例如，不同的寬度W221、W225A或W222A、W226A等等）。在一些實施例中，同一梯段的台階S1到S3的連接線可沿著Y方向具有不同的長度。舉例而言，在梯段284中，台階S3處的連接線223及243沿著Y方向具有比台階S2處的連接線243（或台階S1處的連接線263）的長度L243短的長度L223。這樣一來，著陸墊224、244、264可相對於相鄰梯段282、286的著陸墊222、242、262、226、246、266設置成交錯的配置形式。在一些實施例中，長度L243可實質上等於長度L221。
在圖12到圖24中，為了清晰與簡明起見，僅示出多層結構205的單元區CR，同時省略了階梯280。在一些實施例中，在多層結構205的單元區CR中形成溝渠410，如圖12所示。溝渠410可在多層結構205的所有層210、220、230、240、250、260、270上延伸。舉例而言，在溝渠410的底部可暴露出內連線層級150，同時沿著溝渠410的側壁暴露出導電層220、240、260的一些部分及介電層210、230、250、270的一些部分。在一些實施例中，溝渠410是在沿著X方向位於階梯280（例如，在圖11C中示出）的梯段282與梯段284的位置之間的水平高度處形成在單元區CR中。在一些實施例中，可使用一個或多個可接受的蝕刻製程形成溝渠410，例如濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、相似製程、或其組合。在一些實施例中，可使用一個或多個輔助罩幕（例如，光阻罩幕、硬罩幕等，未示出）來界定溝渠410的形狀。
在一些實施例中，在開制出溝渠410之後，分別由導電層220、240、260形成垂直堆疊的閘極線227、247、267。閘極線227、247、267通過由介電層230、270形成的隔離線237、257彼此隔開。此外，在閘極線227頂上由介電層210形成隔離線217，且在閘極線267與內連線層級150之間由介電層270形成隔離線277。閘極線227、247、267在沿著Y方向的相對的端處連接到梯段282（例如，在圖11C中示出）。舉例而言，參照圖12及圖29A，閘極線227的相對的端連接到連接線221，閘極線247的相對的端連接到連接線241，且閘極線267的相對的端連接到連接線261。
在圖13中，在多層結構205上依序地形成儲存毯覆層422a、通道毯覆層424a、頂蓋毯覆層426a及隔離毯覆層430a，這些層共形地設置在溝渠410中。舉例而言，儲存毯覆層422a在介電層210上延伸且沿著溝渠410的側壁以及在溝渠410的底部上延伸，從而接觸導電層220、240、260。通道毯覆層424a、頂蓋毯覆層426a、及隔離毯覆層430a依序地共形堆疊在儲存毯覆層422a上。
儲存毯覆層422a可具有能夠儲存資料位元的材料，例如能夠通過在儲存毯覆層422a兩端施加適當的電壓差而在兩個不同的極化方向之間切換的材料。舉例而言，儲存毯覆層422a的極化可由於因施加電壓差產生的電場而改變。在一些實施例中，儲存毯覆層422a可為一層高介電常數（high-k）介電材料層，例如鉿（Hf）系介電材料或相似材料。在一些實施例中，儲存毯覆層422a包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿、或相似材料。在其他實施例中，儲存毯覆層422a可為在兩個SiOx層之間包括一層SiNx的多層結構（例如，ONO結構）。在再一些實施例中，儲存毯覆層422a可包含不同的鐵電材料或不同類型的儲存材料。儲存毯覆層422a可通過CVD、PVD、ALD、PECVD、或相似製程沉積成沿著溝渠410的側壁及底表面延伸。在沉積儲存毯覆層422a之後，可視需要執行退火步驟以獲得儲存毯覆層422a的期望的晶格結構（crystalline lattice structure）。
在一些實施例中，通道毯覆層424a包含適合於提供薄膜電晶體的通道區的材料。舉例而言，通道毯覆層424a包含半導體氧化物材料。在一些實施例中，通道毯覆層424a包含三元或更高元的（例如，四元的等等）半導體氧化物材料，例如氧化銦鎵鋅（IGZO）、氧化銦鋅（IZO）、或氧化銦錫（ITO）。在一些實施例中，通道毯覆層424a包含含銦材料，例如Inx Gay Znz MO，其中M可為Ti、Al、Ag、Si、Sn、或相似材料。係數x、y與z可各自為介於0與1之間的任何值。在一些實施例中，通道毯覆層424a的材料可通過合適的技術沉積，例如通過CVD、ALD、PVD、PECVD、磊晶、或相似製程。
在一些實施例中，頂蓋毯覆層426a包含高介電常數介電材料。舉例而言，頂蓋毯覆層426a的材料具有大於約4、大於約12、大於約16、或甚至大於約20的介電常數。舉例而言，頂蓋毯覆層426a的材料可包含金屬氧化物，例如ZrO2 、Gd2 O3 、HfO2 、BaTiO3 、Al2 O3 、LaO2 、TiO2 、Ta2 O5 、Y2 O3 、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、或其組合。在一些替代實施例中，頂蓋毯覆層426a可視需要包含矽酸鹽，例如HfSiO、HfSiON、LaSiO、AlSiO、或其組合。在一些實施例中，頂蓋毯覆層426a包含與儲存毯覆層422a不同的材料。在一些實施例中，頂蓋毯覆層426a的材料具有比儲存毯覆層422a的材料大的介電常數。在一些實施例中，頂蓋毯覆層426a的介電常數越高，在寫入操作期間施加的電壓差就會越影響儲存毯覆層422a的極化。然而，本揭露不限於此。在一些替代實施例中，頂蓋毯覆層426a的材料可具有實質上等於或甚至低於儲存毯覆層422a的材料的介電常數。在一些實施例中，可對儲存毯覆層422a的運行可靠性要求與頂蓋毯覆層426a的蝕刻性能要求加以平衡地選擇頂蓋毯覆層426a的材料。在一些實施例中，形成頂蓋毯覆層426a的方法包括執行至少一種合適的沉積技術，例如CVD、PECVD、金屬氧化物化學氣相沉積（metal oxide MOCVD）、ALD、遠程等離子體原子層沉積（RPALD）、等離子體增強型原子層沉積（PEALD）、分子束沉積（MBD）、或相似製程。
在一些實施例中，隔離毯覆層430a包含例如氧化矽、氮化矽、氮氧化矽、碳氮化矽、氮碳氧化矽、或任何其他合適的介電材料（例如，介電聚合物或相似物），這些材料可通過CVD、PVD、ALD、PECVD、旋塗、或相似製程進行沉積。在一些實施例中，儲存毯覆層422a、通道毯覆層424a、頂蓋毯覆層426a及隔離毯覆層430a的組合厚度可使得溝渠410的中心區保留不被填充，同時堆疊的層422a、424a、426a、430a在溝渠410的側壁及底部上延伸。
參照圖13及圖14，例如使用微影與蝕刻的組合來移除在溝渠410的底部處延伸的隔離毯覆層430a的部分，由此形成隔離毯覆層430b。蝕刻可為任何可接受的蝕刻製程，例如濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、相似製程、或其組合。蝕刻可為非等向性的。可使用沿著溝渠410的側壁及在多層結構205上保留下來的隔離毯覆層430b作為蝕刻罩幕來依序地蝕刻透位於溝渠410的底部處的頂蓋毯覆層426a、通道毯覆層424a、及儲存毯覆層422a。蝕刻可為任何可接受的蝕刻製程，例如濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、相似製程、或其組合。蝕刻可為非等向性的。這樣一來，層422b、424b、426b的在溝渠410的相對的側壁上延伸的部分可彼此隔開，由此為正在形成的儲存陣列的單元提供隔離。
參照圖14及圖15，在溝渠410中沉積附加的介電材料。在一些實施例中，附加的介電材料的材料可從前面針對隔離毯覆層430a所論述的相同選項中選擇。在一些實施例中，附加的介電材料可具有隔離毯覆層430b的相同成分。在一些實施例中，在提供附加的介電材料之後，隔離毯覆層430c可填充溝渠410。
參照圖15及圖16，移除隔離毯覆層430c的一些部分、頂蓋毯覆層426b的一些部分、通道毯覆層424b的一些部分及儲存毯覆層422b的一些部分，直到暴露出介電層210。舉例而言，可執行平坦化製程，例如化學機械研磨、回蝕製程、相似製程、或其組合。在移除製程之後，在多層結構205的層210、220、230、240、250、260、270之間在隔離層430的相對的側壁處依序地設置儲存層422、通道層424和頂蓋層426。在一些實施例中，在溝渠410的同一側壁上形成的儲存層422、通道層424、及頂蓋層426可統稱為儲存單元層420。
在圖17中，可重複進行參照圖12到圖16所述的步驟，以在多層結構205中例如在沿著X方向位於圖10的梯段284與梯段286的位置之間的水平高度處形成附加的儲存層422、通道層424、頂蓋層426及隔離層430。在一些實施例中，如果要形成儲存單元儲存單元堆疊，則可將圖12到圖16的製程執行兩次或更多次，從而在不同的製程步驟期間形成在相鄰的溝渠（例如，圖12的溝渠410）上形成的儲存單元層420。舉例而言，如果要形成四個溝渠，則可通過第一次執行例如圖12到圖16中所述的一系列製程來使第一溝渠及第三溝渠的儲存單元層420一起形成，且然後可通過再次執行例如圖12到圖16中所述的一系列製程來形成第二溝渠及第四溝渠的儲存單元層420。在一些實施例中，通過在不同的製程步驟期間形成相鄰的溝渠410的儲存單元層420，可減小在相鄰的溝渠410（例如，圖12中所示）的最靠近的側壁處形成的儲存單元層420之間沿著X方向的距離D420，從而降低在開制溝渠410時多層結構205的崩塌風險。
在一些實施例中，通過重複進行圖12到圖16的製程，由導電層220、240、260形成附加的閘極線228、229、248、249、268、269。閘極線228、248、268垂直堆疊，且相對於堆疊的閘極線227、247、267而言沿著X方向設置得更遠。閘極線228、248、268沿著Z方向與隔離線238、258、278交替堆疊，且閘極線229、249、269沿著Z方向與隔離線239、259、279交替堆疊。在一些實施例中，閘極線227、247、267接觸在原來的溝渠410（例如，圖12中所示）的一個側壁上形成的儲存單元層420，同時閘極線228、248、268接觸在原來的溝渠410的相對的側壁上形成的儲存單元層420。此外，閘極線228、248、268可在也沿著X方向的相對的側處接觸在附加的溝渠的側壁上形成的儲存單元層420，同時閘極線229、249、269接觸在附加的溝渠的沿著X方向的相對的側壁上形成的儲存單元層420。相似於前面針對閘極線227、247、267所述，閘極線228、248、268在沿著Y方向的相對的端處接觸梯段284（例如，圖10中所示），且閘極線229、249、269在沿著Y方向的相對的端處接觸梯段286（例如，圖10中所示）。
在圖18中，通過移除儲存層422的一些部分、通道層424的一些部分、頂蓋層426的一些部分及隔離層430的一些部分而穿過儲存單元層420及隔離層430形成隔離溝渠440。在一些實施例中，隔離溝渠440沿著X方向延伸以將在溝渠410（例如，圖12中所示）的同一側壁處形成的儲存單元層420分隔成屬於不同記憶體單元堆疊的多個部分。隔離溝渠440可通過例如微影與蝕刻的組合來形成。
參照圖18或圖19，在隔離溝渠440中沉積介電材料432a來填充隔離溝渠440。介電材料432a可包含例如氧化矽、氮化矽、氮氧化矽、或相似物，所述介電材料可通過CVD、PVD、ALD、PECVD、或相似製程沉積。介電材料432a可被形成為最初在介電層210的頂表面之上延伸，覆蓋儲存單元層420。在沉積之後，可執行平坦化製程（例如，化學機械研磨、回蝕、或相似製程）以移除介電材料432a的多餘部分。在所得結構中，隔離插塞432保留在隔離溝渠440的位置處，如例如圖20所示。介電層210的頂表面、隔離插塞432的頂表面、儲存單元層420的頂表面、及隔離層430的頂表面可沿著Z方向實質上齊平（例如，在製程變化範圍內齊平）。在一些實施例中，隔離插塞432的材料包括與隔離層430相同的材料。然而，本揭露不限於此，且在一些替代實施例中，隔離插塞432可包含與隔離層430不同的材料。在一些實施例中，隔離插塞432與隔離層430的材料可被選擇成使得隔離插塞432與隔離層430可相對於彼此進行選擇性蝕刻。舉例而言，在一些實施例中，隔離層430包含氧化物且隔離插塞432包含氮化物。在一些替代實施例中，隔離層430包含氮化物且隔離插塞432包含氧化物。其他材料也是可能的。在一些實施例中，隔離層430與隔離插塞432可將其中上下疊置地垂直設置有儲存單元的儲存單元堆疊彼此隔離。
在圖21中，在上部介電層210上設置圖案化罩幕M1。圖案化罩幕M1包括開口，所述開口用於界定在隔離插塞432（例如，圖20中所示）的沿著Y方向的相對的側處源極及汲極溝渠450的位置。在一些實施例中，源極及汲極溝渠450是通過在多層結構205的沿著Z方向的整個厚度上移除隔離層430的部分和頂蓋層426的部分而形成。在一些實施例中，也移除通道層424的部分來形成源極及汲極溝渠450，使得儲存層422在源極及汲極溝渠450的沿著X方向面對的側壁（例如，在YZ平面中延伸的側壁）處暴露出。也就是說，源極及汲極溝渠450可從一儲存單元堆疊的儲存層422延伸到在同一溝渠410（例如，圖12中所示）內形成的沿著X方向相對的儲存單元堆疊的儲存層422。在一些替代實施例中，通道層424可保留在原處，且源極及汲極溝渠450可在相對的各對通道層424之間延伸。
在圖22中，在圖案化罩幕M1上形成襯墊毯覆層452a，以對源極及汲極溝渠450的側壁進行襯墊。在一些實施例中，襯墊毯覆層452a沿著源極及汲極溝渠450的側壁形成，且可進一步覆蓋源極及汲極溝渠450的底部。在一些實施例中，襯墊毯覆層452a可包含導電材料，例如氮化鈦。襯墊毯覆層452a可通過例如濺鍍製程、物理氣相沉積（PVD）製程、或相似製程形成。參照圖22及圖23，在襯墊毯覆層452a上形成導電材料454a以填充源極及汲極溝渠450。在一些實施例中，導電材料454a可最初覆蓋多層結構205。在一些實施例中，導電材料454a可通過合適的沉積製程、鍍覆製程、或相似製程形成。鍍覆製程為例如電鍍、無電鍍覆、浸鍍、或相似製程。在一些實施例中，襯墊毯覆層452a在形成導電材料454a期間可充當晶種層。可執行移除製程，例如化學機械研磨、回蝕、或其組合，以移除導電材料454a的一些部分及襯墊毯覆層452a的一些部分以及圖案化罩幕M1，直到再次暴露出介電層210的頂表面。
在移除製程之後，由襯墊層452環繞的源極及汲極插塞454仍然保留在源極及汲極溝渠450中，如例如圖24所示。具有對應的襯墊層452的源極及汲極插塞454可統稱為源極及汲極線456。在一些實施例中，源極及汲極插塞454可包含金屬材料，例如鋁、鈦、銅、鎳、鎢、和/或它們的合金。在一些實施例中，襯墊層452可為源極及汲極插塞454的材料充當擴散阻障層（diffusion barrier layer）。在一些實施例中，襯墊層452可改善源極及汲極插塞454與周圍構件的粘合。在一些實施例中，源極及汲極插塞454可使單元區CR的儲存單元（例如，MC1到MC3）的晶體管制作完成。設置在閘極線229、249、269的堆疊的同一側上的儲存單元MC1到MC3沿著Z方向彼此垂直堆疊以形成儲存單元堆疊。在儲存單元堆疊內，儲存單元MC1到MC3可共用相同的源極及汲極線，同時與不同的閘極線229、249、269接觸。舉例而言，儲存單元MC1包括閘極線229，而下伏的儲存單元MC2包括閘極線249且儲存單元MC3包括閘極線269。因此，可通過對對應的閘極線229、249或269施加期望的電壓來對儲存單元MC1到MC3相對於彼此進行選擇性定址。在一些實施例中，一些閘極線可在各儲存單元之間共用。舉例而言，閘極線228在儲存單元MC4、MC5及MC6之間共用。可通過在對共用的閘極線228施加電壓的同時對對應的源極及汲極線456施加電壓來對儲存單元MC4、MC5及MC6選擇性地定址。位於儲存單元MC4、MC5及MC6之下的儲存單元可通過對各自的閘極線228、248、268施加電壓來進行選擇性定址。換句話說，多層結構205可為三維儲存陣列。
在圖25中，在多層結構205及ILD 355上依序形成蝕刻停止層510及ILD 520，以覆蓋介電層210的頂表面。在一些實施例中，蝕刻停止層510可包含介電材料，例如氮化矽。在一些實施例中，蝕刻停止層510也可充當鈍化層，以防止污染物（例如，蒸汽，氫或相似物）擴散到單元區域中。在一些實施例中，蝕刻停止層510與ILD 520包含不同的材料，例如可相對於彼此及相對於ILD 355進行選擇性蝕刻的材料。
在圖26中，穿過ILD 510、520、及305形成介層孔（via hole）530、540、550，例如通過一個或多個可接受的蝕刻製程（例如濕式蝕刻或乾式蝕刻、反應性離子蝕刻（RIE）、中性束蝕刻（NBE）、相似製程、或其組合）來形成。蝕刻可為非等向性的。可使用一個或多個輔助罩幕（未示出）來界定介層孔530、540、550的位置。在一些實施例中，介層孔530在台階區SR中延伸穿過 ILD 510、520、305以在介層孔530的底部暴露出台階S1到S3的最頂著陸墊的頂表面的一些部分。舉例而言，與台階S1A對應地形成在梯段282A上的介層孔530在其底部處暴露出著陸墊262A的頂表面的一部分，以此類推。搭接在不同台階S1到S3上的介層孔530沿著Z方向可具有不同的長度。舉例而言，搭接在台階S1上的介層孔530比搭接在台階S2上的介層孔530長，且搭接在台階S2上的介層孔530比搭接在台階S3上的介層孔530長。介層孔540在台階區SR中形成在介層孔530旁邊，延伸跨過ILD 510、520、及305而到達內連線層級150或者，一般來說，以在介層孔540的底部暴露出與儲存陣列的儲存單元的驅動電路系統電連接的導電圖案。驅動電路系統（例如，驅動電晶體）可形成在半導體基底100上（例如，圖1的電晶體110、120），或者可形成在內連線結構IN（例如，圖1中所示）的其中一個內連線層級中。也就是說，驅動電路系統可包括生產線前段製程（front-end-of-line，FEOL）電晶體、生產線後段製程（back-end-of-line，BEOL）電晶體、或其組合。在一些實施例中，對於每一介層孔530具有一個介層孔540。介層孔540可為介層孔530、540、550中最長的。介層孔550形成在單元區CR中，延伸跨過ILD 510、520，且在介層孔550的底部暴露出源極及汲極線456的頂表面的一些部分。在一些實施例中，介層孔550比介層孔530及介層孔540二者短。
參照圖26及圖27，使用導電材料填充介層孔530、540、550，以分別形成接觸通孔610、620、及630。在一些實施例中，導電材料包括金屬材料，例如鋁、鈦、銅、鎳、鎢、和/或它們的合金。在一些實施例中，接觸通孔610、620、630可通過對介層孔530、540、550進行過度填充且然後移除多餘的導電材料（例如經由化學機械研磨、回蝕、或相似製程）來形成。
圖30A是根據本揭露一些實施例圖28所示結構的示意性俯視圖。為了清晰與簡明起見，在圖30A的視圖中省略了若干構件。參照圖28及圖30A，在ILD 520上形成有橋接圖案712、714、716和位元線與訊號線720，以與接觸通孔610、620、630電接觸。更具體地說，橋接圖案712、714、716分別對應於梯段282、284、286形成，以建立搭接在階梯280上的接觸通孔610與連接到驅動電晶體的對應的接觸通孔620之間的電接觸。舉例而言，在對應的梯段282A中形成三個橋接圖案712A，梯段282A的每一台階S1A到S3A一個橋接圖案712A。以台階S1A為例，橋接圖案712A的一端設置在搭接在著陸墊262A的接觸通孔610上，且同一橋接圖案712A的另一端設置在相鄰的接觸通孔620上。因此，橋接圖案712A在著陸墊262A（且因此閘極線267）與指定的驅動電晶體之間建立電接觸。在一些實施例中，可在形成在單元區CR的相對的端處的兩個階梯280上形成接觸通孔610。另一方面，位元線與訊號線720與接觸通孔630接觸以建立與源極及汲極線456的電接觸。
在一些實施例中，垂直堆疊的閘極線（例如閘極線227、247、267）在相對的端處連接到一對梯段282A、282B。在一些實施例中，由接合到對應的著陸墊222、242、262的連接線221、241、261形成梯段282的台階S1到S3，其中連接線221、241、261及著陸墊222、242、262由與閘極線227、247、267相同的導電層220、240、260形成。在一些實施例中，垂直堆疊的構件可沿著X方向具有相同的寬度。在一些實施例中，著陸墊（例如，著陸墊222）沿著X方向比相關聯的連接線（例如，連接線221）及閘極線（例如，閘極線227）寬。也就是說，著陸墊222的寬度W222A可比連接線221A的寬度W221A及閘極線227的寬度W227大。在一些實施例中，閘極線227（例如，閘極線227、247、267的堆疊中的最頂閘極線）在每一側接合到一條連接線221及一個著陸墊222，而下部閘極線（例如，中部閘極線247）則在每一側與更多對（例如，兩對）交替的連接線（例如，241）與著陸墊（例如，242）接合。在一些實施例中，連接線221、241、261的寬度W221、W241、或W261可實質上等於閘極線227、247、267的寬度W227、W247、W267。
在一些實施例中，堆疊的閘極線（例如，垂直堆疊的閘極線227、247、267）及對應的梯段（例如，282A及282B）可被視為沿著Y方向延伸，實質上平行於相鄰的閘極線堆疊（例如，包括閘極線228、248、268的堆疊及包括閘極線229、249、269的堆疊）及對應的梯段（例如，284A、284B及286A、286B）。閘極線堆疊及對應的梯段可沿著X方向分佈，例如以介於1 nm到1000 nm的範圍內的間距PX分佈。在一些實施例中，可將間距PX作為著陸墊（例如，222、224、226）的寬度（例如，W222、W224、W226）的函數進行選擇。舉例而言，著陸墊的寬度（例如，W222A）對將與著陸墊相關聯的閘極線（例如，著陸墊222A的閘極線227）和相鄰堆疊的閘極線（例如，閘極線228、248、268）隔開的間距PX的比可介於1到1000的範圍內。間距PX是與連接線（例如，221、241）或閘極線（例如，227、228）對應地而不是與著陸墊（例如，222）對應地測量。在一些實施例中，相鄰梯段（例如，282、284）的著陸墊（例如，222、224）沿著Y方向以交錯的配置形式形成，使得梯段（例如，282B）的著陸墊（例如，222B）沿著X方向面朝相鄰梯段（例如，284B）的連接線（例如，243B）。這樣一來，相鄰梯段（例如，282B、284B）之間的間距PX可減小，從而減小儲存單元陣列的總的佔用面積。
在一些實施例中，橋接圖案712、714、716相對於對應的梯段282、284、286的延伸方向（例如，Y方向）傾斜。以梯段286A為例，梯段286A的延伸方向（例如，Y方向）與相關聯的橋接圖案716A的延伸方向D1之間的傾斜角度α可介於0度到90度的範圍內。在一些實施例中，橋接圖案（例如，716A）的延伸方向（例如，D1）被視為將接觸通孔610與橋接圖案的接觸區域的中心接合到接觸通孔620與橋接圖案的接觸區域的中心的方向。在一些實施例中，橋接圖案712、714、716的延伸方向（例如，D1、D2）可獨立地變化。如圖30A中所示，在一些實施例中，位於單元區CR的相對的側處的橋接圖案（例如，716A及716B）可具有會聚的延伸方向（D1及D2）。在一些實施例中，橋接圖案的傾斜角度（例如，圖30A中的α及β）是相對於梯段（例如，286A及286B）的指向單元區CR的延伸方向來測量的。因此，舉例而言，與梯段286A的橋接圖案716A相關的角度α是在延伸方向D1與正Y方向之間測量，而與梯段286B的橋接圖案716B相關的角度β是在延伸方向D2與負Y方向之間測量。
圖30B是根據本揭露一些實施例的半導體元件D12的示意性俯視圖。半導體元件D12具有與圖28的半導體元件D10相似的結構且按照與前面針對圖28的半導體元件D10所述的製程相似的製程形成。在一些實施例中，半導體元件D12與半導體元件D10之間的區別在於，著陸墊（例如222、242、262）的佔用面積的形狀是矩形的（例如，正方形的），而不是圓形的。在一些實施例中，本揭露不受著陸墊（例如，222、242、262）的佔用面積的形狀限制，只要著陸墊比相鄰的連接線（例如，221、241、261）寬即可。因此，舉例而言，在一些替代實施例中，著陸墊的佔用面積可具有與圓形或矩形不同的形狀，例如為橢圓形、多邊形（例如，五邊形、六邊形、七邊形、八邊形、梯形、菱形等等）等等。半導體元件D10與D12的其他方面可相同。
圖30C是根據本揭露一些實施例的半導體元件D14的示意性俯視圖。半導體元件D14具有與圖28的半導體元件D10相似的結構且按照與前面針對圖28的半導體元件D10所述的製程相似的製程形成。在一些實施例中，半導體元件D14與半導體元件D10之間的區別在於，閘極線（例如，227、247、267）沿著X方向具有與相關聯的連接線（例如，221、241、261）不同的寬度（例如，W227、W247、W267）。舉例而言，連接線（例如，221或241或261）的寬度（例如，W221或W241或W261）對相關聯的閘極線（例如，227或247或267）的寬度（例如，W227或W247或W267）的比可介於1到1000的範圍內。舉例而言，連接線的寬度（例如，W221、W241、W261）及閘極線的寬度（例如，W227、W247、W267）可獨立地介於1 nm到1000 nm的範圍內。半導體元件D14與D10的其他方面可相同。
圖30D是根據本揭露一些實施例的半導體元件D16的示意性俯視圖。半導體元件D16具有與圖30C的半導體元件D14相似的結構且可按照與前面針對圖28的半導體元件D10所述的製程相似的製程形成。在一些實施例中，半導體元件D14與半導體元件D16之間的區別在於，著陸墊（例如，222、242、262）的佔用面積的形狀為矩形的（例如，正方形的），而不是圓形的。在一些實施例中，本揭露不受著陸墊（例如，222、242、262）的佔用面積的形狀限制，只要著陸墊比相鄰的連接線（例如，221、241、261）寬即可。因此，舉例而言，在一些替代實施例中，著陸墊的佔用面積可具有與圓形或矩形不同的形狀，例如為橢圓形、多邊形（例如，五邊形、六邊形、七邊形、八邊形、梯形、菱形等等）等等。半導體元件D14與D16的其他方面可相同。
圖30E是根據本揭露一些實施例的半導體元件D18的示意性俯視圖。半導體元件D18具有與圖28的半導體元件D10相似的結構且按照前面針對圖28的半導體元件D10所述的製程相似的製程形成。在一些實施例中，半導體元件D18與半導體元件D10之間的區別在於，接觸通孔610、620及橋接圖案712、714、716形成在閘極線227到229、247到249、267到269的單個側上。舉例而言，接觸通孔610及620全部形成在梯段282A、284A、286A的側上。以梯段282A及282B為例，接觸通孔可到達梯段282A的著陸墊222A、242A、262A，而在著陸墊222B、242B、及262B上可不形成接觸通孔610。相似地，接觸通孔620及橋接圖案712A僅形成在梯段282A的側上。以相似的方式，閘極線228、248、268與僅形成在梯段284A的側上的接觸通孔610、620及橋接圖案714接觸，且閘極線229、249、269與僅形成在梯段286A的側上的接觸通孔610、620及橋接圖案716接觸。在一些實施例中，通過形成較少的接觸通孔610、620及橋接圖案712、714、716，可簡化製造製程且可減少製造成本。半導體元件D18與D10的其他方面可相同。
圖30F是根據本揭露一些實施例的半導體元件D20的示意性俯視圖。半導體元件D20具有與圖30E的半導體元件D18相似的結構且可按照與前面針對圖28的半導體元件D10所述的製程相似的製程形成。在一些實施例中，半導體元件D20與半導體元件D18之間的區別在於，接觸通孔610、620及橋接圖案712、714、716形成在閘極線227到229、247到249、267到269的交替的側上。舉例而言，閘極線227、247、267與在梯段282A的著陸墊222A、242A、262A上形成的接觸通孔610接觸，而在梯段282的著陸墊222B、242B、262B上可不形成接觸通孔610。相似地，對於梯段282，接觸通孔620及橋接圖案712可僅形成在梯段282A的側上，而在梯段282B的側上可不形成接觸通孔620及橋接圖案712。閘極線228、248、268在單元區CR的相對於閘極線227、247、267而言的相對的側處進行接觸，且閘極線229、249、269在單元區CR的相對於閘極線228、248、268而言的相對的側處（例如，在與閘極線227、247、267相同的側處）進行接觸。也就是說，與閘極線228、248、268接觸的接觸通孔610、620及橋接圖案714僅形成在梯段284B上，而與閘極線229、249、269接觸的接觸通孔610、620及橋接圖案716則僅形成在梯段286A上。在一些實施例中，通過在單元區CR的交替的側上形成接觸通孔610、620及橋接圖案712、714、716，沿著X方向對閘極線（例如，227及228）進行分隔的間距PX可進一步減小。半導體元件D20與D18的其他方面可相同。
圖30G是根據本揭露一些實施例的半導體元件D22的示意性俯視圖。半導體元件D22具有與圖30F的半導體元件D20相似的結構且可按照與前面針對圖28的半導體元件D10所述的製程相似的製程形成。在一些實施例中，半導體元件D22與半導體元件D20之間的區別在於，對於垂直堆疊的閘極線（例如，閘極線227、247、267），接觸通孔610、620及橋接圖案712、714、716是在單元區CR的交替的側上形成。因此，舉例而言，對於閘極線227、247、267，最頂閘極線227與在梯段282A的著陸墊222A處形成的接觸通孔610、620及橋接圖案712A接觸，而在梯段282B的著陸墊222B上不形成接觸通孔610。堆疊中的下一閘極線247與在梯段282B的著陸墊242B處形成的接觸通孔610、620及橋接圖案712B接觸。沿著堆疊繼續前進，閘極線267與在梯段282A的著陸墊262A處形成的接觸通孔610、620及橋接圖案712A接觸。也就是說，梯段282的連續台階（例如，S1與S2或S2與S3）的接觸通孔610、620及橋接圖案712形成在單元區CR的相對的側處。在一些實施例中，對於沿著X方向的相鄰閘極線堆疊而言，單元區CR的為某一台階（例如，台階S1）形成接觸通孔610、620和橋接圖案712、714、716的側可不相同。因此，舉例而言，對於台階S1，閘極線267在單元區CR的梯段282A的側上進行接觸，而沿著X方向的下一閘極線即閘極線268則在單元區CR的梯段284B的側上進行接觸，且再下一閘極線269再次在單元區CR的梯段286A的側上進行接觸。這樣一來，沿著X方向的相鄰閘極線堆疊（例如，堆疊的閘極線227、247、267，堆疊的閘極線228、248、268，及堆疊的閘極線229、249、269）的相同的台階（例如，台階S1、S2或S3）在單元區CR的相對的側處進行接觸。也就是說，如果堆疊的閘極線227、247、267與台階S1A、S2B、及S3A對應地進行接觸，則堆疊的閘極線228、248、268與台階S1B、S2A、及S3B對應地進行接觸，且堆疊的閘極線229、249、269與台階S1A、S2B、及S3A對應地進行接觸。在一些實施例中，接觸通孔610、620與橋接圖案712、714、716之間的距離可增加，從而能夠進一步減小相鄰閘極線堆疊（例如，閘極線227、247、267及閘極線228、248、268）沿著X方向的間距PX。在一些實施例中，由於接觸通孔610、620及橋接圖案712、714、716在單元區CR的給定側上形成在每隔一個台階S1到S3上，因而連接線（例如，連接線221、241、261）沿著Y方向的長度（例如，長度L221、L241、L261）也可縮短，從而進一步減小半導體元件D22的儲存單元陣列需要的佔用面積。半導體元件D22與D20的其他方面可相同。
根據本揭露的實施例，一種三維儲存單元陣列，包括：垂直堆疊的多個第一導電線，沿著第一方向延伸；垂直堆疊的多個第二導電線，沿著所述第一方向延伸且設置在沿著第二方向距所述多個第一導電線一距離處，所述第二方向與所述第一方向正交；多個第一台階梯段，設置在堆疊的所述多個第一導電線的沿著所述第一方向的相對的端處；以及多個第二台階梯段，設置在堆疊的所述多個第二導電線的沿著所述第一方向的相對的端處，其中所述多個第一台階梯段及所述多個第二台階梯段包括沿著所述第一方向交替設置的多個著陸墊與多個連接線，沿著所述第二方向，所述多個著陸墊比所述多個連接線寬，沿著所述第二方向，所述多個第一台階梯段的所述多個著陸墊面對所述多個第二台階梯段的所述多個連接線，且沿著所述第二方向，所述多個第二台階梯段的所述多個著陸墊面對所述多個第一台階梯段的所述多個連接線。
在一些實施例中，所述導電線沿著所述第二方向的寬度對所述多個連接線沿著所述第二方向的寬度的比介於1到1000的範圍內。在一些實施例中，所述導電線沿著所述第二方向的所述寬度大於所述多個連接線沿著所述第二方向的所述寬度。在一些實施例中，所述多個著陸墊沿著所述第二方向的寬度對所述多個連接線沿著所述第二方向的寬度的比介於1到1000的範圍內。在一些實施例中，所述多個第一導電線包括上部導電線及下部導電線，所述上部導電線堆疊在所述下部導電線上，且在所述下部導電線的每一端處連接的連接線及著陸墊比在所述上部導電線的每一端處連接的連接線及著陸墊多了至少一個。在一些實施例中，直接連接到所述多個第一導電線的所述相對的端的所述多個第一台階梯段的多個連接線沿著所述第一方向的長度大於直接連接到所述多個第二導電線的所述相對的端的所述多個第二台階梯段的多個連接線沿著所述第一方向的長度。在一些實施例中，所述多個第一台階梯段的所述多個著陸墊沿著所述第二方向的寬度對所述多個第一導電線與所述多個第二導電線之間沿著所述第二方向的距離的比介於1到1000的範圍內。
根據本揭露的實施例，一種半導體元件，包括：驅動電路系統，以及三維排列的多個儲存單元，連接到所述驅動電路系統，其中所述三維排列的多個儲存單元包括：多個第一閘極線，垂直堆疊在彼此上；多個第一儲存單元層，沿著所述多個第一閘極線的堆疊方向延伸且接觸所述多個第一閘極線；多個第一源極及汲極線，沿著所述多個第一閘極線的所述堆疊方向延伸且通過所述多個第一儲存單元層中的至少一個層而沿著第一方向與所述多個第一閘極線隔開；多個第一連接線，被設置成在所述多個第一閘極線的沿著第二方向的相對的側處與所述多個第一閘極線接觸；多個第一著陸墊，被設置成沿著所述第二方向與所述多個第一連接線接觸且沿著所述第一方向比所述多個第一連接線寬；多個第二儲存單元層，沿著所述多個第一閘極線的所述堆疊方向延伸且設置在所述多個第一源極及汲極線的相對於所述多個第一儲存單元層而言沿著所述第一方向相對的側處；多個第二閘極線，垂直堆疊在彼此上且設置在所述多個第二儲存單元層的相對於所述多個第一閘極線而言相對的側處；多個第二連接線，被設置成在所述多個第二閘極線的沿著所述第二方向的相對的側處與所述多個第二閘極線接觸；以及多個第二著陸墊，被設置成沿著所述第二方向與所述多個第二連接線接觸且沿著所述第一方向與所述多個第一著陸墊同寬，其中沿著所述第二方向，所述多個第二連接線比所述多個第一連接線短，所述多個第一著陸墊被設置成沿著所述第二方向位於與所述多個第二著陸墊不同的水平高度處，且所述堆疊方向、所述第一方向及所述第二方向是正交的方向。
在一些實施例中，所述的半導體元件，更包括：多個第一隔離線，與所述多個第一閘極線交替地堆疊；多個第二隔離線，與所述多個第二閘極線交替地堆疊；多個第三隔離線，與所述多個第一連接線交替地堆疊；多個第四隔離線，與所述多個第二連接線交替地堆疊；多個第一隔離墊，與所述多個第一著陸墊交替地堆疊；以及多個第二隔離墊，與所述多個第二著陸墊交替地堆疊。在一些實施例中，所述的半導體元件，更包括：多個第三連接線，被設置成沿著所述第二方向與少於全部的所述多個第一著陸墊接觸；多個第三著陸墊，被設置成沿著所述第二方向與所述多個第三連接線接觸，其中所述多個第三著陸墊沿著所述第一方向與所述多個第一著陸墊同寬；多個第四連接線，被設置成沿著所述第二方向與少於全部的所述多個第二著陸墊接觸；以及多個第四著陸墊，被設置成沿著所述第二方向與所述多個第四連接線接觸，其中所述多個第四著陸墊沿著所述第一方向與所述多個第一著陸墊同寬，其中沿著所述第二方向，所述多個第四連接線比所述多個第二連接線長。在一些實施例中，所述的半導體元件，更包括：第一接觸通孔，在一端處接觸所述多個第一著陸墊中的最頂部墊；第二接觸通孔，在一端處接觸所述多個第二著陸墊中的最頂部墊；第三接觸通孔，在一端處接觸所述多個第三著陸墊中的最頂部墊；以及第四接觸通孔，在一端處接觸所述多個第四著陸墊中的最頂部墊。在一些實施例中，所述第一接觸通孔及所述第二接觸通孔形成在所述多個第一閘極線及所述多個第二閘極線的相對於所述第二方向而言的相對的側處。在一些實施例中，所述第三接觸通孔與所述第一接觸通孔形成在所述多個第一閘極線的同一側，且所述第四接觸通孔與所述第二接觸通孔形成在所述多個第二閘極線的同一側。在一些實施例中，所述第三接觸通孔與所述第二接觸通孔形成在所述多個第一閘極線的同一側，且所述第四接觸通孔與所述第一接觸通孔形成在所述多個第二閘極線的同一側。在一些實施例中，所述的半導體元件，更包括：第五接觸通孔，在一端處接觸所述驅動電路系統；以及橋接圖案，將所述第五接觸通孔的另一端連接到所述第一接觸通孔的另一端，其中所述橋接圖案的延伸方向相對於所述第一方向及所述第二方向傾斜。
根據本揭露的實施例，一種半導體元件的製造方法，包括：在半導體基底之上的多層堆疊中交替地堆疊多個介電層與多個導電層；以及將所述多層堆疊依序地圖案化，以形成具有中心區及在所述中心區的相對的側處沿著第一方向延伸的一對階梯的多層結構，所述一對階梯包括多個台階梯段，其中所述多個導電層的多個頂表面被與所述多個台階梯段的多個台階對應地暴露出，所述多個台階梯段包括沿著所述第一方向交替地設置的多個連接線與多個著陸墊，沿著與所述第一方向垂直的第二方向所述多個連接線比所述多個著陸墊窄，且對於相鄰的台階梯段，台階梯段的所述多個著陸墊沿著所述第二方向設置在所述相鄰的台階梯段的多個連接線之間。
在一些實施例中，形成所述多層結構包括：在所述多層堆疊之上形成光阻罩幕；蝕刻移除被所述光阻罩幕暴露出的部分的所述多層堆疊，以形成具有所述中心區及在所述中心區的相對的側處沿著所述第一方向延伸的多個臂的前驅多層結構，其中所述前驅多層結構的所述多個臂具有沿著所述第一方向交替地設置的較細的區與較寬的區；以及從所述前驅多層結構的所述多個臂依序移除各個層，以形成所述多個台階梯段。在一些實施例中，形成所述多層結構包括：在所述多層堆疊上提供第一罩幕；將所述第一罩幕的圖案轉移到所述多層堆疊，以形成前驅多層結構，所述前驅多層結構具有所述中心區及形成在所述中心區的沿著所述第一方向的相對的側處的多個前驅階梯；在所述前驅多層結構的所述中心區的相對的側處在所述前驅階梯之上提供第二罩幕，所述第二罩幕具有沿著所述第一方向交替地設置的較細的區與較寬的區；以及將所述第二罩幕的圖案轉移到所述前驅階梯，以形成所述多個連接線及所述多個著陸墊。在一些實施例中，所述的半導體元件的製造方法，更包括：在形成所述第二罩幕之前將所述前驅多層結構包封在層間介電質中，其中所述第二罩幕形成在所述層間介電質上。在一些實施例中，所述的半導體元件的製造方法，更包括：在所述多層結構的所述中心區中開出多個溝渠，以形成沿著所述第一方向在相對的端處連接到所述台階梯段的多個導電線，以及在所述中心區的所述多個溝渠中依序地形成多個儲存單元層，其中所述多個儲存單元層沿著所述多個溝渠的側壁接觸所述多個導電線。
100:半導體基底 110、120:電晶體 112、114、122、124:源極及汲極區 116、128:閘極結構 126:區 132、142、152、302、305、355、520:層間介電質（ILD） 134:接觸插塞 140、150:內連線層級 144、154:導電圖案 200:多層堆疊 202、205、206:多層結構 210:介電層/最上介電層/層 217、233、235、237、238、239、253、255、257、258、259、273、275、277、278、279、231A、251A、271A:隔離線 220、240、260:導電材料層/導電層/層/蝕刻停止層 221、241、261:連接線/導電線 222、224、226、242、244、246、262、264、266、222A、222B、224A、226A、242A、242B、244A、246A、252A、262A、262B、264A、266A:著陸墊 223、225、243、245、263、265、221A、223A、225A、241A、243B、261A:連接線 227、228、229、247、248、249、267、268、269:閘極線 230、250:介電層/層/蝕刻停止層 234、236、254、256、274、276、232A、252A、272A:隔離墊 270:介電層/層 280、280A、280B:階梯 281、283、285:前驅梯段 282、284、286、282A、282B、284A、284B、286A、286B:梯段 291、293、410:溝渠 310、330:光阻罩幕 312、332:中心區 314、316、334、336、338、314A、314B、316A、316B:矩形臂/臂 410:溝渠 420:儲存單元層 422:儲存層 422a、422b:儲存毯覆層/層 424:通道層 424a、424b:通道毯覆層/層 426:頂蓋層 426a、426b:頂蓋毯覆層/層 430:隔離層 430a、430b、430c:隔離毯覆層/層 432:隔離插塞 432a:介電材料 440:隔離溝渠 450:源極及汲極溝渠 452:襯墊層/擴散阻障層 452a:襯墊毯覆層 454:源極及汲極插塞 454a:導電材料 456:源極及汲極線 510:蝕刻停止層/鈍化層/層間介電質（ILD） 530、540、550:介層孔 610、620、630:接觸通孔 712、714、716、712A、712B、716A、716B:橋接圖案 720:位元線與訊號線 α、β:角度 CR:單元區 D1、D2:延伸方向 D10、D12、D14、D16、D18、D20、D22:半導體元件 D420:距離 IN:內連線結構 L221、L223、L225、L241、L243、L261、L221A、L223A、L225A:長度 M1:圖案化罩幕 MC1、MC2、MC3、MC4、MC5、MC6:儲存單元 PX:間距 S1、S2、S3、S1A、S1B、S2A、S2B、S3A、S3B:台階 SR:台階區 W221、W222、W223、W224、W225、W226、W227、W241、W247、W261、W267、W221A、W222A、W225A、W226A:寬度 X、Y、Z:方向
結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據本揭露一些實施例在半導體元件的製造製程期間形成的結構的示意性剖視圖。 圖2到圖28是根據本揭露一些實施例在半導體元件的製造製程期間形成的結構的示意性透視圖。 圖29A及圖29B是根據本揭露一些實施例的階梯梯段的示意性透視圖。 圖30A到圖30G是根據本揭露一些實施例的半導體元件的示意性俯視圖。
100:半導體基底
150:內連線層級
205:多層結構
210:介電層
220:導電層
230、240、250、260、270:層
280A、280B:階梯
282A、284A、286A:梯段
286B:梯段
305:ILD
221A、241A、261A:連接線
222A、242A、262A:著陸墊
232A、242A、252A、272A:隔離墊
291A、293A:溝渠
CR:單元區
SR:台階區
X、Y、Z:方向

Claims (1)

  1. 一種三維儲存單元陣列，包括： 垂直堆疊的多個第一導電線，沿著第一方向延伸； 垂直堆疊的多個第二導電線，沿著所述第一方向延伸且設置在沿著第二方向距所述多個第一導電線一距離處，所述第二方向與所述第一方向正交； 多個第一台階梯段，設置在堆疊的所述多個第一導電線的沿著所述第一方向的相對的端處；以及 多個第二台階梯段，設置在堆疊的所述多個第二導電線的沿著所述第一方向的相對的端處， 其中所述多個第一台階梯段及所述多個第二台階梯段包括沿著所述第一方向交替設置的多個著陸墊與多個連接線， 沿著所述第二方向，所述多個著陸墊比所述多個連接線寬， 沿著所述第二方向，所述多個第一台階梯段的所述多個著陸墊面對所述多個第二台階梯段的所述多個連接線，且 沿著所述第二方向，所述多個第二台階梯段的所述多個著陸墊面對所述多個第一台階梯段的所述多個連接線。
TW110121837A 2020-07-29 2021-06-16 三維儲存單元陣列 TW202205638A (zh)

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