TW202130123A

TW202130123A - 用於校準數位鎖相迴路的系統及方法

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Publication number: TW202130123A
Application number: TW109132352A
Authority: TW
Inventors: 伊藍貝寧; 亞尼夫柯漢; 奧菲爾迪格尼; 伊格庫什尼爾
Original assignee: 美商英特爾股份有限公司
Priority date: 2019-12-28
Filing date: 2020-09-18
Publication date: 2021-08-01
Also published as: WO2021133415A1; EP4082111A4; EP4082111A1; KR20220120542A; US20220393690A1; JP2023516524A; CN114556788A; US11870449B2

Abstract

時脈產生器校準系統可以包括鎖相迴路和校正電路。PLL可以產生輸出時脈訊號，並且校正電路可以基於PLL的數位訊號來調整PLL的頻率訊號。可以基於調整後的頻率訊號來產生數位訊號。

Description

用於校準數位鎖相迴路的系統及方法

本文描述的態樣通常涉及數位鎖相迴路(phase-locked loops, PLLs)，包括用於估計和校準數位至時間轉換器(digital-to-time converter, DTC)的積分非線性(integrated-nonlinearity)的系統和方法。

具有增加的資料速率的無線通訊和雷達系統需要高精度的同步時脈產生。這樣的系統可以使用一個或多個PLL。常規的PLL需要具有高解析度的專用全範圍時間至數位轉換器(time-to-digital converter, TDC)、具有高解析度和可配置延遲元件的專用短TDC以及專用回饋。此外，常規的系統需要專用硬體，例如TDC、類比數位轉換器(analog-to-digital converter, ADC)及/或對數位域的回饋。

及

在以下描述中，闡述了許多具體細節以便提供對本發明的各態樣的透徹理解。然而，對於本領域技術人士將顯而易見的是，可以在沒有這些具體細節的情況下實踐包括結構、系統和方法等之態樣。本文中的描述和表示是本領域技術人士或有經驗之人士用來將其工作的實質最有效地傳達給本領域其他技術人士的常用手段。在其他情況下，沒有詳細描述公知的方法、過程、組件和電路，以避免不必要地模糊了對本發明的各態樣的焦點。

本文所述的態樣通常涉及數位鎖相迴路(phase-locked loops, PLLs)，包括用於估計和校準數位至時間轉換器(digital-to-time converter, DTC)的積分非線性(integrated-nonlinearity)的系統和方法。

無線通訊裝置可以被配置為用於多重無線電存取技術(radio access technologies, RATs)。在這些範例中，通訊裝置的收發器可以被配置為執行載波聚合。範例RAT包括(但不限於)2G、3G、4G、LTE、5G、衛星導航技術(例如，GNSS)、BT、WiFi、CDMA或一種或多種其他無線技術，如本領域的普通技術人士所能理解的。

如本領域的普通技術人士所理解的，本文的各態樣適用於需要一個或多個準確的時脈產生的發射器、接收器和其他電子裝置。儘管針對無線通訊描述了各態樣，但是本發明不限於無線通訊實施方式，並且可以包括使用時脈產生器和使用這種產生的時脈進行同步的其他應用，包括有線通訊、資料處理、加密或其他之類似物。

圖1示出了根據本發明的示例性態樣的通訊裝置100。通訊裝置100被配置為經由一種或多種無線技術來發送及/或接收無線通訊。例如，通訊裝置100可以被配置為用於符合例如一個或多個第五代(fifth generation, 5G)“新無線電”(“New Radio”)蜂巢式通訊協定的無線通訊，諸如一種或多種5G協定，如本領域普通技術人士所能理解的。通訊裝置100不限於這些通訊協定，並且可以被配置為用於一種或多種另外的或替代的無線及/或有線通訊協定，諸如一種或多種第三代合作夥伴計劃(3rd Generation Partnership Project’s, 3GPP)協定(例如，長期演進(Long-Term Evolution, LTE))，一種或多種無線區域網路(wireless local area networking, WLAN)通訊協定及/或一種或多種其他通訊協定，如相關領域的普通技術人士所能理解的。

通訊裝置100可以被配置為與一個或多個其他通訊裝置進行通訊，包括例如一個或多個基地台、一個或多個存取點、一個或多個其他通訊裝置及/或一個或多個如相關領域的普通技術人士將理解的其他裝置。儘管關於無線通訊描述了通訊裝置100的示例性態樣，但是如相關領域的普通技術人士將理解的，通訊裝置100可以被配置為用於一種或多種有線通訊技術。

在一個示例性態樣中，通訊裝置100包括通訊地耦合至一個或多個收發器105的控制器140。收發器105被配置為經由一種或多種無線技術發送及/或接收無線通訊。在一個示例性態樣中，收發器105包括處理器電路，該處理器電路被配置為用於發送及/或接收符合一個或多個無線協定的無線通訊。在其他態樣，附加地或替代地，收發器105被配置為經由一種或多種有線技術來發送及/或接收有線通訊。在一個示例性態樣中，收發器105的處理器電路被配置為用於發送及/或接收符合一個或多個有線協定的有線通訊。

在一個示例性態樣中，收發器105包括被配置為分別經由一個或多個天線130發送和接收無線通訊的發送器110和接收器120。在有線通訊態樣中，發送器110和接收器120被配置為分別用於發送和接收有線通訊。

在具有兩個或更多個收發器105的態樣中，兩個或更多個收發器105可以具有它們自己的天線130，或者可以經由雙工器共享公共天線。在一個示例性態樣中，收發器105(包括發送器110及/或接收器120)被配置為執行一個或多個基帶處理功能(例如，媒體存取控制(media access control, MAC)、編碼/解碼、調變/解調變、資料符號映射；錯誤校正等)。

在一個示例性態樣中，收發器105另外包括時脈產生器125，其被配置為產生一個或多個高精度同步時脈訊號。時脈訊號可以由發送器110、接收器120、收發器105的一個或多個其他組件、控制器140及/或通訊裝置100的一個或多個其他組件使用。在一個示例性態樣中，時脈產生器125包括處理器電路，該處理器電路被配置為執行時脈產生器125的一個或多個操作及/或功能，包括產生一個或多個時脈訊號。

天線130可以是單天線，可以包括複合天線，或者可以包括形成天線元件的整數陣列的一個或多個天線元件。在一個示例性態樣中，天線130是相位陣列天線，其包括多個輻射元件(天線元件)，每個輻射元件具有對應的移相器。被配置為相位陣列天線的天線130可以被配置為執行一個或多個波束成形及/或波束掃描操作。波束成形操作可以包括產生透過偏移從每個輻射元件發射的訊號的相位而形成的波束，以提供相長/相消干涉，從而將波束轉向所需的方向。

在一個示例性態樣中，控制器140包括處理器電路150，其被配置為控制通訊裝置100的整體操作，例如收發器105的操作。處理器電路150可以被配置為控制經由收發器105的無線通訊的發送及/或接收及/或與天線130的天線元件相關聯的控制相移及/或放大器增益值。

在一個示例性態樣中，處理器電路150被配置為與收發器105協同執行一個或多個基帶處理功能(例如，媒體存取控制(media access control, MAC)、編碼/解碼、調變/解調變、資料符號映射；錯誤校正等)或者代替這種由收發器105執行的操作/功能。在一個或多個態樣中，處理器電路150被配置為運行一個或多個應用程式及/或操作系統；電源管理(例如，電池控制和監控)；顯示設定；音量控制；及/或透過一個或多個使用者介面(例如，鍵盤、觸控式螢幕顯示器、麥克風、揚聲器等)進行使用者互動。

在一個示例性態樣中，控制器140還包括儲存資料及/或指令的記憶體160。當指令由處理器電路150執行時，處理器電路150執行本文所述的相關功能。

記憶體160可以是任何眾所周知的揮發性及/或非揮發性記憶體，包括例如唯讀記憶體(read-only memory, ROM)、隨機存取記憶體(random access memory, RAM)、快閃記憶體、磁儲存媒體、光碟、可抹除可程式化唯讀記憶體(erasable programmable read only memory, EPROM)和可程式化唯讀記憶體(programmable read only memory, PROM)。記憶體160可以是不可移動的或可移動的，或兩者的組合。控制器140可以附加地或可替代地被配置為存取外部記憶體以在外部記憶體內儲存資料或從外部記憶體檢索資料。

通訊裝置100的範例包括(但不限於)行動計算裝置(行動裝置)，例如筆記型電腦、平板電腦、行動電話或智慧型手機、“平板手機”、個人數位助理(personal digital assistant, PDA)和行動媒體播放器；穿戴式計算裝置，例如電腦化手錶或“智慧型”手錶以及電腦化眼鏡；及/或物聯網(internet-of-things, IoT)裝置。在本發明的一些態樣中，通訊裝置100可以是非手持式通訊裝置，包括例如固定計算裝置，諸如個人電腦(personal computer, PC)、桌上型電腦、電視、智慧型家居裝置、安全裝置(例如，電子/智慧型鎖)、自動櫃員機、電腦化自助機、自駕車、無人機及/或汽車/航空/海上儀表板電腦終端。

在一個或多個態樣中，通訊裝置100或通訊裝置100的一個或多個組件被附加地或替代地配置為執行數位訊號處理(例如，使用數位訊號處理器(digital signal processor, DSP))、調變及/或解調變(使用調變器/解調變器)、數位至類比轉換(digital-to-analog conversion, DAC)及/或類比至數位轉換(analog-to-digital conversion, ADC) (使用相應的DA和AD轉換器)、編碼/解碼(例如，使用具有捲積、tail-biting卷積、turbo、Viterbi及/或低密度同位元檢查(Low Density Parity Check, LDPC)編碼器/解碼器功能的編碼器/解碼器)、頻率轉換(例如，使用混頻器、本地振盪器和濾波器)、快速傅立葉轉換(Fast-Fourier Transform, FFT)、預編碼及/或星座映射/解映射以發送及/或接收符合一個或多個無線協定的無線通訊及/或促進波束形成掃描操作及/或波束形成通訊操作。

圖2A示出了根據本發明的示例性態樣的時脈產生器200。圖2B示出了根據本發明的示例性態樣的時脈產生器201。在一個或多個態樣中，時脈產生器200和201可以在通訊裝置100中實現為時脈產生器125。

在一個示例性態樣中，時脈產生器200/201包括鎖相迴路(phased-lock loop, PLL)203和配置為校準時脈產生器200/201的校準電路205。PLL 203可以被提供(例如，由其驅動)由參考時脈振盪器250(例如晶體振盪器)產生的參考時脈訊號。儘管示出的範例示出了振盪器250在時脈產生器200和PLL 203的外部，但是在一個或多個態樣中，振盪器250可以被包括在時脈產生器200內。在一個替代態樣中，振盪器250包括在控制器140內或在通訊裝置100的另一個組件內。

在一個示例性態樣中，PLL 203包括時間至數位轉換器(time-to-digital converter, TDC)210、迴路濾波器215、數位至時間轉換器(digital-to-time converter, DTC) 220、壓控振盪器(voltage-controlled oscillator, VCO)225以及N倍分頻器230。在一個示例性態樣中，迴路濾波器215被配置為對DTC 220的數位輸出訊號(例如1位元訊號)進行濾波並產生驅動VCO 225的濾波後的訊號。在一個示例性態樣中，VCO 225被配置為在一個或多個相應頻率上產生一個或多個時脈訊號(F_vco)，該一個或多個相應頻率係由迴路濾波器215提供的濾波後的訊號所控制。

在操作中，VCO 225的輸出時脈訊號被回饋到N倍分頻器230。在一個示例性態樣中，N倍分頻器230被配置為將從VCO 225來的輸出時脈訊號除以N以獲得回饋訊號(F_vco/N)。然後，如圖2A所示，將回饋訊號提供給DTC 220，或者如圖2B所示，將回饋訊號提供給TDC 210。例如，可以基於外部頻率程式設計訊號來調節N倍分頻器230(例如，可以調節N的值)。在一個示例性態樣中，N倍分頻器230是頻率分頻器或分數倍分頻器。

在圖2A所示的示例性態樣中，時脈產生器200被配置為使得DTC 220在PLL 203的回饋路徑之內並且調變VCO 225的輸出訊號(F_vco/N)以產生調變的訊號(F_mod)。在圖2B所示的時脈產生器200的替代態樣中，DTC 220調變參考時脈振盪器250的參考時脈訊號(F_ref)以產生調變的參考時脈訊號(F_ref')，並提供調變的參考時脈訊號(F_ref')給TDC 210。在一個示例性態樣中，PLL 203的一個或多個組件包括處理器電路，該處理器電路被配置為執行PLL 203的各個組件的一個或多個操作及/或功能。

在一個示例性態樣中，TDC 210是bang-bang TDC，但不限於此。在圖2A所示的示例性態樣中，TDC 210被配置為：接收由參考振盪器250產生的參考時脈訊號(F_ref)和由DTC 220產生的調變的訊號(F_mod)。在該範例中，DTC 220基於已被N倍分頻器230分頻的來自VCO 225的回饋訊號來產生調變的訊號(F_mod)。TDC 210可以將參考時脈訊號與DTC輸出訊號進行比較，並基於參考時脈訊號與DTC輸出訊號的比較來產生數位輸出訊號(例如，1位元訊號)。

在一個示例性態樣中，TDC 210被配置為測量參考時脈訊號及/或回饋訊號的時間間隔，並將參考時脈訊號、回饋訊號及/或參考時脈與回饋訊號的比較轉換為數位(例如二進制)輸出。然後，將由TDC 210產生的數位輸出訊號從TDC 210提供給迴路濾波器215。在一個示例性態樣中，TDC 210配置為確定哪個訊號邊緣(參考訊號邊緣或DTC輸出訊號邊緣)。在這個範例中，當參考邊緣為第一時，TDC 210的輸出為正(+1)的一個，而當TDC輸出訊號的邊緣為第一時，TDC 210的輸出為負1(-1)。

在一個示例性態樣中，校準電路205被配置為校準時脈產生器200/201以校正PLL 203的DTC 220的積分非線性(integral nonlinearity, INL)。在校正之前，INL可以被稱為DTC 220固有的損害。在校正/預失真之後，任何剩餘的INL都可以稱為剩餘INL。

在一個示例性態樣中，校準電路205包括代碼斜坡235、預失真(pre-distortion, PD)查找表(look-up table, LUT)240和統計處理器245。在一個示例性態樣中，校準電路205的一個或多個組件包括處理器電路，該處理器電路被配置為執行校準電路205的各個組件的一個或多個操作及/或功能。

在一個示例性態樣中，代碼斜坡235被配置為產生期望的DTC代碼(例如，代碼斜坡)以控制PD-LUT 240的操作。在這個範例中，PD-LUT 240被配置為產生控制DTC 220的調變操作的控制訊號(例如，回饋訊號的調變(圖2A)或參考時脈訊號的調變(圖2B))。

在一個示例性態樣中，統計處理器245被配置為接收(例如，取樣)TDC 210的輸出和由代碼斜坡235產生的期望DTC代碼的輸出。統計處理器245被配置為確定TDC輸出訊號的分佈(例如，圖3所示的直方圖分佈)，並基於所確定的分佈來產生校正訊號(例如，偏移值)，以校正由PD-LUT 240產生的控制訊號。在一個示例性態樣中，在VCO 225已經鎖定到頻率之後，執行由統計處理器245的統計收集。

在一個示例性態樣中，統計處理器245被配置為基於接收到的TDC輸出訊號和由代碼斜坡235產生的DTC代碼來確定分佈。在本範例中，統計處理器245計數TDC對於由代碼斜坡235提供的相對應的DTC代碼有多少次輸出是-1並且有多少次輸出是+1。根據這些統計，統計處理器被配置為使PD-LUT 240適應於確定的調整/偏移值。例如，如果DTC代碼的值為k ，則這將導致TDC 210的輸出具有30:70的分佈(例如，TDC的輸出中有30％的時間為-1並且有70％的時間為+1)，透過統計處理器245對PD-LUT 240進行校正/調整以偏移PD-LUT 240的輸出，從而使得最終的TDC 210接近及/或達到50:50的分佈。

例如，如果DTC代碼具有積分非線性(例如5ps)其大大地超過系統抖動(jitter)(例如，系統中的所有雜訊總計為0.5ps均方根(RMS)之抖動)，則DTC代碼將導致邊緣(在TDC 210的輸入處)之間的明顯偏移。如圖3所示，這將使TDC 210的輸出幾乎總是返回+1值。這將導致如圖3所示的直方圖分佈303。

替代地，如果DTC碼具有在數值上(例如1ps)更接近於抖動(例如0.5ps)的積分非線性，則TDC 210對於相應的DTC代碼(由於抖動的gaussian分佈)，在某些情況下其輸出將返回+1，而在其他情況下將返回-1。在圖3的直方圖分佈301中示出了這種情況。

也就是說，在積分非線性顯著大於抖動均方根的情況下，統計處理器245被配置為檢測積分非線性的符號，但是振幅其無法檢測到，直到積分非線性和抖動均方根的振幅之間的差變得更近為止。當積分非線性和抖動均方根的振幅之間的差變得不太顯著時，統計處理器245可以確定關於TDC 210輸出(例如30％-1s，70％+1s)的統計。基於這些統計，並且如下面更詳細地解釋的，統計處理器245可以有利地準確地計算積分非線性的振幅。

在一個示例性態樣中，統計處理器245被配置為執行校準程序以適應和調整PD-LUT 240。校準程序可以包括：(1)粗略校正程序；及/或(2)精細校正程序。

在一個示例性態樣中，如果積分非線性明顯大於抖動均方根，則統計處理器245可以採用粗略校正程序，直到特定的DTC代碼的直方圖分佈產生正和負積分非線性值兩者為止。統計處理器245之後可以採用精細校正程序。粗略校正和精細校正程序將在下面詳細討論。粗略校正

在一個示例性態樣中，當慣性非線性值大於抖動分佈(例如，明顯大於該分佈僅返回正或負慣性非線性值)時，統計處理器245執行迭代粗略校正。參照圖4討論粗略校正程序。

圖4示出了根據本發明的示例性態樣的粗略校正方法的流程圖400。參照圖1~3討論流程圖400。

流程圖400在操作405處開始並且過渡到操作410，在操作410中確定積分非線性(INL)的符號。在一個示例性態樣中，代碼斜坡235和PD-LUT 240執行校準序列，其中PD-LUT 240產生與期望的DTC代碼字相對應的輸出。然後，統計處理器245記錄TDC 210的輸出。重複該程序，直到獲得足夠數量的記錄以供統計處理器245確定INL的符號為止。在一個示例性態樣中，統計處理器245被配置為控制代碼斜坡235和PD-LUT 240以執行校準序列。

在操作410之後，流程圖400轉換到操作415，在該操作415中，基於確定的INL符號更新PD-LUT 240。在此範例中，統計處理器245基於所確定的INL的符號來調整PD-LUT 240的輸出(即，PD代碼)。例如，如果DTC代碼從TDC 210產生更多+1結果，則PD代碼減少。替代地，如果DTC代碼從RDC 210產生更多-1結果，則PD代碼增加。在此，將調整後餘留的INL稱為剩餘INL。

在操作415之後，流程圖400過渡到操作420，在其中獲取DTC代碼的額外的統計資訊(例如，透過統計處理器245)，並分析分佈(例如，透過統計處理器245)。在一個示例性態樣中，PD-LUT 240產生與期望的DTC代碼字相對應的輸出，並且統計處理器245記錄TDC 210的輸出。重複該程序，直到統計處理器245獲得足夠數量的記錄為止。

在操作420之後，流程圖400過渡到操作425，在其中確定INL值(例如，剩餘INL)是否在抖動範圍內(例如，如果INL值≈抖動範圍)。在一個示例性態樣中，確定(例如，由統計處理器245)用於特定的DTC代碼的直方圖分佈是否產生正和負積分非線性值兩者(例如，PD-LUT 240的輸出在最佳值附近切換；TDC 210的輸出接近及/或達到50：50的分佈)

如果操作425為肯定(是)，則流程圖400過渡到操作430，並且流程圖400結束。否則(操作425為“否”)，流程圖400返回操作410，並且該方法在迭代程序中重複。精細校正

將參照圖5描述精細校正程序，圖5示出了精細校正方法的流程圖500。在一個示例性態樣中，如果INL值在抖動範圍內(例如，如果INL值≈抖動範圍)從而導致特定的DTC代碼的直方圖分佈產生正和負積分非線性值兩者，並且TDC 210的輸出接近及/或達到50:50分佈時，則執行精細校正程序。可以依次執行粗略校正程序和精細校正程序，或者可以在不執行先前的粗略校正程序的情況下執行精細校正程序(例如，如果DTC代碼產生正和負積分非線性值兩者；INL值在抖動範圍內)。

在一個示例性態樣中，統計處理器245被配置為確定PD-LUT的分數值(該分數值可以稍後用於捨入或顫動)。在這個範例中，對於期望的DTC代碼，PD-LUT 240的兩個最接近的整數值(下限值和上限值)是已知的。例如，這可以基於粗略校正程序中的PD-LUT 245的調整來知道。

在一個示例性態樣中，統計處理器245被配置為控制PD-LUT 240和代碼斜坡235以使用兩個最接近的整數值來驅動DTC 220。統計處理器245然後收集統計以：當較小的整數值(下限/最低限值)用於調整PD-LUT 240時，確定+1和-1 DTC 210輸出值的數量(操作510)；當使用較大的整數值(上限/最高限值)來調整PD-LUT 240時，確定+1和-1 DTC 210輸出值的數量(操作515)。

基於所確定的數量，確定統計處理器245的校正訊號的分數值(操作520)。在一個示例性態樣中，分數值(

)使用以下公式確定：

其中：LUT_PD (C )是下限/最低限值，Q^-1 (∙)是Q函數的反函數，f_-1 是發送下限/最低限值時接收到的-1的數量，f₊₁ 是發送下限/最低限值時接收到的+1的數量，c_-1 是發送上限/最高限值時接收到的-1的數量，並且c₊₁ 是發送上限/最高限值時接收到的+1的數量。

有利地，根據示例性態樣分數值的確定是可以確定的，無需了解jitter-sigma-RMS。然而，如本領域普通技術人士將理解的，分數值的計算不限於此。

在一個示例中，如果與DTC解析度相比抖動非常小，則可以將時脈產生器200配置為增加取樣量(即，獲得的統計數量)及/或增加jitter sigma。jitter sigma的增加可以透過減小迴路濾波器215的頻寬來實現。在此範例中，頻寬的減小將增加VCO抖動。

在一個示例性態樣中，可以執行PLL 203的初始校準以校正由生產可變性(即，生產引起的INL)導致的INL。此初始校準可以同時使用粗略和精細校正。隨後，可以執行線上校準以補償環境變化(例如溫度)、VCO的頻率變化等。考量到線上校準中可能的最小調整，最有可能的是只需要進行精細校正，但是如果需要，可以採用粗略校正。例子

以下範例涉及其他態樣。

範例1是時脈產生器校準系統，包括：鎖相迴路(phased-locked loop, PLL)，被配置為產生輸出時脈訊號；以及校正電路，其被配置為基於PLL的數位訊號來調整PLL的頻率訊號，該數位訊號是基於調整後的頻率訊號而產生的。

範例2是範例1的標的，其中頻率訊號是參考時脈訊號，輸出時脈訊號是基於參考時脈訊號而產生的。

範例3是範例1的標的，其中頻率訊號對應於輸出時脈訊號，該頻率訊號是PLL內的回饋訊號。

範例4是範例1~3中任一個的標的，其中PLL包括：時間至數位轉換器，被配置為產生數位訊號，基於該數位訊號產生輸出時脈訊號；以及數位至時間轉換器，其被配置為基於該數位訊號來產生該調整後的頻率訊號。

範例5是範例1~4中任一個的標的，其中校正電路被配置為確定數位訊號的值的統計，頻率訊號的調整係基於所確定的統計。

範例6是範例1~5中任一個的標的，其中，校正電路包括：代碼斜坡，配置為產生代碼；統計處理器，被配置為基於所產生的代碼和數位訊號來產生校正訊號；以及預失真查找表(pre-distortion lookup table, PD-LUT)，被配置為基於該校正訊號和所產生的代碼來產生控制頻率訊號的調整的控制訊號。

範例7是範例1及3~6中任一個的標的，其中PLL包括：時間至數位轉換器，被配置為基於調整後的頻率訊號和參考訊號來產生數位訊號；受控振盪器，其被配置為基於數位訊號來產生輸出時脈訊號，頻率訊號係基於輸出時脈訊號；以及在PLL的回饋迴路中的數位至時間轉換器，該數位至時間轉換器被配置為經由回饋迴路來接收頻率訊號，並且被配置為基於數位訊號來產生調整後的頻率訊號。

範例8是範例1、2及4~6中任一個的標的，其中：PLL包括：時間至數位轉換器，被配置為基於調整後的頻率訊號和與輸出時脈訊號相關聯的回饋訊號來產生數位訊號；以及受控振盪器，被配置為根據數位訊號來產生輸出時脈訊號；以及數位至時間轉換器，被配置為接收頻率訊號以及被配置為基於數位訊號來產生調整後的頻率訊號，該頻率訊號為參考時脈訊號。

範例9是範例1~8中任一個的標的，其中，校正電路包括：代碼斜坡，被配置為產生代碼；統計處理器，被配置為基於所產生的代碼和數位訊號來產生校正訊號；以及預失真查找表(PD-LUT)，其被配置為產生控制訊號並將該控制訊號提供給數位至時間轉換器，該控制訊號藉由數位至時間轉換器並基於校正訊號和所產生的代碼來控制頻率訊號的調整。

範例10是範例4~8中任一個的標的，其中，時間至數位轉換器是bang-bang時間至數位轉換器。

範例11是範例9的標的，其中，時間至數位轉換器是bang-bang時間至數位轉換器。

範例12是一種非暫時性電腦可讀取儲存媒體，其上儲存有可執行的電腦程式，該程式指示處理器以：透過PLL並基於參考時脈訊號產生輸出時脈訊號；以及基於PLL的數位訊號來調整PLL的頻率訊號，該數位訊號係基於調整後的頻率訊號而產生的。

範例13是範例12的標的，其中，頻率訊號為參考時脈訊號，輸出時脈訊號係基於參考時脈訊號而產生的。

範例14是範例12的標的，其中，頻率訊號對應於輸出時脈訊號，該頻率訊號是PLL內的回饋訊號。

範例15是範例12~14中任一個的標的，其中，PLL包括：時間至數位轉換器，被配置為產生數位訊號，輸出時脈訊號係基於數位訊號而產生的；以及數位至時間轉換器，其被配置為基於數位訊號來產生調整後的頻率訊號。

範例16是範例12~15中任一個的標的，其中，程式還指示處理器確定數位訊號的值的統計，頻率訊號的調整係基於所確定的統計。

範例17是範例12~16中任一個的標的，其中，使用校正電路來調整頻率訊號，該校正電路包括：代碼斜坡，被配置為產生代碼；統計處理器，被配置為基於所產生的代碼及數位訊號來產生校正訊號；以及預失真查找表(PD-LUT)，被配置為基於校正訊號及所產生的代碼來產生控制頻率訊號的調整的控制訊號。

範例18是範例12及14~17中任一個的標的，其中，PLL包括：時間至數位轉換器，被配置為基於調整後的頻率訊號和參考訊號來產生數位訊號；受控振盪器，其被配置為基於數位訊號來產生輸出時脈訊號，頻率訊號係基於輸出時脈訊號；以及在PLL的回饋迴路中的數位至時間轉換器，該數位至時間轉換器被配置為透過回饋迴路接收頻率訊號，並且基於數位訊號來產生調整後的頻率訊號。

範例19是範例12、13及15~17中任一個的標的，其中，PLL包括：時間至數位轉換器，被配置為基於調整後的頻率訊號及與輸出時脈訊號相關聯的回饋訊號來產生數位訊號；受控振盪器，被配置為基於數位訊號來產生輸出時脈訊號；以及數位至時間轉換器，被配置為接收頻率訊號並且被配置為基於數位訊號來產生調整後的頻率訊號，該頻率訊號為參考時脈訊號。

範例20是範例18~19中任一個的標的，其中，使用校正電路來調整頻率訊號，該校正電路包括：代碼斜坡，被配置為產生代碼；統計處理器，被配置為基於所產生的代碼及數位訊號來產生校正訊號；以及預失真查找表(PD-LUT)，其被配置為產生控制訊號並將該控制訊號提供給數位至時間轉換器，該控制訊號藉由數位至時間轉換器並基於校正訊號及所產生的代碼來控制頻率訊號的調整。

範例21是一種通訊裝置，包括請求項1~11中任一項之時脈產生器校準系統。

範例22是範例21的標的，其中，時脈產生器校準系統由該通訊裝置的收發器所包括。

範例23是時脈產生器校準方法，包括：PLL基於參考時脈訊號產生輸出時脈訊號；以及基於PLL的數位訊號調整PLL的頻率訊號，該數位訊號是基於調整後的頻率訊號而產生的。

範例24是範例23的標的，其中，頻率訊號是參考時脈訊號，輸出時脈訊號是基於參考時脈訊號而產生的。

範例25是範例23的標的，其中，頻率訊號對應於輸出時脈訊號，該頻率訊號是PLL內的回饋訊號。

範例26是範例23~25中任一個的標的，其中，PLL包括：時間至數位轉換器，被配置為產生數位訊號，輸出時脈訊號係基於該數位訊號而產生；以及數位至時間轉換器，其被配置為基於數位訊號來產生調整後的頻率訊號。

範例27是範例23~26中任一個的標的，進一步包括確定數位訊號的值的統計，頻率訊號的調整係基於所確定的統計。

範例28是範例23~27中任一個的標的，其中，使用校正電路來調整頻率訊號，該校正電路包括：代碼斜坡，被配置為產生代碼；統計處理器，其被配置為基於所產生的代碼和數位訊號來產生校正訊號；以及預失真查找表(PD-LUT)，其被配置為基於校正訊號和所產生的代碼來產生控制頻率訊號的調整的控制訊號。

範例29是範例23及25~28中任一個的標的，其中，PLL包括：時間至數位轉換器，被配置為基於調整後的頻率訊號及參考訊號來產生數位訊號；受控振盪器，其被配置為基於數位訊號來產生輸出時脈訊號，頻率訊號係基於輸出時脈訊號；以及在PLL的回饋迴路中的數位至時間轉換器，該數位至時間轉換器被配置為透過回饋迴路接收頻率訊號，並且基於數位訊號來產生調整後的頻率訊號。

範例30是範例23、24及26~28中任一個的標的，其中，PLL包括：時間至數位轉換器，被配置為基於調整後的頻率訊號及與輸出時脈訊號相關聯的回饋訊號來產生數位訊號；受控振盪器，其被配置為基於數位訊號來產生輸出時脈訊號；以及數位至時間轉換器，被配置為接收頻率訊號並且被配置為基於數位訊號來產生調整後的頻率訊號，頻率訊號為參考時脈訊號。

範例31是範例29~30中任一個的標的，其中，使用校正電路來調整頻率訊號，該校正電路包括：代碼斜坡，被配置為產生代碼；統計處理器，其被配置為基於所產生的代碼及數位訊號來產生校正訊號；以及預失真查找表(PD-LUT)，其被配置為產生控制訊號並將該控制訊號提供給數位至時間轉換器，該控制訊號藉由數位至時間轉換器並基於校正訊號及所產生的代碼來控制頻率訊號的調整。

範例32是非暫時性電腦可讀取儲存媒體，其上儲存有可執行的電腦程式，該程式指示處理器以執行範例23~31中任一個的操作。

範例33是具有電腦程式的電腦程式產品，該電腦程式可直接載入到控制器的記憶體中，當由控制器執行時，該電腦程式使控制器執行範例23~31中任一個的操作。

範例34是所示和所描述的設備。

範例35是所示和所描述的方法。

範例36是非暫時性電腦可讀取儲存媒體，其上儲存有可執行的電腦程式，該程式指示處理器以執行範例35的方法。結論

前述對特定態樣的描述將如此充分地揭示本發明的一般性質，以至於其他人可以透過應用本領域技術範圍內的知識而容易地修改及/或適應諸如這些特定態樣的各種應用，而無需進行過度的實驗，並且沒有脫離本發明的一般概念。因此，基於本文提出的教示和指導，這樣的適應和修改意圖在所揭示態樣的等同形式的含義和範圍內。應當理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由技術人士根據教示和指導來解釋。

說明書中對“一種態樣”、“一個態樣”、“一個示例性態樣”等的引用係指示所描述的態樣可以包括特定的特徵、結構或特性，但是每個態樣可能不一定包括該特定的特徵、結構或特性。而且，這樣的片語不一定指相同的態樣。此外，當結合一個態樣而描述一個特定的特徵、結構或特性時，可以認為結合其他態樣來影響這樣的特徵、結構或特性係在本領域技術人士的知識範圍內，無論有沒有明確描述。

本文描述的示例性態樣是出於說明性目的而提供的，而不是限制性的。其他示例性態樣是可能的，並且可以對示例性態樣進行修改。因此，本說明書並不意味著限制本發明。而是，僅根據所附申請專利範圍及其等同物來限定本發明的範圍。

各態樣可以以硬體(例如，電路)、韌體、軟體或其任何組合來實現。態樣也可以被實現為儲存在機器可讀取媒體上的指令，其可以由一個或多個處理器讀取和執行。機器可讀取媒體可以包括用於以機器(例如，計算裝置)可讀取的形式儲存或傳輸資訊的任何機制。例如，機器可讀取媒體可以包括唯讀記憶體(read only memory, ROM)；隨機存取記憶體(random access memory, RAM)；磁碟儲存媒體；光學儲存媒體；快閃記憶體裝置；電、光、聲或其他形式的傳播訊號(例如，載波、紅外線訊號、數位訊號等)及其他種種。此外，韌體、軟體、常式、指令可以在本文中描述為執行某些動作。然而，應當理解，這樣的描述僅僅是為了方便，並且這樣的動作實際上是由執行韌體、軟體、常式、指令等的計算裝置、處理器、控制器或其他裝置導致的。此外，任何實施的變型可以由通用電腦實現。

為了本篇討論之目的，術語“處理器電路”應理解為電路、處理器、邏輯或其組合。例如，電路包括類比電路、數位電路、狀態機邏輯、資料處理電路、可程式化處理電路、其他結構的電子硬體或其組合。處理器包括微處理器、數位訊號處理器(digital signal processor, DSP)、中央處理器(central processor, CPU)、專用指令集處理器(application-specific instruction set processor, ASIP)、圖形及/或圖像處理器、多核心處理器或其他硬體處理器。根據本文所述的態樣，可以利用指令對處理器進行“硬編碼”以執行相應的功能。備選地，處理器可以存取內部及/或外部記憶體以檢索儲存在記憶體中的指令，該指令在由處理器執行時執行與處理器相關聯的相應功能，及/或一個或多個功能及/或與其中包括處理器的組件的操作有關的操作。

在本文描述的一個或多個示例性態樣中，處理器電路系統可以包括儲存資料及/或指令的記憶體。記憶體可以是任何眾所周知的揮發性及/或非揮發性記憶體，包括例如唯讀記憶體(read-only memory, ROM)、隨機存取記憶體(random access memory, RAM)、快閃記憶體、磁儲存媒體、光碟、可抹除可程式化唯讀記憶體(erasable programmable read only memory, EPROM)和可程式化唯讀記憶體(programmable read only memory, PROM)。記憶體可以是不可移動的、可移動的或兩者的組合。

基於本文的教示，對於本領域普通技術人士而言將顯而易見的是，示例性態樣不限於本文所述的通訊協定。如相關領域的普通技術人士將理解的，示例性態樣可以應用於其他無線通訊協定/標準(例如，LTE或其他蜂巢式協定、其他IEEE 802.11協定等)。

100:通訊裝置 105:收發器 110:發送器 125,200,201:時脈產生器 120:接收器 130:天線 140:控制器 150:處理器電路 160:記憶體 203:鎖相迴路 205:校準電路 210:時間至數位轉換器 215:迴路濾波器 220:數位至時間轉換器 225:壓控振盪器 230:N倍分頻器 235:代碼斜坡 240:預失真查找表 245:統計處理器 250:參考時脈振盪器 405~430,505~525:操作 400,500:流程圖

併入本文並形成說明書一部分的附隨圖式示出了本發明的各態樣，並且與說明書一起進一步地用於解釋各態樣的原理並使相關領域的技術人士能夠製作和使用這些態樣。

[圖1]示出了根據本發明的示例性態樣的通訊裝置。

[圖2A]示出了根據本發明的示例性態樣的時脈產生器。

[圖2B]示出了根據本發明的示例性態樣的時脈產生器。

[圖3]示出了根據本發明的示例性態樣的直方圖分佈。

[圖4]示出了根據本發明的示例性態樣的粗略校正方法的流程圖。

[圖5]示出了根據本發明的示例性態樣的精細校正方法的流程圖。

將參考附隨圖式描述本發明的示例性態樣。元件首次出現的圖式通常由相應參考數字中最左邊的數字指示。

203:鎖相迴路

205:校準電路

210:時間至數位轉換器

215:迴路濾波器

220:數位至時間轉換器

225:壓控振盪器

230:N倍分頻器

235:代碼斜坡

240:預失真查找表

245:統計處理器

250:參考時脈振盪器

Claims

一種時脈產生器校準系統，包括：鎖相迴路(phased-locked loop, PLL)，被配置為產生輸出時脈訊號；以及校正電路，被配置為基於該PLL的數位訊號來調整該PLL的頻率訊號，該數位訊號是基於該調整後的頻率訊號而產生的。
如請求項1所述的時脈產生器校準系統，其中，該頻率訊號為參考時脈訊號，該輸出時脈訊號是基於該參考時脈訊號而產生的。
如請求項1所述的時脈產生器校準系統，其中，該頻率訊號對應於該輸出時脈訊號，該頻率訊號是該PLL內的回饋訊號。
如請求項1所述的時脈產生器校準系統，其中，該PLL包括：時間至數位轉換器，被配置為產生該數位訊號，該輸出時脈訊號是基於該數位訊號而產生的；以及數位至時間轉換器，其被配置為基於該數位訊號來產生該調整後的頻率訊號。
如請求項1所述的時脈產生器校準系統，其中，該校正電路被配置為確定該數位訊號的值的統計，該頻率訊號的調整是基於所確定的統計。
如請求項1所述的時脈產生器校準系統，其中，該校正電路包括：代碼斜坡，被配置為產生代碼；統計處理器，其被配置為基於該所產生的代碼及該數位訊號來產生校正訊號；以及預失真查找表(pre-distortion lookup table, PD-LUT)，其被配置為基於該校正訊號及該所產生的代碼來產生控制該頻率訊號的調整的控制訊號。
如請求項1所述的時脈產生器校準系統，其中，該PLL包括：時間至數位轉換器，被配置為基於該調整後的頻率訊號及參考訊號來產生該數位訊號；受控振盪器，其被配置為基於該數位訊號來產生該輸出時脈訊號，該頻率訊號係基於該輸出時脈訊號；以及數位至時間轉換器，其在該PLL的回饋迴路中，被配置為經由該回饋迴路來接收該頻率訊號，並且被配置為基於該數位訊號來產生該調整後的頻率訊號。
如請求項1所述的時脈產生器校準系統，其中：該PLL包括：時間至數位轉換器，被配置為基於該調整後的頻率訊號及與該輸出時脈訊號相關聯的回饋訊號來產生該數位訊號；以及受控振盪器，其被配置為基於該數位訊號來產生該輸出時脈訊號；以及數位至時間轉換器，被配置為接收該頻率訊號並且被配置為基於該數位訊號來產生該調整後的頻率訊號，該頻率訊號是參考時脈訊號。
如請求項7所述的時脈產生器校準系統，其中，該校正電路包括：代碼斜坡，被配置為產生代碼；統計處理器，其被配置為基於該所產生的代碼及該數位訊號來產生校正訊號；以及預失真查找表(PD-LUT)，其被配置為產生控制訊號並將該控制訊號提供給該數位至時間轉換器，該控制訊號藉由該數位至時間轉換器並基於該校正訊號及該所產生的代碼來控制該頻率訊號的調整。
如請求項7所述的時脈產生器校準系統，其中，該時間至數位轉換器是bang-bang時間至數位轉換器。
如請求項4所述的時脈產生器校準系統，其中，該時間至數位轉換器是bang-bang時間至數位轉換器。
一種非暫時性電腦可讀取儲存媒體，其上儲存有可執行的電腦程式，該程式指示處理器以：透過PLL並基於參考時脈訊號產生輸出時脈訊號；以及基於該PLL的數位訊號來調整該PLL的頻率訊號，該數位訊號係基於該調整後的頻率訊號而產生的。
如請求項12所述的非暫時性電腦可讀取儲存媒體，其中，該頻率訊號為參考時脈訊號，該輸出時脈訊號係基於該參考時脈訊號而產生的。
如請求項12所述的非暫時性電腦可讀取儲存媒體，其中，該頻率訊號對應於該輸出時脈訊號，該頻率訊號是該PLL內的回饋訊號。
如請求項12所述的非暫時性電腦可讀取儲存媒體，其中，該PLL包括：時間至數位轉換器，被配置為產生該數位訊號，該輸出時脈訊號係基於該數位訊號而產生的；以及數位至時間轉換器，其被配置為基於該數位訊號來產生該調整後的頻率訊號。
如請求項13所述的非暫時性電腦可讀取儲存媒體，其中，該程式還指示該處理器確定該數位訊號的值的統計，該頻率訊號的調整係基於所確定的統計。
如請求項12所述的非暫時性電腦可讀取儲存媒體，其中，使用校正電路來調整該頻率訊號，該校正電路包括：代碼斜坡，被配置為產生代碼；統計處理器，其被配置為基於該所產生的代碼及該數位訊號來產生校正訊號；以及預失真查找表(PD-LUT)，其被配置為基於該校正訊號及該所產生的代碼來產生控制該頻率訊號的調整的控制訊號。
如請求項12所述的非暫時性電腦可讀取儲存媒體，其中，該PLL包括：時間至數位轉換器，被配置為基於該調整後的頻率訊號和參考訊號來產生該數位訊號；受控振盪器，其被配置為基於該數位訊號來產生該輸出時脈訊號，該頻率訊號係基於該輸出時脈訊號；以及數位至時間轉換器，其在該PLL的回饋迴路中，該數位至時間轉換器被配置為透過該回饋迴路接收該頻率訊號，並且基於該數位訊號來產生該調整後的頻率訊號。
如請求項12所述的非暫時性電腦可讀取儲存媒體，其中，該PLL包括：時間至數位轉換器，被配置為基於該調整後的頻率訊號及與該輸出時脈訊號相關聯的回饋訊號來產生該數位訊號；受控振盪器，其被配置為基於該數位訊號來產生該輸出時脈訊號；以及數位至時間轉換器，被配置為接收該頻率訊號並且被配置為基於該數位訊號來產生該調整後的頻率訊號，該頻率訊號是參考時脈訊號。
如請求項18所述的非暫時性電腦可讀取儲存媒體，其中，使用校正電路來調整該頻率訊號，該校正電路包括：代碼斜坡，被配置為產生代碼；統計處理器，其被配置為基於該所產生的代碼及該數位訊號來產生校正訊號；以及預失真查找表(PD-LUT)，其被配置為產生控制訊號並將該控制訊號提供給該數位至時間轉換器，該控制訊號藉由該數位至時間轉換器並基於該校正訊號及該所產生的代碼來控制該頻率訊號的調整。
一種通訊裝置，包括如請求項1所述的時脈產生器校準系統。