KR20220120542A

KR20220120542A - 디지털 위상 동기 루프를 교정하는 시스템 및 방법

Info

Publication number: KR20220120542A
Application number: KR1020227009815A
Authority: KR
Inventors: 엘란 바닌; 야니브 코헨; 오피르 데가니; 이갈 쿠쉬니르
Original assignee: 인텔 코포레이션
Priority date: 2019-12-28
Filing date: 2019-12-28
Publication date: 2022-08-30
Also published as: WO2021133415A1; EP4082111A4; EP4082111A1; TW202130123A; US20220393690A1; JP2023516524A; CN114556788A; US11870449B2

Abstract

클록 생성기 교정 시스템은 위상 고정 루프와 보정 회로를 포함할 수 있다. PLL은 출력 클록 신호를 생성할 수 있고, 보정 회로는 PLL의 디지털 신호에 기초하여 PLL의 주파수 신호를 조정할 수 있다. 디지털 신호는 조정된 주파수 신호를 기반으로 생성될 수 있다.

Description

디지털 위상 동기 루프를 교정하는 시스템 및 방법

본 명세서에 설명된 측면들은 일반적으로 디지털-시간 변환기(DTC)의 통합 비선형성을 추정하고 교정하기 위한 시스템 및 방법을 포함하는 디지털 위상 동기 루프(digital phase-locked loop, PLL)에 관한 것이다.

증가된 데이터 속도를 갖는 무선 통신 및 레이더 시스템에는 고정밀 동기화 클록 생성이 필요하다. 이러한 시스템은 하나 이상의 PLL을 사용할 수 있다. 기존 PLL에는 고해상도의 전용 풀-레인지(full-range) TDC(time-to-digital converter), 고해상도 및 구성 가능한 지연 요소가 있는 전용 쇼트-TDC(short-TDC), 전용 피드백이 필요하다. 또한 기존 시스템에는 TDC, 아날로그-디지털 변환기(ADC) 및/또는 디지털 영역에 대한 피드백과 같은 전용 하드웨어가 필요하다.

본 명세서에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 개시내용의 측면들을 예시하고, 추가로 설명과 함께, 그 측면들의 원리를 설명하고 관련 분야의 통상의 기술자가 그 측면들을 만들고 사용할 수 있도록 돕는다.
도 1은 본 개시내용의 예시적인 측면에 따른 통신 장치를 예시한다.
도 2a는 본 개시내용의 예시적인 측면에 따른 클록 생성기를 예시한다.
도 2b는 본 개시내용의 예시적인 측면에 따른 클록 생성기를 예시한다.
도 3은 본 개시내용의 예시적인 측면에 따른 히스토그램 분포를 예시한다.
도 4는 본 개시내용의 예시적인 측면에 따른 대략적 보정 방법의 흐름도를 예시한다.
도 5는 본 개시내용의 일 측면에 따른 미세 보정 방법의 흐름도이다.
본 발명의 예시적인 측면은 첨부된 도면을 참조하여 설명될 것이다. 요소가 처음 나오는 도면은 일반적으로 해당 참조 번호에서 가장 왼쪽 숫자(들)로 표시된다.

다음 설명에서, 본 개시내용의 측면들의 완전한 이해를 제공하기 위해 다수의 특정 세부사항이 제시된다. 그러나, 구조, 시스템 및 방법을 포함하는 측면이 이러한 특정 세부사항 없이 실시될 수 있다는 점은 당업자에게 명백할 것이다. 여기의 설명 및 표현은 관련 분야의 통상의 기술자에게 작업의 내용을 가장 효과적으로 전달하기 위해 해당 기술 분야의 경험이 있거나 숙련된 기술자가 사용하는 일반적인 수단이다. 다른 경우에, 본 개시내용의 측면을 불필요하게 모호하게 하는 것을 피하기 위해 잘 알려진 방법, 절차, 구성요소 및 회로는 상세하게 설명되지 않았다.

본 명세서에 설명된 측면들은 일반적으로 디지털-시간 변환기(digital-to-time converter, DTC)의 통합 비선형성을 추정하고 교정하기 위한 시스템 및 방법을 포함하는 디지털 위상 동기 루프(digital phase-locked loop, PLL)에 관한 것이다.

무선 통신 장치는 다중 무선 액세스 기술(RAT)에 대해 구성될 수 있다. 이러한 예에서, 통신 장치의 송수신기(들)는 캐리어 어그리게이션을 수행하도록 구성될 수 있다. 예시적인 RAT는 2G, 3G, 4G, LTE, 5G, 위성 항법 기술(예를 들어, GNSS), BT, WiFi, CDMA, 또는 관련 분야의 통상의 기술자가 이해할 수 있는 하나 이상의 다른 무선 기술을 포함한다(이에 한정되는 것은 아님).

본 명세서의 측면들은 당업자에 의해 이해될 수 있는 바와 같이 하나 이상의 정확한 클록 생성을 필요로 하는 송신기, 수신기 및 기타 전자 장치에 적용가능하다. 측면들이 무선 통신과 관련하여 설명되었지만, 본 개시내용는 무선 통신의 구현에 제한되지 않고, 클록 생성기 및, 유선 통신, 데이터 처리, 암호화 등을 포함하여 그렇게 생성된 클록(들)을 사용하는 동기화를 사용하는 다른 애플리케이션을 포함할 수 있다.

도 1은 본 개시내용의 예시적인 측면에 따른 통신 장치(100)를 예시한다. 통신 장치(100)는 하나 이상의 무선 기술을 통해 무선 통신을 송신 및/또는 수신하도록 구성된다. 예를 들어, 통신 장치(100)는 예를 들어, 관련 분야의 통상의 기술자가 이해할 수 있는 바와 같이, 하나 이상의 5G 프로토콜과 같은 하나 이상의 5세대(5G) "뉴 라디오(New Radio)" 셀룰러 통신 프로토콜을 준수하는 무선 통신을 위해 구성될 수 있다. 통신 장치(100)는 이러한 통신 프로토콜에 제한되지 않으며, 하나 이상의 3GPP(3rd Generation Partnership Project) 프로토콜(예를 들어, Long-Term Evolution(LTE))과 같은 하나 이상의 추가 또는 대체 무선 및/또는 유선 통신 프로토콜, 하나 이상의 WLAN(wireless local area networking) 통신 프로토콜, 및/또는 관련 분야의 통상의 기술자가 이해할 수 있는 하나 이상의 다른 통신 프로토콜로 구성될 수 있다.

통신 장치(100)는, 예를 들어, 하나 이상의 기지국, 하나 이상의 액세스 포인트, 하나 이상의 다른 통신 장치 및/또는 관련 분야의 통상의 기술자가 이해할 수 있는 하나 이상의 다른 장치를 포함하는 하나 이상의 다른 통신 장치와 통신하도록 구성될 수 있다. 통신 장치(100)의 예시적인 측면들이 무선 통신과 관련하여 설명되지만, 통신 장치(100)는 관련 분야의 통상의 기술자에 의해 이해되는 바와 같이 하나 이상의 유선 통신 기술에 대해 구성될 수 있다.

예시적인 측면에서, 통신 장치(100)는 하나 이상의 송수신기(105)에 통신가능하게 결합된 제어기(140)를 포함한다. 송수신기(105)는 하나 이상의 무선 기술을 통해 무선 통신을 송신 및/또는 수신하도록 구성된다. 예시적인 측면에서, 송수신기(105)는 하나 이상의 무선 프로토콜을 따르는 무선 통신을 송신 및/또는 수신하도록 구성된 프로세서 회로를 포함한다. 다른 측면에서, 추가적으로 또는 대안적으로, 송수신기(105)는 하나 이상의 유선 기술들을 통해 유선 통신을 송신 및/또는 수신하도록 구성된다. 예시적인 측면에서, 송수신기(105)의 프로세서 회로는 하나 이상의 유선 프로토콜을 따르는 유선 통신을 송신 및/또는 수신하도록 구성된다.

예시적인 측면에서, 송수신기(105)는 하나 이상의 안테나(130)를 통해 무선 통신을 각각 송신 및 수신하도록 구성된 송신기(110) 및 수신기(120)를 포함한다. 유선 통신 측면에서, 송신기(110) 및 수신기(120)는 유선 통신을 각각 수신하다.

2개 이상의 송수신기(105)를 갖는 측면에서, 2개 이상의 송수신기(105)는 자체 안테나(130)를 가질 수 있거나 듀플렉서를 통해 공통 안테나를 공유할 수 있다. 예시적인 측면에서, 송수신기(105)(송신기(110) 및/또는 수신기(120) 포함)는 하나 이상의 기저대역 처리 기능(예를 들어, MAC(media access control), 인코딩/디코딩, 변조/복조, 데이터 심볼 매, 오류 수정 등)을 수행하도록 구성된다.

예시적인 측면에서, 송수신기(105)는 하나 이상의 고정밀 동기화 클록 신호를 생성하도록 구성된 클록 생성기(125)를 추가로 포함한다. 클록 신호(들)는 송신기(110), 수신기(120), 송수신기(105)의 하나 이상의 다른 구성요소, 제어기(140), 및/또는 통신 장치(100)의 하나 이상의 다른 구성요소에 의해 사용될 수 있다. 예시적인 측면에서, 클록 생성기(125)는 하나 이상의 클록 신호(들)를 생성하는 것을 포함하여 클록 생성기(125)의 하나 이상의 동작 및/또는 기능을 수행하도록 구성된 프로세서 회로를 포함한다.

안테나(130)는 단일 안테나일 수 있거나, 다중 안테나를 포함하거나, 안테나 요소의 정수 어레이를 형성하는 하나 이상의 안테나 요소를 포함할 수 있다. 예시적인 측면에서, 안테나(130)는 각각 대응하는 위상 이행기를 갖는 다수의 방사 소자(안테나 소자)를 포함하는 위상 어레이 안테나이다. 위상 어레이 안테나로 구성된 안테나(130)는 하나 이상의 빔포밍 및/또는 빔 스캐닝 동작을 수행하도록 구성될 수 있다. 빔포밍 동작은 빔을 원하는 방향으로 조종하기 위해 보강/상쇄 간섭을 제공하도록 각각의 방사 요소로부터 방출된 신호의 위상을 시프트함으로써 형성된 빔을 생성하는 것을 포함할 수 있다.

예시적인 측면에서, 제어기(140)는 송수신기(들)(105)의 동작과 같은 통신 장치(100)의 전체 동작을 제어하도록 구성된 프로세서 회로(150)를 포함한다. 프로세서 회로(150)는 송수신기(들)(105)를 통한 무선 통신의 송신 및/또는 수신을 제어하고/하거나 안테나(130)의 안테나 요소와 연관된 위상 시프팅 및/또는 증폭기 이득 값을 제어하도록 구성될 수 있다.

예시적인 측면에서, 프로세서 회로(150)는 하나 이상의 기저대역 처리 기능(예를 들어, MAC(media access control), 인코딩/디코딩, 변조/복조, 데이터 심볼 매핑, 오류 정정 등)을 송수신기(105)와 함께 또는 송수신기(105)에 의해 수행되는 그러한 동작/기능 대신에 수행하도록 구성된다. 프로세서 회로(150)는 하나 이상의 측면에서, 하나 이상의 애플리케이션 및/또는 운영 체제; 전원 관리(예를 들어, 배터리 제어 및 모니터링); 화면 설정; 음량 조절; 및/또는 하나 이상의 사용자 인터페이스(예를 들어, 키보드, 터치스크린 디스플레이, 마이크, 스피커 등)를 통한 사용자 상호작용를 실행하도록 구성된다.

예시적인 측면에서, 제어기(140)는 데이터 및/또는 명령어를 저장하는 메모리(160)를 더 포함한다. 명령어가 프로세서 회로(150)에 의해 실행될 때, 프로세서 회로(150)는 여기에 설명된 관련 기능을 수행한다.

메모리(160)는, 예를 들어 읽기 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 플래시 메모리, 자기 저장 매체, 광 디스크, EPROM(erasable programmable read only memory) 및 PROM(programmable read only memory)를 포함하는 임의의 잘 알려진 휘발성 및/또는 비휘발성 메모리일 수 있다. 메모리(160)는 비분리식 또는 분리식, 또는 이 둘의 조합일 수 있다. 제어기(140)는 추가적으로 또는 대안적으로 외부 메모리에 액세스하여 외부 메모리 내에 데이터를 저장하거나 외부 메모리로부터 데이터를 검색하도록 구성될 수 있다.

통신 장치(100)의 예는 랩톱 컴퓨터, 태블릿 컴퓨터, 휴대 전화 또는 스마트폰과 같은 모바일 컴퓨팅 장치(모바일 장치), "패블릿(phablet)", 개인 휴대 정보 단말기(PDA) 및 모바일 미디어 플레이어, 컴퓨터화된 손목 시계 또는 "스마트" 시계 및 컴퓨터화된 안경과 같은 웨어러블 컴퓨팅 장치, 및/또는 사물 인터넷(IoT) 장치를 포함한다(이에 한정되는 것은 아님). 본 개시내용의 일부 측면들에서, 통신 장치(100)는 예를 들어 개인용 컴퓨터(PC), 데스크탑 컴퓨터, 텔레비전, 스마트 홈 장치, 보안 장치(예를 들어, 전자/스마트 잠금 장치), 자동 입출금기, 컴퓨터 키오스크, 자율 차량, 드론 및/또는 자동차/항공/해상 대시 내 컴퓨터 단말기와 같은 고정형 컴퓨팅 장치를 포함하는 비 휴대형 통신 장치일 수 있다.

하나 이상의 측면에서, 통신 장치(100) 또는 통신 장치(100)의 하나 이상의 구성요소들은 추가로 또는 대안적으로 디지털 신호 처리(예를 들어, 디지털 신호 프로세서(DSP)를 사용), 변조 및/또는 복조(변조기/복조기를 사용), 디지털-아날로그 변환(DAC) 및/또는 아날로그-디지털 변환(ADC)(각각의 DA 및 AD 변환기를 사용), 인코딩/디코딩(예를 들어, 컨볼루션, 테일 바이팅 컨볼루션, 터보, 비터비 및/또는 LDPC(Low Density Parity Check) 인코더/디코더 기능을 포함하는 인코더/디코더를 사용), 주파수 변환(예를 들어, 믹서, 로컬 발진기 및 필터 사용), 고속 푸리에 변환(Fast-Fourier Transform, FFT), 프리코딩, 및/또는 하나 이상의 무선 프로토콜에 따른 무선 통신을 송신 및/또는 수신하고/하거나 빔포밍 스캐닝 동작 및/또는 빔포밍 통신 동작을 용이하게 하기 위한 성상도 매핑/디매핑을 수행하도록 구성된다.

도 2a는 본 개시내용의 예시적인 측면에 따른 클록 생성기(200)를 도시한다. 도 2b는 본 개시내용의 예시적인 측면에 따른 클록 생성기(201)를 도시한다. 클록 생성기(200, 201)는 하나 이상의 측면에서 클록 생성기(125)로서 통신 장치(100)에서 구현될 수 있다.

예시적인 측면에서, 클록 생성기(200/201)는 PLL(phased-lock loop)(203) 및 클록 생성기(200/201)를 교정하도록 구성된 교정 회로(205)를 포함한다. PLL(203)에는 수정 발진기와 같은 기준 클록 발진기(250)에 의해 생성된 기준 클록 신호가 공급(예를 들어, 구동)될 수 있다. 도시된 예는 발진기(250)가 클록 생성기(200) 및 PLL(203)의 외부에 있음을 보여주지만, 발진기(250)는 하나 이상의 측면에서 클록 생성기(200) 내에 포함될 수 있다. 대안적인 측면에서, 발진기(250)는 제어기(140) 내에, 또는 통신 장치(100)의 다른 구성요소 내에 포함된다.

예시적인 측면에서, PLL(203)은 시간-디지털 변환기(TDC)(210), 루프 필터(215), 디지털-시간 변환기(DTC)(220), 전압-제어 발진기(VCO)(225) 및 N-분배기(230)를 포함한다. 예시적인 측면에서, 루프 필터(215)는 DTC(220)의 디지털 출력 신호(예를 들어, 1비트 신호)를 필터링하고 VCO(225)를 구동하는 필터링된 신호를 생성하도록 구성된다. 예시적인 측면에서, VCO(225)는 루프 필터(215)에 의해 제공되는 필터링된 신호에 의해 제어되는 하나 이상의 개별 주파수에서 하나 이상의 클록 신호(F_vco)를 생성하도록 구성된다.

동작시, VCO(225)의 출력 클록 신호는 N-분배기(230)로 피드백된다. 예시적인 측면에서, N-분배기(230)는 VCO(225)로부터의 출력 클록 신호를 N으로 분할하여 피드백 신호(F_vco/N)를 획득하도록 구성된다. 그 다음, 피드백 신호는 도 2a에 도시된 DTC(220) 또는 도 2b에 도시된 TDC(210)에 제공된다. N-분배기(230)는 예를 들어 외부 주파수 프로그래밍 신호에 기초하여 조정될 수 있다(예를 들어, N의 값이 조정될 수 있음). 예시적인 측면에서, N-분배기(230)는 주파수 또는 분수 분배기이다.

도 2a에 도시된 예시적인 측면에서, 클록 생성기(200)는 DTC(220)가 PLL(203)의 피드백 경로 내에 있고 변조된 신호(F_mod)를 생성하기 위해 VCO(225)의 출력 신호(F_vco/N)를 변조하도록 구성된다. 도 2b에 도시된 클록 생성기(200)의 대안적인 측면에서, DTC(220)는 기준 클록 발진기(250)의 기준 클록 신호(F_ref)를 변조하여 변조된 기준 클록 신호(F_ref)를 생성하고 변조된 기준 클록 신호(F_ref)를 TDC(210)에 제공한다. 예시적인 측면에서, PLL(203)의 구성요소 중 하나 이상은 PLL(203)의 각 구성요소 중 하나 이상을 수행하도록 구성된 프로세서 회로를 포함한다.

예시적인 측면에서, TDC(210)는 뱅뱅 TDC(bang-bang TDC)이지만, 이에 제한되지 않는다. 도 2a에 도시된 예시적인 측면에서, TDC(210)는 기준 발진기(250)에 의해 생성된 기준 클록 신호(F_ref) 및 DTC(220)에 의해 생성된 변조된 신호(F_mod)를 수신하도록 구성된다. 이 예에서, DTC(220)는 N 분배기(230)에 의해 분할된 VCO(225)로부터의 피드백 신호에 기초하여 변조된 신호(F_mod)를 생성한다. TDC(210)는 기준 클럭 신호와 DTC 출력 신호를 비교하고, 기준 클럭 신호와 DTC 출력 신호의 비교에 기초하여 디지털 출력 신호(예를 들어, 1비트 신호)를 생성할 수 있다.

예시적인 측면에서, TDC(210)는 기준 클록 신호 및/또는 피드백 신호의 시간 간격을 측정하고, 기준 클록 신호, 피드백 신호, 및/또는 기준 클록과 피드백 신호의 비교를 디지털(예를 들어, 바이너리) 출력으로 변환하도록 구성된다. 이후에 TDC(210)에 의해 생성된 디지털 출력 신호는 TDC(210)로부터 루프 필터(215)로 제공된다. 예시적인 측면에서, TDC(210)는 어느 신호 에지(기준 신호 에지 또는 DTC 출력 신호 에지)인지를 결정하도록 구성된다. 이 예에서, TDC(210)의 출력은 기준 에지가 첫 번째인 경우 양의 1(+1)이고, TDC 출력 신호의 에지가 첫 번째인 경우 음의 1(-1)이다.

예시적인 측면에서, 교정 회로(205)는 PLL(203)의 DTC(220)의 적분 비선형성(integral nonlinearity, INL)을 교정하기 위해 클록 생성기(200/201)를 교정하도록 구성된다. 교정 전에, INL은 DTC(220)의 고유 장애(impairment)라고 지칭될 수 있다. 보정/전치 왜곡(pre-distortion) 후, 임의의 남아 있는 INL은 잔여 INL이라고 지칭될 수 있다.

예시적인 측면에서, 교정 회로(205)는 코드 램프(235), 전치 왜곡(PD) 룩업 테이블(240), 및 통계 프로세서(245)를 포함한다. 예시적인 측면에서, 교정 회로(205)의 구성요소 중 하나 이상은 교정 회로(205)의 각각의 구성요소의 하나 이상의 동작 및/또는 기능을 수행하도록 구성된 프로세서 회로를 포함한다.

예시적인 측면에서, 코드 램프(235)는 PD-LUT(240)의 동작을 제어하기 위해 원하는 DTC 코드(예를 들어, 코드 램프)를 생성하도록 구성된다. 이 예에서, PD-LUT(240)는 DTC(220)의 변조 동작(예를 들어, 피드백 신호의 변조(도 2a) 또는 기준 클록 신호의 변조(도 2b))을 제어하는 제어 신호를 생성하도록 구성된다.

예시적인 측면에서, 통계 프로세서(245)는 TDC(210)의 출력 및 코드 램프(235)에 의해 생성된 원하는 DTC 코드의 출력을 수신(예를 들어, 샘플링)하도록 구성된다. 통계 프로세서(245)는 TDC 출력 신호의 분포(예를 들어, 도 3에 도시된 히스토그램 분포)를 결정하고, PD-LUT(240)에 의해 생성된 제어 신호를 보정하기 위해 결정된 분포에 기초하여 보정 신호(correction signal)(예를 들어, 오프셋 값)를 생성하도록 구성된다. 예시적인 측면에서, 통계 프로세서(245)에 의한 통계의 수집은 VCO(225)가 주파수에 잠금된 후에 수행된다.

예시적인 측면에서, 통계 프로세서(245)는 수신된 TDC 출력 신호 및 코드 램프(235)에 의해 생성된 DTC 코드에 기초하여 분포를 결정하도록 구성된다. 이 예에서, 통계 프로세서(245)는 코드 램프(235)에 의해 제공되는 대응하는 DTC 코드에 대해, TDC 출력이 -1인 횟수 및 TDC 출력이 +1인 횟수를 카운트한다. 이들 통계로부터, 통계 프로세서는 PD-LUT(240)를 결정된 조정/오프셋 값으로 적응시키도록 구성된다. 예를 들어, DTC 코드가 k의 값을 갖고, 이것은 30:70 분포를 갖는 TDC(210)의 출력(예를 들어, TDC 출력은 -1이 시간의 30%이고 +1이 시간의 70%임)을 초래하고, PD-LUT(240)는 PD-LUT(240)의 출력을 오프셋하도록 통계 프로세서(245)에 의해 보정/조정되어, 결과 TDC(210)가 50:50 분포에 접근하고/하거나 달성된다.

예를 들어, DTC 코드에 시스템 지터를 현저히 초과하는 적분 비선형성(예를 들어, 5ps)이 있는 경우(예를 들어, 시스템의 모든 노이즈가 0.5ps RMS의 지터에 해당), DTC 코드는 (TDC(210)의 입력에서) 에지 사이에 상당한 오프셋을 초래한다. 도 3에 도시된 바와 같이, 이것은 TDC(210)의 출력이 거의 항상 +1 값을 리턴하게 할 것이다. 이것은 도 3에 도시된 바와 같은 히스토그램 분포(303)를 초래할 것이다.

또는, DTC 코드에 값(예를 들어, 1ps)이 지터(예를 들어, 0.5ps)에 더 가까운 적분 비선형성이 있는 경우, TDC(210)의 출력은 (지터의 가우스 분포로 인해) 해당 DTC 코드에 대해, 어떤 경우에는 +1을 반환하고 다른 경우에는 -1을 반환한다. 이 시나리오는 도 3의 히스토그램 분포(301)에 예시되어 있다.

즉, 적분 비선형성이 지터-RMS보다 훨씬 더 큰 시나리오에서, 통계 프로세서(245)는 적분 비선형성의 부호를 검출하도록 구성되지만, 적분 비선형성의 크기와 지터-RMS가 더 가까워질 때까지 그 크기는 검출될 수 없다. 적분 비선형성과 지터-RMS의 크기의 차이가 덜 중요해지면, 통계 프로세서(245)는 TDC(210) 출력(예를 들어, 30%의 -1, 70%의 +1)에 대한 통계를 결정할 수 있다. 이들 통계에 기초하여, 그리고 아래에서 더 상세히 설명되는 바와 같이, 통계 프로세서(245)는 유리하게는 적분 비선형성의 크기를 정확하게 계산할 수 있다.

예시적인 측면에서, 통계 프로세서(245)는 PD-LUT(240)를 적응 및 조정하기 위한 교정 프로세스를 수행하도록 구성된다. 교정 프로세스는 (1) 거친 보정 프로세스, 및/또는 (2) 미세 보정 프로세스를 포함할 수 있다.

예시적인 측면에서, 적분 비선형성(integral nonlinearity)이 지터-RMS보다 현저히 큰 경우, 통계 프로세서(245)는 특정 DTC 코드에 대한 히스토그램 분포가 양의 적분 비선형성 값과 음의 적분 비선형성 값 모두를 생성할 때까지 거친 보정 프로세스를 사용할 수 있다. 그 다음, 통계 프로세서(245)는 미세 보정 프로세스를 사용할 수 있다. 거친 보정 및 미세 보정 프로세스는 아래에서 자세히 설명된다.

거친 보정

예시적인 측면에서, 적분 비선형성 값이 지터 분포보다 큰 경우(예를 들어, 분포가 양의 또는 음의 적분 비선형성 값만을 반환하는 것보다 현저히 더 큼), 통계 프로세서(245)는 반복적인 거친 보정을 수행한다. 대략적인 보정 과정은 도 4를 참조하여 논의된다.

도 4는 본 개시내용의 예시적인 측면에 따른 거친 보정 방법의 흐름도(400)를 도시한다. 흐름도(400)는 도 1 내지 도 3을 참조하여 논의된다.

흐름도(400)는 동작(405)에서 시작하여 적분 비선형성(INL)의 부호가 결정되는 동작(410)으로 이행한다. 예시적인 측면에서, 코드 램프(235) 및 PD-LUT(240)는 PD-LUT(240)가 원하는 DTC 코드 워드에 대응하는 출력을 생성하는 교정 시퀀스를 수행한다. 통계 프로세서(245)는 TDC(210)의 출력을 기록한다. 이것은 통계 프로세서(245)가 INL의 부호를 결정하기에 충분한 수의 기록이 얻어질 때까지 반복된다. 예시적인 측면에서, 통계 프로세서(245)는 교정 시퀀스를 수행하기 위해 코드 램프(235) 및 PD-LUT(240)를 제어하도록 구성된다.

동작(410) 후에, 흐름도(400)는 동작(415)으로 이행하고, 여기서 PD-LUT(240)는 INL의 결정된 부호에 기초하여 업데이트된다. 이 예에서, 통계 프로세서(245)는 INL의 결정된 부호에 기초하여 PD-LUT(240)의 출력(즉, PD 코드)을 조정한다. 예를 들어, DTC 코드가 TDC(210)로부터 더 많은 +1 결과를 생성한다면, PD 코드는 감소된다. 대안적으로, DTC 코드가 RDC(210)로부터 더 많은 -1 결과를 생성한다면, PD 코드는 증가된다. 여기서, 조정 후 남은 INL을 잔여 INL이라고 한다.

동작(415) 후에, 흐름도(400)는 동작(420)으로 이행하고, 여기서 DTC 코드에 대한 추가 통계가 (예를 들어, 통계 프로세서(245)에 의해) 획득되고 분포가 (예를 들어, 통계 프로세서(245)에 의해) 분석된다. 예시적인 측면에서, PD-LUT(240)는 원하는 DTC 코드 워드에 대응하는 출력을 생성하고 통계 프로세서(245)는 TDC(210)의 출력을 기록한다. 이것은 통계 프로세서(245)에 의해 충분한 수의 레코드가 획득될 때까지 반복된다.

동작(420) 후에, 흐름도(400)는 동작(425)으로 이행하고, 여기서 INL 값(예를 들어, 잔여 INL)이 지터 범위 내에 있는지(예를 들어, INL 값

지터 범위인 지)가 결정된다. 예시적인 측면에서, 특정 DTC 코드에 대한 히스토그램 분포가 양의 적분 비선형성 값과 음의 적분 비선형성 값 모두를 생성하는지(예를 들어 PD-LUT(240)의 출력이 최적 값 주위로 토글하는지, 즉 TDC(210)의 출력이 50:50 분포에 접근 및/또는 획득하는지)가 (예를 들어, 통계 프로세서(245)에 의해) 결정된다.

동작(425)이 긍정이면(예), 흐름도(400)는 동작(430)으로 이행하고 흐름도(400)는 종료한다. 그렇지 않으면(동작(425)에서 아니오), 흐름도(400)는 동작 (410)으로 돌아가고 방법은 반복 프로세스에서 반복된다.

미세 보정

미세 보정 프로세스는 미세 보정 방법의 흐름도(500)를 예시하는 도 5를 참조하여 설명될 것이다. 예시적인 측면에서, INL 값이 지터 범위 내에 있고(예를 들어, INL 값

지터 범위인 경우), 이에 의해 양 및 음의 적분 비선형성 값 모두를 생성하는 특정 DTC 코드에 대한 히스토그램 분포가 생성되고, TDC(210)의 출력이 50:50 분포에 접근 및/또는 획득하면, 미세 보정 프로세스가 수행된다. 거친 보정 프로세스와 미세 보정 프로세스는 순차적으로 수행될 수 있거나, 또는 이전 거친 보정 프로세스가 수행되지 않고 미세 보정 프로세스가 수행될 수 있다(예를 들어, DTC 코드가 양의 적분 비선형성 값과 음의 적분 비선형성 값을 모두 생성하는 경우, 즉 INL 값은 지터 범위 내임).

예시적인 측면에서, 통계 프로세서(245)는 PD-LUT의 분수 값을 결정하도록 구성된다(이는 라운딩 또는 디더링(dithering)을 위해 나중에 사용될 수 있음). 이 예에서, PD-LUT(240)에 대한 2개의 가장 가까운 정수 값(하한 및 상한 값)은 원하는 DTC 코드에 대해 알려져 있다. 이는 예를 들어, 대략적인 보정 프로세스에서 PD-LUT(245)의 조정에 기초하여 알 수 있다.

예시적인 측면에서, 통계 프로세서(245)는 2개의 가장 가까운 정수 값으로 DTC(220)를 구동하기 위해 PD-LUT(240) 및 코드 램프(235)를 제어하도록 구성된다. 통계 프로세서(245)는 통계를 수집하여: PD-LUT(240)를 조정하기 위해 더 작은 정수 값(하한/바닥 값)이 사용될 때 +1 및 -1의 DTC(210) 출력 값의 양을 결정하고; PD-LUT(240)를 조정하기 위해 더 큰 정수 값(상한/천장 값)이 사용될 때 +1 및 -1의 DTC(210) 출력 값의 양을 결정한다(동작 515).

결정된 수량에 기초하여 통계 프로세서(245)의 보정 신호의 분수 값이 결정된다(동작 520). 예시적인 측면에서, 분수 값(LUT _fractional (C))은 다음 방정식을 사용하여 결정된다.

여기서

LUT _PD (C)는 하한/바닥 값,

은 역 Q-함수이고,

f _-1 은 하한/바닥 값을 전송할 때 수신된 -1의 수량이며,

f ₊₁ 은 하한/바닥 값을 전송할 때 수신된 +1의 수량이고,

c _-1 은 상한/천정 값을 전송할 때 수신된 -1의 수량이며,

c ₊₁ 은 상한/천정 값을 전송할 때 수신된 +1의 수량이다.

유리한 것은, 분수 값의 결정은 지터-시그마-RMS에 대한 지식을 필요로 하지 않고 예시적인 측면에 따라 결정될 수 있다. 그러나, 이 분야의 통상의 지식을 가진 기술자라면 알 수 있는 바와 같이, 분수 값의 계산이 이에 한정되는 것은 아니다.

예에서, 지터가 DTC 해상도(DTC resolution)와 비교하여 극도로 작은 경우, 클록 생성기(200)는 샘플의 양(즉, 획득된 통계의 수량)을 증가시키고/시키거나 지터 시그마를 증가시키도록 구성될 수 있다. 지터 시그마의 증가는 루프 필터(215)의 대역폭을 감소시킴으로써 획득될 수 있다. 이 예에서, 대역폭의 감소는 VCO 지터를 증가시킬 것이다.

예시적인 측면에서, PLL(203)의 초기 교정은 생산 변동성에서 기인한 INL(즉, 생산으로 인한 INL)을 보정하기 위해 수행될 수 있다. 이러 초기 교정은 거친 보정과 미세 보정을 모두 사용할 수 있다. 그 후, 환경 변화(예를 들어, 온도), VCO의 주파수 변화 등을 보상하기 위해 온라인 교정을 수행할 수 있다. 온라인 교정에서는 최소한의 조정이 가능하다는 점을 감안할 때, 미세한 보정만 필요할 가능성이 가장 높지만 필요한 경우 거친 보정을 사용할 수 있다.

예

다음 예는 추가 측면과 관련이 있다.

예 1은 클록 생성기 교정 시스템으로서, 출력 클록 신호를 생성하도록 구성된 PLL(phased-locked loop); 및 PLL의 디지털 신호에 기초하여 PLL의 주파수 신호를 조정하도록 구성되고, 디지털 신호는 조정된 주파수 신호에 기초하여 생성된다.

예 2는 예 1의 발명 대상이며, 주파수 신호는 기준 클록 신호이고, 출력 클록 신호는 기준 클록 신호에 기초하여 생성된다.

예 3은 예 1의 발명 대상이며, 주파수 신호는 출력 클록 신호에 대응하고, 주파수 신호는 PLL 내의 피드백 신호이다.

예 4는 예 1 내지 3 중 어느 하나의 발명 대상이며, PLL은,

디지털 신호를 생성하도록 구성된 시간-디지털 변환기 - 출력 클록 신호는 디지털 신호에 기초하여 생성됨 - 와,

디지털 신호에 기초하여 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기를 포함한다.

예 5는 예 1 내지 4 중 어느 하나의 발명 대상이며, 보정 회로는 디지털 신호의 값의 통계를 결정하도록 구성되고, 주파수 신호의 조정은 결정된 통계에 기초한다.

예 6은 예 1 내지 5 중 어느 하나의 발명 대상이며, 보정 회로는 코드를 생성하도록 구성된 코드 램프와, 생성된 코드 및 디지털 신호에 기초하여 보정 신호를 생성하도록 구성된 통계 프로세서와, 보정 신호 및 생성된 코드에 기초하여 주파수 신호의 조정을 제어하는 제어 신호를 생성하도록 구성된 전치 왜곡 룩업 테이블(PD-LUT)을 포함한다.

예 7은 예 1, 예 3 내지 6 중 어느 하나의 발명 대상이며, PLL은 조정된 주파수 신호 및 기준 신호에 기초하여 디지털 신호를 생성하도록 구성된 시간-디지털 변환기와, 디지털 신호에 기초하여 출력 클럭 신호를 생성하도록 구성되는 제어 발진기 - 주파수 신호는 출력 클럭 신호에 기초함 - 와, PLL의 피드백 루프에 있고, 피드백 루프를 통해 주파수 신호를 수신하며 디지털 신호에 기초하여 조정된 주파수 신호를 생성하도록도록 구성된 디지털-시간 변환기를 포함한다.

예 8은 예 1, 2, 및 예 4 내지 6 중 어느 하나의 발명 대상이며, PLL은 출력 클록 신호와 연관된 피드백 신호와 조정된 주파수 신호에 기초하여 디지털 신호를 생성하도록 구성된 시간-디지털 변환기와, 디지털 신호에 기초하여 출력 클록 신호를 생성하도록 구성된 제어 발진기와,

주파수 신호를 수신하도록 구성되고 디지털 신호에 기초하여 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기 - 주파수 신호는 기준 클록 신호임 - 를 포함한다.

예 9는 예 1 내지 8 중 어느 하나의 발명 대상이며, 보정 회로는,

코드를 생성하도록 구성된 코드 램프와,

생성된 코드 및 디지털 신호에 기초하여 보정 신호를 생성하도록 구성된 통계 프로세서와,

제어 신호를 생성하고 디지털-시간 변환기에 제어 신호를 제공하도록 구성된 전치 왜곡 룩업 테이블(PD-LUT) - 제어 신호는 보정 신호 및 생성된 코드에 기초하여 디지털-시간 변환기에 의해 주파수 신호의 조정을 제어함 - 을 포함한다.

예 10은 예 4 내지 8 중 어느 하나의 발명 대상이며, 시간-디지털 변환기는 뱅뱅(bang-bang) 시간-디지털 변환기이다.

예 11은 예 9의 발명 대상이며, 시간-디지털 변환기는 뱅뱅 시간-디지털 변환기이다.

예 12는 실행 가능한 컴퓨터 프로그램이 저장된 비일시적 컴퓨터 판독 가능 저장 매체로서, 프로그램은 프로세서에게,

PLL에 의해 기준 클록 신호에 기초하여 출력 클록 신호를 생성하고,

PLL의 디지털 신호에 기초하여 PLL의 주파수 신호를 조정하도록 지시하고,

디지털 신호는 조정된 주파수 신호에 기초하여 생성된다.

예 13은 예 12의 발명 대상이며, 주파수 신호는 기준 클록 신호이고, 출력 클록 신호는 기준 클록 신호에 기초하여 생성된다.

예 14는 예 12의 발명 대상이며, 주파수 신호는 출력 클록 신호에 대응하고,

주파수 신호는 PLL 내의 피드백 신호이다.

예 15는 예 12 내지 14 중 어느 하나의 발명 대상이며, PLL은,

예 16은 예 12 내지 15중 어느 하나의 발명 대상이며, 프로그램은 디지털 신호의 값의 통계를 결정하도록 프로세서에 더 지시하고, 주파수 신호의 조정은 결정된 통계에 기초한다.

예 17은 예 12 내지 16중 어느 하나의 발명 대상이며, 주파수 신호는 보정 회로를 사용하여 조정되고, 보정 회로는,

코드를 생성하도록 구성된 코드 램프와,

보정 신호 및 생성된 코드에 기초하여 주파수 신호의 조정을 제어하는 제어 신호를 생성하도록 구성된 전치 왜곡 룩업 테이블(PD-LUT)을 포함한다.

예 18은 예 12, 예 14 내지 17 중 어느 하나의 발명 대상이며, PLL은

조정된 주파수 신호 및 기준 신호에 기초하여 디지털 신호를 생성하도록 구성된 시간-디지털 변환기와,

디지털 신호에 기초하여 출력 클럭 신호를 생성하도록 구성된 제어 발진기 - 주파수 신호는 출력 클럭 신호에 기초함 - 와,

PLL의 피드백 루프에 있고, 피드백 루프를 통해 주파수 신호를 수신하며, 디지털 신호에 기초하여 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기를 포함한다.

예 19는 예 12, 예13, 예 15 내지 17 중 어느 하나의 발명 대상이며, PLL은

출력 클록 신호와 연관된 피드백 신호와 조정된 주파수 신호에 기초하여 디지털 신호를 생성하도록 구성된 시간-디지털 변환기와,

디지털 신호에 기초하여 출력 클록 신호를 생성하도록 구성된 제어 발진기와,

예 20은 예 18 또는 19의 발명 대상이며, 주파수 신호는 보정 회로를 사용하여 조정되고, 보정 회로는

코드를 생성하도록 구성된 코드 램프와,

상기 생성된 코드 및 디지털 신호에 기초하여 보정 신호를 생성하도록 구성된 통계 프로세서와,

제어 신호를 생성하고 디지털-시간 변환기에 제어 신호를 제공하도록 구성된 전치 왜곡 룩업 테이블(PD-LUT) - 제어 신호는 디지털-시간 변환기에 의해 보정 신호와 생성된 코드에 기초하여 주파수 신호의 조정을 제어함 - 을 포함한다.

예 21은 예 1 내지 11 중 어느 하나의 클록 생성기 교정 시스템을 포함한다.

예 22는 예 21의 발명 대상이며, 클록 생성기 교정 시스템은 통신 장치의 송수신기로 구성된다.

예 23은 클록 생성기 교정 방법으로서, PLL에 의해 기준 클록 신호에 기초하여 출력 클록 신호를 생성하는 단계와, PLL의 디지털 신호에 기초하여 PLL의 주파수 신호를 조정하는 단계를 포함하고, 디지털 신호는 조정된 주파수 신호에 기초하여 생성된다.

예 24는 예 23의 발명 대상이며, 주파수 신호는 기준 클록 신호이고, 출력 클록 신호는 기준 클록 신호에 기초하여 생성된다.

예 25는 예 23의 발명 대상이며, 주파수 신호는 출력 클록 신호에 대응하고, 주파수 신호는 PLL 내의 피드백 신호이다.

예 26은 예 23 내지 25 중 어느 하나의 발명 대상이며, PLL은 디지털 신호를 생성하도록 구성된 시간-디지털 변환기 - 출력 클록 신호는 디지털 신호에 기초하여 생성됨 - 와, 디지털 신호에 기초하여 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기를 포함한다.

예 27은 예 23 내지 26 중 어느 하나의 발명 대상이며, 디지털 신호의 값의 통계를 결정하는 단계를 더 포함하고, 주파수 신호의 조정은 결정된 통계에 기초한다.

예 28은 예 23 내지 27 중 어느 하나의 발명 대상이며, 주파수 신호는 보정 회로를 사용하여 조정되고, 보정 회로는, 코드를 생성하도록 구성된 코드 램프와, 생성된 코드 및 디지털 신호에 기초하여 보정 신호를 생성하도록 구성된 통계 프로세서와, 보정 신호 및 생성된 코드에 기초하여 주파수 신호의 조정을 제어하는 제어 신호를 생성하도록 구성된 전치 왜곡 룩업 테이블(PD-LUT)을 포함한다.

예 29는 예 23 및 예 25 내지 28 중 어느 하나의 발명 대상이며, PLL은 조정된 주파수 신호 및 기준 신호에 기초하여 디지털 신호를 생성하도록 구성된 시간-디지털 변환기와, 디지털 신호에 기초하여 출력 클럭 신호를 생성하도록 구성된 제어 발진기 - 주파수 신호는 출력 클럭 신호에 기초함 - 와, PLL의 피드백 루프에 있고, 피드백 루프를 통해 주파수 신호를 수신하고, 디지털 신호에 기초하여 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기를 포함한다.

예 30은 예 23, 예 24, 및 예 26 내지 28 중 어느 하나의 발명 대상이고, PLL은, 조정된 주파수 신호 및 출력 클록 신호와 관련되는 피드백 신호에 기초하여 디지털 신호를 생성하도록 구성된 시간-디지털 변환기와, 디지털 신호에 기초하여 출력 클록 신호를 생성하도록 구성된 제어 발진기와, 주파수 신호를 수신하도록 구성되고 디지털 신호에 기초하여 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기 - 주파수 신호는 기준 클록 신호임 - 를 포함한다.

예 31은 예 29 또는 예 30의 발명 대상이며, 주파수 신호는 보정 회로를 사용하여 조정되며, 보정 회로는, 코드를 생성하도록 구성된 코드 램프와, 생성된 코드 및 디지털 신호에 기초하여 보정 신호를 생성하도록 구성된 통계 프로세서와, 제어 신호를 생성하고 디지털-시간 변환기에 제어 신호를 제공하도록 구성된 전치 왜곡 룩업 테이블(PD-LUT)을 포함하며, 제어 신호는 디지털-시간 변환기에 의해 보정 신호와 생성된 코드에 기초하여 주파수 신호의 조정을 제어한다.

예 32는 실행 가능한 컴퓨터 프로그램이 저장된 비일시적 컴퓨터 판독 가능 저장 매체로서, 이 프로그램은 프로세서에 예 23 내지 31 중 어느 하나의 동작을 수행하도록 지시한다.

예 33은 제어기의 메모리에 직접 로드될 수 있는 컴퓨터 프로그램이 있는 컴퓨터 프로그램 제품으로, 컴퓨터 프로그램은 제어기에 의해 실행될 때 제어기가 예 23 내지 31 중 어느 하나의 동작을 수행하게 한다.

실시예 34는 도시되고 설명된 기기(apparatus)이다.

실시예 35는 도시되고 설명된 방법이다.

예 36은 프로세서에게 예 35의 방법을 수행하도록 지시하는 실행 가능한 컴퓨터 프로그램이 저장된 비일시적 컴퓨터 판독 가능 저장 매체이다.

결론

특정 측면에 대한 전술한 설명은 본 개시내용의 일반적인 특성을 충분히 드러낼 것이기 때문에 다른 이들은 해당 기술 분야 내에서 지식을 적용함으로써 과도한 실험 없이 또한 본 개시내용의 일반적인 개념에서 벗어나지 않는 범위에서 특정 측면과 같은 다양한 애플리케이션을 쉽게 수정 및/또는 적응할 수 있다. 따라서, 이러한 적응 및 수정은 여기에 제시된 암시 및 지침에 기초하여 개시된 측면의 등가물의 의미 및 범위 내에 있는 것으로 의도된다. 본 명세서의 어구 또는 용어는 설명의 목적을 위한 것이지 제한이 아니며, 따라서 본 명세서의 용어 또는 어구는 암시 및 지침에 비추어 당업자에 의해 해석되어야 함을 이해해야 한다.

명세서에서 "일 측면", "측면", "예시적인 측면" 등에 대한 참조는 설명된 측면이 특정 특징, 구조 또는 특성을 포함할 수 있지만 모든 측면이 그 특정 특징, 구조 또는 특성을 반드시 포함할 필요는 없음을 나타낸다. 더욱이, 그러한 문구는 반드시 동일한 측면을 언급하는 것이 아니다. 또한, 특정 특징, 구조 또는 특성이 일 측면과 관련하여 설명될 때, 다른 측면과 관련하여 그러한 특징, 구조 또는 특성에 영향을 미치는 것은 명시적으로 설명되는지 여부와 관계없이 관련 분야의 통상의 기술자의 지식 범위 내인 것으로 간주한다.

여기에 설명된 예시적인 측면은 예시를 위해 제공되며 제한적이지 않다. 다른 예시적인 측면이 가능하고 예시적인 측면에 대한 수정이 이루어질 수 있다. 따라서 본 명세서는 개시 내용을 제한하고자 하는 것이 아니다. 오히려, 본 개시내용의 범위는 다음 청구범위 및 그 균등물에 따라서만 정의된다.

측면은 하드웨어(예를 들어, 회로), 펌웨어, 소프트웨어 또는 이들의 조합으로 구현될 수 있다. 측면은 또한 하나 이상의 프로세서에 의해 판독 및 실행될 수 있는 기계 판독가능 매체에 저장된 명령어로서 구현될 수 있다. 기계 판독 가능 매체는 기계(예를 들어, 컴퓨팅 장치)에 의해 판독 가능한 형태로 정보를 저장하거나 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계 판독 가능 매체는 ROM(Read Only Memory); RAM(random access memory); 자기 디스크 저장 매체; 광 저장 매체; 플래시 메모리 장치; 전기, 광학, 음향 또는 다른 형태의 전파 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호 등) 및 다른 매체를 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령어는 특정 동작을 수행하는 것으로 여기에서 설명될 수 있다. 그러나, 그러한 설명은 단지 편의를 위한 것이며 그러한 동작은 실제로 컴퓨팅 장치, 프로세서, 제어기 또는 펌웨어, 소프트웨어, 루틴, 명령어 등을 실행하는 다른 장치로부터 발생한다는 것을 이해해야 하다. 또한, 구현 변형 중 임의 것은 범용 컴퓨터로 수행할 수 있다.

이 논의의 목적을 위해 "프로세서 회로"라는 용어는 회로(들), 프로세서(들), 로직 또는 이들의 조합으로 이해되어야 하다. 예를 들어, 회로는 아날로그 회로, 디지털 회로, 상태 기계 논리, 데이터 처리 회로, 프로그래밍 가능한 처리 회로, 기타 구조적 전자 하드웨어, 또는 이들의 조합을 포함한다. 프로세서에는 마이크로프로세서, DSP(digital signal processor), CPU(central processor), ASIP(application-specific instruction set processor), 그래픽 및/또는 이미지 프로세서, 멀티코어 프로세서 또는 기타 하드웨어 프로세서가 포함된다. 프로세서는 본 명세서에 설명된 측면들에 따라 대응하는 기능(들)을 수행하기 위한 명령어로 "하드 코딩"될 수 있다. 대안적으로, 프로세서는 메모리에 저장된 명령어를 검색하기 위해 내부 및/또는 외부 메모리에 액세스할 수 있으며, 이는 프로세서에 의해 실행될 때 프로세서와 연관된 대응하는 기능(들) 및/또는 하나 이상의 기능 및/또는 프로세서가 포함된 구성요소의 동작과 관련된 동작을 수행한다.

여기에 설명된 예시적인 측면들 중 하나 이상에서, 프로세서 회로는 데이터 및/또는 명령어를 저장하는 메모리를 포함할 수 있다. 메모리는 예를 들어, 읽기 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 플래시 메모리, 자기 저장 매체, 광 디스크, 소거 가능한 프로그램 가능 읽기 전용 메모리(EPROM) 및 프로그램 가능 읽기 전용 메모리(PROM)를 포함하는 잘 알려진 휘발성 및/또는 비휘발성 메모리일 수 있다. 메모리는 비분리형, 분리형 또는 이 둘의 조합일 수 있다.

본 명세서의 암시에 기초하여 당업자에게 명백히 이해되는 바와 같이, 예시적인 측면은 본 명세서에 기재된 통신 프로토콜에 한정되지 않는다. 예시적인 측면은 관련 분야의 통상의 기술자에 의해 이해되는 바와 같이 다른 무선 통신 프로토콜/표준(예를 들어, LTE 또는 다른 셀룰러 프로토콜, 다른 IEEE 802.11 프로토콜 등)에 적용될 수 있다.

Claims

클록 생성기 교정 시스템으로서,
출력 클록 신호를 생성하도록 구성된 위상 동기 루프(phased-locked loop; PLL)와,
상기 PLL의 디지털 신호에 기초하여 상기 PLL의 주파수 신호를 조정하도록 구성되는 보정 회로(correction circuit) - 상기 디지털 신호는 상기 조정된 주파수 신호에 기초하여 생성됨 - 를 포함하는,
클록 생성기 교정 시스템.
제 1 항에 있어서,
상기 주파수 신호는 기준 클록 신호이고,
상기 출력 클록 신호는 상기 기준 클록 신호에 기초하여 생성되는,
클록 생성기 교정 시스템.
제 1 항에 있어서,
상기 주파수 신호는 상기 출력 클록 신호에 대응하고,
상기 주파수 신호는 상기 PLL 내의 피드백 신호인,
클록 생성기 교정 시스템.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 PLL은,
상기 디지털 신호를 생성하도록 구성된 시간-디지털 변환기(time-to-digital converter) - 상기 출력 클록 신호는 상기 디지털 신호에 기초하여 생성됨 - 와,
상기 디지털 신호에 기초하여 상기 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기를 포함하는,
클록 생성기 교정 시스템.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 보정 회로는 상기 디지털 신호의 값의 통계를 결정하도록 구성되고,
상기 주파수 신호의 조정은 상기 결정된 통계에 기초하는,
클록 생성기 교정 시스템.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 보정 회로는,
코드를 생성하도록 구성된 코드 램프와,
상기 생성된 코드 및 상기 디지털 신호에 기초하여 상기 보정 신호를 생성하도록 구성된 통계 프로세서와,
상기 보정 신호 및 상기 생성된 코드에 기초하여 상기 주파수 신호의 조정을 제어하는 제어 신호를 생성하도록 구성된 전치 왜곡 룩업 테이블(PD-LUT)을 포함하는,
클록 생성기 교정 시스템.
제1항에 있어서,
상기 PLL은,
상기 조정된 주파수 신호 및 기준 신호에 기초하여 상기 디지털 신호를 생성하도록 구성된 시간-디지털 변환기와,
상기 디지털 신호에 기초하여 상기 출력 클럭 신호를 생성하도록 구성되는 제어 발진기 - 상기 주파수 신호는 상기 출력 클럭 신호에 기초함 - 와,
상기 PLL의 피드백 루프에 있고, 상기 피드백 루프를 통해 상기 주파수 신호를 수신하며 상기 디지털 신호에 기초하여 상기 조정된 주파수 신호를 생성하도록도록 구성된 디지털-시간 변환기를 포함하는,
클록 생성기 교정 시스템.
제1항에 있어서,
상기 PLL은,
상기 출력 클록 신호와 연관된 피드백 신호와 상기 조정된 주파수 신호에 기초하여 상기 디지털 신호를 생성하도록 구성된 시간-디지털 변환기와,
상기 디지털 신호에 기초하여 상기 출력 클록 신호를 생성하도록 구성된 제어 발진기와,
상기 주파수 신호를 수신하도록 구성되고 상기 디지털 신호에 기초하여 상기 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기 - 상기 주파수 신호는 기준 클록 신호임 - 를 포함하는,
클록 생성기 교정 시스템.
제7항 또는 제8항에 있어서,
상기 보정 회로는,
코드를 생성하도록 구성된 코드 램프와,
상기 생성된 코드 및 상기 디지털 신호에 기초하여 보정 신호를 생성하도록 구성된 통계 프로세서와,
제어 신호를 생성하고 상기 디지털-시간 변환기에 상기 제어 신호를 제공하도록 구성된 전치 왜곡 룩업 테이블(PD-LUT) - 상기 제어 신호는 상기 보정 신호 및 상기 생성된 코드에 기초하여 상기 디지털-시간 변환기에 의해 상기 주파수 신호의 조정을 제어함 - 을 포함하는,
클록 생성기 교정 시스템.
제7항 또는 제8항에 있어서,
상기 시간-디지털 변환기는 뱅뱅 시간-디지털 변환기(bang-bang time-to-digital converter)인,
클록 생성기 교정 시스템.
제4항에 있어서,
상기 시간-디지털 변환기는 뱅뱅 시간-디지털 변환기인,
클록 생성기 교정 시스템.
실행 가능한 컴퓨터 프로그램이 저장된 비일시적 컴퓨터 판독 가능 저장 매체로서,
상기 프로그램은 프로세서에게,
PLL에 의해 기준 클록 신호에 기초하여 출력 클록 신호를 생성하고,
상기 PLL의 디지털 신호에 기초하여 상기 PLL의 주파수 신호를 조정하도록 지시하며,
상기 디지털 신호는 상기 조정된 주파수 신호에 기초하여 생성되는,
비일시적 컴퓨터 판독 가능 저장 매체.
제12항에 있어서,
상기 주파수 신호는 기준 클록 신호이고,
상기 출력 클록 신호는 상기 기준 클록 신호에 기초하여 생성되는,
비일시적 컴퓨터 판독가능 저장 매체.
제12항에 있어서,
상기 주파수 신호는 상기 출력 클록 신호에 대응하고,
상기 주파수 신호는 상기 PLL 내의 피드백 신호인,
비일시적 컴퓨터 판독가능 저장 매체.
제12항 내지 제14항 중 어느 한 항에 있어서,
상기 PLL은,
상기 디지털 신호를 생성하도록 구성된 시간-디지털 변환기 - 상기 출력 클록 신호는 상기 디지털 신호에 기초하여 생성됨 - 와,
상기 디지털 신호에 기초하여 상기 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기를 포함하는,
비일시적 컴퓨터 판독가능 저장 매체.
제13항 또는 제14항에 있어서,
상기 프로그램은 상기 디지털 신호의 값의 통계를 결정하도록 상기 프로세서에 더 지시하고,
상기 주파수 신호의 조정은 상기 결정된 통계에 기초하는,
비일시적 컴퓨터 판독가능 저장 매체.
제12항 내지 제14항 중 어느 한 항에 있어서,
상기 주파수 신호는 보정 회로를 사용하여 조정되고, 상기 보정 회로는,
코드를 생성하도록 구성된 코드 램프와,
상기 생성된 코드 및 상기 디지털 신호에 기초하여 보정 신호를 생성하도록 구성된 통계 프로세서와,
상기 보정 신호 및 상기 생성된 코드에 기초하여 상기 주파수 신호의 조정을 제어하는 제어 신호를 생성하도록 구성된 전치 왜곡 룩업 테이블(PD-LUT)을 포함하는,
비일시적 컴퓨터 판독가능 저장 매체.
제12항에 있어서,
상기 PLL은,
상기 조정된 주파수 신호 및 기준 신호에 기초하여 상기 디지털 신호를 생성하도록 구성된 시간-디지털 변환기와,
상기 디지털 신호에 기초하여 상기 출력 클럭 신호를 생성하도록 구성된 제어 발진기 - 상기 주파수 신호는 상기 출력 클럭 신호에 기초함 - 와,
상기 PLL의 피드백 루프에 있고, 상기 피드백 루프를 통해 상기 주파수 신호를 수신하며, 상기 디지털 신호에 기초하여 상기 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기를 포함하는,
비일시적 컴퓨터 판독가능 저장 매체.
제12항에 있어서,
상기 PLL은,
상기 출력 클록 신호와 연관된 피드백 신호와 상기 조정된 주파수 신호에 기초하여 상기 디지털 신호를 생성하도록 구성된 시간-디지털 변환기와,
상기 디지털 신호에 기초하여 상기 출력 클록 신호를 생성하도록 구성된 제어 발진기와,
상기 주파수 신호를 수신하도록 구성되고 상기 디지털 신호에 기초하여 상기 조정된 주파수 신호를 생성하도록 구성된 디지털-시간 변환기 - 상기 주파수 신호는 기준 클록 신호임 - 를 포함하는,
비일시적 컴퓨터 판독가능 저장 매체.
제18항 또는 제19항에 있어서,
상기 주파수 신호는 보정 회로를 사용하여 조정되며, 상기 보정 회로는,
코드를 생성하도록 구성된 코드 램프와,
상기 생성된 코드 및 상기 디지털 신호에 기초하여 보정 신호를 생성하도록 구성된 통계 프로세서와,
제어 신호를 생성하고 상기 디지털-시간 변환기에 상기 제어 신호를 제공하도록 구성된 전치 왜곡 룩업 테이블(PD-LUT) - 상기 제어 신호는 상기 디지털-시간 변환기에 의해 상기 보정 신호와 생성된 코드에 기초하여 상기 주파수 신호의 조정을 제어함 - 을 포함하는,
비일시적 컴퓨터 판독가능 저장 매체.
제1항 내지 제3항, 제7항 및 제8항 중 어느 한 항의 클록 생성기 교정 시스템을 포함하는,
통신 장치.