TW202129915A - 靜態隨機存取記憶體元件及其形成的方法 - Google Patents

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Abstract

一種靜態隨機存取記憶體（SRAM）元件，包含第一記憶體陣列，第一記憶體陣列包含多個記憶胞，每一記憶胞包含連接至位元線的具有第一臨限電壓的第一傳輸閘電晶體。SRAM元件更包含第二記憶體陣列，第二記憶體陣列包含多個記憶胞，每一記憶胞包含連接至位元線的具有第二臨限電壓的第二傳輸閘電晶體。SRAM元件更包含連接至位元線的周邊輸入/輸出電路。SRAM元件另外包含一行寫入電流追隨胞元，每一追隨胞元設置於一列第一記憶體陣列及第二記憶體陣列內，其中第一記憶體陣列位於周邊輸入/輸出電路與第二記憶體陣列之間。

Description

靜態隨機存取記憶體元件及其形成的方法
積體電路記憶體的一種常見類型為靜態隨機存取記憶體（static random access memory；SRAM）元件。典型SRAM記憶體元件具有記憶胞陣列。在一些實例中，每一記憶胞使用連接於較高參考電位與較低參考電位（通常接地）之間的六個電晶體，使得兩個儲存節點中的一者可由待儲存的資訊佔據，而互補資訊儲存在另一儲存節點處。將SRAM胞中的每一位元儲存於形成兩個交叉耦接反相器的此等電晶體中的四個電晶體上。另兩個電晶體連接至記憶胞字元線以在讀取及寫入操作期間藉由選擇性地將胞元連接至其位元線來控制對記憶胞之存取。當啟用字元線時，連接至位元線的感測放大器感測並輸出所儲存資訊。在處理記憶胞資料時，通常使用連接至位元線的輸入/輸出（input/output；I/O）電路。此類電路通常位於記憶胞陣列的區域之外及其周邊的周邊區域。對於定位成更遠離I/O電路的記憶胞，記憶體陣列的位元線上存在較大電壓降，從而與在記憶體陣列中定位成更接近於I/O電路的記憶胞相比寫入電流更低且難以寫入至彼等更遠離I/O電路的記憶胞。
以下揭露內容提供用於實施所提供的標的物的不同特徵的許多不同實施例或實例。以下描述組件及配置的特定實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
此外，本文中為易於描述，可使用諸如「在...之下」、「下方」、「下部」、「上方」、「上部」等空間相對術語來描述如圖中所示出的一個元件或特徵與另一元件或特徵的關係。除圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
靜態隨機存取記憶體（SRAM）元件具有包含連接於較高參考電位與較低參考電位之間的電晶體的記憶胞的陣列，使得兩個儲存節點中的一者可由待儲存的資訊佔據，而互補資訊儲存在另一儲存節點處。舉例而言，一個典型SRAM記憶胞配置包含六個電晶體。將SRAM胞中的每一位元儲存於形成兩個交叉耦接反相器的此等電晶體中的四個電晶體上。另兩個電晶體連接至記憶胞字元線以在讀取及寫入操作期間藉由選擇性地將胞元連接至其位元線來控制對記憶胞之存取。
在讀取操作中，例如，將記憶胞位元線預充電至預定義的臨限電壓。當啟用字元線時，連接至位元線的感測放大器感測並輸出所儲存資訊。在一些實例中，位元線上的資料經鎖存，且鎖存器經設定為在充足的時間段內維持位元線輸出端，以使得輸入/輸出（I/O）操作可發生。
在寫入操作中，記憶胞位元線經設定為對應於待儲存的值（例如0或1）的電壓。位元線輸入驅動器比胞元中的電晶體更強，使得在啟用字元線時，寫入電壓覆蓋胞元的交叉耦接反相器值，且寫入新值。因此，連接包括胞元的交叉耦接反相器的電晶體的閘極電晶體同樣更強，從而需要將等於或大於閘極電晶體的臨限電壓（Vth）的特定電壓施加至字元線以允許對記憶胞進行存取。一般而言，相對於形成有較高臨限電壓的閘極電晶體，形成有較低Vth的閘極電晶體具有增大的寫入幅度，且亦受增大的電流洩漏影響。形成有較高Vth的閘極電晶體經歷較少電流洩漏，但具有減小的寫入幅度。
通常，輸入/輸出（I/O）電路將電壓施加至位元線以讀取資料及將資料寫入至定位於胞元陣列周邊的區中的胞元。由於導電字元線及位元線具有一些電阻，因此相對於更接近於I/O電路的記憶胞位置，彼等線上的電壓在更遠離I/O電路的記憶胞位置處較低。因此，此等「遠側」記憶胞的讀取速度及寫入幅度皆可能減小。減小遠側記憶胞閘極電晶體的Vth可增大彼等胞元的讀取速度及寫入幅度。本文中所揭露的實施例是關於與胞元距I/O電路驅動讀取/寫入操作的距離成比例地改變陣列中的胞元的閘極電晶體的Vth以補償沿位元線的電壓降，所述沿位元線的電壓降通常由位元線的本質電阻引起。
在一些實施例中，帶胞元或「帶」用於分隔開具有不同Vth的陣列中的胞元。在一些實施例中，帶胞元的使用可減少與形成具有不同Vth的記憶胞相關聯的製造限制。舉例而言，與改變相鄰胞元中的閘極電晶體的Vth相反，可藉由使用帶胞元放寬在閘極觸點處摻雜主動區中的層期間的罩幕的對準容差。
除了分隔開具有不同Vth的記憶胞之外，帶亦可用作形成有電路的拾取區域以促進記憶胞的存取操作。帶亦可用以防止鎖存，例如寄生結構干擾胞元的運行。因此，用以分隔開具有不同Vth的胞元的帶的使用不要求額外區域。
圖1為示出根據一些實施例的記憶體元件1的實例的方塊圖。在所示實例中，記憶體元件1包含記憶體陣列10，所述記憶體陣列10包含多個記憶胞100或位元胞。記憶體元件1亦包含定位在記憶體陣列10周邊的周邊區20。一或多個周邊電路包含可定位於周邊區20中的I/O電路。記憶胞100及周邊電路可藉由互補的位元線BL及位元線BLB耦接，且資料可經由互補的位元線BL及位元線BLB自記憶胞100讀取及寫入至所述記憶胞100。
圖2為示出根據一些實施例的實例記憶胞100的電路圖。記憶胞100包含（但不限於）六電晶體（six-transistor；6T）SRAM結構。在一些實施例中，可使用多於或少於六個電晶體來實施記憶胞100。舉例而言，記憶胞100在一些實施例中可使用4T SRAM結構、8T SRAM結構或10T SRAM結構，且在其他實施例中可包含記憶體類位元胞或建築單元。記憶胞100包含由NMOS電晶體M1及PMOS電晶體M2成對形成的第一反相器、由NMOS電晶體M3及PMOS電晶體M4成對形成的第二反相器，以及存取電晶體/通道閘（pass gate）M5及存取電晶體/通道閘M6。電晶體M1、電晶體M3、電晶體M5以及電晶體M6包含n型金屬氧化物半導體（n-type metal-oxide-semiconductor；NMOS）電晶體，而電晶體M2及電晶體M4包含p型金屬氧化物半導體（p-type metal-oxide semiconductor；PMOS）電晶體。
第一反相器及第二反相器彼此交叉耦接以形成用於資料儲存的鎖存電路。每一個電晶體M2及電晶體M4中的第一端子耦接至電源供應VDD，同時每一個電晶體M1及電晶體M3中的第一端子耦接至參考電壓VSS，例如接地。
傳輸閘電晶體M6的閘極耦接至字元線WL。傳輸閘電晶體M6的汲極耦接至位元線BL。此外，傳輸閘電晶體M6的第一端子在節點Q處耦接至電晶體M4及電晶體M3的第二端子且亦耦接至電晶體M2及電晶體M1的閘極。
類似地，傳輸閘電晶體M5的閘極耦接至字線WL。傳輸閘電晶體M5的汲極耦接至互補位元線BLB。此外，傳輸閘電晶體M5的第一端子在節點Qbar處耦接至電晶體M2及電晶體M1的第二端子且亦耦接至電晶體M4及電晶體M3的閘極。
圖3為示出具有不同Vth的記憶體元件1的實例的其他態樣的方塊圖。在所示實例中，記憶體元件1包含記憶體陣列10及周邊區20，所述周邊區20包含定位在記憶體陣列10周邊的I/O電路。記憶胞（圖中未示）及I/O電路可藉由互補的位元線BL及位元線BLB耦接，且資料可經由互補的位元線BL及位元線BLB自記憶胞讀取及寫入至所述記憶胞，如上文相對於圖1所描述及說明。
在所示實例中，記憶體陣列10包含多個功能記憶胞陣列12。記憶胞陣列12中的每一者包含具有第一Vth的記憶胞。記憶體陣列10亦包含多個功能記憶胞陣列14，其每一者包含具有低於第一Vth的第二Vth的記憶胞。換言之，記憶胞陣列12可稱為「較高Vth」記憶胞陣列12，且記憶胞陣列14可稱為「較低Vth」記憶胞陣列14。在一些實例中，較高Vth記憶胞陣列12包含具有第一（較高）Vth的傳輸閘電晶體M5、傳輸閘電晶體M6（繪示於圖2中），而較低Vth記憶胞陣列14包含具有第二（較低）Vth的傳輸閘電晶體M5、傳輸閘電晶體M6。在其他實施例中，記憶胞的額外電晶體或除傳輸閘電晶體M5、傳輸閘電晶體M6以外的電晶體定義較高Vth及較低Vth。
在所示實施例中，較高Vth記憶胞陣列12中的每一者藉由帶302彼此分隔開，且較低記憶胞Vth陣列14中的每一者藉由帶302彼此分隔開。在所示實施例中，較高Vth記憶胞陣列12在記憶體陣列10內配置為比較低Vth記憶胞陣列14更接近於周邊區20。在所示實施例中，Vth邊界帶304使較高Vth記憶胞陣列12與較低Vth記憶胞陣列14分隔開。
在所示實施例中，記憶體陣列10包含具有兩個不同Vth的記憶胞，例如具有較高Vth記憶胞陣列12內的較高Vth的記憶胞及具有較低Vth記憶胞陣列14內的較低Vth的記憶胞，所述記憶胞配置成使得具有較高Vth的記憶胞更接近於周邊區20中的I/O電路且具有較低Vth的記憶胞相對於具有較高Vth的胞元更遠離周邊20中的I/O電路。
圖4為示出根據一些實施例的實例記憶胞10的佈局圖。在所示實例中，記憶體陣列10包含較高Vth記憶體陣列12、較低Vth記憶體陣列14以及Vth邊界帶304。圖4中所示出的實施例亦包含「在」下文所描述的半導體結構「上方」的內連線金屬層結構中且藉由通孔連接至一定半導體結構的導電線VSS及導電線VDD。
在所示實施例中，較高Vth記憶體陣列12包含主動區結構420、多晶矽結構422以及經切割或移除多晶矽的區域424。在一些實施例中，記憶體陣列10藉由以下形成：圖案化OD結構420及多晶矽結構422，以及在重複圖案中形成連接以形成個別記憶胞100。在所示實施例中，區402中的NMOS閘極電晶體PG0及NMOS下拉電晶體PD0具有「高NMOS」Vth。類似地，區404中的NMOS閘極電晶體PG1及NMOS下拉電晶體PD1亦具有「高NMOS」Vth。區406中的上拉電晶體PU0及上拉電晶體PU1具有「高PMOS」Vth。在一些實施例中，區402及區404中的電晶體的Vth具有比區域406中的電晶體更高的Vth。
在所示實施例中，較低Vth記憶體陣列14包含主動區結構420、多晶矽結構422以及經切割或移除多晶矽的區域424。在一些實施例中，記憶體陣列10藉由以下形成：圖案化OD結構420及多晶矽結構422，以及在重複圖案中形成連接以形成個別記憶胞400。在所示實施例中，區412中的NMOS閘極電晶體PG0及NMOS下拉電晶體PD0具有「低NMOS」Vth。類似地，區414中的NMOS閘極電晶體PG1及NMOS下拉電晶體PD1亦具有「低NMOS」Vth。區416中的上拉電晶體PU0及上拉電晶體PU1具有「低PMOS」Vth。在一些實施例中，區412及區414中的電晶體的Vth具有比區域416中的電晶體更高的Vth。在所示實施例中，記憶胞400類似於記憶胞100，不同之處在於記憶胞400的電晶體的Vth相應地低於與記憶胞100對應部分。
在一些實施例中，帶304可用以在記憶體陣列10中提供自記憶胞100至記憶胞400的Vth過渡，且反之亦然。舉例而言，在所示實施例中，區408中的OD結構的摻雜產生對應於區406的「高PMOS」Vth的Vth，其低於區402及區404的「高NMOS」Vth。此外，在所示實施例中，區410中的OD結構的摻雜產生對應於區412及區414的「低NMOS」Vth的Vth，其低於區408的「高PMOS」Vth。因此，在所示實施例中，帶區408及帶區410自記憶胞100的較高Vth至記憶胞400的較低Vth向下降低對應電晶體的Vth。
圖5為示出根據一些實施例的具有不同臨限電壓的追隨胞元500的實例的方塊圖。圖5中所繪示的實例包含低Vth追隨胞元514、追隨帶504、高Vth追隨胞元512以及繫結（tied off）胞元530。一般而言，追隨為模擬在諸如記憶體陣列10的記憶體陣列的不同位置處的訊號的機制。在一些實施例中，來自相對於周邊區20中的I/O電路的記憶體陣列的邊角的訊號可能失真。在一些實施例中，可使用追隨胞元512、追隨胞元514來偵測記憶胞100、記憶胞400的製程邊角以改進SA時序。舉例而言，歸因於由用於形成記憶胞100、記憶胞400的製造製程引起的變化，可特別地在不同操作環境（例如不同溫度、電壓及/或類似物）中更慢或更快地操作記憶胞100、記憶胞400。在一些實施例中，追隨胞元512、追隨胞元514可包含在記憶體陣列10中以便追隨此等製程邊角的時序效應。
在所示實施例中，追隨胞元514包含模擬對應記憶胞400的較低Vth的電晶體。追隨胞元512包含模擬對應記憶胞100的較高Vth的電晶體。追隨帶504使較低Vth追隨胞元514與較高Vth追隨胞元512分隔開，且可提供追隨胞元500的較低Vth與較高Vth之間的Vth過渡。
在一些實例中，追隨胞元500包含邏輯502。在一些實施例中，邏輯502判定經存取的記憶胞100、記憶胞400的地址，且經由追隨字元線致能對應追隨胞元512、追隨胞元514。舉例而言，在存取記憶胞100時，經由追隨字元線TRKWL致能對應追隨胞元512。在一些實施例中，電壓施加至追隨位元線TRKBL，且量測用以經由閘極電晶體TRKPG0及追隨NMOS下拉電晶體TRKPD0使追隨位元線TRKBL放電的時間。在一些實施例中，追隨胞元514、追隨胞元512定位於記憶體陣列10中，且包含與記憶胞100、400一起形成但如圖5中所示出連接的電晶體。
在圖5的實例中，追隨胞元500包含繫結胞元530。在一些實例中，繫結胞元可用作隔離元件，其中所述繫結元件的主動區域經設定為關閉狀態。換言之，此類元件的閘極可偏置於關閉狀態中且為另一元件提供隔離。此外，閘極電晶體TRKPG0的閘極連接至VSS，從而在繫結胞元530中關閉對追隨位元線TRKBL的存取。在一些實施例中，繫結胞元530經包含為虛設間隔件胞元，所述虛設間隔件胞元經停用以減少接近於I/O電路的記憶胞的功率消耗，對於所述I/O電路而言，追隨不太重要且因此並不實施追隨。
圖6為示出根據一些實施例的具有不同Vth的記憶體元件1的實例的方塊圖。圖6中所繪示的實例示出可與圖4中所繪示的雙端口記憶胞100、雙端口記憶胞400一起使用的實施例，所述雙端口記憶胞可藉由兩組不同I/O電路存取。在所示實例中，記憶體元件1包含記憶體陣列10、沿所示實例中的記憶體陣列10的一個周邊邊緣定位的第一周邊區20，以及沿記憶體陣列10的不同周邊邊緣定位的第二周邊區22，例如記憶體陣列10的邊緣與所示實例中的第一周邊區20的邊緣相對。第一周邊區20和第二周邊區22包含各別周邊電路，所述各別周邊電路包含I/O電路。周邊區20、周邊區22兩者的記憶胞（圖中未示）及周邊I/O電路可藉由兩組互補位元線耦接，且可藉由周邊區20、周邊區22中的I/O電路中的任一者或兩者經由互補位元線自記憶胞讀取資料及將資料寫入至所述記憶胞。
在圖6的實例中，記憶體陣列10包含多個功能記憶胞陣列12。多個功能記憶胞陣列12中的每一者包含具有第一Vth的記憶胞。記憶體陣列10亦包含多個功能記憶胞陣列14，多個功能記憶胞陣列14中的每一者包含具有低於第一Vth的第二Vth的記憶胞。在所示實施例中，較高Vth功能記憶胞陣列12中的每一者藉由帶302彼此分隔開，且較低Vth功能記憶胞陣列14中的每一者藉由帶302彼此分隔開。在所示實施例中，較高Vth功能記憶胞陣列12在記憶體陣列10內配置為相對於兩個周邊區20、周邊區22處於記憶體陣列10的中心，且較低Vth功能記憶胞陣列14在記憶體陣列10內配置為更接近於周邊區20、周邊區22。在所示實施例中，兩個Vth邊界帶304對應於較低Vth與較高Vth之間的兩個過渡而使較高Vth功能記憶胞陣列12與較低Vth功能記憶胞陣列14分隔開。
在所示實施例中，較高Vth功能記憶胞陣列12配置在記憶體陣列10的中心處以供用於較低電流洩漏，且較低Vth功能記憶胞陣列14配置在記憶體陣列10的邊緣處以供用於改良的寫入性能，例如寫入幅度。
圖7為示出根據一些實施例的具有不同Vth的記憶體元件1的另一實例的方塊圖。在所示實例中，記憶體元件1包含記憶體陣列10及定位在記憶體陣列10周邊的周邊區20，其具有包含I/O電路的周邊電路。
在所示實例中，記憶體陣列10包含多個功能記憶胞陣列12。功能記憶胞陣列12中的每一者包含具有第一Vth的記憶胞。記憶體陣列10亦包含多個功能記憶胞陣列14，其中的每一者包含具有低於第一Vth的第二Vth的記憶胞。記憶體陣列10亦包含多個功能記憶胞陣列16，其中的每一者包含具有低於第一Vth且高於第二Vth的第三Vth的記憶胞。換言之，功能記憶胞陣列16可稱為「中間Vth」功能記憶胞陣列16。在所示實施例中，較高Vth功能記憶胞陣列12、中間Vth功能記憶胞陣列16以及較低Vth功能記憶胞陣列14中的每一者藉由Vth邊界帶304彼此分隔開。在所示實施例中，較高Vth功能記憶胞陣列12在記憶體陣列10內配置為比中間Vth功能記憶胞陣列16更接近於周邊區20，且中間Vth功能記憶胞陣列16經配置為比較低Vth功能記憶胞陣列14更接近於周邊區20。在一些實施例中，存在多個中間Vth功能記憶胞陣列16，其具有隨著距周邊區20的距離增大而自最高至最低配置的多個Vth層級。
圖8為示出根據一些實施例的具有不同Vth的記憶體元件1的另一實例的方塊圖。在所示實例中，記憶體元件1包含記憶體陣列10、沿一個邊緣定位在記憶體陣列10周邊的周邊區20、定位在記憶體陣列10周邊且沿與周邊區20相鄰的邊緣的周邊區30以及定位成與周邊區20、周邊區30相鄰的控制區32。周邊區20、周邊區30包含各別周邊電路，諸如I/O電路及字元線驅動電路。
在所示實例中，記憶體陣列10包含多個功能記憶胞陣列12。多個功能記憶胞陣列12中的每一者包含具有第一Vth的記憶胞。記憶體陣列10亦包含多個功能記憶胞陣列14，其中的每一者包含具有低於第一Vth的第二Vth的記憶胞。記憶體陣列10亦包含多個功能記憶胞陣列16，其中的每一者包含具有低於第一Vth且高於第二Vth的第三Vth的記憶胞。在所示實施例中，較高Vth功能記憶胞陣列12、中間Vth功能記憶胞陣列16以及較低Vth功能記憶胞陣列14中的每一者藉由Vth邊界帶304彼此分隔開。在所示實施例中，較高Vth功能記憶胞陣列12在記憶體陣列10內配置為比中間Vth功能記憶胞陣列16及較低Vth功能記憶胞陣列14更接近於周邊區20及周邊區30兩者，例如處於所示出的記憶體陣列10的左下角。中間Vth功能記憶胞陣列16經配置為比較高Vth功能記憶胞陣列12更遠離周邊區20、周邊區30兩者且比較低Vth功能記憶胞陣列14更接近於周邊區20、周邊區30兩者，且較低Vth功能記憶胞陣列14經配置為最遠離周邊區20、周邊區30。儘管圖8示出功能記憶體陣列及相關聯Vth的特定配置，但其他配置在本揭露的範疇內，包含功能陣列、不同Vth胞元、胞元位置等的不同組合及結構。
圖9為根據一些實施例的形成混合臨限電壓記憶體陣列的實例方法900的流程圖。方法900開始於步驟902處，所述步驟中提供記憶體陣列，其中記憶胞最接近於I/O電路的第一部分具有高Vth。舉例而言，記憶體10形成具有配置在最接近周邊區20的較高Vth記憶胞陣列12，所述周邊區20包含I/O電路且連接至較高Vth記憶胞陣列12中的胞元，如圖3、圖6至圖8中所示出。在步驟904處，提供具有比記憶胞的第一部分的高Vth更低的Vth的記憶體陣列的記憶胞的第二部分，所述第二部分比第一部分更遠離I/O電路。舉例而言，記憶體10形成具有配置在更遠離周邊區20的較低Vth記憶胞陣列14，如圖3、圖6至圖8中所示出。在步驟906處，可形成記憶胞10的其他部分，諸如中間Vth記憶胞陣列16，使得記憶體陣列10的胞元具有隨著距包含I/O電路的周邊區的距離增大而減小的Vth值，所述距離是胞元連接至例如較高Vth記憶胞陣列12、較低Vth記憶胞陣列14以及中間Vth記憶胞陣列16（圖7至圖8中如所示出）的距離。在步驟908處，形成具有與記憶體陣列10中的記憶胞的對應部分實質上相同的Vth的追隨胞元。舉例而言，追隨胞元500如圖5中所示出。
藉由提供具有混合臨限電壓Vth的記憶體陣列10，可為在例如記憶體元件1的記憶體元件中配置為更遠離I/O電路的記憶胞實現改良的寫入幅度及讀取速度。另外，可減小與較低Vth相關聯的洩漏電流。
因此，所揭露實施例包含SRAM元件，其包含第一記憶體陣列，第一記憶體陣列包含多個第一記憶胞，每一第一記憶胞包含連接至位元線的具有第一臨限電壓的第一傳輸閘電晶體。SRAM元件更包含第二記憶體陣列，第二記憶體陣列包含多個第二記憶胞，每一第二記憶胞包含連接至位元線的具有第二臨限電壓的第二傳輸閘電晶體。SRAM元件更包含連接至位元線的周邊輸入/輸出電路，其中第一記憶體陣列位於周邊輸入/輸出電路與第二記憶體陣列之間。於一實施例中，所述第一臨限電壓大於所述第二臨限電壓。於一實施例中，帶胞元使所述第一記憶體陣列與所述第二記憶體陣列分隔開。於一實施例中，所述第一記憶體陣列包含第一子陣列及第二子陣列，所述第二子陣列藉由帶胞元與所述第一子陣列分隔開，其中所述第二記憶體陣列包含第三子陣列及第四子陣列，所述第四子陣列藉由帶胞元與所述第三子陣列分隔開。於一實施例中，SRAM元件更包括一行寫入電流追隨胞元，每一寫入電流追隨胞元設置於一列所述第一記憶體陣列及一列所述第二記憶體陣列內。於一實施例中，設置於所述第一記憶體陣列內的所述寫入電流追隨胞元具有第一追隨臨限電壓，且設置於所述第二記憶體陣列內的所述寫入電流追隨胞元具有第二追隨臨限電壓。於一實施例中，所述第一追隨臨限電壓大於所述第二追隨臨限電壓。於一實施例中，SRAM元件更包括第三記憶體陣列，包含多個第三記憶胞，所述多個第三記憶胞中的每一者包含連接至所述位元線的具有第三臨限電壓的第三傳輸閘電晶體；其中所述第一記憶體陣列及所述第二記憶體陣列位於所述周邊I/O電路與所述第三記憶體陣列之間。於一實施例中，所述第一臨限電壓大於所述第二臨限電壓，且所述第二臨限電壓大於所述第三臨限電壓。於一實施例中，SRAM元件更包括第二周邊輸入/輸出（I/O）電路，連接至第二位元線，其中所述第一記憶體陣列、所述第二記憶體陣列及所述第三記憶體陣列位於所述周邊I/O電路與所述第二周邊I/O電路之間；其中所述第一記憶體陣列的所述多個第一記憶胞中的每一者包含連接至所述第二位元線的具有所述第一臨限電壓的第四傳輸閘電晶體；其中所述第二記憶體陣列的所述多個第二記憶胞中的每一者包含連接至所述第二位元線的具有所述第二臨限電壓的第五傳輸閘電晶體；其中所述第三記憶體陣列的所述多個第三記憶胞中的每一者包含連接至所述第二位元線的具有所述第三臨限電壓的第六傳輸閘電晶體；其中所述第二臨限電壓大於所述第一臨限電壓及所述第三臨限電壓。於一實施例中，SRAM元件更包括第三記憶體陣列，包含多個第三記憶胞，所述多個第三記憶胞中的每一者包含連接至所述位元線的具有所述第二臨限電壓的第三傳輸閘電晶體；第四記憶體陣列，包含多個第四記憶胞，所述多個第四記憶胞中的每一者包含連接至所述位元線的具有第三臨限電壓的第四傳輸閘電晶體；以及周邊字元線驅動電路，與所述第一記憶體陣列及所述第二記憶體陣列兩者相鄰；其中所述第一記憶體陣列位於所述第四記憶體陣列與所述周邊字元線驅動電路之間，所述第二記憶體陣列位於所述第三記憶體陣列與所述周邊字元線驅動電路之間，且所述第三記憶體陣列位於所述第四記憶體陣列與所述周邊I/O電路之間；其中所述第一臨限電壓大於所述第二臨限電壓，且所述第二臨限電壓大於所述第三臨限電壓。
根據其他所揭露實施例，SRAM元件包含第一記憶體陣列，第一記憶體陣列包含多個第一記憶胞，具有第一臨限電壓的每一第一記憶胞連接至位元線。SRAM元件更包含第二記憶體陣列，第二記憶體陣列包含多個第二記憶胞，具有第二臨限電壓的每一第二記憶胞連接至位元線。SRAM元件更包含連接至位元線的周邊輸入/輸出電路。SRAM元件另外包含寫入電流追隨胞元的行，每一追隨胞元設置於第一記憶體陣列的列及第二記憶體陣列的列內，其中第一記憶體陣列位於周邊輸入/輸出電路與第二記憶體陣列之間。於一實施例中，設置於所述第一記憶體陣列內的所述寫入電流追隨胞元具有第一追隨臨限電壓，且設置於所述第二記憶體陣列內的所述寫入電流追隨胞元具有第二追隨臨限電壓。於一實施例中，所述第一追隨臨限電壓大於所述第二追隨臨限電壓。於一實施例中，所述第一記憶體陣列的所述多個第一記憶胞中的每一者包含連接至所述位元線的第一傳輸閘電晶體，所述第一傳輸閘電晶體中的每一者具有所述第一臨限電壓；以及所述第二記憶體陣列的所述多個第二記憶胞中的每一者包含連接至所述位元線的第二傳輸閘電晶體，所述第二傳輸閘電晶體中的每一者具有所述第二臨限電壓。
根據另一所揭露實施例，形成SRAM元件的方法包含提供包含多個記憶胞的第一記憶體陣列，每一第一記憶胞包含具有第一臨限電壓的第一傳輸閘電晶體；提供包含多個記憶胞的第二記憶體陣列，每一第二記憶胞包含具有第二臨限電壓的第二傳輸閘電晶體；將第一傳輸閘電晶體耦接至位元線且將第二傳輸閘電晶體耦接位元線；將周邊輸入/輸出（I/O）電路耦接至位元線，其中第一記憶體陣列處於周邊輸入/輸出電路與第二記憶體陣列之間；以及提供一行寫入電流追隨胞元，寫入電流追隨胞元包含第一追隨胞元及第二追隨胞元，第一追隨胞元設置於一列第一記憶體陣列內且具有第一追隨臨限電壓，第二追隨胞元設置於一列第二記憶體陣列內且具有第二追隨臨限電壓。於一實施例中，所述第一臨限電壓大於所述第二臨限電壓。於一實施例中，形成靜態隨機存取記憶體元件的方法更包括提供使所述第一記憶體陣列與所述第二記憶體陣列分隔開的帶胞元。於一實施例中，形成靜態隨機存取記憶體元件的方法更包括提供多個所述第一記憶體陣列；藉由帶胞元使所述多個所述第一記憶體陣列彼此分隔開；提供多個所述第二記憶體陣列；以及藉由帶胞元使所述多個所述第二記憶體陣列彼此分隔開。於一實施例中，所述第一追隨臨限電壓大於所述第二追隨臨限電壓。
本揭露內容概述各種實施例使得本領域的技術人員可更佳地理解本揭露的態樣。本領域的技術人員應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且本領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
1:記憶體元件 10:記憶體陣列 12、14、16:記憶胞陣列 20、22、30:周邊區 32:控制區 100、400:記憶胞 302、304:帶 402、404、406、408、410、412、414、416:區 420:主動區結構 422:多晶矽結構 424:經切割或移除多晶矽的區域 500:追隨胞元 502:邏輯 504:追隨帶 512:高Vth追隨胞元 514:低Vth追隨胞元 530:繫結胞元 900:方法 902、904、906、908:步驟 BL、BLB:位元線 M1、M2、M3、M4、M5、M6:電晶體 PD0、PD1:NMOS下拉電晶體 PG0、PG1:NMOS閘極電晶體 PU0、PU1:上拉電晶體 Q、Qbar:節點 TRKBL:追隨位元線 TRKPD0:追隨NMOS下拉電晶體 TRKPG0:閘極電晶體 TRKWL:追隨字元線 VDD:電源供應 VSS:參考電壓 WL:字元線
結合附圖閱讀以下詳細描述會最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增大或減小各種特徵的尺寸。另外，圖式說明為本發明的實施例的實例且並不意欲為限制性的。 圖1為示出根據一些實施例的記憶體元件的實例的方塊圖。 圖2為示出根據一些實施例的實例記憶胞的電路圖。 圖3為示出根據一些實施例的具有不同Vth的記憶體元件的實例的方塊圖。 圖4為示出根據一些實施例的實例記憶胞的佈局圖。 圖5為示出根據一些實施例的追隨胞元的實例的方塊圖。 圖6為示出根據一些實施例的具有不同Vth的記憶體元件的另一實例的方塊圖。 圖7為示出根據一些實施例的具有不同Vth的記憶體元件的另一實例的方塊圖。 圖8為示出根據一些實施例的具有不同Vth的記憶體元件的另一實例的方塊圖。 圖9為根據一些實施例的實例方法的流程圖。
10:記憶體陣列
20:周邊區
100:記憶胞
BL、BLB:位元線

Claims (20)

  1. 一種靜態隨機存取記憶體（static random access memory，SRAM）元件，包括： 第一記憶體陣列，包含多個第一記憶胞，所述多個第一記憶胞中的每一者包含連接至位元線的具有第一臨限電壓的第一傳輸閘電晶體； 第二記憶體陣列，包含多個第二記憶胞，所述多個第二記憶胞中的每一者包含連接至所述位元線的具有第二臨限電壓的第二傳輸閘電晶體；以及 周邊輸入/輸出（I/O）電路，連接至所述位元線； 其中所述第一記憶體陣列位於所述周邊輸入/輸出電路與所述第二記憶體陣列之間。
  2. 如請求項1所述之SRAM元件，其中所述第一臨限電壓大於所述第二臨限電壓。
  3. 如請求項2所述之SRAM元件，其中帶胞元使所述第一記憶體陣列與所述第二記憶體陣列分隔開。
  4. 如請求項3所述之SRAM元件，其中所述第一記憶體陣列包含第一子陣列及第二子陣列，所述第二子陣列藉由所述帶胞元與所述第一子陣列分隔開，其中所述第二記憶體陣列包含第三子陣列及第四子陣列，所述第四子陣列藉由所述帶胞元與所述第三子陣列分隔開。
  5. 如請求項3所述之SRAM元件，更包括： 一行寫入電流追隨胞元，每一寫入電流追隨胞元設置於一列所述第一記憶體陣列及一列所述第二記憶體陣列內。
  6. 如請求項5所述之SRAM元件，其中設置於所述第一記憶體陣列內的所述寫入電流追隨胞元具有第一追隨臨限電壓，且設置於所述第二記憶體陣列內的所述寫入電流追隨胞元具有第二追隨臨限電壓。
  7. 如請求項6所述之SRAM元件，其中所述第一追隨臨限電壓大於所述第二追隨臨限電壓。
  8. 如請求項1所述之SRAM元件，更包括： 第三記憶體陣列，包含多個第三記憶胞，所述多個第三記憶胞中的每一者包含連接至所述位元線的具有第三臨限電壓的第三傳輸閘電晶體； 其中所述第一記憶體陣列及所述第二記憶體陣列位於所述周邊I/O電路與所述第三記憶體陣列之間。
  9. 如請求項8所述之SRAM元件，其中所述第一臨限電壓大於所述第二臨限電壓，且所述第二臨限電壓大於所述第三臨限電壓。
  10. 如請求項8所述之SRAM元件，更包括： 第二周邊輸入/輸出（I/O）電路，連接至第二位元線，其中所述第一記憶體陣列、所述第二記憶體陣列及所述第三記憶體陣列位於所述周邊I/O電路與所述第二周邊I/O電路之間； 其中所述第一記憶體陣列的所述多個第一記憶胞中的每一者包含連接至所述第二位元線的具有所述第一臨限電壓的第四傳輸閘電晶體； 其中所述第二記憶體陣列的所述多個第二記憶胞中的每一者包含連接至所述第二位元線的具有所述第二臨限電壓的第五傳輸閘電晶體； 其中所述第三記憶體陣列的所述多個第三記憶胞中的每一者包含連接至所述第二位元線的具有所述第三臨限電壓的第六傳輸閘電晶體； 其中所述第二臨限電壓大於所述第一臨限電壓及所述第三臨限電壓。
  11. 如請求項1所述之SRAM元件，更包括： 第三記憶體陣列，包含多個第三記憶胞，所述多個第三記憶胞中的每一者包含連接至所述位元線的具有所述第二臨限電壓的第三傳輸閘電晶體； 第四記憶體陣列，包含多個第四記憶胞，所述多個第四記憶胞中的每一者包含連接至所述位元線的具有第三臨限電壓的第四傳輸閘電晶體；以及 周邊字元線驅動電路，與所述第一記憶體陣列及所述第二記憶體陣列兩者相鄰； 其中所述第一記憶體陣列位於所述第四記憶體陣列與所述周邊字元線驅動電路之間，所述第二記憶體陣列位於所述第三記憶體陣列與所述周邊字元線驅動電路之間，且所述第三記憶體陣列位於所述第四記憶體陣列與所述周邊I/O電路之間； 其中所述第一臨限電壓大於所述第二臨限電壓，且所述第二臨限電壓大於所述第三臨限電壓。
  12. 一種靜態隨機存取記憶體（static random access memory，SRAM）元件，包括： 第一記憶體陣列，包含連接至位元線的多個第一記憶胞，所述多個第一記憶胞中的每一者具有第一臨限電壓； 第二記憶體陣列，包含連接至所述位元線的多個第二記憶胞，所述多個第二記憶胞中的每一者具有第二臨限電壓； 周邊輸入/輸出（I/O）電路，連接至所述位元線；以及 一行寫入電流追隨胞元，每一寫入電流追隨胞元設置於一列所述第一記憶體陣列及一列所述第二記憶體陣列內； 其中所述第一記憶體陣列位於所述周邊輸入/輸出電路與所述第二記憶體陣列之間。
  13. 如請求項12所述之SRAM元件，其中設置於所述第一記憶體陣列內的所述寫入電流追隨胞元具有第一追隨臨限電壓，且設置於所述第二記憶體陣列內的所述寫入電流追隨胞元具有第二追隨臨限電壓。
  14. 如請求項13所述之SRAM元件，其中所述第一追隨臨限電壓大於所述第二追隨臨限電壓。
  15. 如請求項12所述之SRAM元件，其中 所述第一記憶體陣列的所述多個第一記憶胞中的每一者包含連接至所述位元線的第一傳輸閘電晶體，所述第一傳輸閘電晶體中的每一者具有所述第一臨限電壓；以及 所述第二記憶體陣列的所述多個第二記憶胞中的每一者包含連接至所述位元線的第二傳輸閘電晶體，所述第二傳輸閘電晶體中的每一者具有所述第二臨限電壓。
  16. 一種形成靜態隨機存取記憶體（SRAM）元件的方法，包括： 提供包含多個第一記憶胞的第一記憶體陣列，所述多個第一記憶胞中的每一者包含具有第一臨限電壓的第一傳輸閘電晶體； 提供包含多個第二記憶胞的第二記憶體陣列，所述多個第二記憶胞中的每一者包含具有第二臨限電壓的第二傳輸閘電晶體； 將所述第一傳輸閘電晶體耦接至位元線且將所述第二傳輸閘電晶體耦接至所述位元線； 將周邊輸入/輸出（I/O）電路耦接至所述位元線，其中所述第一記憶體陣列位於所述周邊輸入/輸出電路與所述第二記憶體陣列之間；以及 提供一行寫入電流追隨胞元，所述寫入電流追隨胞元包含第一追隨胞元及第二追隨胞元，所述第一追隨胞元設置於一列所述第一記憶體陣列內且具有第一追隨臨限電壓，所述第二追隨胞元設置於一列所述第二記憶體陣列內且具有第二追隨臨限電壓。
  17. 如請求項16所述之形成靜態隨機存取記憶體元件的方法，其中所述第一臨限電壓大於所述第二臨限電壓。
  18. 如請求項17所述之形成靜態隨機存取記憶體元件的方法，更包括： 提供使所述第一記憶體陣列與所述第二記憶體陣列分隔開的帶胞元。
  19. 如請求項17所述之形成靜態隨機存取記憶體元件的方法，更包括： 提供多個所述第一記憶體陣列； 藉由帶胞元使所述多個所述第一記憶體陣列彼此分隔開； 提供多個所述第二記憶體陣列；以及 藉由帶胞元使所述多個所述第二記憶體陣列彼此分隔開。
  20. 如請求項16所述之形成靜態隨機存取記憶體元件的方法，其中所述第一追隨臨限電壓大於所述第二追隨臨限電壓。
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