TW202129732A - 製造具有改良之切割特性的半導體結構的方法 - Google Patents

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Abstract

本發明揭示一種製造半導體結構之方法。該方法包含：在晶圓之上形成第一金屬層；在該第一金屬層之上形成第二金屬層；在位於該晶圓之電路區域上方的該第二金屬層之第一區中形成一第一多孔結構，並且在位於該晶圓之切割區域上方的該第二金屬層之第二區中形成第二多孔結構，其中該第一多孔結構包括第一組孔，並且其中該第二多孔結構包括第二組孔；在該第一多孔結構之該第一組孔中形成金屬-絕緣體-金屬堆疊；以及蝕刻該第二多孔結構之該第二組孔以曝露該矽晶圓之該切割區域。

Description

製造具有改良之切割特性的半導體結構的方法
本發明係關於整合領域，且更特定而言是關於電子產品、相關半導體產品及其製造方法。
矽被動式整合技術現今可用於工業設計。舉例而言，藉由Murata Integrated Passive Solutions開發之PICS技術允許將高密度電容式組件整合至矽基板中。根據此技術，數十或甚至數百個被動組件可有效地整合至矽晶粒中。
在P.Banerjee等人之題為「用於能量儲存之奈米管金屬-絕緣體-金屬電容器陣列（Nanotubular metal-insulator-metal capacitor arrays for energy storage）」的研究（2009年5月在自然技術（Natural technology）中發表）中描述一種形成於諸如陽極化氧化鋁（anodic aluminum oxide；AAO）之多孔區中的金屬-絕緣體-金屬（metal-insulator-metal；MIM）結構。典型地，多孔區由陽極化諸如鋁之金屬層產生。陽極化將鋁層轉化成AAO。金屬、絕緣體且接著金屬之連續層遵循多孔區之輪廓，從而使得MIM結構嵌入在多孔區之孔內部。
一般而言，如上文所描述之AAO嵌式結構形成在諸如矽晶圓之基板的頂部上。實務上，如圖1中所展示，AAO嵌式結構形成在晶圓之指定電路區域中。接著沿著指定切割通道切割晶圓以獲得其上具有AAO嵌式結構之晶粒。
已展示，AAO區在晶粒之邊緣處的存在保護電路區域免受流入之濕氣影響且減少頂部電極與底部電極（由鋁層提供）之間的洩漏風險，該流入之濕氣及該洩漏均為在後續製程步驟（諸如晶圓碰撞）中頻繁觀察到的現象。實務上，因此，沿著如圖1中所展示之晶圓之指定切割區域形成保持為空（亦即，無電路系統嵌入其中）的AAO區。沿著穿過切割區域之切割通道切割晶圓。
可用於切割圖1中所展示之晶圓的常見技術被稱為「研磨前切割」（DBG）。根據DBG，在晶粒之最終目標厚度之前，最初（沿著切割通道）將晶圓開槽至一定深度水平（亦即，不完全切割晶圓）。接著，將晶圓自底部變薄至最終目標厚度，此產生晶粒分割。
因為在研磨製程期間發生晶粒分割，所以由DBG產生之晶粒具有良好機械應力且亦表現出減少之背側剝落（剝落為晶粒之部分斷裂遠離晶粒之現象）。然而，頂側剝落難以消除。舉例而言，圖2展示在使用DBG切割之後的晶圓（諸如圖1中所展示之晶圓）之俯視圖。如所展示，所得晶粒在邊緣處遭受明顯可見之剝落。另外，此頂側剝落似乎不受所使用之切割刀片影響。
可使用之另一切割技術利用雷射開槽（laser grooving；LG），接著如DBG中一般利用研磨。根據此混合技術，背側剝落及頂側剝落兩者皆可顯著地減少或消除。然而，由於雷射開槽之應用，所得晶粒之機械強度減弱。舉例而言，圖3展示由使用混合LG-DBG製程來切割晶圓結構而產生的晶粒之掃描電子顯微法（SEM）影像。如所展示，雷射開槽導致邊緣AAO區部分熔融且支撐基板亦可能表現出開裂及受損。
本發明提出一種製造半導體結構之方法，其包含： 在矽晶圓上界定電路區域及切割區域； 在該矽晶圓之上形成第一金屬層； 在該第一金屬層之上形成第二金屬層； 在位於該矽晶圓之該電路區域上方的該第一金屬層之頂部表面之區域之上形成障壁層； 在位於該電路區域上方之該第二金屬層的第一區中形成第一多孔結構，並且在位於該切割區域上方之該第二金屬層的第二區中形成第二多孔結構，其中該第一多孔結構包括自該第一多孔結構之頂部表面延伸至該障壁層的第一組孔，並且其中該第二多孔結構包括自該第二多孔結構之頂部表面延伸至該矽晶圓的第二組孔； 在該第一多孔結構之該第一組孔中形成金屬-絕緣體-金屬（MIM）堆疊；以及 蝕刻該第二多孔結構之該第二組孔以曝露該矽晶圓之該切割區域。
在該第二組孔經蝕刻以曝露該切割區域之情況下，可更易於沿著穿過該切割區域之切割通道切割該矽晶圓。具體言之，可在減少支撐基板中之分層、剝落及開裂的情況下執行該矽晶圓之切割。
在一具體實例中，該方法進一步包含沿著穿過該切割區域之該切割通道切割該矽晶圓。切割可執行為DBG製程或混合LG-DBG製程之一部分。所得結構為具有AAO嵌式電路系統之半導體結構，其具有改良之機械輪廓，包括減少該支撐基板中之分層、剝落及開裂。
另外，歸因於以上製造方法，所得結構受益於該第二多孔結構之一部分在該所得結構之一或多個邊緣處的繼續存在，此在後續製程步驟中，尤其在晶圓碰撞中，保護該電路區域免受流入之濕氣影響且減少洩漏風險。
在一具體實例中，該方法包含： 在該第二金屬層之上形成第一遮罩層，該第一遮罩層具有在該第二金屬層之該第一區上方的第一開口及在該第二金屬層之該第二區上方的第二開口；以及 陽極化該第二金屬層之該第一區及該第二區以形成該第一多孔結構及該第二多孔結構。
該障壁層保護位於該矽晶圓之該電路區域上方的該區域中之該第一金屬層。具體言之，該障壁層可用以阻止陽極化之進行到達該電路區域之上的該第一金屬層。相比之下，無等效障壁層形成在位於該矽晶圓之該切割區域上方的該第一金屬層之等效表面之上。因而，在一具體實例中，該第二多孔結構延伸至在該第二金屬層之該第二區之下的該第一金屬層之區中。
在形成該障壁層時，該方法包含在該第一金屬層及該障壁層之上形成該第二金屬層。
在另一具體實例中，該方法可包含圖案化該第一金屬層以在該矽晶圓之該切割區域之上的該第一金屬層中產生開口。該方法可接著進一步包含在該矽晶圓之該第一金屬層、該障壁層及該切割區域之上形成該第二金屬層。在該第一金屬層經如此圖案化之情況下，在形成該第二金屬層之前，陽極化製程可以較少步驟執行，因為在此情況下，該第一多孔結構及該第二多孔結構之形成將需要對於實質上相等深度之層進行陽極化。
在一具體實例中，該方法包含： 在該第一遮罩層、該第一多孔結構及該第二多孔結構之上沈積第二遮罩層； 圖案化該第二遮罩層以在該第一多孔結構之該第一組孔之上產生開口；以及 在該第二遮罩層之上沈積該MIM堆疊。
該第二遮罩層判定該第一多孔結構及該第二多孔結構之哪些孔填充有該MIM堆疊。
在一具體實例中，該第二遮罩層確保該MIM堆疊僅形成在該第一多孔結構之該第一組孔（亦即，落入電路區域中且具有實質上所要方向性及形式以能夠可靠地嵌入MIM電路系統之孔）內部。
該第二多孔結構可包括位於該第二多孔結構之該第二組孔之任一側處的橫向孔。
在一具體實例中，該第二遮罩層覆蓋該第二多孔結構之該第二組孔。在另一具體實例中，該第二遮罩層完全覆蓋該第二多孔結構之該第二組孔及所述橫向孔。
在另一具體實例中，該第二遮罩層包括在該第二多孔結構之至少一些所述橫向孔之上的開口。替代地或另外，所述開口可形成在該第二多孔結構之一些該第二組孔之上，該第二組孔鄰近於所述橫向孔。
因而，該方法可進一步包含將該MIM堆疊形成至該第一多孔結構之該第一組孔中，且形成至該第二多孔結構之至少一些所述橫向孔中及/或第二多孔結構之至少一些第二組孔中，該第二組孔鄰近於所述橫向孔。將該MIM堆疊形成至一些所述橫向孔中及/或鄰近於該第二多孔結構之所述橫向孔之該第二組孔中的一些中會產生尤其在邊緣處具有改良之機械強度的半導體結構。
在一具體實例中，該方法包含在該第二多孔結構之整個該第二組孔之上去除該MIM堆疊及該第二遮罩層。
在另一具體實例中，該方法包含在該第二多孔結構之該第二組孔的中心子組之上去除該MIM堆疊及該第二遮罩層。
本發明之具體實例藉由提出製造具有AAO嵌式電路系統之半導體結構之方法來解決先前技術之現有缺陷，該半導體結構具有改良之機械輪廓，包括減少支撐基板中之分層、剝落及開裂。
圖4A至圖4P說明根據一具體實例製造具有改良之機械輪廓的半導體結構之實例製程的步驟。具體言之，圖4A至圖4P展示對應於所說明之步驟之半導體結構的豎直截面視圖。
如圖4中所展示，製程藉由在矽晶圓102上界定電路區域134及切割區域136開始。切割區域136鄰近於電路區域134且與其分離。
電路區域134對應於矽晶圓102之功能性電路意欲建構於其上之區段。切割區域136對應於晶圓102之無功能性電路將建構於其上且一或多個切割通道經設計以穿過其中之區段。如上文所提及，切割通道為在已處理晶圓102之後切割/切分晶圓102，以獲得各自含有給定功能性積體電路之多個晶粒或區塊所沿著的通道。
在圖4A中，展示電路區域134及切割區域136之截面視圖。如所屬技術領域中具有通常知識者將理解，電路區域134及切割區域136沿著垂直於圖式之平面的平面（進入及/或離開圖式之平面）延伸。
如所屬技術領域中具有通常知識者將理解，在具體實例中，一或多個電路區域134及一或多個切割區域136可界定在晶圓102上。
接下來，如圖4B中所展示，製程包括在矽晶圓102之上形成第一金屬層104。第一金屬層104可由鋁、銅（Cu）、銀（Ag）或鋁銅（AlCu）製成，所述材料與或不與諸如鈦、氮化鈦、鉭、氮化鉭之障壁金屬組合。在一具體實例中，如圖4B中所展示，第一金屬層104包括鈦氮化鈦（titanium titanium nitride；TiTiN）層、AlCu層及TiTiN層之堆疊。
接下來，如圖4C中所展示，製程包括在第一金屬層104之頂部表面之區域110之上形成障壁層108。如圖4C中所展示，區域110位於矽晶圓102之電路區域134上方。
在一具體實例中，區域110對應於電路區域134至第一金屬層104之頂部表面上的投影。因而，區域110及電路區域134具有相同幾何形狀。在另一具體實例中，區域110可延伸超出對應於電路區域134至第一金屬層104之頂部表面上的投影的區域。然而，區域110不包括位於矽晶圓102之切割區域136上方的第一金屬層104之頂部表面之區域，亦即，對應於切割區域136至第一金屬層104之頂部表面上之投影的區域。
在一具體實例中，障壁層108係藉由在第一金屬層104之整個頂部表面之上沈積障壁層108之材料且接著圖案化沈積材料，使得僅第一金屬層104之區域110由沈積材料覆蓋而形成。下文參考圖4F進一步描述障壁層108的作用。
接下來，如圖4D中所展示，製程包括在第一金屬層104之上形成第二金屬層112。如所展示，第一金屬層104亦置於障壁層108之頂部上。
接下來，如圖4E中所展示，第一遮罩層114形成在第二金屬層112之上且接著經圖案化，以具有在第二金屬層112之第一區118上方的第一開口116及在第二金屬層112之第二區122上方的第二開口120。如所展示，第二金屬層112之第一區118位於矽晶圓102之電路區域134以及障壁層108上方。第二區122位於矽晶圓102之切割區域136上方。
第一遮罩層114可由二氧化矽製成。替代地，金屬可用於第一遮罩層114，較佳為具韌性（在室溫下）之金屬，諸如鈦、鉭，或例如具有等效性質之金屬。
接下來，如圖4F中所展示，製程包括在第二金屬層112之第一區118中形成第一多孔結構124且在第二金屬層112之第二區122中形成第二多孔結構126。在一具體實例中，第二多孔結構126延伸至在第二區122之下的第一金屬層104之區中。
在一具體實例中，第一多孔結構124及第二多孔結構126藉由在電解液中陽極化第二金屬層112而形成。第一遮罩層114之存在確保多孔結構實質上僅形成在第一遮罩層114之開口116及120之下的第二金屬層112的區（開放區）中。
在陽極化製程期間，在第二金屬層112之表面上在開放區中形成氧化物或氫氧化物層，該氧化物或氫氧化物層由電解液沿著由所施加電場判定之較佳方向溶解。隨著電解液使氧化物/氫氧化物層溶解，在曝露出的第二金屬層之表面上形成新的氧化物/氫氧化物。結果，第二金屬層112在開放區中逐漸地轉化成為陽極化氧化物或氫氧化物之多孔結構124及126，所述多孔結構具有自頂部表面實質上垂直地延伸之孔，每一孔藉由氧化物或氫氧化物之壁與鄰近孔分離。
在一具體實例中，第二金屬層112由鋁製成。因而，第一多孔結構124及第二多孔結構126由陽極化氧化鋁（AAO）製成。
在一具體實例中，如圖4F中所展示，第一多孔結構124包括自第一多孔結構124之頂部表面延伸至障壁層108的第一組孔138。第一組孔138實質上垂直於障壁層108。實務上，第一組孔138之底部可不完全開放至障壁層108上。因而，在一具體實例中，第一組孔138之底部處的任何殘餘材料可經蝕刻以將第一組孔138完全開放至障壁層108上，亦即，以曝露在孔138之底部處的障壁層108。
障壁層108用以在陽極化製程期間藉由阻止陽極化之進行到達第一金屬層104來保護第一金屬層104。另外，障壁層108可在第一組孔138之底部處的任何殘餘材料被蝕刻掉時保護第一金屬層104。在一具體實例中，障壁層108可由對所使用電解液之陽極化具有抗性的鎢或等效材料製成。
取決於陽極化製程之條件，第一多孔結構124還可包括位於第一遮罩層114之邊緣附近（在第一組孔138之任一側處）的橫向孔146，所述橫向孔並不朝向第一金屬層104實質上垂直地延伸，而是朝向第二金屬層112對角地/側向地延伸，如圖4F中所展示。橫向孔146通常係歸因於所施加電場在第一遮罩層114之邊緣附近可能不均勻及/或較弱的事實，此會導致橫向孔146不具有所要方向性。
第二多孔結構126包括自第二多孔結構126之頂部表面延伸至矽晶圓102的第二組孔140。第二組孔140實質上垂直於矽晶圓102。實務上，第二組孔140之底部可或可不完全開放至矽晶圓102上。另外，如同第一多孔結構124一樣，第二多孔結構126亦可包括位於第一遮罩層114之邊緣附近（在第二組孔140之任一側處）的橫向孔144，所述橫向孔並不朝向矽晶圓102實質上垂直地延伸，而是朝向第二金屬層112對角地/側向地延伸，如圖4F中所展示。
在本文中應注意，自第二金屬層112之第二區122下方不存在障壁層108允許陽極化製程進行至第一金屬層104中且到達矽晶圓102。
在具體實例中，第一多孔結構124及第二多孔結構126可使用相同的一或多個陽極化步驟或使用不同的一或多個陽極化步驟形成。陽極化製程及影響其之條件為此項技術中眾所周知的，所屬技術領域中具有通常知識者將完全瞭解不同方法，根據所述方法，可形成第一多孔結構124及第二多孔結構126。舉例而言，所屬技術領域中具有通常知識者將瞭解對於形成第一多孔結構124及第二多孔結構126而言必要的陽極化控制參數，包括允許陽極化製程在第一組孔138已到達第一金屬層104且第二組孔140已到達矽晶圓102時停止的參數。
根據另一具體實例，在圖4C及圖4D中所展示之步驟之間引入圖5A中所展示之額外製程步驟。亦即，在於第一金屬層104之頂部表面的區域110之上形成障壁層108之後，第一金屬層104經圖案化以在其中在矽晶圓102之切割區域136之上產生開口142。開口142曝露矽晶圓102之切割區域136。
根據此具體實例之製程的後續步驟與上文參考圖4D至圖4F所描述及下文參考圖4G至圖4P進一步描述之製程步驟相同。為了說明，圖5B、圖5C及圖5D展示對應於上文參考圖4D至圖4F所描述之製程步驟的根據此具體實例之製程步驟，亦即，形成第二金屬層112、形成具有開口116及120之第一遮罩層114、以及在第二金屬層112之第一區118中形成第一多孔結構124且在第二金屬層112之第二區122中形成第二多孔結構126。應注意，根據此具體實例，第二金屬層112可形成在矽晶圓102之第一金屬層104、障壁層108及切割區域136之上。此具體實例之優點在於，在第一金屬層104如所描述經圖案化之情況下，在形成第二金屬層112之前，陽極化製程可以較少步驟執行，因為在此情況下，第一多孔結構124及第二多孔結構126之形成需要將具有實質上相等深度（亦即，層112之深度）之層陽極化。
返回至圖4A至圖4P之實例製程，製程接著以圖4G中所展示的一或多個步驟繼續，所述步驟包括在第一遮罩層114、第一多孔結構124及第二多孔結構126之上沈積第二遮罩層128；以及圖案化第二遮罩層128以在其中在第一多孔結構124之第一組孔138之上產生開口130。因而，第二硬式遮罩層128覆蓋第一多孔結構124之橫向孔146。此確保孔146不用於其中建構之電路系統。此為有利的，因為此等孔通常難以在電貢獻（例如電容、電阻等）方面進行量化且可能易於在後續製程步驟使用基於鹵素之前驅物（例如，下文進一步描述之MIM堆疊原子層沈積（ALD）步驟）時將鹵素腐蝕引入至所得產物中。
如圖4G中所展示，根據此具體實例，第二遮罩層128亦覆蓋第二多孔結構126之第二組孔140。另外，根據此具體實例，第二硬式遮罩層128亦覆蓋第二多孔結構126之橫向孔144。
接下來，如圖4H中所展示，金屬-絕緣體-金屬（MIM）堆疊132沈積在第二遮罩層128之上。在一具體實例中，使用ALD沈積MIM堆疊132。歸因於開口130，MIM堆疊132形成在第一多孔結構124之第一組孔138中。亦即，金屬、絕緣體且接著金屬之連續層遵循第一多孔結構124之輪廓，從而使得MIM堆疊132嵌入在第一多孔結構124之第一組孔138內部。
隨後，如圖4I中所展示，導電材料（例如，鋁）可視情況經沈積及圖案化以形成接觸MIM堆疊132之頂部金屬層的頂部電極148。在一具體實例中，如圖4I中所展示，在形成頂部電極148時，在其中頂部電極148並不延伸之區域中去除MIM堆疊132之頂部金屬層。換言之，MIM堆疊132的頂部金屬層僅保持在頂部電極148下方。此減少了在頂部電極148與底部電極之間發生短路洩漏的可能性（下文進一步描述）。
接下來，如圖4J中所展示，製程包括在第二多孔結構126之第二組孔140之上去除MIM堆疊132及第二遮罩層128，以曝露第二組孔104。可藉由乾式蝕刻去除MIM堆疊。
隨後，如4K中所展示，絕緣材料可視情況經沈積及圖案化以形成絕緣層150。
接著，如圖4L中所展示，導電材料（例如，鋁）可視情況經沈積及圖案化以形成接觸頂部電極148之接觸層152。
接著，如圖4M中所展示，鈍化層154可視情況經形成及圖案化。鈍化層154可使用經處理之電漿增強型化學氣相沈積（PECVD）而形成且使用乾式蝕刻製程而圖案化。
接著，如圖4N中所展示，導電材料（例如，氮化金）可視情況經沈積及圖案化以形成頂部電極接觸件156。
接下來，如圖4O中所展示，製程可包括在第二多孔結構126之第二組孔140之上去除任何所形成層以曝露第二組孔140。舉例而言，在一具體實例中，第二組孔140直接由鈍化層154覆蓋，在第二組孔140之上去除該鈍化層以使該第二組孔曝露。可藉由乾式蝕刻製程去除鈍化層154。
隨後，如圖4P中所展示，第二組孔140可經蝕刻以曝露矽晶圓102之切割區域136。在一具體實例中，使用各向同性濕式蝕刻步驟去除第二組孔140。
在切割區域136經曝露之情況下，可接著沿著穿過切割區域136之切割通道切割矽晶圓102。所得結構（亦即，圖4P中之切割區域136右邊的結構）為具有AAO嵌式電路系統（在此情況下為電容器）之半導體結構，該半導體結構具有改良之機械輪廓，包括減少支撐基板中之分層、剝落及開裂。另外，所得結構受益於第二多孔結構126之部分160在該所得結構之邊緣處繼續存在，此減少濕氣之流入及洩漏風險，尤其歸因於晶圓碰撞製程。
根據另一具體實例，可在上文參考圖4G所描述之步驟處修改製程。亦即，如圖6A中所展示，第二遮罩層128可經圖案化以在第二多孔結構126之橫向孔144中之至少一些及/或第二多孔結構126之第二組孔140中之一些之上具有開口158，該第二組孔鄰近於橫向孔144。第一多孔結構124之第一組孔138之上的開口130亦如圖4G中一般形成。
隨後，如圖6B中所展示，可形成MIM堆疊132。歸因於開口158之存在，MIM堆疊132形成在第二多孔結構126之經曝露孔內部。在圖6B中，此包括橫向孔144中之一些及緊鄰經曝露橫向孔之第二組孔140中之一些。相比之下，第二組孔140之中心子組140a受第二硬式遮罩層128保護且未經填充。
製程可接著繼續至圖4I中所展示之步驟。
隨後，在對應於圖4J中所展示之步驟的步驟中，製程可包括在第二多孔結構126之第二組孔140的中心子組140a之上去除MIM堆疊132及第二遮罩層128。
製程可接著根據圖4K、圖4L、圖4M及圖4N中所展示之步驟繼續。
接著，如圖6C中所展示，製程可包括在第二多孔結構126之第二組孔140的中心子組104a之上去除任何所形成層。舉例而言，可在第二組孔140之中心子組140a之上去除鈍化層154以曝露該中心子組。
隨後，如圖6D中所展示，第二組孔140之中心子組140a可經蝕刻以曝露矽晶圓102之切割區域136。在切割區域136經曝露之情況下，可接著沿著穿過切割區域136之切割通道切割矽晶圓102。所得結構具有與由先前所描述之具體實例產生之結構類似的優點。另外，用MIM填充第二多孔結構126之孔中的一些改良了所得結構（尤其在邊緣處）之機械強度。 額外變型
儘管上文已參考某些特定具體實例描述了本發明，但應理解，本發明不受特定具體實例之特定細節限制。在隨附申請專利範圍之範圍內的上述具體實例中可進行諸多變化、修改及開發。
102:矽晶圓/晶圓 104:第一金屬層/第二組孔 108:障壁層 110:區域 112:第二金屬層/層 114:第一遮罩層 116:第一開口/開口 118:第一區 120:第二開口/開口 122:第二區 124:第一多孔結構 126:第二多孔結構 128:第二遮罩層/第二硬式遮罩層 130:開口 132:金屬-絕緣體-金屬（MIM）堆疊 134:電路區域 136:切割區域 138:第一組孔 140:第二組孔 140a:中心子組 142:開口 144:橫向孔 146:橫向孔/孔 148:頂部電極 150:絕緣層 152:接觸層 154:鈍化層 156:頂部電極接觸件 158:開口 160:部分
本發明之其他特徵及優點將自僅藉助於說明（非限制）參考附圖給出的本發明之某些具體實例的以下描述變得顯而易見，在附圖中： [圖1]說明包括陽極化氧化鋁（AAO）嵌式結構之實例晶圓結構的截面視圖。 [圖2]展示使用「研磨前切割」（DBG）製程切割之晶圓結構。 [圖3]展示由使用混合雷射開槽（LG）及DBG製程切割晶圓結構產生之晶粒的掃描電子顯微鏡（SEM）影像。 [圖4A至圖4P]說明根據一具體實例製造半導體結構之實例製程的步驟。 [圖5A至圖5D]說明根據一具體實例製造半導體結構之另一實例製程的步驟。 [圖6A至圖6D]說明根據一具體實例製造半導體結構之另一實例製程的步驟。
102:矽晶圓/晶圓
104:第一金屬層/第二組孔
112:第二金屬層/層
114:第一遮罩層
128:第二遮罩層/第二硬式遮罩層
134:電路區域
136:切割區域
148:頂部電極
150:絕緣層
152:接觸層
154:鈍化層
156:頂部電極接觸件
160:部分

Claims (15)

  1. 一種製造半導體結構之方法，其包含： 在矽晶圓（102）上界定電路區域（134）及切割區域（136）； 在該矽晶圓（102）之上形成第一金屬層（104）； 在位於該矽晶圓（102）之該電路區域（134）上方的該第一金屬層（104）之頂部表面的區域（110）之上形成障壁層（108）； 在該第一金屬層（104）之上形成第二金屬層（112）； 在位於該電路區域（134）上方之該第二金屬層（112）的第一區（118）中形成第一多孔結構（124），並且在位於該切割區域（136）上方之該第二金屬層（112）的第二區（122）中形成第二多孔結構（126），其中該第一多孔結構（124）包括自該第一多孔結構（124）之頂部表面延伸至該障壁層（108）的第一組孔（138），並且其中該第二多孔結構（126）包括自該第二多孔結構（126）之頂部表面延伸至該矽晶圓（102）的第二組孔（140）； 在該第一多孔結構（124）之該第一組孔（138）中形成金屬-絕緣體-金屬（MIM）堆疊（132）；以及 蝕刻該第二多孔結構（126）之該第二組孔（140）以曝露該矽晶圓（102）之該切割區域（136）。
  2. 如請求項1之方法，其包含： 在該第一金屬層（104）及該障壁層（108）之上形成該第二金屬層（112）。
  3. 如請求項1及2中任一項之方法，其包含： 圖案化該第一金屬層（104）以在該矽晶圓（102）之該切割區域（136）之上的該第一金屬層（104）中產生開口（142）。
  4. 如請求項3之方法，其包含： 在該矽晶圓（102）之該第一金屬層（104）、該障壁層（108）及該切割區域（136）之上形成該第二金屬層（112）。
  5. 如請求項1或2之方法，其包含： 在該第二金屬層（112）之上形成第一遮罩層（114），該第一遮罩層（114）具有在該第二金屬層（112）之該第一區（118）上方的第一開口（116）及在該第二金屬層（112）之該第二區（122）上方的第二開口（120）；以及 陽極化該第二金屬層（112）之該第一區（118）及該第二區（122）以形成該第一多孔結構（124）及該第二多孔結構（126）。
  6. 如請求項5之方法，其包含： 在該第一遮罩層（114）、該第一多孔結構（124）及該第二多孔結構（126）之上沈積第二遮罩層（128）；以及 圖案化該第二遮罩層（128）以在其中在該第一多孔結構（124）之該第一組孔（138）之上產生開口（130）。
  7. 如請求項6之方法，其中該第二遮罩層（128）覆蓋該第二多孔結構（126）之該第二組孔（140）。
  8. 如請求項6之方法，其中該第二多孔結構（126）包括位於該第二多孔結構（126）之該第二組孔（140）之任一側處的橫向孔（144），並且其中該第二遮罩層（128）包括在該第二多孔結構（126）之至少一些所述橫向孔之上的開口（158）。
  9. 如請求項8之方法，其包含： 將該MIM堆疊（132）形成至該第一多孔結構（124）之該第一組孔（138）中且形成至該第二多孔結構（126）之該至少一些所述橫向孔（144）中。
  10. 如請求項6之方法，其中該第二多孔結構（126）包括位於該第二多孔結構（126）之該第二組孔（140）之任一側處的橫向孔（144），並且其中該第二遮罩層（128）完全覆蓋該第二多孔結構（126）之該第二組孔（140）及所述橫向孔（144）。
  11. 如請求項6之方法，其包含： 在該第二遮罩層（128）之上沈積該MIM堆疊（132）。
  12. 如請求項11之方法，其包含： 在該第二多孔結構（126）之該第二組孔（140）的中心子組（140a）之上去除該MIM堆疊（132）及該第二遮罩層（128）。
  13. 如請求項6之方法，其包含： 在該第二多孔結構（126）之整個該第二組孔（140）之上去除該MIM堆疊（132）及該第二遮罩層（128）。
  14. 如請求項1或2之方法，其包含： 沿著穿過該切割區域（136）之切割通道切割該矽晶圓（102）。
  15. 如請求項14之方法，其中該切割為研磨前切割（DBG）製程或混合雷射開槽（LG）-DBG製程的一部分。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4174219A1 (en) * 2021-11-02 2023-05-03 Murata Manufacturing Co., Ltd. Nanowire array structures for integration, products incorporating the structures, and methods of manufacture thereof
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EP4376064A1 (en) * 2022-11-25 2024-05-29 Murata Manufacturing Co., Ltd. A method for obtaining an integrated device comprising using an etching mask to define dicing lines

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060043534A1 (en) * 2004-08-26 2006-03-02 Kirby Kyle K Microfeature dies with porous regions, and associated methods and systems
EP3567645A1 (en) * 2018-05-11 2019-11-13 Murata Manufacturing Co., Ltd. Porous region structure and method of manufacture thereof

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