TW202121542A - 積體電路裝置及其形成方法 - Google Patents

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Abstract

積體電路裝置包括：鰭式場效電晶體，設置在具有第一類型摻雜劑的摻雜區上方，其中鰭式場效電晶體包括第一鰭片結構及多個第一源極/汲極部件，第一鰭片結構具有第一寬度；以及鰭片型井帶，設置在具有第一類型摻雜劑的摻雜區上，其中鰭片型井帶包括第二鰭片結構及多個第二源極/汲極部件，第二鰭片結構具有大於第一寬度的第二寬度，其中鰭片型井帶將摻雜區連接至一電壓。

Description

積體電路裝置及其形成方法
本發明實施例是關於積體電路裝置及其形成方法，特別是關於場效電晶體及其製造方法。
半導體積體電路產業經歷了指數型的成長。積體電路材料和設計上的技術進展已造就了數個世代的積體電路，其中每一世代都比前一世代具有較小且更複雜的電路。在積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，可使用製程生產的最小元件（或線））卻減少。此微縮化的製程通常會提供增加生產效率及降低相關成本的助益。但此微縮化也增加了積體電路在製程及製造上的複雜性。
舉例而言，在記憶體裝置中（例如靜態隨機存取記憶體（static random-access memory，SRAM）），漏電問題在先進製程節點中變得更加嚴重。靜態隨機存取記憶體通常是指僅在通電時才能保留儲存的資料的任何記憶體或儲存裝置。隨著積體電路技術朝著更小的技術節點發展，靜態隨機存取記憶體通常將鰭片型結構（fin-based structure）（例如鰭式場效電晶體（FinFET）或全繞式閘極（gate-all-around，GAA）電晶體）合併到靜態隨機存取記憶體單元中以提高性能，其中每個靜態隨機存取記憶體單元可儲存一位元的資料。由於靜態隨機存取記憶體單元的性能主要取決於佈局（例如，已觀察到靜態隨機存取記憶體陣列的內部靜態隨機存取記憶體單元的性能表現不同於邊緣靜態隨機存取記憶體單元的效能），已實施鰭片型井帶（fin-based well strap）單元以穩定井電位（well potential），促進整個靜態隨機存取記憶體陣列的電荷分佈均勻，因此在靜態隨機存取記憶體陣列的靜態隨機存取記憶體單元之間具有一致的性能（uniform performance）。然而，隨著鰭片尺寸縮小，已觀察到鰭片型井帶單元會增加拾取電阻（pick-up resistance）及/或降低靜態隨機存取記憶體陣列的閂鎖性能。因此，雖然用於靜態隨機存取記憶體陣列的現有井帶單元已大致上符合其預期目的，但並非在所有方面都令人滿意。
本發明實施例提供一種積體電路裝置，包括：鰭式場效電晶體，設置在具有第一類型摻雜劑的摻雜區上方，其中鰭式場效電晶體包括第一鰭片結構及多個第一源極/汲極部件，第一鰭片結構具有第一寬度；以及鰭片型井帶，設置在具有第一類型摻雜劑的摻雜區上，其中鰭片型井帶包括第二鰭片結構及多個第二源極/汲極部件，第二鰭片結構具有大於第一寬度的第二寬度，其中鰭片型井帶將摻雜區連接至一電壓。
本發明實施例提供一種積體電路裝置，包括： n型井設置在基板中，n型井是以n型摻雜劑摻雜；第一電晶體設置在n型井上方，其中第一電晶體具有第一鰭片結構及設置在第一鰭片結構上方的第一閘極結構，使得第一閘極結構插入第一電晶體的多個第一源極/汲極（S/D）部件；第一井帶設置在n型井上方，其中第一井帶具有電性連接至n型井的第二鰭片結構及設置在第二鰭片結構上方的第二閘極結構，使得第二閘極結構插入第一井帶的多個第二源極/汲極部件；p型井設置在基板中且抵接n型井，p型井是以p型摻雜劑摻雜；第二電晶體設置在p型井上方，其中第二電晶體具有第三鰭片結構及設置在第三鰭片結構上方的第三閘極結構，使得第三閘極結構插入第二電晶體的多個第三源極/汲極部件；以及第二井帶設置在p型井上方，其中第二井帶具有電性連接至p型井的第四鰭片結構及設置在第四鰭片結構上方的第四閘極結構，使得第四閘極結構插入第二井帶的多個第四源極/汲極部件，其中第二及第四鰭片結構皆比第一鰭片結構寬。
本發明實施例提供一種半導體裝置的形成方法，包括：提供基板，包括以第一類型摻雜劑摻雜的井，所述井在第一方向上縱向延伸；形成心軸於井上方，心軸在第一方向上縱向延伸；形成多個間隔物於心軸的側壁上；移除在井的第一區域上方的心軸的第一部分，其中留下在井的第二區域上方的心軸的第二部分；使用井的第一區域上方的間隔物及井的第二區域上方的心軸作為一圖案化遮罩，將基板圖案化，由此在第一     及第二區域上方形成鰭線；以及執行鰭片切割製程以移除鰭線的中間部分，從而形成第一鰭片於井的第一區域上方及第二鰭片於井的第二區域上方，其中第二鰭片在沿著垂直於第一方向的第二方向上比第一鰭片寬。
以下揭露提供了許多的實施例或範例，用於實施本發明實施例之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。
此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。再者，在隨後的本發明實施例中，形成一部件於另一部件上、此部件連接及/或耦合至另一部件可能包含形成這些部件直接接觸的實施例，也可能包含形成額外的部件插入這些部件之間，使得這些部件可能不直接接觸的實施例。此外，空間相對用語，例如「較低的」、「較高的」、「水平」、「垂直」、「之上」、「上方」、「之下」、「下方」、「向上」、「向下」、「頂部」、「底部」等及其衍生的用語（例如「水平地」、「向下地」、「向上地」等）是用於簡化本發明實施例的一些部件與另一（些）部件的關係。空間相對用語用於涵蓋包含部件的裝置之不同取向。另外，除非另有詳細說明，當使用「約」、「近似」及類似的用語描述數字或數字範圍時，此用語用於涵蓋包含在所述數字的+/-10%內。舉例而言，用語「約5nm」涵蓋4.5nm至5.5nm的尺寸範圍。
對於先進的積體電路技術節點，鰭片型結構（例如鰭式場效電晶體（FinFET）或全繞式閘極（GAA）電晶體）已成為高性能及低漏電應用領域中受歡迎且有潛力的候選裝置。記憶體陣列（例如靜態隨機存取記憶體陣列）通常將鰭片型多閘極電晶體合併到記憶體單元中以提高性能，其中每個記憶體單元可儲存一位元的資料。記憶體單元的性能主要取決於佈局。舉例而言，已觀察到記憶體陣列的內部記憶體單元的性能表現不同於記憶體陣列的邊緣記憶體單元的效能。在一些實施例中，內部記憶體單元與邊緣記憶體單元表現出不同的臨界電壓（Vt ）、不同的導通電流（on-current，Ion ）、及/或不同的截止電流（off-current，Ioff ）。因此，已實施鰭片型井帶單元以穩定井電位，促進整個記憶體陣列的電荷分佈均勻，如此在記憶體陣列的記憶體單元之間具有一致的性能。鰭片型（非平面型（non-planar based））井帶（也稱為井拾取（well pick-up））將對應記憶體單元的電晶體的井區電性連接至電壓節點（或電壓線）。舉例而言，鰭片型n型井帶將對應p型電晶體的n型井區電性連接至電壓節點，例如與p型電晶體相關的電壓節點；鰭片型p型井帶將對應n型電晶體的p型井區電性連接到電壓節點，例如與n型電晶體相關的電壓節點。
隨著積體電路技術朝著更小的技術節點（例如20nm、16nm、10nm、7nm及以下）發展，已觀察到減少的鰭片節距（pitch）及減少的鰭片寬度會降低鰭片型井帶所提供的益處。舉例而言，已觀察到減少的鰭片寬度會增加井拾取電阻。已觀察到這樣的井拾取電阻增加會降低使用鰭片型井帶的記憶體陣列的閂鎖性能。因此，本揭露提出鰭片型井帶的修改，可顯著地改善性能，舉例而言，如文中所描述的，透過增加井帶區中的鰭片寬度以降低井拾取電阻，而不影響電路區中的其他電晶體（例如鰭式場效電晶體或全繞式閘極電晶體）的所欲特性（例如電壓臨界值）。已觀察到本文所述的減少井拾取電阻改善了結合鰭片型井帶的記憶體陣列的閂鎖免除能力（latch-up immunity）。不同的實施例可具有不同的優點，且並非任何的實施例都需要特定的優點。
第1圖示出具有記憶體巨集102的半導體裝置100。半導體裝置100可以是微處理器、特殊應用積體電路（application specific integrated circuit，ASIC）、場式可程式閘陣列（field programmable gate array，FPGA）、或數位訊號處理器（digital signal processor，DSP）。另外，半導體裝置100可以是積體電路晶片的一部份、系統晶片（SoC）或其一部分，其包括各種被動及主動微電子裝置，例如：電阻器、電容器、電感器、二極體、p型場效電晶體（PFET）、n型場效電晶體（NFET）、金屬氧化物半導體場效電晶體（MOSFET）、互補式金屬氧化物半導體（CMOS）電晶體、雙極性接面型電晶體（bipolar junction transistor，BJT）、橫向擴散金屬氧化物半導體（LDMOS）電晶體、高壓電晶體、高頻電晶體、其他合適部件、或前述之組合。半導體裝置100的確切功能並非是對所提供標的物的限制。在繪示的實施例中，記憶體巨集102為靜態隨機存取記憶體（SRAM）巨集，例如單埠靜態隨機存取記憶體巨集、雙埠（dual-port）靜態隨機存取記憶體巨集、或其他類型的靜態隨機存取記憶體巨集。然而，本揭露考量了記憶體巨集102是另一類型記憶體的實施例，例如：動態隨機存取記憶體（dynamic random access memory，DRAM）、非揮發性隨機存取記憶體（non-volatile random access memory，NVRAM）、快閃記憶體（flash memory）、或其他合適記憶體。為了清楚起見，已將第1圖簡化，使本揭露的概念更好理解。可在記憶體巨集102中加入額外的部件，且在記憶體巨集102的其他實施例中可將以下所述的一些部件替換、修改、或刪去。
記憶體巨集102包括一或多個電路區104，例如所繪示的實施例中的電路區104A及104B。電路區104包含記憶體巨集102的所有記憶體單元106。電路區104也稱為記憶體單元區104。記憶體單元106在電路區104中通常以陣列形式實施。每一個記憶體單元106（例如靜態隨機存取記憶體單元）被配置以儲存資料。記憶體單元106可用各種p型場效電晶體及n型場效電晶體來實現，例如平面電晶體或非平面電晶體。在繪示的實施例中，記憶體單元106包括各種鰭式場效電晶體、全繞式閘極電晶體、或前述之組合。
記憶體巨集102還包括一或多個井帶區108，例如在所示實施例中沿著x方向縱向定向的井帶區108A、108B、及108C。井帶區108A和108C位在記憶體巨集102的邊緣，且井帶區108B位在電路區104A與104B之間。井帶區108的每一個皆不包含記憶體單元，且用於實施井拾取結構。井拾取結構通常被配置以將電壓電性耦接到記憶體單元106的n型井或記憶體單元106的p型井。井帶區108也稱為井拾取（well pick-up）區。
此外，記憶體巨集102可包括各種接觸部件（contact feature）（或接點（contact））、通孔、及金屬線，用於連接電晶體的源極、汲極和閘極電極（或端（terminal）），以形成積體電路。
繼續參照第1圖，記憶體單元106被佈置在各別沿著第一方向（此處沿y方向）延伸的第1行至第N行中及各別沿著第二方向（此處沿x方向）延伸的第1列至第M列中，其中N和M為正整數。第1行至第N行各自包括沿著第一方向延伸的位元線對（bit line pair），例如位元線（bit line，BL）和位元線條（bit line bar，BLB）（也稱為互補位元線），其有助於在逐行的基礎（column-by-column basis）上以真實形式和互補形式從個別的記憶體單元106讀取資料及/或將資料寫入個別的記憶體單元106。第1列至第M列各自包括字元線（word line，WL）（未示出），其有助於在逐列的基礎（row-by-row basis）上存取個別的記憶體單元106。記憶體單元106皆電性連接到個別的位元線、個別的位元線條、以及個別的字元線，它們電性連接到控制器110。控制器110被配置為產生一或多個訊號，以選擇至少一個字元線和至少一個位元線對（此處為位元線和位元線條），以存取用於讀取操作及/或寫入操作的記憶體單元106中的至少一者。控制器110包括適用於促進從/向記憶體單元106的讀取/寫入操作的任何電路，包括（但不限於）：行解碼器電路、列解碼器電路、行選擇電路、列選擇電路、讀取/寫入電路（例如：配置為從對應所選擇的位元線對（換句話說，所選擇的行）的記憶體單元106讀取資料及/或向對應所選擇的位元線對的記憶體單元106寫入資料）、其他合適電路、或前述之組合。在一些實施例中，控制器110包括至少一個感測放大器（未顯示），其被配置以偵測及/或放大所選擇的位元線對的電壓差。在一些實施例中，感測放大器被配置以鎖存（latch）或以其他方式儲存電壓差的資料值。
記憶體巨集102的周圍配置有虛擬單元（dummy cell），例如邊緣虛擬單元（edge dummy cell）112，以確保記憶體單元106之效能的一致性（uniformity）。虛擬單元在物理上及/或結構上配置為類似記憶體單元106，但不儲存資料。舉例而言，虛擬單元可包括p型井、n型井、鰭片結構（包括一或多個鰭片）、閘極結構、源極/汲極部件及/或接觸部件。在所示的實施例中，第1列至第M列分別起始於一邊緣虛擬單元112，且結束於一邊緣虛擬單元112，使記憶體單元106的第1列至第M列設置在兩個邊緣虛擬單元112之間。
第2圖是根據本揭露的各種方面，繪示出可實施於記憶體陣列的記憶體單元中的單埠靜態隨機存取記憶體單元200之電路圖。在一些實施例中，靜態隨機存取記憶體單元200實施於記憶體巨集102（第1圖）的一或多個記憶體單元106中。為了清楚起見，已簡化了第2圖，使本揭露的概念更好理解。在單埠靜態隨機存取記憶體單元200中可加入額外的部件，並且在單埠靜態隨機存取記憶體單元200的其他實施例中，可將以下所述的一些部件替換、修改、或刪去。
單埠靜態隨機存取記憶體單元200包括六個電晶體：通閘電晶體（pass-gate transistor）PG-1、通閘電晶體PG-2、上拉電晶體（pull-up transistor）PU-1、上拉電晶體PU-2、下拉電晶體（pull-down transistor）PD-1以及下拉電晶體PD-1。因此，單埠靜態隨機存取記憶體單元200可替代地稱為6T 靜態隨機存取記憶體單元。在操作中，通閘電晶體PG-1和通閘電晶體PG-2提供對靜態隨機存取記憶體單元200的儲存部分的存取，其包括一對交叉耦合反相器（a cross-coupled pair of inverters），反相器210和反相器220。反相器210包括上拉電晶體PU-1和下拉電晶體PD-1，並且反相器220包括上拉電晶體PU-2和下拉電晶體PD-2。在一些實施例中，將上拉電晶體PU-1、PU-2配置為p型鰭式場效電晶體，並將下拉電晶體PD-1、PD-2配置為n型鰭式場效電晶體。舉例而言，上拉電晶體PU-1、PU-2各自包括設置在n型鰭片結構（包括一或多個n型鰭片）的通道區上方的閘極結構，使得閘極結構插入n型鰭片結構的p型源極/汲極區（例如：p型磊晶源極/汲極部件）之間，其中閘極結構和n型鰭片結構設置在n型井區上方；以及下拉電晶體PD-1、PD-2各自包括設置在p型鰭片結構（包括一或多個p型鰭片）的通道區上方的閘極結構，使得閘極結構插入p型鰭片結構的n型源極/汲極區（例如n型磊晶源極/汲極部件）之間，其中閘極結構和p型鰭片結構設置在p型井區上方。在一些實施例中，通閘電晶體PG-1、PG-2也被配置為n型鰭式場效電晶體。舉例而言，通閘電晶體PG-1、PG-2各自包括設置在p型鰭片結構（包括一或多個p型鰭片）的通道區上方的閘極結構，使得閘極結構插入p型鰭片結構的n型源極/汲極區（例如n型磊晶源極/汲極部件）之間，其中閘極結構和p型鰭片結構設置在p型井區上方。
上拉電晶體PU-1的閘極插入源極（與電源電壓（VDD ）電性耦合）與第一共用汲極（CD1）之間，且下拉電晶體PD-1的閘極插入源極（與電源電壓（VSS ）電性耦合）與第一共用汲極之間。上拉電晶體PU-2的閘極插入源極（與電源電壓（VDD ）電性耦合）與第二共用汲極（CD2）之間，且下拉電晶體PD-2的閘極插入源極（與電源電壓（VSS ）電性耦合）與第二共用汲極之間。在一些實施例中，第一共用汲極（CD1）是以真實形式（true form）儲存資料的儲存節點（SN），且第二共用汲極（CD2）是以互補形式（complementary form）儲存資料的儲存節點（SNB）。上拉電晶體PU-1的閘極和下拉電晶體PD-1的閘極與第二共用汲極耦合，且上拉電晶體PU-2的閘極和下拉電晶體PD-2的閘極與第一共用汲極耦合。通閘電晶體PG-1的閘極插入源極（與位元線BL電性耦合）與汲極之間，其與第一共用汲極電性耦合。通閘電晶體PG-2的閘極插入源極（與互補位元線BLB電性耦合）與汲極之間，其與第二共用汲極（CD2）電性耦合。通閘電晶體PG-1、PG-2的閘極與字元線WL電性耦合。在一些實施例中，通閘電晶體PG-1、PG-2在讀取操作及/或寫入操作期間提供對儲存節點SN、SNB的存取。舉例而言，通閘電晶體PG-1、PG-2響應由字元線WL施加至通閘電晶體PG-1、PG-2之閘極的電壓而分別地將儲存節點SN、SNB耦合至位元線BL、BLB。
第3圖繪示了鰭片型多閘極電晶體300的示意圖，其可以用作單埠靜態隨機存取記憶體單元200（第2圖）中的任何電晶體，包括：上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1、下拉電晶體PD-2、通閘電晶體PG-1和通閘電晶體PG-2。在一些實施例中，鰭片型多閘極電晶體300是鰭式場效電晶體。在一些實施例中，鰭片型多閘極電晶體300是全繞式閘極電晶體，其包括具有垂直堆疊的水平取向（horizontally-oriented）的通道層（例如奈米線或奈米片）的鰭式結構。在一些實施例中，鰭片型多閘極電晶體300包括：鰭片302、閘極結構304、間隔物306、汲極區308和源極區310。文中的用語「鰭片（fin）」是指鰭式場效電晶體中的連續鰭片或在全繞式閘極電晶體中具有垂直堆疊的通道層的鰭式結構。鰭片302在半導體基板312上方延伸。在一些實施例中，半導體基板312和鰭片302由相同的材料形成。舉例而言，基板為矽基板。在某些情況下，基板包括：合適的元素半導體，例如鍺或鑽石；合適的化合物半導體，例如碳化矽、氮化鎵、砷化鎵或磷化銦；或合適的合金半導體，例如矽鍺、矽錫、砷化鋁鎵（aluminum gallium arsenide）或磷砷化鎵（gallium arsenide phosphide）。在一些實施例中，基板是絕緣體上覆矽（silicon on insulator，SOI）層基板或藍寶石上覆矽（silicon on sapphire，SOS）基板。在一些實施例中，半導體基板312和鰭片302由不同的材料形成。
可透過任何合適的方法將鰭片302圖案化。舉例而言，可使用一或多道光微影（photolithography）製程將鰭片302圖案化，包括雙重圖案化（double-patterning）或多重圖案化（multi-patterning）製程。一般而言，相較使用於單一的（single）、直接的（direct）光微影製程，雙重圖案化或多重圖案化製程結合光微影及自對準（self-aligned）製程，舉例而言，可使將產生的圖案具有較小的節距（pitch）。舉例而言，在一實施例中，形成犧牲層於基底上，並使用光微影製程將其圖案化。使用自對準製程，沿前述經圖案化的犧牲層之側壁形成間隔物。然後移除犧牲層，而剩餘的間隔物，或心軸（mandrel），可接著用於將鰭片302圖案化。
在一些實施例中，鰭片302可被形成在鰭片302兩側上的隔離部件314圍繞。隔離部件314可電性隔離鰭片型多閘極電晶體300的主動區（未示出）與其他主動區。在一些實施例中，隔離部件314是淺溝槽隔離（shallow trench isolation，STI）、場氧化物（field oxide，FOX）或另一合適的電性絕緣結構。舉例而言，在第4A圖所示的靜態隨機存取記憶體單元400的佈局中，鰭片302代表半導體鰭片420A、420B、420C、420D、420E、420F、420G、420H及420I。
仍參照第3圖，在一些實施例中，閘極結構304包括閘極介電質316和形成在閘極介電質316上方的閘極電極318。在鰭式場效定晶體中，閘極結構304位於鰭片302的側壁和頂表面上方。在全繞式閘極電晶體中，閘極結構304包繞在鰭片結構中的每一個通道層（例如奈米線或奈米片）。因此，與閘極結構304重疊的部分鰭片302可作為通道區。在一些實施例中，閘極介電質316是高介電常數（high-k）介電材料。高介電常數介電材料的介電常數（k）高於二氧化矽的介電常數。高介電常數介電材料的示例包括：氧化鉿、氧化鋯、氧化鋁、氮氧化矽、二氧化鉿-氧化鋁（hafnium dioxide-alumina）合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、另一合適的高介電常數材料、或前述之組合。在一些實施例中，閘極電極318由導電材料形成，例如Al、Cu、W、Ti、Ta或另一適用的材料。
在一些實施例中，鰭片型多閘極電晶體300的間隔物306位於鰭片302的側壁和頂表面上方。另外，可在閘極結構304的兩側上形成間隔物306。在一些實施例中，間隔物306由氮化矽、氮氧化矽、碳化矽、另一合適的材料、或前述之組合形成。
在一些實施例中，未被閘極結構304和間隔物306覆蓋的部分鰭片302作為汲極區308和源極區310。在一些實施例中，p型場效電晶體（例如：上拉電晶體PU-1和上拉電晶體PU-2）的汲極區308和源極區310的形成是透過以p型雜質（例如硼、銦、或類似雜質）佈植未被閘極結構304和間隔物306覆蓋的部分鰭片302。在一些實施例中，n型場效電晶體（例如：通閘電晶體PG-1、通閘電晶體PG-2、下拉電晶體PD-1以及下拉電晶體PD-2）的汲極區308和源極區310的形成是透過以n型雜質（例如磷、砷、銻、或類似雜質）佈植未被閘極結構304和間隔物306覆蓋的部分鰭片302。
在一些實施例中，汲極區308和源極區310的形成是透過蝕刻未被閘極結構304和間隔物306覆蓋的部分鰭片302以形成凹槽，並且在凹槽中成長磊晶區。磊晶區可由Si、Ge、SiP、SiC、SiPC、SiGe、SiAs、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP、C、或前述之組合形成。因此，在一些示例性的實施例中，汲極區308和源極區310可由SiGe形成，而剩餘的鰭片302可由矽形成。在一些實施例中，在p型場效電晶體（例如：第2圖中的上拉電晶體PU-1和上拉電晶體PU-2）的汲極區308和源極區310的磊晶成長期間，在汲極區308和源極區310中原位（in-situ）摻雜p型雜質。此外，在n型場效電晶體（例如：第2圖中的通閘電晶體PG-1、通閘電晶體PG-2、下拉電晶體PD-1以及下拉電晶體PD-2）的汲極區308和源極區310的磊晶成長期間，在汲極區308和源極區310中原位摻雜n型雜質。
在一些替代的實施例中，第2圖中的靜態隨機存取記憶體單元200的通閘電晶體PG-1/PG-2、上拉電晶體PU-1/PU-2、及下拉電晶體PD-1/PD-2是平面金屬氧化物半導體裝置。
第4A-4D圖是根據本揭露的各種方面，繪示出部分或整體的積體電路裝置（或裝置）400的局部示意圖。特別地，第4A圖是裝置400的簡化俯視示意圖（例如在x-y平面）；第4B圖是裝置400沿著第4A圖的線B-B的剖面示意圖（例如在x-z平面）；第4C圖是裝置400沿著第4A圖的線C-C的剖面示意圖（例如在x-z平面）；以及第4D圖是裝置400沿著第4A圖的線D-D的剖面示意圖（例如在y-z平面）。裝置400通常是指任何鰭片型裝置，可被包括在微處理器、記憶體單元、及/或其他積體電路裝置中。在所示的實施例中，裝置400是靜態隨機存取記憶體陣列的一部分，特別是電路區404中的單埠靜態隨機存取記憶體單元以及井帶區406中的鰭片型井帶。在一些實施例中，所繪示的裝置400的電路是以單埠靜態隨機存取記憶體單元200（第2圖）實施或以記憶體巨集102的一或多個記憶體單元106（第1圖）實施。為了清楚起見，已簡化了第4A-4D圖，使本揭露的概念更好理解。可在裝置400中加入額外的部件，且在裝置400的其他實施例中可將以下所述的一些部件替換、修改、或刪去。
裝置400包括基板（晶圓）402。根據裝置400的設計要求，基板402包括各種摻雜區配置。在一些實施例中，基板402包括p型摻雜區（例如p型井），其是以p型摻雜劑摻雜，例如：硼（例如BF2 ）、銦、其他p型摻雜劑、或前述之組合。在一些實施例中，基板402包括n型摻雜區（例如n型井），其是以n型摻雜劑摻雜，例如：磷、砷、其他n型摻雜劑、或前述之組合。在一些實施例中，基板402包括由p型摻雜劑及n型摻雜劑之組合形成的摻雜區。可將各種摻雜區直接形成在基板402之上及/或之中，舉例而言，提供p型井結構、n型井結構、雙井（dual-well）結構、隆起結構、或前述之組合。可執行離子佈植製程、擴散製程、及/或其他合適的摻雜製程，以形成各種摻雜區。在所繪示的實施例中，基板402包括設置在p型摻雜區（也稱為p型井）412A及p型井412B之間的n型摻雜區（也稱為n型井）410。每個p型井及n型井從電路區404連續地延伸至井帶區406。在一些實施例中，n型井410的n型摻雜劑濃度為約5×1016 cm-3 至約5×1019 cm-3 ，且p型井412A/412B的p型摻雜劑濃度為約5×1016 cm-3 至約5×1019 cm-3 。
裝置400包括設置在基板402上的鰭片420A、鰭片420B、鰭片420C、鰭片420D、鰭片420E、鰭片420F、鰭片420G、鰭片420H、及鰭片420I（統稱為鰭片420）。鰭片420的取向與另一鰭片實質上平行，每個鰭片具有定義於x方向上的寬度、定義於y方向上的長度、以及定義於z方向上的高度。本揭露考量了可能由製程及製造引起的鰭片420的高度、寬度、及長度的變化。舉例而言，鰭片420的寬度變化是從鰭片的上部至鰭片的下部。在所繪示的實施例中，所述寬度從鰭片420的下部到鰭片420的上部逐漸變細，使上部的平均寬度小於下部的平均寬度。在一些實施例中，取決於沿著鰭片420的高度所量測的寬度位置，沿著鰭片420的寬度可從約5nm變化至約15奈米。在一些實施例中，寬度未變細，使得鰭片420中的至少一個沿其高度具有實質上相同的寬度。在本揭露中，鰭片的寬度代表在鰭片高度的中點（midpoint）處測量的寬度。為了減小井拾取電阻，井帶區406中的鰭片420G-420I的寬度大於電路區404中的鰭片420A-420F的寬度。較大的寬度提供了較低的鰭片電阻、較少的鰭片摻雜劑洩漏、以及鰭片上更大體積的磊晶源極/汲極（S/D）部件，這些都有助於降低井拾取電阻。在一些實施例中，鰭片420G-420I的寬度是鰭片420A-420F的寬度的約1.5倍至約5倍，例如在特定示例中約為3倍。在一些實施例中，井帶區中較大寬度的鰭片可以引入1至2個數量級的電阻改善。然而，若比例小於1.5：1，則井拾取電阻的改善可能不顯著；若比例大於5：1，井帶區的佈局面積（layout area）必須增大，這可能增加晶片尺寸並導致較高的製造成本。在一些實施例中，井帶區406中的鰭片寬度實質上等於電路區404中的相同井中的相應鰭片的鰭片節距（fin pitch）（鰭片寬度加上相鄰鰭片之間的邊緣到邊緣的距離）。舉例而言，設置在n型井410中的鰭片420H的寬度可實質上等於設置在n型井410中的鰭片420C與420D的鰭片節距。
鰭片420A-420I沿它們在y方向上的長度各自定義有至少一個通道區、至少一個源極區、及至少一個汲極區，其中通道區設置在源極區與源極區（通常稱為源極/汲極區）之間。通道區包括定義於側壁部分之間的頂部，其中至少所述的頂部及側壁部分與閘極結構（如下所述）接合（engage），使電流在操作期間可在源極/汲極區之間流動。源極/汲極區也包括定義在側壁部分之間的頂部。在一些實施例中，鰭片420A-420I是基板402的一部分（例如基板402的材料層的一部分）。舉例而言，在基板402包括矽的情況下，鰭片420A-420I包括矽。替代地，在一些實施例中，將鰭片420A-420I定義在覆蓋基板402的材料層中，例如一或多個半導體材料層。舉例而言，鰭片420A-420I可包括設置在基板402上的半導體層（奈米線或奈米片）的堆疊。
隔離部件408形成在基板402之上及/或之中，以隔離裝置400的各種區域，例如各種裝置區。在所繪示的實施例中，隔離部件408將鰭片420與另一鰭片分開且隔離。特別地，在電路區404中，隔離部件408圍繞鰭片420A-420F的底部，而鰭片420A-420F的頂部從隔離部件408突出；在井帶區406中，隔離部件408圍繞鰭片420G-420I，其中鰭片420G-420I的頂部在隔離部件408下方。鰭片420A-420I的高度不同是由於在鰭片凹入製程（例如回蝕製程）期間，不同的鰭片寬度造成不同的鰭片蝕刻速率，因此具有不同的負載效應（loading effect）而導致的，將在以下進一步詳細討論。隔離部件408包括：氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料（例如，包括：矽、氧、氮、碳、或其他合適的隔離成分）、或前述之組合。隔離部件408可包括不同的結構，例如：淺溝槽隔離（STI）結構、深溝槽隔離（DTI）結構、及/或矽局部氧化（LOCOS）結構。在一些實施例中，可在形成鰭片420之後在基板402上沉積絕緣材料來形成淺溝槽隔離部件，使得絕緣材料層填充鰭片420之間的間隙（溝槽），並且回蝕絕緣材料層以形成隔離部件408。在一些實施例中，隔離部件408包括填充溝槽的多層結構，例如設置在襯層介電層上方的塊體介電層，其中塊體介電層及襯層介電層包括取決於設計要求的材料（例如，包括氮化矽的塊體介電層，其設置在包括熱氧化物的襯層介電層上）。在一些實施例中，隔離部件408包括設置在摻雜襯層上的介電層（舉例而言，襯層包括硼矽酸鹽玻璃（BSG）或磷矽酸鹽玻璃（PSG））。
各種閘極結構設置在鰭片420A-420I上方，例如：閘極結構430A、閘極結構430B、閘極結構430C、閘極結構430D、閘極結構430E、閘極結構430F、及閘極結構430G（統稱為閘極結構430）。閘極結構430沿著x方向延伸（例如實質上垂直於鰭片420）。閘極結構430包住部分鰭片420，其位置使得閘極結構插入鰭片的相應源極/汲極區。閘極結構430包括閘極堆疊，閘極堆疊被配置為根據裝置400的設計要求來達到期望的功能，而使得閘極結構430包括相同或不同的層及/或材料。在所繪示的實施例中，閘極結構430具有閘極堆疊，閘極堆疊包括：閘極介電質432、閘極電極434及閘極插塞436（第4D圖）。閘極介電質432順應性地（conformally）設置在鰭片420A-420I及隔離部件408上方，使得閘極介電質432具有實質上均勻的厚度。閘極電極434設置在閘極介電質432上方。閘極電極434包括導電材料。在一些實施例中，閘極電極434包括多個層，例如：蓋層、功函數層、膠/阻障層及金屬填充（或塊）層。閘極插塞436包括：W、Co、Mo、Ru、Ni、Cu、或其他金屬，且可透過化學氣相沉積、物理氣相沉積、原子層沉積、電鍍、或其他合適的製程來形成。閘極結構430還包括鄰近（例如沿著其側壁）各別的閘極堆疊相應設置的閘極間隔物438。閘極間隔物438可由任何合適的製程來形成且閘極間隔物438包括介電材料。介電材料可包括：矽、氧、碳、氮、其他合適的材料或前述之組合（例如：氧化矽、氮化矽、氧氮化矽、或碳化矽）。
磊晶源極部件及磊晶汲極部件（稱為磊晶源極/汲極部件）設置在鰭片420的源極/汲極區上方。舉例而言，半導體材料在鰭片420上磊晶成長，形成磊晶源極/汲極（S/D）部件440。在一些實施例中，在鰭片凹入製程之後，磊晶源極/汲極部件440形成於鰭片區420的源極/汲極上方，使得磊晶源極/汲極部件440從凹入的鰭片420成長。在一些實施例中，磊晶源極/汲極部件440包住鰭片420的源極/汲極區。在這樣的實施例中，鰭片420可不遭受鰭片凹入製程。在第4B及4C圖中，磊晶源極/汲極部件440沿x方向（在一些實施例中，實質上垂直於鰭片420）橫向地延伸（成長），使相鄰的磊晶源極/汲極部件440可合併且跨過一個以上的鰭片。舉例而言，合併的磊晶源極/汲極部件440可跨過鰭片420C及420D（如第20A及33A圖所繪示）。磊晶製程中可實施化學氣相沉積技術（例如：氣相磊晶（VPE）、超高真空化學氣相沉積（ultra-high vacuum CVD ，UHV-CVD）、低壓化學氣相沉積、及/或電漿輔助化學氣相沉積）、分子束磊晶、其他合適的選擇性磊晶成長（SEG）製程、或前述之組合。磊晶製程可使用氣體及/或液體前軀物，其與基板402的組成相互作用。磊晶源極/汲極部件440是以n型摻雜劑及/或p型摻雜劑摻雜。在電路區404及井帶區406中的相同井（n型井或p型井）上方的磊晶源極/汲極部件440是相反摻雜的。在所繪示的實施例中，鰭片420A、420B、420E、420F、，420G、420I包括p型摻雜劑，鰭片420C、420D、420H包括n型摻雜劑；鰭片420A、420B、420E、420F、420H上方的磊晶源極/汲極部件440是以n型摻雜劑摻雜，鰭片420C、420D、420G、420I上方的磊晶源極/汲極部件440是以p型摻雜劑摻雜。例如，以p型摻雜劑的摻雜而言，磊晶源極/汲極部件440可為含矽鍺的磊晶層，其中摻雜有硼、碳、其他p型摻雜劑、或前述之組合（例如：形成Si：Ge：B磊晶層或Si：Ge：C磊晶層）。以n型摻雜劑的摻雜而言，磊晶源極/汲極部件440可為含矽的磊晶層或含碳矽的磊晶層，其中摻雜有磷、砷、其他n型摻雜劑、或前述之組合（例如：形成Si：P磊晶層、Si：C磊晶層、或Si：C：P磊晶層）。一些實施例中，在沉積製程之後，透過離子佈植製程摻雜磊晶源極/汲極部件440。在一些實施例中，執行退火製程以活化磊晶源極/汲極部件440中的摻雜劑。此外，在所示的實施例中，由於井帶區406中的鰭片寬度較大，井帶區406中的鰭片420G、420H、420I上方的磊晶源極/汲極部件440的體積大於電路區404中的鰭片420A、420B、420C、420D、420E、420F上方的磊晶源極/汲極部件440，這進一步降低了井拾取電阻。
在一些實施例中，在磊晶源極/汲極部件440上形成矽化物層。一些實施例中，在磊晶源極/汲極部件440上方沉積金屬層來形成矽化物層442。金屬層包括適用於促進矽化物形成的任何材料，例如：鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他合適金屬、或前述之組合。接著執行加熱製程（例如退火製程），使磊晶源極/汲極部件440的成分（例如：矽及/或鍺）與金屬反應。因此，矽化物層包括金屬和磊晶源極/汲極部件440的成分（例如：矽及/或鍺）。在一些實施例中，矽化物層包括矽化鎳、矽化鈦或矽化鈷。可藉由任何合適製程（例如蝕刻製程）選擇性地移除任何未反應的金屬（例如金屬層的剩餘部分）。在一些實施例中，矽化物層442和磊晶源極/汲極部件440統稱為磊晶源極/汲極部件。
多層互連（MLI）部件450設置在基板402上方。多層互連部件450電性耦合各種裝置（例如：電晶體、電阻器、電容器及/或電感器）及/或裝置400的部件（例如：閘極結構及/或源極/汲極部件）。多層互連部件450包括配置為形成各種互連結構的介電層和導電層（例如：金屬層）的組合。導電層配置為形成垂直互連部件，例如裝置層接點及/或通孔，及/或水平互連部件，例如導線。垂直互連部件通常連接多層互連部件450的不同層（或不同平面）中的水平互連部件。在裝置400的操作期間，互連部件配置為在裝置及/或裝置400的部件之間路由信號（route signal）及/或分布信號（例如：時鐘信號、電壓信號及/或接地信號）至裝置及/或裝置400的部件。值得注意的是，儘管將多層互連部件450描繪為具有給定數量的介電層和導電層，但是本揭露考量了具有更多或更少介電層及/或導電層的多層互連部件450。
多層互連部件450包括一或多個介電層，例如設置在基板402上方的層間介電層452（ILD-0）、設置在層間介電層452上方的層間介電層454（ILD-1）、設置在層間介電層454上方的層間介電層456（ILD-2）、以及設置在層間介電層456上方的層間介電層458（ILD-3）。層間介電層452-458包括介電材料，舉例而言，介電材料：包括氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷（tetraethylorthosilicate，TEOS）形成的氧化物、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低介電常數（low-k）介電材料、其他合適的介電材料、或前述組合。示例的低介電常數介電材料包括：摻氟矽酸鹽玻璃（FSG）、碳摻雜的氧化矽、BlackDiamond®（應用材料，加州聖塔克拉拉）、乾凝膠（Xerogel）、氣凝膠（Aerogel）、非晶氟化碳、聚對二甲苯（parylene）、苯並環丁烯（Benzocyclobutene，BCB）、SiLK®（陶氏化學，密西根米特蘭）、聚醯亞胺（polyimide）、其他低介電常數介電材料、或前述之組合。在所示的實施例中，層間介電層452-458是包括低介電常數介電材料的介電層（通常稱為低介電常數介電層）。在一些實施例中，低介電常數介電材料通常是指介電常數（k）小於3.9的材料。層間介電層452-458可包括具有多種介電材料的多層結構。多層互連部件450可進一步包括設置在層間介電層452-458之間的一個或多個接觸蝕刻停止層（CESL），例如設置在層間介電層452及層間介電層454之間的接觸蝕刻停止層、設置在層間介電層454與層間介電層456之間的接觸蝕刻停止層、以及設置在層間介電層456與層間介電層458之間的接觸蝕刻停止層。在一些實施例中，接觸蝕刻停止層設置在基板402及/或隔離部件408與層間介電層452之間。接觸蝕刻停止層包括的材料不同於層間介電層452-458，例如其包括的介電材料不同於層間介電層452-458的介電材料。舉例而言，在層間介電層452-458包括低介電常數介電材料的情況下，接觸蝕刻停止層包括矽及氮，如氮化矽或氮氧化矽。藉由沉積製程將層間介電層452-458形成在基板402上方，例如：化學氣相沉積、物理氣相沉積（PVD）、原子層沉積（ALD）、高密度電漿化學氣相沉積（HDPCVD）、金屬有機化學氣相沉積（MOCVD）、遠端電漿化學氣相沉積（remote plasma CVD，RPCVD）、電漿輔助化學氣相沈積（PECVD）、低壓化學氣相沉積（LPCVD）、原子層化學氣相沉積（ALCVD）、常壓化學氣相沉積（APCVD）、電鍍、其他合適的方法、或前述之組合。在一些實施例中，藉由流動式化學氣相沉積（flowable CVD，FCVD）來形成層間介電層452-458，舉例而言，流動式化學氣相沉積包括：將可流動材料（例如液體化合物）沉積在基板402上方，並且藉由合適的技術將可流動材料轉換為固體材料，例如藉由熱退火及/或紫外線輻射處理。在沉積層間介電層452-458之後，執行化學機械研磨（CMP）製程及/或其他平坦化製程，使層間介電層452-458具有實質上平坦的表面。
在層間介電層中452-458中設置裝置級接觸件（device-level contact）460A-460R（也稱為局部（local）互連或局部接觸件）、通孔470、及導線480（也稱為多層互連部件450的金屬一（metal one ，M1）層），以形成互連結構。裝置級接觸件460A-460R、通孔470及導線480包括任何合適的導電材料，例如：Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合適的導電材料、或前述之組合。裝置級接觸件460A-460R將積體電路裝置部件（例如電路區404中的電晶體的部件及井帶區404中的井帶）電性耦合及/或物理（physically）耦合至多層互連部件450的通孔470。舉例而言，裝置級接觸件460A-460R是金屬至裝置（metal-to-device，MD）接觸件，這通常指的是裝置400的導電區（例如源極/汲極區）的接觸件。在所繪示的實施例中，裝置級接觸460A-460L設置在電路區404中的各個磊晶源極/汲極部件440上。裝置級接觸件460M-460R設置在井帶區406中的各個磊晶源極/汲極部件440上，使裝置級接觸件460M-460R將p型井帶416A/416B及n型井帶414的源極/汲極區分別物理地（或直接地）連接至通孔470。然而一些裝置級接觸件460（例如406A及/或460C）可能不會進一步將電路區404中的一些源極/汲極區連接到多層互連部件450的另一個導電部件。
在電路區404中，單埠靜態隨機存取記憶體單元400包括六個電晶體：通閘電晶體PG-1、通閘電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1以及下拉電晶體PD-1。因此，單埠靜態隨機存取記憶體單元可替代地稱為6T 靜態隨機存取記憶體單元。單埠靜態隨機存取記憶體單元形成於n型井410、p型井412A、及p型井412B上方。上拉電晶體PU-1、PU-2設置在n型井410上方；下拉電晶體PD-1和通閘電晶體PG-1設置在p型井412A上方；以及下拉電晶體PD-2和通閘電晶體PG-2設置在p型井412B上方。在一些實施例中，每個電晶體可採用類似於鰭片型多閘極電晶體300的形式（第3圖）。在一些實施例中，上拉電晶體PU-1、PU-2是配置為p型，並且下拉電晶體PD-1、PD-2和通閘電晶體PG-1、PG-2是配置為n型鰭式場效電晶體。在所示的實施例中，下拉電晶體PD-1和通閘電晶體PG-1是多鰭片鰭式場效電晶體（例如：包括鰭片420A和鰭片420B）、上拉電晶體PU-1是單一鰭片鰭式場效電晶體（例如：包括鰭片420C）、上拉電晶體PU-2是單一鰭片鰭式場效電晶體（例如：包括鰭片420D）、以及下拉電晶體PD-2和通閘電晶體PG-2是多鰭片鰭式場效電晶體（例如：包括鰭片420E和鰭片420F）。鰭片420A、鰭片420B、鰭片420E、及鰭片420F是p型摻雜的鰭片，且鰭片420C及鰭片420D是n型摻雜的鰭片。閘極結構430A設置在鰭片420A、420B上方；閘極結構430B設置在鰭片420A-420D上方；閘極結構430C設置在鰭片420C-420F上方；以及閘極結構430D設置在鰭片420E、420F上方。通閘電晶體PG-1的閘極是由閘極結構430A形成、下拉電晶體PD-1的閘極是由閘極結構430B形成、上拉電晶體PU-1的閘極是由閘極結構430B形成、上拉電晶體PU-2的閘極是由閘極結構430C形成、下拉電晶體PD-2的閘極由是閘極結構430C形成、且通閘電晶體PG-2的閘極由閘極結構430D形成。
裝置級接觸件460A電性連接下拉電晶體PD-1的汲極區（由鰭片420A、420B形成（可包括n型磊晶源極/汲極部件））和上拉電晶體PU-1的汲極區（由鰭片420C形成（可包括p型磊晶源極/汲極部件）），使得下拉電晶體PD-1和上拉電晶體PU-1的共用閘極形成儲存節點SN。裝置級接觸件460B將上拉電晶體PU-2的閘極（由閘極結構430C形成）和下拉電晶體PD-2的閘極（亦由閘極結構430C形成）電性連接至儲存節點SN。裝置級接觸件460C電性連接下拉電晶體PD-2的汲極區（由鰭片420E、420F形成（可包括n型磊晶源極/汲極部件））和上拉電晶體PU-2的汲極區（由鰭片420D形成（可包括p型磊晶源極/汲極部件）），使下拉電晶體PD-2和上拉電晶體PU-2的共用閘極形成儲存節點SNB。裝置級接觸件460D將上拉電晶體PU-1的閘極（由閘極結構430B形成）和下拉電晶體PD-1的閘極（亦由閘極結構430B形成）電性連接至儲存節點SNB。裝置級接觸件460E將上拉電晶體PU-1的源極區（由鰭片420C形成（可包括p型磊晶源極/汲極部件））電性連接至在電壓節點VDDN1的電源電壓VDD ，且裝置級接觸件460F將上拉電晶體PU-2的源極區（由鰭片420D形成（可包括p型磊晶源極/汲極部件））電性連接至在電壓節點VDDN2的電源電壓VDD 。裝置級接觸件460G將下拉電晶體PD-1的源極區（由鰭片420A、420B形成（可包括n型磊晶源極/汲極部件））電性連接至在電壓節點VSSN1的電源電壓VSS ，且裝置級接觸件460H將下拉電晶體PD-2的源極區（由鰭片420E、420F形成（可包括n型磊晶源極/汲極部件））電性連接至在電壓節點VSSN2的電源電壓VSS 。在一些實施例中，電源電壓VDD 是正電源電壓，且電源電壓VSS 為電性接地。裝置級接觸件460I將通閘電晶體PG-1的源極區（由鰭片420A、420B形成（可包括n型磊晶源極/汲極部件））電性連接至位元線（通常稱為位元線節點BLN），且裝置級接觸件460J將通閘電晶體PG-2的源極區（由鰭片420E、420F形成（可包括n型磊晶源極/汲極部件））電性連接至互補位元線（通常稱為位元線節點BLNB）。裝置級接觸件460K將通閘電晶體PG-1的閘極（由閘極結構430A形成）電性連接至字元線WL（通常稱為字元線節點WL），且裝置級接觸件460L將通閘電晶體PG-2的閘極（由閘極結構430D形成）電性連接至字元線。雖然並未示出，但應理解單埠靜態隨機存取記憶體單元400可更包括電性連接至裝置級接觸件460A-460K的多層互連部件的通孔及/或導線。
在井帶區406中，n型井帶414是配置為將n型井410電性連接至第一電源電壓，例如電源電壓VDD ，且p型井帶416A及p型井帶416B是配置為將p型井412A及p型井412B分別電性連接至第二電源電壓，例如電源電壓VSS 。p型井帶416A包括設置在p型井412A上方（且電性連接至p型井412A）的鰭片420G，p型井帶416B包括設置在p型井412B上方（且電性連接至p型井412B）的鰭片420I，以及n型井帶414包括設置在n型摻雜區410上方（且電性連接至n型摻雜區410）的鰭片420H。裝置級接觸件460M/460N經由通孔470將鰭片420G的各個源極/汲極區電性連接至導線480，裝置級接觸件460O/460P經由通孔470（第4D圖）將鰭片420H的各個源極/汲極區電性連接到導線480，且裝置級接觸件460Q/460R經由通孔470將鰭片420I的各個源極/汲極區電性連接到導線480。
第5圖是根據本揭露的各種方面所繪示的製造積體電路的方法500。方法500僅為示例，而非對本揭露作出超過請求項明確記載以外的限制。在方法500之前、期間、及之後，可提供額外的操作，且在所述方法的額外實施例中，可替換、刪去、或調動所述的一些操作。以下結合第6A-20B圖敘述方法500。為了清楚起見，已將第6A-20B圖簡化，使本揭露的概念更好理解。第6A、7A、8A、9A、10A、11A、12A、13A、16A、17A、18A、19A、及20A圖是根據方法500圖的各種階段，繪示出第4A圖中的裝置400的電路區404沿著B—B線的剖面示意圖。第6B、7B、8B、9B、10B、11B、12B、13B、16B、17B、18B、19B、及20B圖是根據方法500的各種階段，繪示出第4A圖中的裝置400的井帶區406沿著C—C線的剖面示意圖。第14A及15A圖是根據方法500的各種階段，繪示出第4A圖中的裝置400的俯視圖。第14B及15B圖分別繪示沿著第14A及15A圖的A—A線的剖面示意圖。第4A-4D圖中重複參考數字是為便於理解。
方法500在操作502（第5圖）形成心軸602於基板402上。參照第6A及6B圖，雖然將心軸602繪示為矩形線，但對某些實施例而言並非必需的。每個心軸602皆是虛設部件，將在之後的製造階段被移除。
基板402包括半導體基板，例如矽晶圓。替代地，基板402包括鍺、矽鍺、或其他合適的半導體材料。在一實施例中，基板402包括磊晶（epitaxy或epi）半導體層。在另一實施例中，基板402包括用於隔離的埋入介電材料層（buried dielectric material layer），其是由適當的技術形成，例如稱為分離植入氧（separation by implanted oxygen，SIMOX）的技術。在一些實施例中，基板402可以是絕緣體上覆半導體，例如絕緣體上覆矽（silicon on insulator，SOI）。
取決於如本領域中已知的設計要求，基板402可包括各種摻雜區。摻雜區可摻雜p型摻雜劑，例如硼或BF2 ； n型摻雜劑，例如磷或砷；或前述之組合。可直接在基板402上以p型井結構、以n型井結構、以雙井（dual-well）結構、或使用隆起結構（raised structure）來形成摻雜區。在所示的實施例中，基板402包括設置在p型井412A與p型井412B之間的n型井410。
在一實施例中，形成心軸602之前，在基板402上形成硬遮罩610，以作為在後續製程中圖案化基板402的蝕刻遮罩。硬遮罩610可包括多個層，以增加製程的靈活性。在本示例中，硬遮罩610包括沉積在基板402上的第一氧化物層（例如氧化矽）604、沉積在第一氧化物層604上的氮化物層（例如氮化矽）606、以及沉積在氮化物層606上的第二氧化物層（例如氧化矽）608。可透過各種方法形成所述的層604、606、及608中一個或更多個，方法包括：熱氧化、化學氣相沉積製程、電漿輔助化學氣相沉積、原子層沉積、及/或其他本領域已知的方法。
然後將心軸602形成於硬遮罩610上。在一實施例中，心軸602的形成是透過沉積心軸材料層，例如介電材料（如非晶矽（amorphous silicon）、氧化矽、氮化矽）、形成圖案化的光阻層（photo resist layer）於所述心軸材料層上、以及使用所述圖案化的阻抗層（resist layer）作為蝕刻遮罩來蝕刻所述心軸材料層，從而形成心軸602。在另一實施例中，心軸602是阻抗圖案。
在操作504，方法500（第5圖）形成間隔物612於心軸602的側壁上。在一實施例中，間隔物612可包括介電材料，例如：氮化鈦、氮化矽、或氧化鈦。可透過各種製程來形成間隔物612，包括沉積製程及蝕刻製程。參照第7A及7B圖，沉積製程可包括透過任何合適的技術（包括：熱成長、化學氣相沉積、物理氣相沉積、及原子層沉積）來沉積作為毯覆層（blanket layer）的間隔物612，其覆蓋心軸602及硬遮罩610。在所示的實施例中，毯覆層包括氮化矽，並且是透過順應性沉積（conformal deposition）技術（例如原子層沉積製程）沉積。參照第8A及8B圖，蝕刻製程可包括非等向蝕刻，例如電漿蝕刻。非等向蝕刻從硬遮罩610及心軸602的頂表面移除大多數水平部分的毯覆層，而垂直部分的毯覆層留在心軸602的側壁上作為間隔物612。
在操作506，方法500（第5圖）從電路區404移除心軸602。參照第9     A及9B圖，將心軸602從電路區移除後（例如，透過選擇性調整的蝕刻製程（etching process selectively tuned）移除心軸602的介電材料但不移除間隔物612的介電材料），間隔物612留在硬遮罩610上。蝕刻製程可為濕蝕刻、乾蝕刻、或前述之組合。在蝕刻製程之前，可形成阻抗層614以覆蓋井帶區中的心軸602，使井帶區406中的心軸602留在硬遮罩610上方。在操作506後，接著將阻抗層614移除，例如透過阻抗剝離（resist stripping）製程或其它合適的製程。
由於電路區中的間隔物612可能會在移除心軸602的期間遭受蝕刻損失，導致寬度減小，因此方法500（第5圖）可以可選地（optionally）進行至操作508，以修整電路區404中的間隔物612的寬度（或與井帶區406中的心軸602一起）。在一實施例中，介電襯層616沉積在井帶區406中的心軸602及電路區404中的間隔物612的側壁。介電襯層616可包括介電材料，例如：氮化鈦、氮化矽、或氧化鈦。可透過各種製程來形成介電襯層616，包括沉積製程及蝕刻製程。參照第10A及10B圖，沉積製程可包括透過任何合適的技術（包括：熱成長、化學氣相沉積、物理氣相沉積、及原子層沉積）來沉積作為毯覆層（blanket layer）的襯層616，其覆蓋間隔物612、心軸602、及硬遮罩610。在所示的實施例中，毯覆層包括氮化矽，並且是透過順應性沉積技術（例如原子層沉積製程）沉積的。參照第11A及11B圖，蝕刻製程可包括非等向蝕刻，例如電漿蝕刻。非等向蝕刻從硬遮罩610、間隔物612、及心軸602的頂表面移除大多數水平部分的毯覆層，而垂直部分的毯覆層留在間隔物612及心軸602的側壁上作為介電襯層616。
在操作510，方法500（第5圖）蝕刻基板402以形成連續的鰭線。參照第12A及12B圖，在操作510，使用間隔物612及心軸602作為蝕刻遮罩來蝕刻硬遮罩610，以形成圖案化的硬遮罩610。蝕刻製程可包括多個蝕刻步驟。蝕刻製程可先蝕刻第二氧化物層608，以將間隔物612及心軸602定義的圖案轉移到第二氧化物層608。蝕刻製程接著使用第二氧化物層608作為蝕刻遮罩來蝕刻氮化物層606。隨後蝕刻製程使用氮化物層606及第二氧化物層608作為蝕刻遮罩來蝕刻第一氧化物層604。之後可由濕蝕刻製程、乾蝕刻製程、或前述之組合來移除間隔物612及心軸602。參照第13A及13B圖，在形成圖案化的硬遮罩610之後，使用圖案化的硬遮罩610來蝕刻基板402，以定義出鰭線420。蝕刻製程可包括任何合適的蝕刻技術，例如：濕蝕刻、乾蝕刻、反應離子蝕刻、灰化、及/或其他蝕刻方法。在一些實施例中，蝕刻包括具有不同蝕刻化學成分（etching chemistries）的多個蝕刻步驟，各自針對基板402的特定材料，且皆被選以抵抗蝕刻硬遮罩610。舉例而言，乾蝕刻製程可實施含氧氣體、含氟氣體（例如：CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 ）、含氯氣體（例如：Cl2 、CHCl3 、CCl4 及/或BCl3 ） ）、含溴氣體（例如：HBr及/或CHBR3 ）、含碘氣體、其他合適的氣體及/或電漿、及/或前述之組合。舉例而言，濕蝕刻製程可包括在稀釋氫氟酸（DHF）；氫氧化鉀（KOH）；氨；含氫氟酸（HF）、硝酸（HNO3 ）、及/或乙酸（CH3 COOH）的溶液；或其他合適的濕蝕刻劑中蝕刻。半導體層的剩餘部分成為鰭線420。
第14A圖示出了在操作510後所得結構的俯視圖。在操作510中圖案化基板402，形成多個鰭線420。鰭線420沿y方向連續地在縱長方向上從電路區404延伸到井帶區406。每個鰭線420包括多個部分，這些部分被連接以形成連續的部件（piece）。舉例而言，參照第14B圖，沿著第14A圖的A—A線的剖面示意圖，n型井410上方的鰭線420包括電路區404中的鰭部分420C、井帶區406中的鰭部分420H、以及連接鰭部分420C與420H的中間部分420CH。中間部分420CH延伸跨過區404及406。由於鰭部分420C是透過間隔物612定義且鰭部分420H是透過心軸602定義，鰭部分420C的寬度W1小於鰭部分420H的寬度W2。如上所述，在各種實施例中，W2與W1之間的比例約為1.5∶1至約5∶1。在所示的實施例中，鰭部分420H的寬度W2實質上等於n型井410上方相鄰的鰭部分之鰭片間距P。在各種其他實施例中，取決於鰭部分420C的中心線與中間部分420H的邊緣之間的對準，寬度W2可大於或小於鰭片間距P。將在以下進一步詳細說明，鰭線420將在切割窗口（cut window）620中定義的鰭片切割製程被分為多個鰭片。
在操作512，方法500（第5圖）執行鰭片切割製程將鰭線420切割成鰭片。所得的結構在第15A及15B圖中示出，其中第15A圖是裝置400的俯視示意圖，且第15B圖是沿著第15A圖的A—A線的剖面示意圖。在本實施例中，鰭片切割製程包括微影製程及蝕刻製程。舉例而言，使用旋塗（spin-coating）製程及軟烘烤製程在裝置400上形成光阻層。然後將光阻層暴露於輻射。隨後對曝光的光阻層進行顯影及剝離，從而形成定義切割窗口（開口）620的圖案化光阻層。圖案化光阻層部分地保護鰭線420。隨後，經由圖案化光阻層的開口蝕刻鰭線420。接著使用適當的製程移除圖案化光阻層，例如濕式剝離或電漿灰化。
仍參照第15A及15B圖，在所示的實施例中，六個鰭片420A、420B、420C、420D、420E、420F形成於電路區404中。三個鰭片420G、420H、420I形成於井帶區406中。鰭片切割製程也可修整一些鰭片的邊端部分（end portion），例如鰭片420C及420D，如第15A圖所示。切割窗口620所覆蓋的部分鰭線420（例如中間部分420CH）實質上被移除。然而，如第15B圖所示，切割窗口620下方的小部分鰭線420可能留下來，這是因為鰭片蝕刻製程通常不會完全地蝕刻至鰭線420的底部以避免過度蝕刻基板402。鰭線420的小部分殘留稱為鰭片節（fin stub），這是因為它們比一般鰭片（例如420A-420I）短了很多（沿z方向）。舉例而言，鰭片節420CH連接鰭片420C的底部及鰭片420H。雖然未標記出，在第15B圖中有示出其他鰭片節。值得注意的是，可將各種其他的微影方法應用於形成鰭線。舉例而言，鰭片420A、420B、420C、420D、420、，420F、420G、420H、420I的形成可透過先將區段中的間隔物612及心軸602圖案化，所述區段對應於在微影製程中將形成的鰭片，然後將間隔物612及心軸602中定義的圖案轉移到基板402。以此方式，可略過鰭片切割製程，並且在相鄰鰭片的底部之間可不存在鰭片節420CH（及其他鰭片節）。
在操作514，方法500（第5圖）沿著鰭片420A-420I的頂表面及側壁表面形成介電襯層622。參照第16A及16B圖，在一些實施例中，介電襯層622順應性地設置在鰭片420A-420I的頂表面及側壁表面上。在本文中使用的術語「順應性地（conformally）」，是為了便於描述在各種區域上具有實質上相同厚度的層。舉例而言，可透過如化學氣相沉積製程、次常壓化學氣相沉積（subatmospheric CVD，SACVD）製程、流動式化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、或其他合適的製程來沉積介電材料以形成介電襯層622。在一些實施例中，介電襯層622是透過氧化鰭片420A-420I及基板402露出的表面而形成的氧化物層（例如SiO2 ）。氧化製程使氧化物層具有決定的厚度（determined thickness）。舉例而言，氧化物層的厚度為約1nm至約5nm。在一些實施例中，氧化製程包括快速熱氧化（RTO）製程、高壓氧化（HPO）、化學氧化製程、原位蒸汽產生（ISSG）製程、或增強原位蒸汽產生（EISSG）製程。在一些實施例中，使用O2 及O3 作為反應氣體，在約400℃至約700℃的溫度下執行快速熱氧化製程約1秒至約30秒。在其他實施例中，使用O2 、O2 +N2 、N2 、或其他氣體的製程氣體，在約1atm至約25atm的壓力及約300°C至約700℃的溫度下執行高壓氧化約1分鐘至約10分鐘。化學氧化製程的示例包括濕式SPM清潔、濕式O3 /H2 O、或其他製程。O3 的濃度可為約1ppm至約50ppm。
在操作516，方法500（第5圖）形成隔離部件，例如淺溝槽隔離（STI）部件408。參照第17A及17B圖，淺溝槽隔離部件408設置在基板402上且插入鰭片420A-420I之間。舉例而言，在一些實施例中，先在基板402上方沉積介電層，以介電材料填充鰭片420A-420I之間的溝槽。在一些實施例中，介電層可包括：氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃、低介電常數介電質、前述之組合、及/或其他合適的材料。在各種示例中，可由化學氣相沉積製程、次常壓化學氣相沉積製程、流動式化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、及/或其他合適的製程來沉積介電層。在一些實施例中，在沉積介電層之後，可對裝置400進行退火，舉例而言，以改善介電層的品質。在一些實施例中，介電層可包括多層結構，例如具有一個或多個襯層。舉例而言，介電襯層622可以是淺溝槽隔離部件408的一部分。在形成隔離部件的一些實施例中，在沉積介電層之後，將沉積的介電材料薄化及平坦化，例如透過化學機械研磨（CMP）製程。在一些實施例中，氮化物層606及第一氧化物層604作為化學機械研磨停止層。隨後，將插入鰭片420A-420I的介電層凹入。參照第17A及17B圖的示例，將淺溝槽隔離部件408凹入，提供延伸於淺溝槽隔離部件408上方的鰭片420A-420I。在一些實施例中，凹入製程可包括乾蝕刻製程、濕蝕刻製程、及/或前述之組合。在一些實施例中，控制凹入的深度（例如控制蝕刻時間），以得到鰭片420A-420I露出的上部的所欲高度。
在操作518，方法500（第5圖）在虛設閘極堆疊的側壁上形成閘極堆疊（未示出）及閘極間隔物438。在一實施例中，閘極堆疊是隨後將被移除的虛設（犧牲）閘極堆疊。因此，在使用閘極後製(gate-last)製程的一些實施例中，閘極堆疊是虛設閘極堆疊，且將在裝置400的後續製程階段被最終的閘極堆疊替換。特別地，虛設閘極堆疊可在之後的製程階段被在高介電常數（HK）介電層及金屬閘極電極（MG）替換。參照第18A及18B圖，舉例而言，閘極間隔物438的形成可透過使用如化學氣相沉積製程、次常壓化學氣相沉積製程、流動式化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、或其他合適的製程，在裝置400上方順應性地沉積介電材料。在順應性沉積介電材料後，可回蝕刻（etched-back）用於形成閘極間隔物438的部分介電材料，以露出未被虛設閘極堆疊覆蓋的部分鰭片420A-420I（例如在源極/汲極區中）。在某些情況下，回蝕刻製程移除大多數水平部分的介電材料，從而露出鰭片420A-420I的頂表面。在一些實施例中，回蝕刻製程可包括濕蝕刻製程、乾蝕刻製程、多步驟（multiple-step）蝕刻製程、及/或前述之組合。應注意的是，在回蝕刻製程之後，在源極/汲極區中，閘極間隔物438仍設置在鰭片420A-420I的側壁上。
在操作520，方法500（第5圖）在鰭片420A-420I的源極/汲極區中形成磊晶源極/汲極部件440。參照第19A及19B圖，在操作520的一些實施例中，在形成磊晶源極/汲極部件440之前執行源極/汲極蝕刻製程。執行源極/汲極蝕刻製程以移除未被虛設閘極堆疊覆蓋的部分鰭片420A-420I（例如在源極/汲極區中）。在一些實施例中，源極/汲極蝕刻製程可包括：乾蝕刻製程、濕蝕刻製程、及/或前述之組合。由於鰭片420G-420I具有比鰭片420A-420F更大的寬度，因此鰭片420G-420I上的凹槽比鰭片420A-420F上的凹槽具有更大的開口。因此，在凹入期間，鰭片420G-420I比鰭片420A-420F具有較小的蝕刻負載效應，且鰭片420G-420I的蝕刻速率大於鰭片420A-420F。於是，鰭片420G-420I凹入得比鰭片420A-420F更快。在所示的實施例中，鰭片420G-420I的頂表面凹入至低於淺溝槽隔離部件408，而鰭片420A-420F的頂表面仍高於淺溝槽隔離部件408。參照第20A及20B圖，在操作520的一實施例中，磊晶源極/汲極部件440形成在源極/汲極區中，所述源極/汲極區鄰近虛設閘極堆疊且位於虛設閘極堆疊的兩側。舉例而言，磊晶源極/汲極部件440可形成在鰭片420A-420I露出的頂部上方且接觸鄰近的閘極間隔物438。在一些實施例中，磊晶源極/汲極部件440是透過在源極/汲極區中磊晶成長半導體材料層而形成。在各種實施例中，磊晶源極/汲極部件440可包括：Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、或其他合適的材料。可在磊晶製程期間引入摻雜劑以原位摻雜磊晶源極/汲極部件440，所述摻雜劑包括：p型摻雜劑，例如硼或BF2 ； n型摻雜劑，例如磷或砷；及/或包括前述之組合的其他合適的摻雜劑。若未原位摻雜磊晶源極/汲極部件440，則執行佈植製程（亦即接面（junction）佈植製程）以摻雜磊晶源極/汲極部件440。在示例性實施例中，在鰭片420A、420B、420E、420F、420H上的磊晶源極/汲極部件440包括n型摻雜劑，而鰭片420C、420D、420G、420I上方的磊晶源極/汲極部件440包括p型摻雜劑。由於較大的鰭片寬度及較低的鰭片頂表面，鰭片420G、420H、420I上方的磊晶源極/汲極部件440通常比鰭片410A、420B、420C、420D、420E、420F上方的磊晶源極/汲極部件440具有較大的體積。在一些實施例中，相鄰的磊晶源極/汲極部件440可合併，形成跨越一個鰭片以上的合併的磊晶源極/汲極部件，例如在所示實施例中在鰭片420C及420D上方的磊晶源極/汲極部件440。
在操作522，方法500（第5圖）執行進一步的製程以完成功能電路。裝置400可經過進一步的製程以形成本領域中已知的各種部件及區域。舉例而言，虛設閘極堆疊可被高介電常數金屬閘極堆疊置換，且可在磊晶源極/汲極區440上形成矽化（silicidation）或鍺矽化（germano-silicidation）。此外，在隨後的製程可在基板402上形成接觸開口、接觸金屬、以及各種接觸件/通孔/線及多層互連部件（例如金屬層及層間介電質），其配置為連接各種部件，以形成可包括一或多個記憶體裝置的功能電路。進一步的示例中，多層互連可包括：垂直互連（例如通孔或接觸件）、以及水平互連（例如金屬線）。各種互連部件可採用各種的導電材料，包括：銅、鎢、及/或矽化物。在一示例中，使用鑲嵌（damascene）及/或雙（dual）鑲嵌製程以形成銅相關的多層互連結構。
第21A-21D圖是裝置400的替代實施例的局部示意。特別地，第21A圖是裝置400的簡化俯視示意圖（例如在x-y平面）；第21B圖是裝置400沿著第21A圖的線B-B的剖面示意圖（例如在x-z平面）；第21C圖是裝置400沿著第21A圖的線C-C的剖面示意圖（例如在x-z平面）；以及第21D圖是裝置400沿著第21A圖的線D-D的剖面示意圖（例如在y-z平面）。如第21A-21D圖所示的裝置400的替代實施例的多個方面裝置可與第4A-4D圖所示的裝置400相同。將在以下討論一些差異。
在第4A-4D圖中，在電路區404中，下拉電晶體PD-1/PD-2及通閘電晶體PG-1/PG-2的通道是由多鰭片鰭式場效電晶體（例如：p型井412A上的鰭片420A及鰭片420B；p型井412B上的鰭片420E及鰭片420F）提供。在第21A-21D圖中，在電路區404中，下拉電晶體PD-1/PD-2及通閘電晶體PG-1/PG-2的通道是由全繞式閘極電晶體的垂直堆疊通道層（例如奈米線或奈米片）提供。上拉電晶體PU-1/PU-2仍為單鰭片鰭式場效電晶體的形式（舉例而言，分別包括鰭片420C及鰭片420D）。在所示的實施例中，鰭式結構（也稱為鰭片）420A及420E提供垂直堆疊奈米片490（圖21D）作為個別全繞式閘極電晶體的通道。閘極結構430（包括閘極介電質432及閘極電極434）包繞且接合每個奈米片490。內間隔物494插入磊晶源極/汲極部件440且閘極結構430提供隔離的。
在一些實施例中，內間隔物494包括介電材料，其包括：矽、氧、碳、氮、其他合適的材料、或前述之組合（例如：氧化矽、氮化矽、氮氧化矽、碳化矽、或碳氮氧化矽（silicon oxycarbonitride））。在一些實施例中，內間隔物494包括低介電常數介電材料。內間隔物494可透過沉積及蝕刻製程形成。舉例而言，在蝕刻源極/汲極溝槽之後以及在從源極/汲極溝槽磊晶成長磊晶源極/汲極部件440之前，可使用蝕刻製程凹入相鄰通道層490之間的犧牲半導體層，以形成垂直地位於相鄰通道層490之間的間隙。然後沉積一或多個介電材料（例如使用化學氣相沉積製程或原子層沉積製程）以填充間隙。執行另一蝕刻製程以移除間隙外的介電材料，從而形成內間隔物494。
從俯視圖（第21A圖）來看，電路區404中的鰭片420A及420E的寬度實質上等於井帶區406中的鰭片420G-420I的寬度，其寬度是鰭片420C及420D的寬度約1.5倍至約5倍。在一些實施例中，在源極/汲極區中，鰭片420A、420E、420G、420H、420I凹入至隔離部件408下方，且沉積在鰭片420A、420E、420G、420H、420I上的磊晶源極/汲極部件440的體積大於鰭片420C及420D上的磊晶源極/汲極部件440。
以上結合第6A-20B圖討論的方法500也可應用於形成第21A-21D圖所示的裝置400的替代實施例。在以下第22A-33B及34圖中，討論了在形成裝置400的替代實施例中的方法500的製造操作。為了簡明起見，以下不重複類似的方面。為了清楚起見，已經簡化了第22A-33B圖使本揭露的概念更好理解。第22A、23A、24A、25A、26A、27A、30A、31A、32A、及33A圖是根據方法500圖的各種階段，繪示出第21A圖中的裝置400的電路區404沿著B—B線的剖面示意圖。第22B、23B、24B、25B、26B、27B、30B、31B、32B、33B、及34圖是根據方法500的各種階段，繪示出第21A圖中的裝置400的井帶區406沿著C—C線的剖面示意圖。第29A及30A圖是根據方法500的各種階段，繪示出第21A圖中的裝置400的俯視圖。第29B及30B圖分別繪示沿著第29A及30A圖的A—A線的剖面示意圖。第21A-21D圖中重複參考數字是為便於理解。
參照第22A及22B圖，方法500在操作502（第5圖）形成心軸602在基板402上。基板402包括磊晶堆疊496。磊晶堆疊496包括被第二組成的磊晶層490插入的第一組成的磊晶層492。第一及第二組成可為不同的。在所示的實施例中，磊晶層492是SiGe且磊晶層490是矽（Si）。然而，其他實施例也是可能的，包括提供具有不同氧化速率及/或蝕刻選擇性的第一組成及第二組成的那些實施例。舉例而言，在一些實施例中，第一組成或第二組成的磊晶層490/492中的任一個可包括其他材料，例如：鍺、化合物半導體（例如：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦）、合金半導體（例如：SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、及/或GaInAsP）、或前述之組合。在一些實施例中，磊晶層490/492實質上不含摻雜劑（亦即，非本徵的摻雜濃度（extrinsic dopant concentration）為約0 cm-3 至約1x1017 cm-3 ），其中，舉例而言，在磊晶成長製程期間未執行有意的摻雜（intentional doping）。在一些實施例中，磊晶成長的層，例如，磊晶層490包括相同的材料作為基板402。基板402是結晶基板（crystalline substrate）且磊晶層490/492為結晶半導體層（crystalline semiconductor layer）。
仍參照第22A及22B圖，在所示的實施例中，磊晶堆疊496覆蓋電路區404及井帶區406中的p型井412A/412B，但僅覆蓋井帶區406中的n型井410。在電路區404中的n型井410上方仍是基板402的塊體半導體材料。作為示例，磊晶堆疊496可首先形成在裝置400上方，使第一組成或第二組成的磊晶層490/492的磊晶成長可由分子束磊晶（MBE）製程、金屬有機化學氣相沉積製程、及/或其他合適的磊晶成長製程來執行。然後，在蝕刻製程中蝕刻n型井410上方的電路區404，以移除磊晶堆疊496，例如經由覆蓋井帶區406及p型井412A/412B上方的電路區404的蝕刻遮罩的開口。隨後，在被蝕刻的區域中磊晶成長塊體半導體材料（例如與基板402中相同的半導體材料），例如透過分子束磊晶製程、金屬有機化學氣相沉積製程、及/或其他合適的磊晶成長製程。
在一些實施例中，每個磊晶層492的厚度為約2nm至約6nm範圍。磊晶層492的厚度實質上是均勻的。而在所示實施例中，頂部磊晶層492比其下方的其他磊晶層492更薄（例如是其厚度的一半）。頂部磊晶層492作為蓋層，在後續製程中為其他磊晶層提供保護。在一些實施例中，每個磊晶層490的厚度為約6nm至約12nm。在一些實施例中，堆疊的磊晶層490的厚度是實質上均勻。以下更詳細說明，磊晶層490或其部分可形成為隨後形成的全繞式閘極電晶體的通道層（一個或多個），且根據裝置性能的考量來選擇厚度。最終可移除通道區中的磊晶層492，並用於定義隨後形成的全繞式閘極電晶體的相鄰通道區之間的垂直距離，且根據裝置性能的考量來選擇厚度。因此，磊晶層492也可被稱為犧牲層，且磊晶層490也可稱為通道層。
應注意的是，四層磊晶層492及三層磊晶層490如第22A及22B圖所示的交替設置，這僅用說明，而非對本揭露作出超過請求項明確記載以外的限制。可理解的是，在磊晶堆疊496中可形成任何數量的磊晶層；層數取決於全繞式閘極電晶體所欲的通道區數量。在一些實施例中，磊晶層490的數量在2與10之間（第21D圖示出了兩層磊晶層490）。還應注意的是，儘管將磊晶層490、492被示為具有特定的堆疊順序，其中磊晶層492是磊晶堆疊496的最頂層，但是其他配置也是可能的。舉例而言，在一些情況下，磊晶層490可替代地為磊晶堆疊496的最頂層。換言之，磊晶層490、492的成長順序、及它們的堆疊順序可交換或以其他方式與圖式中所示的不同，但仍在本揭露的範圍內。
參照第23A及23B圖，在操作504，方法500（第5圖）在心軸602的側壁上形成間隔物612。可透過各種製程形成間隔物612，包括沉積製程及蝕刻製程。沉積製程可包括透過任何合適的技術（包括：熱成長、化學氣相沉積、物理氣相沉積、及原子層沉積）來沉積作為毯覆層（blanket layer）的間隔物612，其覆蓋心軸602及硬遮罩610。蝕刻製程可包括非等向蝕刻，例如電漿蝕刻。非等向蝕刻從硬遮罩610及心軸602的頂表面移除大多數水平部分的毯覆層，而垂直部分的毯覆層留在心軸602的側壁上作為間隔物612。
參照第24A及24B圖，在操作506中，方法500（第5圖）從電路區404中的n型井410上方移除心軸602。將心軸602從電路區404中的n型井410上方移除後（例如，透過選擇性調整的蝕刻製程來移除心軸602的介電材料但不移除間隔物612的介電材料），間隔物612留在硬遮罩610上。蝕刻製程可為濕蝕刻、乾蝕刻、或前述之組合。在蝕刻製程之前，可形成阻抗層614以覆蓋井帶區406中的心軸602及電路區404中的p型井412A/412B上的心軸602，以留下這些區域中的心軸602。在操作506後，接著將阻抗層614移除，例如透過阻抗剝離製程或其它合適的製程。
參照第25A及25B圖，方法500（第5圖）可以可選地（optionally）進行至操作508，以修整電路區404中的間隔物612的寬度（或與電路區404及井帶區406中的心軸602一起）。在一實施例中，透過任何合適的技術（包括：熱成長、化學氣相沉積、物理氣相沉積、及原子層沉積）來沉積作為毯覆層的介電襯層616。然後，實施包括非等向蝕刻（例如電漿蝕刻）的蝕刻製程，從硬遮罩610、間隔物612、及心軸602的頂表面移除大多數水平部分的毯覆層，而垂直部分的毯覆層留在間隔物612及心軸602的側壁上作為介電襯層616。
在操作510，方法500（第5圖）蝕刻磊晶堆疊496及基板402以形成連續的鰭線。參照第26A及26B圖，在操作510，使用間隔物612及心軸602作為蝕刻遮罩來蝕刻硬遮罩610，以形成圖案化的硬遮罩610。蝕刻製程可包括多個蝕刻步驟。間隔物612及心軸602隨後可透過濕蝕刻製程，乾蝕刻製程或前述之組合來移除。參照第27A及27B圖，在形成圖案化的硬遮罩610之後，使用圖案化的硬遮罩610來蝕刻基板402，以定義出鰭線420。蝕刻製程可包括任何合適的蝕刻技術，例如：濕蝕刻、乾蝕刻、反應離子蝕刻、灰化、及/或其他蝕刻方法。半導體層的剩餘部分成為鰭線420。
第28A圖示出了在操作510後所得結構的俯視圖。在操作510中圖案化基板402，建立多個鰭線420。鰭線420沿y方向連續地在縱長方向上從電路區404延伸到井帶區406。每個鰭線420包括多個部分，這些部分被連接以形成連續的部件。舉例而言，參照第28B圖，沿著第29A圖的A—A線的剖面示意圖，n型井410上方的鰭線420包括電路區404中的鰭部分420C、井帶區406中的鰭部分420H、以及連接鰭部分420C與420H的中間部分420CH。中間部分420CH延伸跨過區404及406。由於鰭部分420C是透過間隔物612定義且鰭部分420H是透過心軸602定義，因此鰭部分420C的寬度W1小於鰭部分420H的寬度W2。如上所述，在各種實施例中，W2與W1之間的比例約為1.5∶1至約5∶1。在所示的實施例中，鰭部分420H的寬度W2實質上等於n型井410上方相鄰的鰭部分之鰭片間距P。作為比較，p型井412A/412B上方的鰭線420從電路區404連續地延伸至實質上具有相同寬度W2的井帶區406。將在以下進一步詳細說明，鰭線420將在切割窗口620中定義的鰭片切割製程被分為多個鰭片。
參照第29A及29B圖，在操作512，方法500（第5圖）執行鰭片切割製程將鰭線420切割成鰭片。第29A圖是裝置400的替代實施例的俯視示意圖，且第29B圖是沿著第29A圖的A—A線的剖面示意圖。在本實施例中，鰭片切割製程包括微影製程及蝕刻製程。舉例而言，使用旋塗（spin-coating）製程及軟烘烤製程在裝置400上形成光阻層。然後將光阻層暴露於輻射。隨後對曝光的光阻層進行顯影及剝離，從而形成定義切割窗口（開口）620的圖案化光阻層。圖案化光阻層部分地保護鰭線420。隨後，經由圖案化光阻層的開口蝕刻鰭線420。接著使用適當的製程移除圖案化光阻層，例如濕式剝離或電漿灰化。
仍參照第29A及29B圖，在所示的實施例中，四個鰭片420A、420C、420D、420E形成於電路區404中。三個鰭片420G、420H、420I形成於井帶區406中。鰭片420A、420E、420G、420H、420I的頂部包括磊晶堆疊496；鰭片420C、420D包括塊體半導體材料，例如與基板402中相同的半導體材料。鰭片切割製程也可修整一些鰭片的邊端部分，例如鰭片420C及420D，如第29A圖所示。切割窗口620所覆蓋的部分鰭線420（例如中間部分420CH）實質上被移除。然而，如第29B圖所示，切割窗口620下方的小部分鰭線420可能留下來，這是因為鰭片蝕刻製程通常不會完全地蝕刻至鰭線420的底部以避免過度蝕刻基板402。鰭線420的小部分殘留稱為鰭片節，這是因為它們比一般鰭片短了很多（沿z方向）。舉例而言，鰭片節420CH連接鰭片420C的底部及鰭片420H。雖然未標記出，在第15B圖中有示出其他鰭片節。
參照第30A及30B圖，方法500（第5圖）在操作514形成介電襯層622以及在操作516形成隔離部件（例如淺溝槽隔離部件）408。在一些實施例中，介電襯層622是淺溝槽隔離部件408的一部分。在一些實施例中，使用如化學氣相沉積製程、次常壓化學氣相沉積製程、流動式化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、或其他合適的製程，將介電襯層622順應性地設置在鰭片420的頂表面及側壁表面上。淺溝槽隔離部件408設置在基板402上且插入鰭片420之間。舉例而言，在一些實施例中，先在基板402上方沉積介電層，以介電材料填充鰭片420之間的溝槽。在一些實施例中，介電層可包括：氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃、低介電常數介電質、前述之組合、及/或其他合適的材料。在各種示例中，可由化學氣相沉積製程、次常壓化學氣相沉積製程、流動式化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、及/或其他合適的製程來沉積介電層。在形成隔離（淺溝槽隔離）部件的一些實施例中，在沉積介電層之後，將沉積的介電材料薄化及平坦化，例如透過化學機械研磨（CMP）製程。在一些實施例中，氮化物層606及第一氧化物層604作為化學機械研磨停止層。隨後，將插入鰭片420的介電層凹入。將淺溝槽隔離部件408凹入，提供延伸於淺溝槽隔離部件408上方的鰭片420A-420I。在一些實施例中，凹入製程可包括乾蝕刻製程、濕蝕刻製程、及/或前述之組合。在一些實施例中，控制凹入的深度（例如控制蝕刻時間），以得到鰭片420露出的上部的所欲高度。特別地，將淺溝槽隔離部件408凹入至齊平或低於磊晶堆疊496的最底層。
參照第31A及31B圖，在操作518，方法500（第5圖）在虛設閘極堆疊的側壁上形成閘極堆疊（未示出）及閘極間隔物438。在一個實施例中，閘極堆疊是隨後被移除的虛設（犧牲）閘極堆疊。舉例而言，閘極間隔物438的形成可透過使用如化學氣相沉積製程、次常壓化學氣相沉積製程、流動式化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、或其他合適的製程，在裝置400上方順應性地沉積介電材料。在順應性沉積介電材料後，可回蝕刻（etched-back）用於形成閘極間隔物438的部分介電材料，以露出未被虛設閘極堆疊覆蓋的部分鰭片420（例如在源極/汲極區中）。在某些情況下，回蝕刻製程移除大多數水平部分的介電材料，從而露出鰭片420的頂表面。在一些實施例中，回蝕刻製程可包括濕蝕刻製程、乾蝕刻製程、多步驟蝕刻製程、及/或前述之組合。應注意的是，在回蝕刻製程之後，在源極/汲極區中，閘極間隔物438仍設置在鰭片420A-420I的側壁上。
在操作520，方法500（第5圖）在鰭片420的源極/汲極區中形成磊晶源極/汲極部件440。參照第32A及32B圖，在操作520的一些實施例中，在形成磊晶源極/汲極部件440之前執行源極/汲極蝕刻製程。執行源極/汲極蝕刻製程以移除未被虛設閘極堆疊覆蓋的部分鰭片420（例如在源極/汲極區中）。在一些實施例中，源極/汲極蝕刻製程可包括：乾蝕刻製程、濕蝕刻製程、及/或前述之組合。因為鰭片420A、420E、420G、420H、420I的寬度大於鰭片420C、420D，所以較寬的鰭片上的凹槽具有較大的開口，因此，在凹入期間，較寬的鰭片比較窄的鰭片具有較小的蝕刻負載效應。因此，鰭片420A、420E、420G、420H、420I的蝕刻速率大於鰭片420C、420D。於是，鰭片420A、420E、420G、420H、420I凹入得比鰭片420C、420D更快。在所示的實施例中，鰭片420A、420E、420G、420H、420I的頂表面凹入至低於淺溝槽隔離部件408，而鰭片420C、420D的頂表面仍高於淺溝槽隔離部件408。在示出的實施例中，鰭片420A、420E、420G、420H、420I的凹入方式使磊晶堆疊496在操作520期間從鰭片420A、420E、420G、420H、420I的源極/汲極區移除；而磊晶堆疊496留在各個通道區中的鰭片420A、420E、420G、420H、420I的頂部中。參照第33A及33B圖，在操作520的一實施例中，磊晶源極/汲極部件440形成在源極/汲極區中，所述源極/汲極區鄰近虛設閘極堆疊且位於虛設閘極堆疊的兩側。舉例而言，磊晶源極/汲極部件440可形成在鰭片420露出的頂部上方且接觸鄰近的閘極間隔物438。在一些實施例中，磊晶源極/汲極部件440是透過在源極/汲極區中磊晶成長半導體材料層而形成。在各種實施例中，磊晶源極/汲極部件440可包括：Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、或其他合適的材料。可在磊晶製程期間引入摻雜劑以原位摻雜磊晶源極/汲極部件440，所述摻雜劑包括：p型摻雜劑，例如硼或BF2 ； n型摻雜劑，例如磷或砷；及/或包括前述之組合的其他合適的摻雜劑。若未原位摻雜磊晶源極/汲極部件440，則執行佈植製程（亦即接面（junction）佈植製程）以摻雜磊晶源極/汲極部件440。在示例性實施例中，在鰭片420A、420E、420H上的磊晶源極/汲極部件440包括n型摻雜劑，而鰭片420C、420D、420G、420I上方的磊晶源極/汲極部件440包括p型摻雜劑。由於較大的鰭片寬度及較低的鰭片頂表面，鰭片420A、420E、420G、420H、420I上方的磊晶源極/汲極部件440的體積通常大於鰭片420C、420D上方的磊晶源極/汲極部件440。在一些實施例中，相鄰的磊晶源極/汲極部件440可合併，形成跨越一個鰭片以上的合併的磊晶源極/汲極部件，例如在所示實施例中在鰭片420C及420D上方的磊晶源極/汲極部件440。值得注意的是，雖然第33A及33B圖中的磊晶源極/汲極部件440的剖面是繪示為菱形或六邊形，其並非限制性的，也可能是各種其他形狀。舉例而言，第 34圖繪示了在井帶區中，鰭片420G及420I上方的磊晶源極/汲極部件440具有菱形形狀，而鰭片420H上方的磊晶源極/汲極部件440具有條狀（bar-like）形狀。並且，在一些實施例中，鰭片420G及420I上方的磊晶源極/汲極部件440可高於或低於鰭片420H上方的磊晶源極/汲極部件440。此外，如第34圖所示，鰭片420H的寬度W2'可大於鰭片420G及420I的寬度W2，例如大了約10％至約30％，以進一步減少n型井410的帶電阻（strap resistance），其通常具有較窄的寬度而相應地比p型井412的具有較大的井電阻。如果額外的寬度（extra width）小於10％，可能無法有效地降低n型井410的較大井電阻。如果額外的寬度大於30％，可能不必要地增加記憶體單元寬度且增加電路面積及製造成本。由於較大的寬度W2'，在凹入蝕刻後，鰭片420H的頂表面可低於鰭片420G及420I的頂表面。
在操作522，方法500（第5圖）執行進一步的製程以完成功能電路。裝置400可經過進一步的製程以形成本領域中已知的各種部件及區域。舉例而言，可移除虛設閘極堆疊以形成閘極溝槽，並且從閘極溝槽選擇性地蝕刻磊晶堆疊496中的磊晶層492，從而露出通道層490。在沉積高介電常數金屬閘極堆疊於包住通道層490的閘極溝槽中之前，可形成內間隔物494。如所得結構，在電路區404中，全繞式閘極電晶體形成在鰭片420A及420E上，且鰭式場效電晶體形成在鰭片420C及420D上。此外，可在磊晶源極/汲極部件440上形成矽化或鍺矽化。在隨後的製程可在基板402上形成接觸開口、接觸金屬、以及各種接觸件/通孔/線及多層互連部件（例如金屬層及層間介電質），其配置為連接各種部件，以形成可包括一或多個記憶體裝置的功能電路。進一步的示例中，多層互連可包括：垂直互連（例如通孔或接觸件）、以及水平互連（例如金屬線）。各種互連部件可採用各種的導電材料，包括：銅、鎢、及/或矽化物。在一示例中，使用鑲嵌及/或雙鑲嵌製程以形成銅相關的多層互連結構。
本揭露的一或多個實施例為半導體裝置及其形成提供了許多益處，但並不以此為限。舉例而言，本揭露的實施例透過增大鰭片型井帶中的鰭片寬度且增加鰭片型井帶中的磊晶體積，在記憶體巨集的井帶區中提供減小的井拾取電阻（well pick-up resistance）。透過在井帶區中採用所述的改善方式，已觀察到井拾取電阻降低約1至2個數量級（order）。此外，本揭露的實施例可輕易地整合到現有的半導體製造製程中。
在一示例方面，本揭露針對積體電路裝置。所述積體電路裝置，包括：鰭式場效電晶體，設置在具有第一類型摻雜劑的摻雜區上方，其中鰭式場效電晶體包括第一鰭片結構及多個第一源極/汲極部件，第一鰭片結構具有第一寬度；以及鰭片型井帶，設置在具有第一類型摻雜劑的摻雜區上，其中鰭片型井帶包括第二鰭片結構及多個第二源極/汲極部件，第二鰭片結構具有大於第一寬度的第二寬度，其中鰭片型井帶將摻雜區連接至一電壓。一些實施例中，第二寬度與第一寬度之間的比例為約1.5∶1至約5∶1。一些實施例中，第二鰭片結構與沿著第一鰭片結構的縱長方向的假想延伸線重疊。一些實施例中，第一源極/汲極部件是以第二類型摻雜劑摻雜，且第二源極/汲極部件是以第一類型摻雜劑摻雜。一些實施例中，第一類型摻雜劑為n型摻雜劑且第二類型摻雜劑為p型摻雜劑。一些實施例中，第一類型摻雜劑為p型摻雜劑且第二類型摻雜劑為n型摻雜劑。一些實施例中，積體電路裝置，更包括：設置在摻雜區上方的鰭片節，其中鰭片節連接第一鰭片結構的底部與第二鰭片結構的底部。一些實施例中，鰭片節具有靠近第一鰭片結構的第一部分及靠近第二鰭片結構的第二部分，其中鰭片節的第一部分具有第一寬度且鰭片節的第二部分具有第二寬度。一些實施例中，鰭式場效電晶體為第一鰭式場效電晶體，鰭片型井帶為第一鰭片型井帶，摻雜區為第一摻雜區，且電壓為第一電壓，積體電路裝置更包括：第二鰭式場效電晶體，設置在具有第二類型摻雜劑的第二摻雜區上方，其中第二鰭式場效電晶體包括第三鰭片結構及多個第三源極/汲極部件，第三鰭片結構具有第三寬度；以及第二鰭片型井帶，設置在第二摻雜區上方，其中第二鰭片型井帶包括第四鰭片結構及多個第四源極/汲極部件，第四鰭片結構具有大於第一寬度的第四寬度，其中第二鰭片型井帶將第二摻雜區連接至不同於第一電壓的第二電壓。一些實施例中，第四寬度實質上等於第二寬度，且其中第三寬度實質上等於第一寬度。一些實施例中，第三及第四寬度皆實質上等於第二寬度。
在另一示例方面，本揭露針對積體電路裝置。所述積體電路裝置包括：n型井設置在基板中，n型井是以n型摻雜劑摻雜；第一電晶體設置在n型井上方，其中第一電晶體具有第一鰭片結構及設置在第一鰭片結構上方的第一閘極結構，使得第一閘極結構插入第一電晶體的多個第一源極/汲極（S/D）部件；第一井帶設置在n型井上方，其中第一井帶具有電性連接至n型井的第二鰭片結構及設置在第二鰭片結構上方的第二閘極結構，使得第二閘極結構插入第一井帶的多個第二源極/汲極部件；p型井設置在基板中且抵接n型井，p型井是以p型摻雜劑摻雜；第二電晶體設置在p型井上方，其中第二電晶體具有第三鰭片結構及設置在第三鰭片結構上方的第三閘極結構，使得第三閘極結構插入第二電晶體的多個第三源極/汲極部件；以及第二井帶設置在p型井上方，其中第二井帶具有電性連接至p型井的第四鰭片結構及設置在第四鰭片結構上方的第四閘極結構，使得第四閘極結構插入第二井帶的多個第四源極/汲極部件，其中第二及第四鰭片結構皆比第一鰭片結構寬。一些實施例中，第二及第四鰭片結構皆比第三鰭片結構寬。一些實施例中，第二、第三、及第四鰭片結構實質上具有相同的寬度。一些實施例中，第三鰭片結構比第一鰭片結構寬，且其中第一鰭片結構包括垂直堆疊的複數個半導體通道層。一些實施例中，第二源極/汲極部件的體積大於第一源極/汲極部件。
在又一示例方面，本揭露針對半導體裝置的形成方法。半導體裝置的形成方法包括：提供基板，包括以第一類型摻雜劑摻雜的井，所述井在第一方向上縱向延伸；形成心軸於井上方，心軸在第一方向上縱向延伸；形成多個間隔物於心軸的側壁上；移除在井的第一區域上方的心軸的第一部分，其中留下在井的第二區域上方的心軸的第二部分；使用井的第一區域上方的間隔物及井的第二區域上方的心軸作為一圖案化遮罩，將基板圖案化，由此在第一及第二區域上方形成鰭線；以及執行鰭片切割製程以移除鰭線的中間部分，從而形成第一鰭片於井的第一區域上方及第二鰭片於井的第二區域上方，其中第二鰭片在沿著垂直於第一方向的第二方向上比第一鰭片寬。一些實施例中，半導體裝置的形成方法，更包括：形成多個第一源極/汲極部件於第一鰭片上及多個第二源極/汲極部件於第二鰭片上，其中第二源極/汲極部件的體積大於第一源極/汲極部件；以及將第二源極/汲極部件電性連接至一電壓。一些實施例中，第一源極/汲極部件是以不同於第一類型摻雜劑的第二類型摻雜劑摻雜，且其中第二源極/汲極部件是以第一類型摻雜劑摻雜。一些實施例中，所提供的基板在井的第一區域上方具有塊體半導體材料且在井的第二區域上方具有多個半導體層的堆疊，其中此堆疊包括在垂直方向上交替設置的第一及第二類型的半導體層。
以上概述數個實施例之特點，以便在本發明所屬技術領域中具有通常知識者可更好地了解本發明的各個方面。在本發明所屬技術領域中具有通常知識者，應理解其可輕易地利用本發明實為基礎，設計或修改其他製程及結構，以達到及此中介紹的實施例之相同的目的及/或優點。在本發明所屬技術領域中具有通常知識者，也應理解此類等效的結構並無背離本發明的精神與範圍，且其可於此作各種的改變、取代、及替換而不背離本發明的精神與範圍。
100:半導體裝置 102:記憶體巨集 104:電路區 104A及104B電路區 106:記憶體單元 108,108A,108B,108C:井帶區 110:控制器 112:邊緣虛擬單元 200:靜態隨機存取記憶體單元 210,220:反相器 300:鰭片型多閘極電晶體 302:鰭片 304:閘極結構 306:間隔物 308:汲極區 310:源極區 312:半導體基板 314:隔離部件 316:閘極介電質 318:閘極電極 400:靜態隨機存取記憶體單元 402:基板 404:電路區 406:井帶區 408:隔離部件 410:n型井 412,412A,412B:p型井 414:n型井帶 416A/416B:p型井帶 420,420A,420B,420C,420D,420E,420F,420G,420H,420I:鰭片 420CH:中間部分 430,430A,430B,430C,430D,430E,430F,430G:閘極結構 432:閘極介電質 434:閘極電極 436:閘極插塞 438:閘極間隔物 440:源極/汲極部件 442:矽化物層 450:多層互連部件 452,454,456,458:層間介電層 460A-460R:裝置級接觸件 470:通孔 490,492:磊晶層 494:內間隔物 496:磊晶堆疊 500:方法 502,504,506,508,510,512,514,516,518,520,522:操作 602:心軸 604:第一氧化物層 606:氮化物層 608:第二氧化物層 610:硬遮罩 612:間隔物 614:阻抗層 616:介電襯層 620:切割窗口 622:介電襯層 A—A:線 BL:位元線 BLB:互補位元線 CD1:第一共用汲極 CD2:第二共用汲極 PG-1,PG-2:通閘電晶體 PU-1,PU-2:上拉電晶體 PD-1,PD-2:下拉電晶體 SN, SNB:儲存節點 VDD ,VSS :電源電壓 VDDN1,VDDN2,VSSN1,VSSN2:電壓節點 W1,W2:寬度 WL:字元線
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據本揭露的各種方面，繪示出具有嵌入式記憶體巨集（embedded memory macro）的積體電路之簡化方塊圖。 第2圖是根據本揭露的各種方面，繪示出可實施於記憶體巨集的記憶體單元中的單埠靜態隨機存取記憶體（single-port SRAM）單元之電路圖。 第3圖是根據一些實施例，繪示出多閘極（multi-gate）電晶體之透視圖。 第4A、4B、4C、及4D圖是根據本揭露的各種方面，繪示出部分或整體的記憶體裝置的實施例之局部示意圖。 第21A、21B、21C、及21D圖是根據本揭露的各種方面，繪示出部分或整體的記憶體裝置的替代實施例之局部示意圖。 第5圖是根據本揭露的各種方面，繪示出記憶體裝置的形成方法之流程圖。 第6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、22A、22B、23A、23B、24A、24B、25A、25B、26A、26B、27A、27B、28A、28B、29A、29B、30A、30B、31A、31B、32A、32B、33A、33B、及34圖是根據本揭露的各種方面，繪示出按照第5圖之方法的製程期間，記憶體裝置的各種實施例之局部示意圖。
400:靜態隨機存取記憶體單元
404:電路區
406:井帶區
410:n型井
412A,412B:p型井
420A,420B,420C,420D,420E,420F,420G,420H,420I:鰭片
620:切割窗口
A-A:線

Claims (20)

  1. 一種積體電路裝置，包括： 一鰭式場效電晶體，設置在具有一第一類型摻雜劑的一摻雜區上方，其中該鰭式場效電晶體包括一第一鰭片結構及多個第一源極/汲極（S/D）部件，該第一鰭片結構具有一第一寬度；以及 一鰭片型井帶（fin-based well strap），設置在具有該第一類型摻雜劑的該摻雜區上，其中該鰭片型井帶包括一第二鰭片結構及多個第二源極/汲極部件，該第二鰭片結構具有大於該第一寬度的一第二寬度，其中該鰭片型井帶將該摻雜區連接至一電壓。
  2. 如請求項1之積體電路裝置，其中該第二寬度與該第一寬度之間的比例為約1.5∶1至約5∶1。
  3. 如請求項1之積體電路裝置，其中該第二鰭片結構與沿著該第一鰭片結構的一縱長方向的一假想延伸線重疊。
  4. 如請求項1之積體電路裝置，其中該些第一源極/汲極部件是以一第二類型摻雜劑摻雜，且該些第二源極/汲極部件是以該第一類型摻雜劑摻雜。
  5. 如請求項4之積體電路裝置，其中該第一類型摻雜劑為一n型摻雜劑且該第二類型摻雜劑為一p型摻雜劑。
  6. 如請求項4之積體電路裝置，其中該第一類型摻雜劑為一p型摻雜劑且該第二類型摻雜劑為一n型摻雜劑。
  7. 如請求項1之積體電路裝置，更包括： 一鰭片節（fin stub）設置在該摻雜區上方，其中該鰭片節連接該第一鰭片結構的一底部與該第二鰭片結構的一底部。
  8. 如請求項7之積體電路裝置，其中該鰭片節具有靠近該第一鰭片結構的一第一部分及靠近該第二鰭片結構的一第二部分，其中該鰭片節的該第一部分具有該第一寬度且該鰭片節的該第二部分具有該第二寬度。
  9. 如請求項1之積體電路裝置，其中該鰭式場效電晶體為一第一鰭式場效電晶體，該鰭片型井帶為一第一鰭片型井帶，該摻雜區為一第一摻雜區，且該電壓為一第一電壓，該積體電路裝置更包括： 一第二鰭式場效電晶體，設置在具有一第二類型摻雜劑的一第二摻雜區上方，其中該第二鰭式場效電晶體包括一第三鰭片結構及多個第三源極/汲極部件，該第三鰭片結構具有一第三寬度；以及 一第二鰭片型井帶，設置在該第二摻雜區上方，其中該第二鰭片型井帶包括一第四鰭片結構及多個第四源極/汲極部件，該第四鰭片結構具有大於該第一寬度的一第四寬度，其中該第二鰭片型井帶將該第二摻雜區連接至不同於該第一電壓的一第二電壓。
  10. 如請求項9之積體電路裝置，其中該第四寬度實質上等於該第二寬度，且其中該第三寬度實質上等於該第一寬度。
  11. 如請求項9之積體電路裝置，其中該第三及該第四寬度皆實質上等於該第二寬度。
  12. 一種積體電路裝置，包括： 一n型井設置在一基板中，該n型井是以n型摻雜劑摻雜； 一第一電晶體設置在該n型井上方，其中該第一電晶體具有一第一鰭片結構及設置在該第一鰭片結構上方的一第一閘極結構，使得該第一閘極結構插入該第一電晶體的多個第一源極/汲極（S/D）部件； 一第一井帶設置在該n型井上方，其中該第一井帶具有電性連接至該n型井的一第二鰭片結構及設置在該第二鰭片結構上方的一第二閘極結構，使得該第二閘極結構插入該第一井帶的多個第二源極/汲極部件； 一p型井設置在該基板中且抵接該n型井，該p型井是以p型摻雜劑摻雜； 一第二電晶體設置在該p型井上方，其中該第二電晶體具有一第三鰭片結構及設置在該第三鰭片結構上方的一第三閘極結構，使得該第三閘極結構插入該第二電晶體的多個第三源極/汲極部件；以及 一第二井帶設置在該p型井上方，其中該第二井帶具有電性連接至該p型井的一第四鰭片結構及設置在該第四鰭片結構上方的一第四閘極結構，使得該第四閘極結構插入該第二井帶的多個第四源極/汲極部件， 其中該第二及該第四鰭片結構皆比該第一鰭片結構寬。
  13. 如請求項12之積體電路裝置，其中該第二及該第四鰭片結構皆比該第三鰭片結構寬。
  14. 如請求項12之積體電路裝置，其中該第二、該第三、及該第四鰭片結構實質上具有相同的寬度。
  15. 如請求項12之積體電路裝置，其中該第三鰭片結構比該第一鰭片結構寬，且其中該第一鰭片結構包括垂直堆疊的複數個半導體通道層。
  16. 如請求項12之積體電路裝置，其中該些第二源極/汲極部件的體積大於該些第一源極/汲極部件。
  17. 一種半導體裝置的形成方法，包括： 提供一基板，包括以一第一類型摻雜劑摻雜的一井，該井在一第一方向上縱向延伸； 形成一心軸（mandrel）於該井上方，該心軸在該第一方向上縱向延伸； 形成多個間隔物於該心軸的側壁上； 移除在該井的一第一區域上方的該心軸的一第一部分，其中留下在該井的一第二區域上方的該心軸的一第二部分； 使用該井的該第一區域上方的該些間隔物及該井的該第二區域上方的該心軸作為一圖案化遮罩，將該基板圖案化，由此在該第一及該第二區域上方形成一鰭線（fin line）；以及 執行一鰭片切割製程以移除該鰭線的一中間部分，從而形成一第一鰭片於該井的該第一區域上方及一第二鰭片於該井的該第二區域上方，其中該第二鰭片在沿著垂直於該第一方向的一第二方向上比該第一鰭片寬。
  18. 如請求項17之半導體裝置的形成方法，更包括： 形成多個第一源極/汲極（S/D）部件於該第一鰭片上及多個第二源極/汲極部件於該第二鰭片上，其中該些第二源極/汲極部件的體積大於該些第一源極/汲極部件；以及 將該些第二源極/汲極部件電性連接至一電壓。
  19. 如請求項18之半導體裝置的形成方法，其中該些第一源極/汲極部件是以不同於該第一類型摻雜劑的一第二類型摻雜劑摻雜，且其中該些第二源極/汲極部件是以該第一類型摻雜劑摻雜。
  20. 如請求項17之半導體裝置的形成方法，其中所提供的該基板在該井的該第一區域上方具有一塊體半導體材料且在該井的該第二區域上方具有多個半導體層的一堆疊，其中該堆疊包括在一垂直方向上交替設置的第一及第二類型的半導體層。
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