TW202121503A - 藉由雙重電漿的間隔開放製程 - Google Patents

藉由雙重電漿的間隔開放製程 Download PDF

Info

Publication number
TW202121503A
TW202121503A TW109122434A TW109122434A TW202121503A TW 202121503 A TW202121503 A TW 202121503A TW 109122434 A TW109122434 A TW 109122434A TW 109122434 A TW109122434 A TW 109122434A TW 202121503 A TW202121503 A TW 202121503A
Authority
TW
Taiwan
Prior art keywords
plasma
workpiece
processing
gas
chamber
Prior art date
Application number
TW109122434A
Other languages
English (en)
Inventor
采文 宋
春 顏
華 仲
麥克Ｘ 楊
狄克西特Ｖ 戴桑
彼得Ｊ 雷賓斯
Original Assignee
美商得昇科技股份有限公司
大陸商北京屹唐半導體科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商得昇科技股份有限公司, 大陸商北京屹唐半導體科技有限公司 filed Critical 美商得昇科技股份有限公司
Publication of TW202121503A publication Critical patent/TW202121503A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

提供用以處理一工件的系統及方法。在一示例中，方法包含將一工件放置在處理室中的工件支撐件上。方法包含執行一間隔處理製程，以使工件暴露於在第一電漿中從第一處理氣體產生的物質，以對工件上的間隔層執行間隔處理製程。第一電漿可在處理室中產生。在執行間隔處理製程後，方法可包含執行一間隔蝕刻製程，以將工件暴露於在第二電漿中從第二處理氣體產生的中性自由基，以蝕刻工件上的間隔層的至少一部分。第二電漿可在遠離處理室的電漿室中產生。

Description

藉由雙重電漿的間隔開放製程
【優先權主張】
本發明主張2019年7月3日申請之名稱為「藉由雙重電漿的間隔開放製程(Spacer Open Process by Dual Plasma)」的美國專利臨時申請案62/870,184的優先權，其以引用的方式併入本文。
本發明一般關於工件的處理，例如半導體工件。
半導體工件的處理可包含在基板上沉積和移除不同的材料層。隨著半導體裝置中關鍵尺寸的縮小，裝置尺寸和材料厚度在半導體製程中持續地減小。在先進的裝置節點中，對其他材料具有高選擇性的材料移除對半導體裝置的性能可能變得越來越重要。自對準多重圖案化技術(例如，自對準雙重圖案化(SADP)、自對準四重圖案化(SAQP))可在傳統的微影工具解析度下達成縮小的特徵尺寸。
本發明具體實施例的態樣和優點將在以下描述中部分地闡述、或是可從描述中習得、或是可通過具體實施例的實踐而獲知。
本發明的一示例態樣係關於用以處理工件的方法。方法包含將一工件放置在處理室中的工件支撐架上。方法包含執行一間隔處理製 程，以使工件暴露於在第一電漿中從第一處理氣體產生的物質，以對在工件上的間隔層進行間隔處理製程。第一電漿可在處理室中產生。在執行間隔處理製程後，方法可包含執行一間隔蝕刻製程，以將工件暴露於在第二電漿中從第二處理氣體產生的中性自由基，以蝕刻工件上的間隔層的至少一部分。第二電漿可在遠離處理室的電漿室中產生。
參考以下詳細描述和所附請求項，將更佳地理解各種具體實施例的這些和其他特徵、態樣和優點。併入本說明書中並構成其一部分的附圖顯示了本發明的具體實施例，並連同詳細描述一起用於解釋相關原理。
50:spacer 間隔
52:profile edge 輪廓邊緣
60:spacer 間隔
62:profile edge 輪廓邊緣
70:substrate layer 基板層
72:mandrel structure 心軸結構
75:spacer 間隔
77:profile edge 輪廓邊緣
78:spacer profile edge 輪廓邊緣
80:method 方法
82:cycle 循環
84:repeat 重複
86:mandrel removal process 心軸移除製程
90:substrate 基板
92:mandrel structure 心軸結構
94:layer 層
95:spacer layer 間隔層
100:plasma processing apparatus 電漿處理設備
110:processing chamber 處理室
112:pedestal 基座
114:workpiece 工件
120:plasma chamber 電漿室
122:dielectric side wall 介電側壁
124:ceiling 頂板
125:plasma chamber interior 電漿室內部
128:grounded Faraday shield 接地法拉第屏蔽
130:induction coil 感應線圈
132:matching network 匹配網絡
134:RF power generator RF功率產生器
135:inductively coupled plasma source 電感式耦合電漿源
150:gas supply 氣體供應
151:gas distribution channel 氣體分配通道
200:separation grid 分離格柵
210:first grid plate 第一格柵板
220:second grid plate 第二格柵板
300:method 方法
320:cycle 循環
400:process 製程
402:capacitively coupled plasma etch process 電容式耦合電漿蝕刻製程
500:process 製程
502:first plasma 第一電漿
504:second plasma 第二電漿
510:bias electrode 偏壓電極
512:matching network 匹配網絡
514:RF power generator RF功率產生器
516:gas exhaust port 排氣埠
在說明書中闡述了針對所屬技術領域中具有通常知識者的具體實施例的詳細討論，其係參照所附圖式，其中：
第1圖繪示設置在工件上的間隔結構；
第2圖繪示設置在工件上的間隔結構；
第3圖繪示根據本發明示例具體實施例的一製程；
第4圖繪示根據本發明示例具體實施例的一示例電漿處理設備；
第5圖繪示根據本發明示例具體實施例的一方法；
第6圖繪示根據本發明示例具體實施例的一製程；以及
第7圖繪示根據本發明示例具體實施例的一製程。
現在將詳細參考具體實施例，在附圖中顯示了其一或多個示例。每一示例係以解釋具體實施例的方式提出，而不是限制本發明。實際 上，對所屬技術領域中具有通常知識者顯而易見的是，在不脫離本發明的範疇或精神的情況下，可對具體實施例進行各種修改和變化。舉例來說，顯示為或描述為一具體實施例的一部分的特徵可與另一具體實施例一起使用，以產生又一具體實施例。因此，意圖為本發明各態樣涵蓋這類修改和變化。
本發明的示例態樣針對用於在工件上的自對準多重圖案化(例如，自對準雙重圖案化(SADP)、自對準四重圖案化(SAQP))的製程。隨著半導體裝置中臨界尺寸的減小，裝置尺寸和材料厚度繼續減小。在製造先進邏輯和記憶體(例如，動態隨機存取記憶體DRAM)裝置時，所謂的自對準多重圖案化技術可為一種經濟的方法，用以在傳統的微影工具解析度下顯著地減小特徵尺寸。在示例SADP製程流程中，在基板上形成心軸結構。使用沉積製程(例如，原子層沉積製程)在心軸結構上形成間隔層(例如，SiN層)。間隔在頂部和底部處形成開口，以形成具有心軸(例如矽)材料於其間的間隔對結構。隨後，在保持間隔結構不變的情況下選擇性地移除心軸材料。間隔結構在隨後的異向性離子間隔蝕刻製程中進一步用作硬式遮罩，以將其圖案轉移到底下的材料。在處理流程的另一示例中，可以所謂的自對準四重圖案化(SAQP)方案來重複自對準雙重圖案化(SADP)方案。
自對準多重圖案化製程可能會帶來挑戰。舉例來說，殘留的間隔材料可能引起微遮蔽效應，導致在後續的蝕刻步驟中留下心軸殘餘物。使用例如來自遠程電漿源的純自由基蝕刻可能減小間隔臨界尺寸，這可能降低精確的圖案轉移。由於不均勻的氧化物(其需要移除)，在結構底部的氧化物耗損(例如，SiO2)在隨後的圖案轉移步驟中可能引起問題。作為另 一例子，當使用電容式耦合電漿時，間隔頂部輪廓可能是不對稱的(例如嚴重的刻面)，從而在隨後的製程步驟中導致不均勻的離子偏轉。
根據本發明的示例態樣，用於處理工件的方法(例如，作為自對準多重圖案化製程的一部分)可包含例如間隔處理製程和間隔蝕刻製程。間隔處理製程可用於處理設置在心軸結構(例如，矽心軸)上的間隔(例如，SiN間隔)。間隔處理製程可在處理室中使用電容式耦合電漿從具有含H的化學物質(例如H2、CH4等)的處理氣體產生物質。在一些具體實施例中，處理氣體可包含惰性氣體(例如，Ar、He等)作為稀釋劑。可藉由使用設置在用以在處理室中支撐工件的工件支撐件中的偏壓電極在處理室中產生電容式耦合電漿來實施間隔處理製程。可在較低的壓力(例如，小於約100mTorr)和較高的偏壓功率(例如，約75至約150Wb)下實施間隔處理製程。間隔處理製程可在進行間隔蝕刻製程之前修改間隔表面(例如，SiN表面)。
間隔蝕刻製程可使用電感式耦合電漿在遠程電漿室中從處理氣體產生物質。可過濾物質，使得自由基(例如中性自由基)在處理室中暴露於工件，以蝕刻間隔。用於間隔蝕刻步驟的處理氣體可包含例如NF3、SF6等的含氟化學物質。在一些具體實施例中，處理氣體可包含有助於F自由基離解的O2氣體。在一些實施例中，處理氣體可包含惰性氣體(例如，Ar、He等)，以用作稀釋劑。相對於間隔處理製程，間隔蝕刻製程可在更高的壓力(例如，大於約300mTorr)下執行。
在一些具體實施例中，可在間隔蝕刻製程和間隔處理製程之間實施沖吹製程。沖吹製程可使用惰性氣體(例如Ar、He等)來沖吹處理室中的氣體和殘留物。以此方式，可在同一處理室內原位地執行間隔處理製程 和間隔蝕刻製程，而不必在不同的處理室之間轉移工件，從而提高了處理時間的效率。
間隔處理製程和間隔蝕刻製程可以交替的方式循環地重複，直到充分地蝕刻(例如，打開)間隔材料且暴露出心軸結構。一旦心軸結構被暴露，就可執行心軸移除製程，以移除心軸，留下用於將圖案轉移到底下材料的間隔。
本發明的示例態樣可提供許多技術效果和益處。舉例來說，利用雙重電漿(例如，電容式耦合電漿和電感式耦合電漿)，可結合及調整反應性離子蝕刻(RIE)，使得作為自對準多重圖案製程的一部分的間隔開口步驟可實現良好的異向性並減少殘留物。
在示例具體實施例中，根據本發明示例態樣的方法可導致更圓滑和對稱的間隔輪廓。更明確地，第1圖根據本發明的示例態樣繪示了藉由執行間隔處理製程並接著進行間隔蝕刻製程而得到的SiN間隔50的示例間隔輪廓。SiN間隔50具有圓化輪廓邊緣52。第2圖根據本發明的示例態樣繪示了在沒有間隔處理步驟的情況下使用例如電容式耦合電漿而產生的SiN間隔60的示例間隔輪廓。SiN間隔60具有尖銳的傾斜輪廓邊緣62。參照第1圖和第2圖，間隔50相對於間隔60具有更圓滑和對稱的輪廓。尖銳的傾斜輪廓邊緣62可能導致在隨後的製程步驟中離子偏轉不均勻。藉由使間隔50具有更圓滑和對稱的輪廓(例如，間隔輪廓邊緣52)，可減少在後續製程步驟中的離子偏轉。
本發明各態樣係參照「工件」來進行討論。為了說明和討論的目的，工件可以包含半導體晶圓。所屬技術領域中具有通常知識者在使 用本文提供的揭露內容後將理解到，本發明的示例態樣可與任何工件(例如，半導體基板或其他合適的基板)結合使用。另外，術語「約」與數值結合使用是指在所述數值的百分之二十(20%)之內。
如本文所用，「遠程電漿」是指遠離工件而產生的電漿，例如在藉由分離格柵與工件分離的電漿室中。如本文所用，「直接電漿」是指直接暴露於工件的電漿，例如在具有可操作以支撐工件的工件支撐架的處理室中產生的電漿。
第3圖根據本發明的示例具體實施例繪示了用於自對準多重圖案化的示例方法80的概述。舉例來說，工件可包含圖案化結構，其包含設置在基板層70上的一或多個心軸結構72(例如，矽心軸)。基板層70可為半導體層(例如，Si、SiGe)及/或介電層(例如SiO2)。間隔層75可設置在心軸結構72上。間隔層可例如為SiN間隔層。
工件可經歷間隔處理製程接著間隔蝕刻製程的一個循環82，以至少部分地移除間隔75的一部分。下文將討論與示例間隔處理製程和間隔蝕刻製程有關的細節。循環82可根據需要或期望在84處重複多次，直到已移除足夠量的間隔75，以暴露出心軸結構72。可執行心軸移除製程86以移除心軸結構並在基板層70上留下間隔75。接著，可使用蝕刻製程以將由間隔75形成的圖案轉移到基板層70上。
第4圖繪示了可用於實施根據本發明的示例性具體實施例的製程的示例性電漿處理設備100。電漿處理設備100包含處理室110以及與處理室110分離的電漿室120。處理室110包含可操作以保持待處理工件114(例如半導體晶圓)的工件支撐件或基座112。在此示例說明中，藉由電感式耦合 電漿源135在電漿室120(即電漿產生區域)中產生電漿，且通過分離格柵組件200將所需的物質從電漿室120引導至工件114的表面。
電漿室120包含介電側壁122和頂板124。介電側壁122、頂板124、和分離格柵200定義了電漿室內部125。介電側壁122可由介電材料形成，例如石英及/或氧化鋁。電感式耦合電漿源135可包含感應線圈130，其鄰近介電側壁122繞電漿室120設置。感應線圈130通過合適的匹配網絡132耦合至RF功率產生器134。可由氣體供應150和環形氣體分配通道151或其他合適的氣體引入機制將處理氣體提供至室內部。當使用來自RF功率產生器134的RF功率來激勵感應線圈130時，可從電漿室120中的處理氣體中產生電漿。在特定具體實施例中，電漿處理設備100可包含一選擇性的接地法拉第屏蔽128，以減少感應線圈130對電漿的電容耦合。
如第4圖所示，分離格柵200將電漿室120與處理室110分開。分離格柵200可用以從在電漿室120中由電漿產生的混合物進行離子過濾，以產生過濾後的混合物。過濾後的混合物可在處理室中暴露於工件114。
在一些具體實施例中，分離格柵200可為多板分離格柵。舉例來說，分離格柵200可包含彼此平行地間隔開的第一格柵板210和第二格柵板220。第一格柵板210和第二格柵板220可分開一距離。
第一格柵板210可具有第一格柵圖案，其具有複數個孔洞。第二柵格板220可具有第二柵格圖案，其具有複數個孔洞。第一柵格圖案可與第二柵格圖案相同或不同。帶電粒子可在其穿過分離格柵中每個格柵板210、220的孔洞的路徑上，在壁面上進行再結合。中性粒子(例如自由基)可相對自由地流經第一格柵板210和第二格柵板220中的孔洞。孔洞的大小 以及每一柵格板210和220的厚度可能會影響帶電粒子和中性粒子的通透度。
在一些具體實施例中，第一柵格板210可由金屬(例如，鋁)或其他導電材料製成，及/或第二柵格板220可由導電材料或介電材料(例如，石英、陶瓷等)製成。在一些具體實施例中，第一柵格板210及/或第二柵格板220可由其他材料製成，例如矽或碳化矽。在格柵板由金屬或其他導電材料製成的情況下，格柵板可電接地(例如，耦合到接地參考)。
第4圖的示例性電漿處理設備100可操作以在電漿室120中產生第一電漿502(例如，遠程電漿)。第一電漿502可為電感式耦合電漿。當使用第一電漿502處理工件時，電漿處理設備100可說是在電感式耦合電漿模式下操作。
電漿處理設備100可以在處理室110中產生第二電漿504(例如，直接電漿)。更具體地，電漿處理設備100包含在基座112中具有偏壓電極510的偏壓源。電極510可通過合適的匹配網絡512耦合到RF功率產生器514。當使用RF能量供能偏壓電極510時，可從處理室110中的混合物中產生第二電漿504，以直接暴露至工件114。第二電漿504可為電容式耦合電漿。當使用第二電漿504處理工件時，電漿處理設備100可說是在電容式耦合電漿模式下操作。處理室110可包含用於從處理室110排出氣體的排氣埠516。
如第4圖所示，設備100可包含氣體輸送系統150，其組態以例如經由氣體分配通道151或其他分配系統(例如，噴頭)將處理氣體輸送到電漿室120。氣體輸送系統可包含多個進料氣體管線。可通過作用為噴頭的分離格柵200將處理氣體輸送到處理室110。下文將詳細討論用於間隔處理 製程、間隔蝕刻製程、沖吹製程和心軸移除製程的示例性處理氣體。
第5圖繪示了根據本發明的示例性具體實施例的示例方法(300)的流程圖。舉例來說，可使用第4圖的電漿處理設備100來實現方法(300)。然而，可使用其他電漿處理設備而不脫離本發明的範疇。為了說明和討論的目的，第5圖描繪了以特定順序執行的步驟。使用本文所提供的揭示內容之下，本技術領域中具有通常知識者將會瞭解本文所述方法的許多步驟係可修改、省略、重新排列、重複、同時施行、擴張、包含未顯示步驟、或以其他方式重新配置，而不偏離本發明範疇。
在(302)，方法包含將工件放置在電漿處理設備的處理室中的工件支撐件上。處理室可與電漿室分開(例如，由分離格柵組件分開)。舉例來說，方法可包含將工件114放置在第4圖的處理室110中的工件支撐件112上。工件可包含設置在心軸結構(Si心軸)上的間隔(例如，SiN間隔)。
在(304)，方法可包含執行間隔處理製程。間隔處理製程可將間隔(例如，SiN間隔)暴露於在處理室中使用電容式耦合電漿(例如，直接電漿)所產生的物質。電容式耦合電漿可從包含例如H2、CH4等的含氫化學物質的處理氣體中產生。電容式耦合電漿可例如利用設置在工件支撐件中的RF偏壓電極來產生。
舉例來說，具有含氫化學物質的處理氣體可從氣體供應150通過分離格柵200(例如，作用為噴頭)提供到處理室110(第4圖)中。可使用RF能量來供能RF偏壓電極510，以在處理室中從處理氣體產生電容式耦合電漿。由電容式耦合電漿在處理氣體中產生的物質可暴露於工件上的間隔結構以處理工件。間隔處理製程可在減壓(例如，小於約100mTorr)下進行。
以下提供了用於間隔處理製程的示例製程參數：
處理氣體：H2+稀釋氣體
稀釋氣體：N2及/或Ar及/或He
處理壓力：約6mT至約30mT
RF偏壓源功率：約20W至約120W(偏壓)
工件溫度：約15℃至約35℃
處理週期：約10秒至約60秒
處理氣體的氣流速率：
H2：約100sccm至約500sccm
稀釋氣體：約50sccm至約500sccm
在完成間隔處理製程後，方法(300)可包含執行沖吹製程。沖吹製程可在有電漿或沒有電漿的情況下進行。沖吹製程可包含將沖吹氣體(例如，如Ar、He等的惰性氣體)流入處理室以從處理室清除殘留物。
舉例來說，可從氣體供應150通過分離格柵200(例如，作用為噴頭)將沖吹氣體(例如，惰性氣體)提供到處理室110(第4圖)中。在間隔處理製程之後，沖吹氣體可沖吹在處理室110中剩下的殘留物和其他物質。
在完成沖吹製程之後，方法(300)可包含執行間隔蝕刻製程。間隔蝕刻製程可使工件暴露於在遠程電漿室中產生的自由基(例如中性自由基)。中性自由基可使用電感式耦合電漿源從具有含氟化學物質(例如，NF3、SF6等)的處理氣體產生。選擇性地，O2氣體可包含於處理氣體中。選擇性地，惰性氣體可使用作為處理氣體的稀釋劑。
舉例來說，可經由氣體供應150將處理氣體提供給電漿室內 部125(第4圖)。可使用電漿源135在處理氣體中感應出電感式耦合電漿。在電感式耦合電漿中產生的物質可通過分離格柵組件200以過濾物質中的離子。穿過分離格柵組件的中性自由基可暴露於工件以執行間隔蝕刻製程。
在一些具體實施例中，分離格柵組件200可組態以大於或等於約90%(例如大於或等於約95%)的效率來過濾離子。離子過濾的百分比效率是指相對於混合物中的離子總數量從混合物中移除的離子量。舉例來說，約90%的效率表示在過濾過程中移除了約90%的離子。約95%的效率表示在過濾過程中移除了約95%的離子。
在一些具體實施例中，分離格柵200可為多板分離格柵。多板分離格柵可具有平行的多個分離格柵板。可選擇孔洞在柵格板上的配置和對準，以提供所需的離子過濾效率，例如大於或等於約95%。
以下提供用於間隔蝕刻製程的示例製程參數：
處理氣體：NF3+稀釋氣體
稀釋氣體：N2及/或Ar及/或He
處理壓力：約300mT至約600mT
電感式耦合電漿源功率：0W偏壓；約850至1500W源
工件溫度：約15℃至約35℃
處理週期：約10秒至約60秒
處理氣體的氣流速率：
NF3：約10sccm至約200sccm
稀釋氣體：約200sccm至約1000sccm
如第5圖所示，間隔處理製程304、沖吹製程306、和間隔蝕刻製程308 可形成循環製程的一循環320。如322所示，可以循環方式重複循環320，直到已打開間隔且暴露心軸結構。
在(310)，方法可包含執行心軸移除製程。在不偏離本發明範疇的情況下，可使用適合用於蝕刻心軸的任何製程。在一些具體實施例中，心軸移除製程可將心軸暴露於由遠程電漿源中的電漿所產生的自由基，以移除矽心軸。舉例來說，在一些具體實施例中，可使用含氟氣體(例如，三氟化氮(NF3)或四氟甲烷(CF4)或其他含氟碳氫化合物，例如CH2F2、CHF3、CH3F)來建立與遠程ICP電漿源相關的高選擇性物質，用於移除矽心軸，並減少對間隔和次層的損壞。
更具體地，一示例性心軸移除製程可包含在遠程電漿室中使用電感式耦合元件從處理氣體中產生物質。方法可包含將含氟氣體(例如三氟化氮(NF3)或四氟甲烷(CF4)或其他含氟碳氫化合物，例如CH2F2、CHF3、CH3F)引入與物質形成混合物。方法可包含將工件的矽結構暴露於混合物中，以移除矽心軸的至少一部分。在一些具體實施例中，處理氣體可進一步包含氫(H2)。在一些其他具體實施例中，處理氣體也可包含惰性氣體，例如氦氣(He)或氬氣(Ar)。
在一些具體實施例中，處理氣體可包含惰性氣體。惰性氣體可進入電漿室。可在電漿室外部及在電漿室下游流動位置上，注入含氟氣體(如NF3或CF4、或其他含氟碳氫化合物，如CH2F2、CHF3、CH3F)。舉例來說，可透過後電漿氣體注入源來注入含氟氣體(如NF3或CF4、或其他含氟碳氫化合物，如CH2F2、CHF3、CH3F)。舉例來說，後電漿氣體注入源可位在分離格柵的第一格柵板及第二格柵板之間，該分離格柵可將電漿室及處 理室隔開。某些具體實施例中，後電漿氣體注入源可位在處理室中的分離格柵之下。
以下提供了用於根據本發明示例性具體實施例的使用電感式耦合電漿源的心軸移除製程的示例性製程參數：
處理氣體：CF4、NF3、H2
稀釋氣體：He/Ar
處理壓力：約200mTorr至約1000mTorr(例如約600mTorr)
電感式耦合電漿源功率：約600W至約2500W(例如約1500W)
電容式耦合電漿源功率：約0W至約150W(例如約50W)
工件溫度：(20℃)約5℃至約90℃(例如約20℃)
處理週期：約10秒至約200秒(例如40秒)
處理氣體的氣流速率：約50sccm至約500sccm(例如310sccm)
在圖5的(312)處，方法可包含從處理室移除工件。在從處理室中移出工件之前，可執行附加的處理步驟(例如，將間隔轉移到底下的基板)，而不偏離本發明的範疇。
可對本發明的示例態樣進行變化和修改。舉例來說，製程可在可能需要準原子層蝕刻的其他結構上使用，例如需要精確控制的回蝕刻製程。製程可與其他製程結合。舉例來說，如第6圖所示，製程(400)可包含對設置在心軸結構72(例如，矽心軸)上的間隔層75(例如，SiN間隔)實施一特定製程週期的標準電容式耦合電漿(CCP)蝕刻製程402(未經處理)。標準的CCP蝕刻製程可產生具有更銳利輪廓的間隔輪廓邊緣77。在標準CCP蝕刻製程之後，可根據本發明的示例態樣實施(例如，週期性地)間隔處理製程和間 隔蝕刻製程(接著進行心軸移除製程)，以產生具有比僅執行標準的CCP蝕刻過程更為鈍形的輪廓邊緣78的間隔75。以這種方式，可控制製程參數(例如，在間隔處理和間隔蝕刻製程之前使用標準CCP蝕刻製程對間隔材料進行蝕刻的時間長度及/或百分比)，以獲得間隔的期望輪廓形狀。
此外，可調整根據本發明的示例態樣的間隔處理和間隔蝕刻製程的製程參數，以實現期望的間隔輪廓。舉例來說，在一示例中，可增加製程壓力(例如，從6mTorr增加到30mTorr)，以產生自上而下的負載。在期望蝕刻輪廓為倒圓錐形或需要更大的間隔頂部臨界尺寸的情況下，可施加增加的壓力。
對於SAQP的情況，也可使用增加的壓力，其中在心軸上方存在來自先前SADP圖案轉移的另一材料層的情況下，會期望打開頂部和底部間隔並移除心軸。在此情況下，在較高的壓力下，負載可減慢底部間隔蝕刻速率，且在移除心軸上方的材料時，剩餘的底部間隔層可使用作為保護層。
第7圖描繪了示例性製程500，其中使用增加的壓力用於間隔蝕刻製程。舉例來說，工件可包含在基板90上設置在心軸結構92上方的間隔層95。心軸結構92的頂部可包含與基板90相同材料的層94，其為先前轉移步驟留下的。根據本發明的示例態樣，可在間隔處理及/或間隔蝕刻製程期間增加壓力，以產生頂部負載並減緩底部間隔蝕刻。當心軸結構92被暴露時，這可導致間隔95的一部分97保留在基板上方。當從心軸結構92的頂部移除層94時，間隔層95的此部分97可保護基板90免受蝕刻。
雖然已針對本發明標的的特定示例具體實施例詳細地描述 了本發明標的，但將理解到，本技術領域中具有通常知識者在理解前述內容後，可輕易地對這些具體實施例進行修飾、變化及產生均等物。因此，本文揭示內容的範圍僅作為示例，而非作為限制，且主要揭示內容並未排除包含對本技術領域中具有通常知識者而言係可輕易完成之本發明標的的此類修飾、變化及/或添加。
50:spacer 間隔
52:profile edge 輪廓邊緣

Claims (20)

  1. 一種處理一工件的方法，該方法包含：
    將一工件放置在一處理室中的一工件支撐件上；
    執行一間隔處理製程，以使該工件暴露於在一第一電漿中從一第一處理氣體產生的物質，以對在該工件上的一間隔層執行一間隔處理製程，該第一電漿係在該處理室中產生；
    在執行該間隔處理製程後，執行一間隔蝕刻製程以將該工件暴露於在一第二電漿中從一第二處理氣體產生的中性自由基，以蝕刻該工件上的該間隔層的至少一部分，該第二電漿係在遠離該處理室的一電漿室中產生。
  2. 如請求項1之方法，其中該第一處理氣體包含一含氫氣體。
  3. 如請求項2之方法，其中該第一處理氣體包含H2氣體。
  4. 如請求項2之方法，其中該第一處理氣體包含CH4氣體。
  5. 如請求項1之方法，其中該第一電漿為使用在該工件支撐件中的一RF偏壓電極而產生的一電容式耦合電漿。
  6. 如請求項1之方法，其中該第二處理氣體包含一含氟氣體。
  7. 如請求項6之方法，其中該第二處理氣體包含NF3、SF6或CF4中的一或多種。
  8. 如請求項1之方法，其中該第二電漿為在該電漿室中產生的一電感式耦合電漿，該電漿室藉由一分離格柵與該處理室隔開，該分離格柵係組態以過濾在該第二電漿中產生的離子。
  9. 如請求項1之方法，其中該間隔處理製程和該間隔蝕刻製程以一交替方式循環執行。
  10. 如請求項1之方法，其中該方法更包含在執行該間隔處理製程和該間隔蝕刻製程之間執行一沖吹製程。
  11. 如請求項10之方法，其中該沖吹製程包含使一惰性氣體流入該處理室。
  12. 如請求項1之方法，其中該間隔層為一SiN層。
  13. 如請求項1之方法，其中該間隔層形成在一心軸結構上。
  14. 如請求項13之方法，其中該方法更包含在該工件上執行一心軸移除製程，該心軸移除製程包含將該心軸暴露於從該電漿室中的一第三電漿產生於一第三處理氣體中的自由基。
  15. 如請求項14之方法，其中該第三處理氣體包含O2。
  16. 如請求項1之方法，其中該間隔處理製程和該間隔蝕刻製程係執行作為一自對準多重圖案化製程的一部分。
  17. 一種用以在一工件上執行一自對準多重圖案化製程的方法，包含：
    將一工件放置在一處理室中的一工件支撐件上，該處理室藉由一分離格柵與一電漿室隔開，該工件支撐件包含一RF偏壓源；
    進行一間隔處理製程，使該工件暴露於在一第一電漿中從一第一處理氣體產生的物質，以對設置在該工件上的一心軸結構上的一SiN間隔層執行一間隔處理製程，該第一電漿係使用該RF偏壓源從該第一處理氣體產生於該處理室中；
    在執行該間隔處理製程之後，執行一間隔蝕刻製程以將該工件暴露於在一第二電漿中從一第二處理氣體產生的中性自由基，以蝕刻該工件上的該SiN間隔層的至少一部分，該第二電漿係藉由一電感式耦合電漿源產生於該電漿室中；
    執行一心軸移除製程以從該工件移除該心軸結構，該心軸移除製程將該工件暴露於在一第三電漿中從一第三處理氣體產生的中性自由基，該第三電漿藉由該電感式耦合電漿源產生於該電漿室中。
  18. 如請求項17之方法，更包含在執行該間隔處理製程和該間隔蝕刻製程之間執行一沖吹製程。
  19. 如請求項17之方法，其中該第一處理氣體不同於該第二處理氣體。
  20. 如請求項17之方法，其中該第一電漿為一電容式耦合電漿，且該第二電漿為一電感式耦合電漿。
TW109122434A 2019-07-03 2020-07-02 藉由雙重電漿的間隔開放製程 TW202121503A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962870184P 2019-07-03 2019-07-03
US62/870,184 2019-07-03

Publications (1)

Publication Number Publication Date
TW202121503A true TW202121503A (zh) 2021-06-01

Family

ID=74066118

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109122434A TW202121503A (zh) 2019-07-03 2020-07-02 藉由雙重電漿的間隔開放製程

Country Status (4)

Country Link
US (1) US11195718B2 (zh)
CN (1) CN112714944B (zh)
TW (1) TW202121503A (zh)
WO (1) WO2021003235A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112786436A (zh) * 2019-11-06 2021-05-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113471049B (zh) 2021-06-30 2022-07-26 北京屹唐半导体科技股份有限公司 用于处理工件的方法及等离子体刻蚀机、半导体器件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4056144B2 (ja) * 1998-09-10 2008-03-05 株式会社エフオーアイ プラズマ処理装置
US20100099263A1 (en) 2008-10-20 2010-04-22 Applied Materials, Inc. Nf3/h2 remote plasma process with high etch selectivity of psg/bpsg over thermal oxide and low density surface defects
CN101800174A (zh) * 2010-02-11 2010-08-11 中微半导体设备(上海)有限公司 一种含碳层的等离子刻蚀方法
US9892917B2 (en) * 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US8679982B2 (en) * 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US20150155176A1 (en) 2013-12-03 2015-06-04 Lam Research Corporation Sidewall height nonuniformity reduction for sidewall image transfer processes
US9406522B2 (en) * 2014-07-24 2016-08-02 Applied Materials, Inc. Single platform, multiple cycle spacer deposition and etch
US10475626B2 (en) 2015-03-17 2019-11-12 Applied Materials, Inc. Ion-ion plasma atomic layer etch process and reactor
US9478433B1 (en) 2015-03-30 2016-10-25 Applied Materials, Inc. Cyclic spacer etching process with improved profile control
US9812325B2 (en) 2015-09-03 2017-11-07 Tokyo Electron Limited Method for modifying spacer profile
US9818621B2 (en) 2016-02-22 2017-11-14 Applied Materials, Inc. Cyclic oxide spacer etch process
KR20190038945A (ko) 2016-08-29 2019-04-09 도쿄엘렉트론가부시키가이샤 실리콘 질화물의 준원자 층 에칭 방법
US10192743B2 (en) 2016-08-29 2019-01-29 Tokyo Electron Limited Method of anisotropic extraction of silicon nitride mandrel for fabrication of self-aligned block structures
KR102537097B1 (ko) 2017-02-23 2023-05-25 도쿄엘렉트론가부시키가이샤 실리콘 질화물의 유사 원자층 에칭 방법
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US11127594B2 (en) * 2017-12-19 2021-09-21 Tokyo Electron Limited Manufacturing methods for mandrel pull from spacers for multi-color patterning

Also Published As

Publication number Publication date
CN112714944A (zh) 2021-04-27
US20210005456A1 (en) 2021-01-07
CN112714944B (zh) 2022-08-26
WO2021003235A1 (en) 2021-01-07
US11195718B2 (en) 2021-12-07

Similar Documents

Publication Publication Date Title
US10566206B2 (en) Systems and methods for anisotropic material breakthrough
CN112771650B (zh) 间隔物刻蚀工艺
US11387115B2 (en) Silicon mandrel etch after native oxide punch-through
TW202032661A (zh) 用於移除硬遮罩之以水蒸氣為基礎的含氟電漿
TW202117847A (zh) 使用沉積製程和蝕刻製程的工件處理
TW202121503A (zh) 藉由雙重電漿的間隔開放製程
US11335565B2 (en) Systems and methods to form airgaps
US11043393B2 (en) Ozone treatment for selective silicon nitride etch over silicon
US11257680B2 (en) Methods for processing a workpiece using fluorine radicals
KR100593826B1 (ko) 드라이 에칭 방법
TW202113908A (zh) 提高藉由遠端電漿產生之氧化層薄膜品質的表面預處理製程
US11651977B2 (en) Processing of workpieces using fluorocarbon plasma
US11107695B2 (en) Surface smoothing of workpieces
JP2003017475A (ja) ドライエッチング方法
US20210202231A1 (en) Systems and Methods for Removal of Hardmask
JP2023535388A (ja) ホウ素がドープされたシリコン材料を利用した集積プロセス