TW202117817A - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TW202117817A
TW202117817A TW109136383A TW109136383A TW202117817A TW 202117817 A TW202117817 A TW 202117817A TW 109136383 A TW109136383 A TW 109136383A TW 109136383 A TW109136383 A TW 109136383A TW 202117817 A TW202117817 A TW 202117817A
Authority
TW
Taiwan
Prior art keywords
layer
bottom anti
semiconductor device
manufacturing
reflection layer
Prior art date
Application number
TW109136383A
Other languages
English (en)
Other versions
TWI755900B (zh
Inventor
許耀文
黃銘淇
莊英良
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/889,160 external-priority patent/US11362006B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202117817A publication Critical patent/TW202117817A/zh
Application granted granted Critical
Publication of TWI755900B publication Critical patent/TWI755900B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31058After-treatment of organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051Deposition of metallic or metal-silicide layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供利用底部抗反射層的處理製程的半導體裝置和方法。處理製程可以是添加材料以填充底部抗反射層的材料內的孔洞和孔隙的物理處理製程,或者處理製程可以是使用化學反應以形成保護層的化學處理製程。藉由處理底部抗反射層,減少或消除了後續塗佈的化學物質的擴散,藉此有助於防止由這種擴散所引起的缺陷。

Description

半導體裝置的製造方法
本發明實施例是關於半導體製造技術,特別是關於半導體裝置的製造方法。
半導體裝置用於各種電子應用中,舉例來說,例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造通常藉由在半導體基底上方依序沉積絕緣層或介電層、導電層和半導體層的材料,並且使用微影將這些不同材料層圖案化,以在半導體基底上形成電路組件和元件。
半導體產業藉由不斷縮減最小部件尺寸來持續提升各種電子組件(例如電晶體、二極體、電阻器、電容器等)的積體密度,這允許將更多部件整合至給定區域中。然而,隨著最小部件尺寸縮減,產生了應被解決的其他問題。
根據一些實施例提供半導體裝置的製造方法。此方法包含在凸起的半導體區上方形成第一層;在第一層上方塗佈底部抗反射層,底部抗反射層相對於第一化學物質具有第一擴散性;將底部抗反射層圖案化;相對於第一化學物質將第一擴散性降低至第二擴散性;以及當存在底部抗反射層時,使用第一化學物質移除第一層的一部分。
根據另一些實施例提供半導體裝置的製造方法。此方法包含在半導體鰭片上方的功函數層上方沉積硬遮罩層;在硬遮罩層上方沉積底部抗反射層;將底部抗反射層圖案化;處理底部抗反射層,其中底部抗反射層的處理降低第一蝕刻劑穿過底部抗反射層的擴散性;以及當存在底部抗反射層時,用第一蝕刻劑移除硬遮罩層的一部分。
根據又另一些實施例提供半導體裝置的製造方法。此方法包含在半導體鰭片上方沉積一層氧化鑭;在氧化鑭層上方沉積一層氧化鋁;在氧化鋁層上放置底部抗反射層;將底部抗反射層圖案化;在圖案化底部抗反射層之後,添加材料到底部抗反射層中;當存在底部抗反射層時,蝕刻氧化鋁層的一部分;以及當存在底部抗反射層時,蝕刻氧化鑭層的一部分。
以下內容提供許多不同實施例或範例,用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下,以簡化本發明實施例。當然,這些僅僅是範例,並非用於限定本發明實施例。舉例來說,敘述中若提及第一部件形成於第二部件上或上方,可能包含形成第一部件和第二部件直接接觸的實施例,也可能包含額外的部件形成於第一部件和第二部件之間,使得第一部件和第二部件不直接接觸的實施例。另外,本發明實施例在不同範例中可重複使用參考數字及/或字母。此重複是為了簡化和清楚之目的,並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外,本文可能使用空間相對用語,例如「下方」、「之下」、「下」、「上方」、「上」及類似的用詞,這些空間相對用語係為了便於描述如圖所示之一個(些)元件或部件與另一個(些)元件或部件之間的關係。這些空間相對用語包含使用中或操作中的裝置之不同方位,以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位),則在此所使用的空間相對形容詞也將依轉向後的方位來解釋。
現在將針對特定範例描述實施例,這些範例包含具有防起泡(blister)的鰭式場效電晶體(finFET)製造過程以及形成較少泡的半導體裝置。然而,實施例不限於本文提供的範例,並且可以在各種實施例中實現這些想法。
現在參照第1圖,繪示例如鰭式場效電晶體裝置的半導體裝置100的透視圖。在一實施例中,半導體裝置100包含基底101和第一溝槽103。基底101可以是矽基底,但也可以使用其他基底,例如絕緣體上覆半導體(semiconductor-on-insulator,SOI)、應變的絕緣體上覆半導體(strained SOI)和絕緣體上覆矽鍺。基底101可以是p型半導體,雖然在其他實施例中,基底101可以是n型半導體。
可以在最終形成第一隔離區105中的初始步驟中形成第一溝槽103。可以使用遮罩層(第1圖中未單獨繪示)以及合適的蝕刻製程來形成第一溝槽103。舉例來說,遮罩層可以是包含氮化矽的硬遮罩,其經由例如化學氣相沉積(chemical vapor deposition,CVD)的製程所形成,但可以使用其他材料,例如氧化物、氮氧化物、碳化矽、前述之組合或類似的材料,並且可以使用其他製程,例如電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)或甚至形成氧化矽然後氮化。一旦形成遮罩層,就可以經由合適的光學微影(photolithographic)製程將遮罩層圖案化,以暴露出將被移除以形成第一溝槽103的基底101的那些部分。
一旦形成並圖案化遮罩層,就在基底101中形成第一溝槽103。可以經由例如反應離子蝕刻(reactive ion etching,RIE)的合適的製程移除露出的基底101,以在基底101中形成第一溝槽103,但可以使用任何合適的製程。在一實施例中,第一溝槽103可以形成為具有距基底101的表面小於約5,000 Å的第一深度,例如約2,500 Å。
然而,如本技術領域中具有通常知識者將理解的,上述形成第一溝槽103的製程只是一個可能的製程,並不表示唯一的實施例。而是,可以利用可以形成第一溝槽103的任何合適的製程,並且可以使用包含任何數量的遮罩和移除步驟的任何合適的製程。
除了形成第一溝槽103,遮罩和蝕刻製程還從基底101的那些未被移除的部分形成鰭片107。為了方便,鰭片107在圖式中被繪示為藉由虛線與基底101隔開,但可能存在或可能不存在隔開的物理指示。如下所述,這些鰭片107可用於形成多閘極鰭式場效電晶體的通道區。雖然第1圖僅繪示由基底101形成的兩個鰭片107,但可以使用任何數量的鰭片107。
鰭片107可以形成為在基底101的表面具有約5 nm至約80 nm的寬度,例如約30 nm。另外,鰭片107可以彼此隔開約10 nm至約100 nm的距離,例如約50 nm。藉由以這種方式隔開鰭片107,鰭片107可各自形成分開的通道區,同時仍足夠接近以共享共閘極(下文進一步討論)。
一旦形成了第一溝槽103和鰭片107,就可以用介電材料填充第一溝槽103,並且可以將介電材料凹蝕至第一溝槽103中以形成第一隔離區105。介電材料可以是氧化物材料、高密度電漿(high-density plasma,HDP)氧化物或類似的材料。可以在第一溝槽103的可選的清潔和加襯(lining)之後,使用化學氣相沉積(CVD)方法(例如高深寬比(HARP)製程)、高密度電漿化學氣相沉積方法或其他本領域已知的合適的形成方法來形成介電材料。
第一溝槽103的填充可以藉由以介電材料過填充第一溝槽103和基底101,然後經由合適的製程來移除第一溝槽103和鰭片107之外的過量材料,例如化學機械研磨(chemical mechanical polishing,CMP)、蝕刻、前述之組合或類似的製程。在一實施例中,移除製程也移除位於鰭片107上方的任何介電材料,使得介電材料的移除將鰭片107的表面暴露於進一步的製程步驟。
一旦第一溝槽103已被介電材料填充,就可以接著將介電材料凹蝕遠離鰭片107的表面。可以進行凹蝕以暴露出鄰近鰭片107的頂表面之鰭片107的側壁的至少一部分。可以使用濕式蝕刻來凹蝕介電材料,濕式蝕刻藉由將鰭片107的頂表面浸入例如HF的蝕刻劑中,但可以使用其他蝕刻劑,例如H2 ,並且可以使用其他方法,例如反應離子蝕刻、使用例如NH3 /NF3 的蝕刻劑之乾式蝕刻、化學氧化物移除或乾式化學清潔。可以將介電材料凹蝕至距鰭片107的表面約50 Å至約500 Å的距離,例如約400 Å。另外,凹蝕也可以移除位於鰭片107上方的任何剩餘的介電材料,以確保暴露出鰭片107以用於進一步製程。
然而,如本技術領域中具有通常知識者將理解的,上述步驟可能只是用於填充和凹蝕介電材料的整個製程流程的一部分。舉例來說,加襯步驟、清潔步驟、退火步驟、間隙填充步驟、前述之組合或類似的步驟也可以用於形成並以介電材料填充第一溝槽103。所有可能的製程步驟應完全包含在本實施例的範圍。
在形成了第一隔離區105之後,就可以在每個鰭片107上方形成虛設閘極介電質109、虛設閘極介電質109上方的虛設閘極電極111、以及第一間隔物113。在一實施例中,閘極介電質109的形成可以藉由熱氧化、化學氣相沉積、濺鍍(sputtering)或本領域已知且用於形成閘極介電質的任何其他方法。取決於閘極介電質形成的技術,在鰭片107的頂部上的虛設閘極介電質109的厚度可以不同於在鰭片107的側壁上的閘極介電質109的厚度。
虛設閘極介電質109可以包含例如二氧化矽或氮氧化矽的材料,厚度為約3埃至約100埃,例如約10埃。虛設閘極介電質109可以由高介電常數(high-k)材料(例如相對介電常數大於約5)形成,例如氧化鑭(La2 O3 )、氧化鋁(Al2 O3 )、氧化鉿(HfO2 )、氧氮化鉿(HfON)或氧化鋯(ZrO2 )或前述之組合,其等效氧化物厚度為約0.5埃至約100埃,例如約10埃或更小。另外,虛設閘極介電質109也可以使用二氧化矽、氧氮化矽及/或高介電常數材料的任何組合。
虛設閘極電極111可以包含導電或非導電材料,並且可以選自包含多晶矽、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合或類似的材料的群組。虛設閘極電極111的沉積可以藉由化學氣相沉積(CVD)、濺鍍沉積或本領域已知且用於沉積導電材料的其他技術。虛設閘極電極111的厚度可以在約5 Å至約200 Å的範圍。虛設閘極電極111的頂表面可以具有不平坦的頂表面,並且可以在虛設閘極電極111的圖案化或閘極蝕刻之前被平坦化。此時,離子可以被引入或可以不被引入虛設閘極電極111中。可以例如藉由離子佈植技術來引入離子。
一旦形成虛設閘極介電質109和虛設閘極電極111,就可以將其圖案化以在鰭片107上方形成一系列堆疊115。堆疊115界定位於虛設閘極介電質109下方的鰭片107的每一側上的多個通道區。堆疊115的形成可以使用例如本領域已知的沉積和光學微影技術在虛設閘極電極111上沉積和圖案化閘極遮罩(第1圖中未單獨繪示)。閘極遮罩可以結合常用的遮罩和犧牲材料,例如(但不限於)氧化矽、氧氮化矽、SiCON、SiC、SiOC及/或氮化矽,並且可以沉積到約5 Å至約200 Å的厚度。可以使用乾式蝕刻製程來蝕刻虛設閘極電極111和虛設閘極介電質109,以形成圖案化的堆疊115。
一旦堆疊115已經被圖案化,就可以形成第一間隔物113。第一間隔物113可以形成在堆疊115的兩側上。第一間隔物113的形成通常藉由在先形成的結構上毯覆沉積間隔層(第1圖中未單獨繪示)。間隔層可以包含SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物或類似的材料,並且可以藉由用於形成這種層的方法來形成間隔層,例如化學氣相沉積(CVD)、電漿輔助化學氣相沉積、濺鍍和本領域已知的其他方法。間隔層可以包含具有不同蝕刻特性的不同材料或與第一隔離區105內的介電材料相同的材料。然後,可以將第一間隔物113圖案化,例如藉由一或多次蝕刻以從結構的水平表面移除間隔層,以形成第一間隔物113。
在一實施例中,第一間隔物113可以形成為具有約5 Å至約500 Å的厚度。另外,一旦已經形成第一間隔物113,就可以將鄰近一堆疊115的第一間隔物113與鄰近另一堆疊115的第一間隔物113隔開約5 nm至約200 nm的距離,例如約20 nm。然而,可以使用任何合適的厚度和距離。
第2圖繪示從未被堆疊115和第一間隔物113保護的那些區域中移除鰭片107以及源極/汲極區201的再成長。從未被堆疊115和第一間隔物113保護的那些區域中移除鰭片107的進行可以藉由使用堆疊115和第一間隔物113作為硬遮罩的反應離子蝕刻(RIE)或藉由任何其他合適的移除製程。可以繼續移除直到鰭片107與第一隔離區105的表面共平面(如圖所示)或低於第一隔離區105的表面。
一旦移除了鰭片107的這些部分,就放置並圖案化硬遮罩(未單獨繪示)以覆蓋虛設閘極電極111以防止成長,並且可以再成長源極/汲極區201以接觸每個鰭片107。在一實施例中,可以再成長源極/汲極區201,並且在一些實施例中,可以再成長源極/汲極區201以形成應力源,應力源會對位於堆疊115下方的鰭片107的通道區施加應力。在鰭片115包含矽且鰭式場效電晶體是p型裝置的實施例中,可以經由以例如矽的材料或例如晶格常數不同於通道區的矽鍺的材料的選擇性磊晶製程使源極/汲極區201再成長。磊晶成長製程可以使用例如矽烷、二氯矽烷、鍺烷或類似的材料的前驅物,並且可以持續約5分鐘至約120分鐘,例如約30分鐘。
在一實施例中,源極/汲極區201可以形成為具有約5 Å至約1000 Å的厚度以及在第一隔離區105上方約10 Å至約500 Å的高度,例如約200 Å。在此實施例中,源極/汲極區201可以形成為在第一隔離區105的上表面上方具有在約5 nm至約250 nm的高度,例如約100 nm。然而,可以利用任何合適的高度。
一旦形成了源極/汲極區201,就可以藉由佈植合適的摻質以補充鰭片107中的摻質來將摻質佈植到源極/汲極區201中。舉例來說,可以佈植p型摻質以形成P型金屬氧化物半導體(PMOS)裝置,例如硼、鎵、銦或類似的摻質。可替代地,可以佈植n型摻質以形成N型金屬氧化物半導體(NMOS)裝置,例如磷、砷、銻或類似的摻質。可以使用堆疊115和第一間隔物113作為遮罩來佈植這些摻質。應注意的是,本技術領域中具有通常知識者將理解,可以使用許多其他製程、步驟等來佈植摻質。舉例來說,本技術領域中具有通常知識者將理解,可以使用間隔物和襯層的各種組合來進行多個佈植,以形成具有適於特定目的之特定形狀或特性的源極/汲極區。這些製程中的任何一種都可用於佈植摻質,以上描述並非用以將本實施例限制於上述步驟。
另外,在此時,移除在形成源極/汲極區201期間覆蓋虛設閘極電極111的硬遮罩。在一實施例中,可以使用例如對硬遮罩的材料具有選擇性的濕式或乾式蝕刻製程來移除硬遮罩。然而,可以使用任何合適的移除製程。
第2圖還繪示在堆疊115和源極/汲極區201上方的層間介電(inter-layer dielectric,ILD)層203的形成(第2圖中用虛線繪示,以更清楚地繪示下方的結構)。層間介電層203可以包含例如硼磷矽酸鹽玻璃(boron phosphorous silicate glass,BPSG)的材料,但可以使用任何合適的介電質。層間介電層203的形成可以使用例如電漿輔助化學氣相沉積的製程,但可以替代地使用例如低壓化學氣相沉積的其他製程。層間介電層203可以形成為約100 Å至約3,000 Å的厚度。一旦形成層間介電層203,就可以使用例如平坦化製程將層間介電層203與第一間隔物113一起平坦化,例如化學機械研磨製程,但可以使用任何合適的製程。
第3圖沿著線3-3’繪示第2圖的剖面示意圖,以更好地繪示移除虛設閘極電極111和虛設閘極介電質109的材料並將其替換成用於第一閘極堆疊1002的多個層(第3圖未繪示,但在下文參照第10圖繪示和描述)。另外,在第3圖中,雖然第一閘極堆疊1002被繪示為在基底101的第一區302內,但也繪示基底101的第二區304(用於第二閘極堆疊1004),其中第二區304可以緊鄰第一區302,或者可以與第一區302隔開一距離(在第3圖中用虛線表示)。在一實施例中,第一閘極堆疊1002可以是用於第一電晶體(例如第一N型金屬氧化物半導體鰭式場效電晶體)的閘極堆疊,而第二閘極堆疊1004可以是用於第二電晶體(例如第一P型金屬氧化物半導體鰭式場效電晶體)的閘極堆疊。然而,可以使用任何合適的裝置。
在一實施例中,可以使用例如一或多種濕式或乾式蝕刻製程來移除虛設閘極電極111和虛設閘極介電質109,此蝕刻製程利用對虛設閘極電極111和虛設閘極介電質109的材料具有選擇性的蝕刻劑。然而,可以採用任何合適的移除製程。
一旦移除了虛設閘極電極111和虛設閘極介電質109,就可以藉由沉積一系列層來開始形成第一閘極堆疊1002和第二閘極堆疊1004的製程。在一實施例中,一系列層可以包含可選的界面層(未單獨繪示)、第一介電材料301、可選的第一n型金屬功函數層303和第一p型金屬功函數層305。
可以在形成第一介電材料301之前形成可選的界面層。在一實施例中,界面層可以是例如二氧化矽的材料,經由例如原位蒸汽產生(in situ steam generation,ISSG)的製程形成。在另一實施例中,界面層可以是高介電常數材料,例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2 O5 、前述之組合或類似的材料,其厚度為約5 Å至約20 Å,例如約10 Å。然而,可以使用任何合適的材料或形成製程。
一旦形成了界面層,就可以在界面層上方形成第一介電材料301。在一實施例中,第一介電材料301是高介電常數材料,例如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2 O5 、前述之組合或類似的材料,經由例如原子層沉積、化學氣相沉積或類似的製程來沉積。第一介電材料301可以沉積為約5 Å至約200 Å的厚度,例如約12 Å,但可以使用任何合適的材料和厚度。
第一n型金屬功函數層303可以形成在第一介電材料301上。在一實施例中,第一n型金屬功函數層303可以是例如W、Cu、AlCu、TiAlC、TiAlN、Ti、TiN、Ta、TaN、Co、Ni、Ag、Al、TaAl、TaAlC、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或前述之組合的材料。舉例來說,可以利用原子層沉積(atomic layer deposition,ALD)製程、化學氣相沉積製程或類似的製程將第一n型金屬功函數層303沉積為約5 Å至約5000 Å的厚度,例如約30 Å。然而,可以利用任何合適的材料和製程來形成第一n型金屬功函數層303。
第一p型金屬功函數層305可以形成在第一n型金屬功函數層303(如果存在的話)上方或在第一介電材料301(如果不存在第一n型金屬功函數層303的話)上方。在一實施例中,第一p型金屬功函數層305可以由金屬材料形成,例如LaO、TiN、Ti、TiAlN、TaC、TaCN、TaSiN、TaSi2 、NiSi2 、Mn、Zr、ZrSi2 、TaN、Ru、Al、Mo、MoSi2 、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、前述之組合或類似的材料。另外,可以使用沉積製程來沉積第一p型金屬功函數層305,例如原子層沉積、化學氣相沉積、濺鍍或類似的製程,並將其沉積為約0.8 Å至約10 Å的厚度,例如約1.2 Å,但可以使用任何合適的沉積製程或厚度。
第3圖另外繪示形成硬遮罩層307以及在第一區302上方放置和圖案化底部抗反射層309。在一實施例中,硬遮罩層307可以是例如氧化鋁的遮罩材料,但可以利用任何合適的遮罩材料,例如氮化鈦(TiN)、碳化鎢(WC)和矽(Si)、前述之組合或類似的材料。可以使用沉積製程來沉積硬遮罩層307,例如原子層沉積、化學氣相沉積、濺鍍或類似的製程,並沉積為約5 Å至約100 Å的厚度,例如約20 Å。然而,可以使用任何合適的材料、形成製程和厚度。
在一實施例中,底部抗反射層309的光學性質不同於後續放置的光阻313,其用於防止在光阻313的曝光製程期間能量(例如光)不受控制和不希望地反射回到上方的光阻313中,藉此防止反射光在光阻313的不希望的區域中引起反應。舉例來說,底部抗反射層309可以具有與光阻313不同的折射率(n)、不同的消光係數(extinction coefficient(k))或厚度(T)值。此外,底部抗反射層309可用於提供平坦表面,有助於減少以一角度撞擊的能量的負面影響。
在一實施例中,用於形成底部抗反射層309的材料包含聚合物樹脂、催化劑和交聯劑,這些都放置在底部抗反射塗層(BARC)溶劑中以進行分散。聚合物樹脂可以包含具有各種單體的聚合物,這些單體經由交聯劑與發色基(chromophore group)結合在一起。在一具體的實施例中,交聯單體可以包含烴鏈,烴鏈還包含例如羥基、羧酸基、羧酸酯基、環氧基、烏拉坦(urethane)基、醯胺基、前述之組合或類似的材料。另外,交聯劑可以是三聚氰胺基劑、脲(urea)基劑、乙烯脲基劑、丙烯脲基劑、乙炔脲(glycoluril)基劑、具有羥基、羥烷基(hydroxyalkyl)或前述之組合的脂族環狀烴(aliphatic cyclic hydrocarbon)、脂族環狀烴的含氧衍生物、乙炔脲化合物、醚化胺基樹脂(etherified amino resins)、聚醚醇(polyether polyol)、聚縮水甘油醚(polyglycidil ether)、乙烯醚、三嗪(triazine)、前述之組合或類似的材料。然而,可以使用任何合適的單體、聚合物和交聯劑。
可以塗佈用於底部抗反射層309的材料,使得用於底部抗反射層309的材料塗覆上方的露出表面,並且可以使用例如旋轉塗佈製程、浸塗(dip coating)法、氣刀塗佈法、簾幕塗佈(curtain coating)法、線棒塗佈(wire-bar coating)法、凹版塗佈法、層壓法、擠壓式塗佈法、前述之組合或類似的製程來塗佈。在一實施例中,可以先塗佈用於底部抗反射層309的材料,使其具有約10 nm至約1000 nm的厚度,例如約100 nm。一旦就位,就可以烘烤底部抗反射層309的材料以除去底部抗反射塗層溶劑,並使交聯劑反應以使聚合物彼此交聯以形成底部抗反射層309。
在放置底部抗反射層309之後,底部抗反射層309的材料的物理性質可以允許在進一步製程中發生某些缺陷。舉例來說,在一些實施例中,沉積的底部抗反射層309可以具有擴散性(例如化學物質可以擴散穿過抗反射層309的材料的速率),擴散性允許在一定的曝光時間之後,後續塗佈的化學物質的材料(例如第一濕式蝕刻劑601(在下文參照第6圖進一步描述))擴散穿過底部抗反射層309並與下層反應。
第3圖另外繪示使用中間層311和光阻313將底部抗反射層309圖案化。在一實施例中,中間層311可以是耐蝕性不同於光阻313的有機層或無機層。在一具體的實施例中,中間層311是硬遮罩材料,例如低溫氧化物、氧化鋁、矽、氮化矽、其他氧化物、氮氧化物、碳化矽、前述之組合或類似的材料。用於中間層311的硬遮罩材料可以經由例如化學氣相沉積(CVD)的製程形成,但可以替代地使用其他製程,例如電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、旋轉塗佈或甚至形成氧化矽然後氮化。可以利用形成或放置中間層311的材料的任何合適的方法或方法的組合,並且所有這樣的方法或組合應完全包含在實施例的範圍。中間層311可以形成為約100 Å至約800 Å的厚度,例如約300 Å。
將光阻313放置在中間層311上以提供圖案化的遮罩,使將中間層311可以被圖案化成所需的圖案。在一實施例中,光阻313是感光材料,其分散在中間層311上,然後將光阻313暴露於圖案化的能量源(例如光),以在感光材料的那些曝光部分引起化學反應。化學反應引起物理性質的改變,其可用於顯影製程,以將感光材料的曝光部分與感光材料的未曝光部分分離,以產生圖案化的光阻。
一旦將光阻313圖案化為所需的圖案,光阻313就可以作為遮罩以圖案化中間層311的材料。舉例來說,可以使用例如反應離子蝕刻(RIE)的非等向性蝕刻製程來將光阻313的圖案轉移到中間層311,藉此,合適的蝕刻劑(例如CF4 -O2 )的離子可用於乾式蝕刻,以移除被圖案化的光阻313暴露出的中間層311的部分。然而,可以替代地使用任何其他合適的蝕刻劑,例如CHF3 /O2 、CH2 F2 、CH3 F或類似的蝕刻劑,並且可以使用任何其他合適的移除方法,例如濕式剝除(wet stripping)。
一旦將光阻313的圖案轉移到中間層311,就可以使用中間層311將光阻313的圖案轉移到底部抗反射層309上以暴露出第二區304中的硬遮罩層307。在一實施例中,可以使用蝕刻製程來蝕刻底部抗反射層309,蝕刻製程利用光阻313和中間層311(現在被圖案化)作為遮罩層。蝕刻製程可以是乾式蝕刻製程,其利用例如氧氣、氮氣、氫氣、氨氣、六氟化硫、二氟甲烷、三氟化氮、三氟化氯、氯、一氧化碳、二氧化碳、氦氣、二氯化硼、氬氣、氟、三氟甲烷、四氟甲烷、全氟環丁烷(perfluorocyclobutane)、全氟丙烷、前述之組合或類似的蝕刻劑。然而,可以使用任何其他合適的蝕刻製程,例如濕式蝕刻,或甚至與中間層311同時進行的濕式蝕刻,以及任何其他合適的蝕刻劑。
第4圖繪示一旦將底部抗反射層309圖案化,就可以移除光阻313和中間層311。在一實施例中,可以使用例如灰化(ashing)製程來移除光阻313,藉此將光阻313的溫度升高到使光阻313經歷熱分解的程度,之後可以容易地移除分解的光阻313。
一旦移除了光阻313,就可以移除中間層311。在一實施例中,可以使用一或多個蝕刻製程(例如濕式蝕刻或乾式蝕刻製程)來移除中間層311。然而,可以使用任何合適的移除製程。
第5圖繪示可用於處理和保護底部抗反射層309的處理製程(在第5圖中由標記為501的箭頭表示),減少蝕刻劑穿過底部抗反射層309的擴散性,並有助於防止後續的化學物質不希望且不想要地穿過底部抗反射層309。在第5圖所示之實施例中,處理是非反應性的,物理處理不會使底部抗反射層309(下文參照第11~13圖進一步討論其他實施例)的結構化學改質。在一具體實施例中,處理製程501可以是填充處理,其填充底部抗反射層309的孔隙(經由例如毛細力)和其他開口,藉此防止後續塗佈的化學物質試圖穿過底部抗反射層309進入那些孔隙和其他開口。
在這樣的實施例中,可以藉由塗佈第一處理化學物質(在第5圖中由標記為503的「X」表示)來進行處理製程501。在一實施例中,第一處理化學物質503可以是物理性質允許其進入底部抗反射層309的孔隙內的化學物質。舉例來說,在一些實施例中,第一處理化學物質503可以具有小於約5 cp的黏度,例如為約1 cp至約3 cp,並且還可以具有小於約40 mN/m的表面張力,例如為約10 mN/m至約30 mN/m。另外,第一處理化學物質503可以具有約0.7至約2的比重,例如約0.79。最後,第一處理化學物質503可以具有約10-1 g/mL至約10-4 g/mL的水溶性,並且不會與後續塗佈的化學物質發生化學反應。
在一具體的實施例中,第一處理化學物質503可以是烴,例如異丙醇(isopropyl alcohol,IPA)、己烷、丙酮、苯、前述之組合或類似的材料。然而,也可以使用任何其他合適的化學物質,例如其他正烷烴、其他烴烷烴(hydrocarbon alkanes)或類似的材料。可以使用能夠抑制後續塗佈的化學物質移動穿過底部抗反射層309的任何合適的化學物質,並且所有這樣的化學物質應完全包含在實施例的範圍。
處理製程501可以藉由使第一處理化學物質503物理接觸底部抗反射層309來開始。在一實施例中,第一處理化學物質503的塗佈可以使用例如例如旋轉塗佈製程、浸塗法、氣刀塗佈法、簾幕塗佈法、線棒塗佈法、凹版塗佈法、層壓法、擠壓式塗佈法、前述之組合或類似的製程。然而,可以利用任何合適的塗佈第一處理化學物質503的方法。
第一處理化學物質503可以在約5°C至約80°C的溫度下塗佈,例如約25°C。另外,處理製程501可以持續到足以填充底部抗反射層309的孔隙和開口的時間,例如約30秒至約240秒的時間段,例如約120秒。然而,可以利用任何合適的時間和溫度。
在處理製程501期間,第一處理化學物質503會進入位於底部抗反射層309內的孔隙和其他開口中,並經由使用毛細力浸潤底部抗反射層309。藉由填充這些孔隙和其他開口並留在這些孔隙和其他開口內,第一處理化學物質503會減緩或甚至完全防止後續塗佈的化學物質移動穿過底部抗反射層309(在下文進一步討論)。藉由減緩後續化學物質的移動,後續塗佈的化學物質將無法到達下方的硬遮罩層307。此外,藉由防止後續塗佈的化學物質到達下方的硬遮罩層307,後續塗佈的化學物質將不能與下方的硬遮罩層307反應,並防止引起例如起泡的缺陷的發生。對於較小的製程節點(例如N5、N3等)和較小的鰭片節距(fin-to-fin pitches),這樣的防止允許增加可用的清潔時間並擴大濕式清潔寬裕度。
第6圖繪示從第二區304移除硬遮罩層307。在一實施例中,可以使用具有濕式蝕刻劑(在第6圖中由標記為601的X表示)的濕式蝕刻製程來移除硬遮罩層307,濕式蝕刻劑選擇性地移除硬遮罩層307選取的材料(例如氧化鋁)。如此一來,在硬遮罩層307是氧化鋁的實施例中,可以用第一濕式蝕刻劑601來進行硬遮罩層307的移除,例如氫氧化銨(NH4 OH)、磷酸(H3 PO4 )、過氧化氫、前述之組合或類似的材料。
在一具體實施例中,可以使用稀氫氧化銨溶液移除硬遮罩層307。舉例來說,濕式蝕刻溶液可以包含比例為1:20的氫氧化銨和水。在另一實施例中,可以使用置於例如水的溶劑中的氫氧化銨和過氧化氫之混合物來移除硬遮罩層307。舉例來說,濕式蝕刻溶液可以包含29%氫氧化銨和31%過氧化氫,其餘溶液包含水。然而,可以使用任何合適的蝕刻劑和蝕刻溶液。
在一實施例中,可以在足以使第一濕式蝕刻劑601與硬遮罩層307的材料反應的溫度下進行濕式蝕刻製程,例如在約5°C至約70°C的溫度,例如約25°C。另外,濕式蝕刻製程可以進行約20秒至約300秒的時間段,例如約144秒。然而,可以利用任何合適的時間和溫度。
然而,在第一處理化學物質503仍然存在於底部抗反射層309的孔隙和開口內的情況下,可以降低第一濕式蝕刻劑601的擴散性(例如擴散穿過底部抗反射層309的速度),如此一來,減少或消除了第一濕式蝕刻劑601進入及/或穿過底部抗反射層309的任何擴散。如此一來,只要進行濕式蝕刻製程的時間少於允許第一濕式蝕刻劑601穿透過底部抗反射層309的時間段,第一濕式蝕刻劑601就不會穿透過底部抗反射層309,藉此防止硬遮罩層307與第一濕式蝕刻劑601之間的任何反應。如此一來,可以避免由這種反應引起的缺陷(例如氣泡缺陷或起泡缺陷,其很難藉由灰化製程移除,並且可能導致對臨界電壓崩潰電壓的晶圓驗收試驗失效、功函數偏離目標失效等)。
第7圖繪示從第二區304移除第一p型金屬功函數層305。在一實施例中,可以使用一或多種蝕刻製程來移除第一p型金屬功函數層305,例如對第一p型金屬功函數層305的材料(例如氧化鑭)具有選擇性的濕式蝕刻製程或乾式蝕刻製程。然而,可以使用任何合適的移除製程。
在一實施例中,可以使用具有濕式蝕刻劑(在第7圖中由標記為701的X表示)的濕式蝕刻製程來移除第一p型金屬功函數層305,濕式蝕刻劑選擇性地移除第一p型金屬功函數層305選取的材料(例如氧化鑭)。如此一來,在第一p型金屬功函數層305是氧化鑭的實施例中,可以用例如氫氯酸、磷酸、過氧化氫、前述之組合或類似的材料之第二濕式蝕刻劑701來進行第一p型金屬功函數層305的移除。
在一具體實施例中,可以使用氫氯酸和水的混合物移除第一p型金屬功函數層305。舉例來說,在此實施例中,混合物可以包含比例為1:25的氫氯酸和水。在另一實施例中,可以使用置於例如水的溶劑中的氫氯酸和過氧化氫之混合物來移除第一p型金屬功函數層305。在此實施例中,第二濕式蝕刻劑701可以包含37%氫氯酸和31%過氧化氫,其餘溶液包含水。然而,可以使用任何合適的蝕刻劑。
在一實施例中,可以在足以使第二濕式蝕刻劑701與第一p型金屬功函數層305的材料反應的溫度下進行移除第一p型金屬功函數層305的濕式蝕刻製程,例如在約5°C至約70°C的溫度,例如約50°C。另外,濕式蝕刻製程可以進行約20秒至約280秒的時間段,例如約154秒。然而,可以利用任何合適的時間和溫度。
然而,在第一處理化學物質503仍然存在於底部抗反射層309的孔隙內的情況下,減少或消除第二濕式蝕刻劑701進入及/或穿過底部抗反射層309的任何擴散。如此一來,只要進行濕式蝕刻製程的時間少於允許第二濕式蝕刻劑701穿透過底部抗反射層309的時間段,第二濕式蝕刻劑701就不會穿透過底部抗反射層309,藉此防止硬遮罩層307和第二濕式蝕刻劑701之間的任何反應。如此一來,可以避免由這種反應引起的缺陷(例如氣泡缺陷或起泡缺陷)。
舉例來說,在底部抗反射層309的孔隙內不存在第一處理化學物質503的情況下,第二濕式蝕刻劑701(其中包含例如氫氯酸)可能到達硬遮罩層307(例如氧化鋁)的表面。如果第二濕式蝕刻劑701確實到達表面,則可能發生由式1和式2表示的反應。 Al2 O3 + 3H2 O → 2Al(OH)3 式1 Al(OH)3 + 3HCl → AlCl3 + 3H2 O                 式2 此外,由於AlCl3 是水溶性的,AlCl3 會使上方的底部抗反射層309隆起並造成起泡。然而,在存在第一處理化學物質503的情況下,可以藉由防止第二濕式蝕刻劑701到達硬遮罩層307來防止這些反應。
舉例來說,在第二濕式蝕刻劑701施加210秒且處理製程501施加60秒的實施例中,缺陷的數量可以從182個氣泡缺陷(對於沒有使用處理製程501的裝置)降低至154個缺陷。另外,在第二濕式蝕刻劑701施加154秒且處理製程501施加30秒或60秒的實施例中,缺陷的數量可以從216個氣泡缺陷(對於不使用處理製程501的裝置)降低至2個缺陷(在處理製程501的30秒)甚至沒有缺陷(在處理製程501的60秒)。
一旦移除了第一p型金屬功函數層305,就可以清潔結構,然後可以移除底部抗反射層309。在一實施例中,可以藉由以約5秒至約120秒(例如約10秒)的短時間段施加第一濕式蝕刻劑601來清潔結構,然後以例如約10秒至約120秒(例如約30秒)的時間段的去離子水的清洗液來清洗結構。然而,在此階段也可以使用任何合適的清潔製程。
另外,雖然以上描述提出在移除硬遮罩層307之前進行處理製程501的製程,但這僅是例示性的,並非用於限制實施例。而是,可以在製程中的任何時候處理底部抗反射層309,這有助於防止大量(bulk)化學物質不想要地擴散穿過底部抗反射層309。舉例來說,在一些實施例中,中間層311和硬遮罩層307可以包含相同的材料(例如氧化鋁),並且在與移除中間層311相同的製程步驟中圖案化硬遮罩層307是有益的。在這樣的實施例中,因為在開始時仍然存在中間層311以保護底部抗反射塗層,直到圖案化硬遮罩層307之後並圖案化第一p型金屬功函數層305之前,才可能發生處理製程501。處理製程501可以放置在製程中的任何適當位置,並且所有這樣的放置應完全包含在實施例的範圍。
此外,雖然本文已經描述一些化學蝕刻劑以討論硬遮罩層307和第一p型金屬功函數層305的移除及/或圖案化,但處理底部抗反射層309的製程以避免形成起泡不限於上述大量化學物質。而是,處理製程可以在半導體裝置的製造期間用以對於各種大量化學物質保護下層,這些大量化學物質可以用於移除及/或圖案化多種材料。舉例來說,大量化學物質例如硫酸(H2 SO4 )、磷酸(H3 PO4 )、氫氯酸、氟化氫(HF)、氫氧化銨、過氧化氫(H2 O2 )、氟化銨、臭氧、前述之組合或類似的化學物質可用於形成各種蝕刻劑和蝕刻溶液。利用這些大量化學物質的製程都可以從利用本文表達的想法中受益,並且所有這些用途都應完全包含在實施例的範圍。
第8圖繪示一旦完成清潔結構,就可以移除底部抗反射層309。在一實施例中,可以使用蝕刻製程或灰化製程來移除底部抗反射層309。在灰化製程中移除底部抗反射層309的實施例中,底部抗反射層309的溫度升高,直到底部抗反射層309經歷熱分解然後可以被移除。然而,可以使用任何其他合適的製程以移除底部抗反射層309。
第9圖繪示一旦移除底部抗反射層309,就可以形成膠層(未單獨繪示)和填充材料901。在一實施例中,可以形成膠層以幫助上方的填充材料901與下方的材料黏合,並提供用於形成填充材料901的成核層。在一實施例中,膠層可以是例如氮化鈦的材料,並且可以使用例如原子層沉積的類似的製程來形成約10 Å至約100 Å的厚度,例如約50 Å。然而,可以使用任何合適的材料和製程。
一旦形成膠層,就沉積填充材料901以填充使用膠層的開口的剩餘部分。在一實施例中,填充材料901可以是例如Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合或類似的材料,並且可以使用沉積製程來形成,例如鍍覆、化學氣相沉積、原子層沉積、物理氣相沉積、前述之組合或類似的製程。另外,填充材料901可以沉積為約1000 Å至約2000 Å的厚度,例如約1500 Å。然而,可以使用任何合適的材料。
第10圖繪示在已經沉積填充材料901以填充和過填充開口之後,可以將第一區302和第二區304的每個開口內的材料平坦化以形成第一閘極堆疊1002和第二閘極堆疊1004。在一實施例中,可以使用例如化學機械研磨製程將材料與第一間隔物113(見第1圖)平坦化,但可以使用任何合適的製程,例如磨削(grinding)或蝕刻。
在已經形成並平坦化第一閘極堆疊1002和第二閘極堆疊1004的材料之後,可以凹蝕第一閘極堆疊1002和第二閘極堆疊1004的材料並以蓋層1001覆蓋。在一實施例中,可以使用例如濕式或乾式蝕刻製程來凹蝕第一閘極堆疊1002和第二閘極堆疊1004的材料,濕式或乾式蝕刻製程利用對第一閘極堆疊1002和第二閘極堆疊1004的材料具有選擇性的蝕刻劑。在一實施例中,第一閘極堆疊1002和第二閘極堆疊1004的材料可以凹陷約5 nm至約150 nm的距離,例如約120 nm。然而,可以利用任何合適的過程和距離。
一旦凹蝕了第一閘極堆疊1002和第二閘極堆疊1004的材料,就可以沉積蓋層1001並與第一間隔物113平坦化。在一實施例中,蓋層1001為例如SiN、SiON、SiCON、SiC、SiOC、前述之組合或類似的材料,並使用沉積製程來沉積,例如原子層沉積、化學氣相沉積、濺鍍或類似的製程。蓋層1001可以沉積為約5 Å至約200 Å的厚度,然後使用例如化學機械研磨的平坦化製程來平坦化,使得蓋層1001與第一間隔物113平坦。
第11圖繪示另一實施例,其中處理製程501不是藉由簡單填充孔隙以阻擋擴散,而是藉由使底部抗反射層309的一部分與第一反應物(在第11圖中由標記為1103的X表示)反應來形成保護層1101。在一實施例中,可以藉由將第一反應物1103引入到底部抗反射層309來形成保護層1101。
在一實施例中,第一反應物1103可以是適於與底部抗反射層309的材料反應並形成保護層1101的有機反應物。如此一來,用於形成保護層的精確反應物至少部分地取決於底部抗反射層309選取的材料,在一些實施例中,第一反應物1103可以是例如六甲基二矽氮烷(hexamethyldisilazane,HMDS)、檸檬酸、乙酸、前述之組合或類似的材料。然而,可以使用任何合適的材料。
在另一特定實施例中,第一反應物1103可以是有機反應物,其適於沿著底部抗反射層309的頂表面形成自對準單層(self-aligned monolayer,SAM)。在這樣的實施例中,第一反應物1103將與底部抗反射層309的暴露出的端基反應,並與底部抗反射層309的最外端基形成自對準單層的單層。在此實施例中,第一反應物1103可以是具有OH或羧酸基的有機分子,例如R-OH、R-COOH、前述之組合或類似的分子,其中R表示具有任何合適碳原子數量的碳鏈。然而,可以使用任何合適的反應物。
在一實施例中,取決於期望的反應物,可以經由濕式製程或乾式製程將第一反應物1103引入底部抗反射層309。舉例來說,在第一反應物1103是六甲基二矽氮烷(HMDS)的實施例中,可以經由例如旋轉塗佈製程、浸塗法、氣刀塗佈法、簾幕塗佈法、線棒塗佈法、凹版塗佈法、層壓法、擠壓式塗佈法、前述之組合或類似的製程來將第一反應物1103引入液體。然而,可以利用任何合適的製程。
另外,在第一反應物1103以液態形式接觸底部抗反射層309的實施例中,可以在約5°C至約80°C的溫度下進行製程,例如約25°C。此外,此製程可以進行約5秒至約240秒的時間,例如約60秒。然而,可以利用任何合適的製程條件。
一旦第一反應物1103接觸了底部抗反射層309,第一反應物1103就會擴散到底部抗反射層309中並與底部抗反射層309的材料反應形成保護層1101。在第一反應物1103為六甲基二矽氮烷(HMDS)的具體實施例中,保護層1101可以是第一反應物1103與底部抗反射層309的材料之間的反應產物。然而,可以為保護層1101形成任何合適的材料。
另外,保護層1101可以形成為足以幫助減少或甚至消除後續塗佈的化學物質的擴散的深度和厚度。如此一來,雖然深度可以至少部分地取決於底部抗反射層309選取的材料和化學物質,但在一些實施例中,保護層1101可以形成為約5 Å至約100 Å的厚度,例如約10 Å。然而,可以形成任何合適的深度和任何合適的厚度。
第12圖繪示以就位的保護層1101從第二區304移除硬遮罩層307。在一實施例中,可以如以上關於第6圖所述移除硬遮罩層307(舉例來說,使用具有例如氫氧化銨之第一濕式蝕刻劑601的濕式蝕刻製程)。然而,可以利用任何合適的移除製程來從第二區304移除硬遮罩層307。
另外,在移除硬遮罩層307期間存在保護層1101的情況下,保護層1101有助於減少或防止第一濕式蝕刻劑601擴散到底部抗反射層309中或穿過底部抗反射層309。如此一來,降低了第一濕式蝕刻劑601穿過底部抗反射層309並與下層物理接觸的可能性,並且降低了這些化學物質將與下層反應並造成缺陷的可能性。
第13圖繪示以就位的保護層1101從第二區304移除第一p型金屬功函數層305。在一實施例中,可以如上關於第7圖所述移除第一p型金屬功函數層305(舉例來說,使用具有例如氫氯酸之第二濕式蝕刻劑701的濕式蝕刻製程)。然而,可以利用任何合適的移除製程來從第二區304移除第一p型金屬功函數層305。
另外,在移除第一p型金屬功函數層305期間存在保護層1101,保護層1101有助於減少或防止第二濕式蝕刻劑701擴散到底部抗反射層309中或穿過底部抗反射層309。如此一來,降低了第二濕式蝕刻劑701穿過底部抗反射層309並物理接觸下層的可能性,並且降低了這些化學物質與下層反應並造成缺陷的可能性。
一旦從第二區304移除了第一p型金屬功函數層305,就可以如以上關於第8~10圖所述進行進一步的處理。舉例來說,可以使用蝕刻及/或灰化製程移除底部抗反射層309(以及保護層1101)、沉積填充材料901、以及形成蓋層1001。然而,隨後可以利用任何合適的製程。
藉由利用本文描述的製程,可以在硬遮罩層307的圖案化製程及/或第一p型金屬功函數層的圖案化製程期間避免不想要的缺陷。具體而言,藉由抑制或消除蝕刻化學物質移動穿過底部抗反射層309,這些化學物質將不能與下層反應並造成起泡。如此一來,在不存在起泡的情況下,可以減少整體損壞,尤其是當將裝置的尺寸縮減到越來越小的製程節點時。
在一實施例中,半導體裝置的製造方法,此方法包含:在凸起的半導體區上方形成第一層;在第一層上方塗佈底部抗反射層,底部抗反射層相對於第一化學物質具有第一擴散性;將底部抗反射層圖案化;相對於第一化學物質將第一擴散性降低至第二擴散性;以及當存在底部抗反射層時,使用第一化學物質移除第一層的一部分。在一實施例中,第一擴散性的降低至少部分地藉由物理製程來完成。在一實施例中,物理製程用第二化學物質來填充底部抗反射層的孔隙。在一實施例中,第二化學物質包含異丙醇。在一實施例中,第一擴散性的降低至少部分地藉由化學製程來完成。在一實施例中,化學製程使底部抗反射層的一部分與第一反應物反應。在一實施例中,第一反應物是六甲基二矽氮烷。
在另一實施例中,半導體裝置的製造方法,此方法包含:在半導體鰭片上方的功函數層上方沉積硬遮罩層;在硬遮罩層上方沉積底部抗反射層;將底部抗反射層圖案化;處理底部抗反射層,其中底部抗反射層的處理降低第一蝕刻劑穿過底部抗反射層的擴散性;以及當存在底部抗反射層時,用第一蝕刻劑移除硬遮罩層的一部分。在一實施例中,硬遮罩層包含氧化鋁。在一實施例中,功函數層包含氧化鑭。在一實施例中,底部抗反射層的處理是物理處理。在一實施例中,物理處理將異丙醇塗佈於底部抗反射層。在一實施例中,底部抗反射層的處理是化學處理。在一實施例中,化學處理至少部分地在底部抗反射層內形成保護層。
在又另一實施例中,半導體裝置的製造方法,此方法包含:在半導體鰭片上方沉積一層氧化鑭;在氧化鑭層上方沉積一層氧化鋁;在氧化鋁層上放置底部抗反射層;將底部抗反射層圖案化;在圖案化底部抗反射層之後,添加材料到底部抗反射層中;當存在底部抗反射層時,蝕刻氧化鋁層的一部分;以及當存在底部抗反射層時,蝕刻氧化鑭層的一部分。在一實施例中,蝕刻氧化鋁層的一部分的進行至少部分地用氫氧化銨。在一實施例中,蝕刻氧化鑭層的一部分的進行至少部分地用氫氯酸。在一實施例中,添加材料添加異丙醇。在一實施例中,添加材料使底部抗反射層與第一反應物反應。在一實施例中,第一反應物是六甲基二矽氮烷。
以上概述數個實施例之部件,使得本技術領域中具有通常知識者可以更加理解本發明實施例的面向。本技術領域中具有通常知識者應該理解,他們能以本發明實施例為基礎,設計或修改其他製程和結構,以達到與在此介紹的實施例相同之目的及/或優點。本技術領域中具有通常知識者也應該理解到,此類等效的結構並未悖離本發明實施例的精神與範圍,且他們能在不違背本發明實施例的精神和範圍下,做各式各樣的改變、取代和調整。
100:半導體裝置 101:基底 103:第一溝槽 105:第一隔離區 107:鰭片 109:虛設閘極介電質 111:虛設閘極電極 113:第一間隔物 115:堆疊 201:源極/汲極區 203:層間介電層 301:第一介電材料 302:第一區 303:第一n型金屬功函數層 304:第二區 305:第一p型金屬功函數層 307:硬遮罩層 309:底部抗反射層 311:中間層 313:光阻 501:處理製程 503:第一處理化學物質 601:第一濕式蝕刻劑 701:第二濕式蝕刻劑 901:填充材料 1001:蓋層 1002:第一閘極堆疊 1004:第二閘極堆疊 1101:保護層 1103:第一反應物
藉由以下的詳細描述配合所附圖式,可以更加理解本發明實施例的內容。需強調的是,根據產業上的標準慣例,許多部件並未按照比例繪製,且僅用於說明的目的。事實上,為了能清楚地討論,各種部件的尺寸可能被任意地增加或減少。 第1圖根據一些實施例繪示半導體鰭片的形成的透視圖。 第2圖根據一些實施例繪示源極/汲極區的形成。 第3圖根據一些實施例繪示底部抗反射層和光阻的形成。 第4圖根據一些實施例繪示光阻的移除。 第5圖根據一些實施例繪示底部抗反射層的處理。 第6圖根據一些實施例繪示第一移除製程。 第7圖根據一些實施例繪示第二移除製程。 第8圖根據一些實施例繪示底部抗反射層的移除。 第9圖根據一些實施例繪示填充材料的形成。 第10圖根據一些實施例繪示蓋層的形成。 第11圖根據一些實施例繪示保護層的形成。 第12圖根據一些實施例繪示具有保護層的第一移除製程。 第13圖根據一些實施例繪示具有保護層的第二移除製程。
301:第一介電材料
302:第一區
303:第一n型金屬功函數層
304:第二區
305:第一p型金屬功函數層
307:硬遮罩層
309:底部抗反射層
501:處理製程
503:第一處理化學物質

Claims (20)

  1. 一種半導體裝置的製造方法,包括: 在一凸起的半導體區上方形成一第一層; 在該第一層上方塗佈一底部抗反射層,該底部抗反射層相對於一第一化學物質具有一第一擴散性; 將該底部抗反射層圖案化; 相對於該第一化學物質將該第一擴散性降低至一第二擴散性;以及 當存在該底部抗反射層時,使用該第一化學物質移除該第一層的一部分。
  2. 如請求項1之半導體裝置的製造方法,其中該第一擴散性的降低至少部分地藉由一物理製程來完成。
  3. 如請求項2之半導體裝置的製造方法,其中該物理製程用一第二化學物質來填充該底部抗反射層的孔隙。
  4. 如請求項3之半導體裝置的製造方法,其中該第二化學物質包括異丙醇。
  5. 如請求項1之半導體裝置的製造方法,其中該第一擴散性的降低至少部分地藉由一化學製程來完成。
  6. 如請求項5之半導體裝置的製造方法,其中該化學製程使該底部抗反射層的一部分與一第一反應物反應。
  7. 如請求項6之半導體裝置的製造方法,其中該第一反應物是六甲基二矽氮烷。
  8. 一種半導體裝置的製造方法,包括: 在一半導體鰭片上方的一功函數層上方沉積一硬遮罩層; 在該硬遮罩層上方沉積一底部抗反射層; 將該底部抗反射層圖案化; 處理該底部抗反射層,其中該底部抗反射層的處理降低一第一蝕刻劑穿過該底部抗反射層的擴散性;以及 當存在該底部抗反射層時,用該第一蝕刻劑移除該硬遮罩層的一部分。
  9. 如請求項8之半導體裝置的製造方法,其中該硬遮罩層包括氧化鋁。
  10. 如請求項9之半導體裝置的製造方法,其中該功函數層包括氧化鑭。
  11. 如請求項8之半導體裝置的製造方法,其中該底部抗反射層的處理是一物理處理。
  12. 如請求項11之半導體裝置的製造方法,其中該物理處理將異丙醇塗佈於該底部抗反射層。
  13. 如請求項8之半導體裝置的製造方法,其中該底部抗反射層的處理是一化學處理。
  14. 如請求項13之半導體裝置的製造方法,其中該化學處理至少部分地在該底部抗反射層內形成一保護層。
  15. 一種半導體裝置的製造方法,包括: 在一半導體鰭片上方沉積一層氧化鑭; 在該層氧化鑭上方沉積一層氧化鋁; 在該層氧化鋁上放置一底部抗反射層; 將該底部抗反射層圖案化; 在圖案化該底部抗反射層之後,添加材料到該底部抗反射層中; 當存在該底部抗反射層時,蝕刻該層氧化鋁的一部分;以及 當存在該底部抗反射層時,蝕刻該層氧化鑭的一部分。
  16. 如請求項15之半導體裝置的製造方法,其中蝕刻該層氧化鋁的該部分的進行至少部分地用氫氧化銨。
  17. 如請求項15之半導體裝置的製造方法,其中蝕刻該層氧化鑭的該部分的進行至少部分地用氫氯酸。
  18. 如請求項15之半導體裝置的製造方法,其中該添加材料添加異丙醇。
  19. 如請求項15之半導體裝置的製造方法,其中該添加材料使該底部抗反射層與一第一反應物反應。
  20. 如請求項19之半導體裝置的製造方法,其中該第一反應物是六甲基二矽氮烷。
TW109136383A 2019-10-29 2020-10-21 半導體裝置的製造方法 TWI755900B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962927461P 2019-10-29 2019-10-29
US62/927,461 2019-10-29
US16/889,160 2020-06-01
US16/889,160 US11362006B2 (en) 2019-10-29 2020-06-01 Semiconductor device and method of manufacture

Publications (2)

Publication Number Publication Date
TW202117817A true TW202117817A (zh) 2021-05-01
TWI755900B TWI755900B (zh) 2022-02-21

Family

ID=75378896

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109136383A TWI755900B (zh) 2019-10-29 2020-10-21 半導體裝置的製造方法

Country Status (3)

Country Link
US (2) US11887896B2 (zh)
DE (1) DE102020115368A1 (zh)
TW (1) TWI755900B (zh)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI240302B (en) 2003-04-08 2005-09-21 Nanya Technology Corp Method for increasing adhesion of rework photoresist on oxynitride film
US8980706B2 (en) 2008-09-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Double treatment on hard mask for gate N/P patterning
US8659115B2 (en) 2009-06-17 2014-02-25 International Business Machines Corporation Airgap-containing interconnect structure with improved patternable low-K material and method of fabricating
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
JP5656192B2 (ja) 2011-03-28 2015-01-21 株式会社Nttドコモ ソフトマテリアルのマイクロアレイ作製方法
US20120305525A1 (en) 2011-05-31 2012-12-06 Hsiu-Chun Lee Method of reducing striation on a sidewall of a recess
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9502231B2 (en) * 2013-03-12 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist layer and method
US8999840B2 (en) 2013-07-11 2015-04-07 Samsung Electronics Co., Ltd. Method of forming fine patterns of semiconductor device
DE102014114176B4 (de) * 2013-10-17 2023-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zur Herstellung einer Halbleitereinrichtung
US10170373B2 (en) * 2014-09-24 2019-01-01 Globalfoundries Inc. Methods for making robust replacement metal gates and multi-threshold devices in a soft mask integration scheme
US9659873B2 (en) 2015-08-26 2017-05-23 United Microelectronics Corp. Semiconductor structure with aligning mark and method of forming the same
US10790196B2 (en) 2017-11-09 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage tuning for fin-based integrated circuit device
US10790142B2 (en) 2017-11-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Selective capping processes and structures formed thereby

Also Published As

Publication number Publication date
TWI755900B (zh) 2022-02-21
US20240153826A1 (en) 2024-05-09
US11887896B2 (en) 2024-01-30
US20220319933A1 (en) 2022-10-06
DE102020115368A1 (de) 2021-04-29

Similar Documents

Publication Publication Date Title
US10978350B2 (en) Structure and method for metal gates with roughened barrier layer
US7786016B2 (en) Methods of uniformly removing silicon oxide and a method of removing a sacrificial oxide
US11942367B2 (en) Semiconductor device and method of manufacture
TWI704605B (zh) 半導體裝置與其形成方法
US20170162575A1 (en) High-k metal gate transistor structure and fabrication method thereof
US20220359202A1 (en) Method for forming semiconductor structure
CN110957259A (zh) 半导体装置的形成方法
CN111696859B (zh) 使用等离子体刻蚀进行超窄沟道图案化
TW201903858A (zh) 半導體裝置的製造方法
US11848240B2 (en) Method of manufacturing a semiconductor device
US10867794B2 (en) Patterning method for semiconductor devices and structures resulting therefrom
US11362006B2 (en) Semiconductor device and method of manufacture
TWI832135B (zh) 半導體裝置的形成方法
TWI817141B (zh) 微影圖案化和圖案化半導體裝置的方法
TWI755900B (zh) 半導體裝置的製造方法
CN113106420B (zh) 半导体装置的制造方法
US11309190B2 (en) Semiconductor device and method of manufacture
US20230154753A1 (en) Patterned Semiconductor Device and Method