TW202103422A - 具寬輸出電壓範圍的充電式電荷泵浦 - Google Patents

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Abstract

本案提供一種具寬輸出電壓範圍的充電式電荷泵浦。當充電式電荷泵浦工作於預設狀態時，泵浦電容之頂板電連接於供電輸入端並與輸出端相隔離，而泵浦電容之底板電連接於接地端並與輸出端相隔離。當充電式電荷泵浦被上脈衝訊號觸發時，泵浦電容之頂板與供電輸入端相隔離並電連接於輸出端，而泵浦電容之底板電連接於供電輸入端並與接地端及輸出端相隔離。當充電式電荷泵浦被下脈衝訊號觸發時，泵浦電容之頂板電連接於接地端並與供電輸入端及輸出端相隔離，而泵浦電容之底板與接地端相隔離並電連接於輸出端。

Description

具寬輸出電壓範圍的充電式電荷泵浦
本案係關於一種電荷泵浦，尤指一種具寬輸出電壓範圍 (自-0.84·VDD至1.82·VDD)的充電式電荷泵浦 (charge-based charge pump, CBCP)，其係適用於需寬範圍調整之頻率合成器應用，以及需要負偏壓電位或高於供電電壓之正偏壓電位的各種應用。
傳統上用於頻率合成器 (PLL) 之電荷泵浦包含一對電流鏡 (current mirror) 裝置，以將固定大小之電流引入迴路濾波器中，其中電流鏡裝置係被所接收之上脈衝訊號 (up pulse signal) 或下脈衝訊號 (down pulse signal) 觸發而作動。此種電荷泵浦因其線性特徵及低噪性能而被廣泛運用於各種類比PLL應用中。然而，此種電荷泵浦之性能易受到各種固有非線性效應 (例如電流不匹配、電荷注入、時鐘饋通等效應) 影響，且需要極精細的電路佈局來避免大電流鏡裝置之間的任何不匹配。此外，實際可用的線性輸出電壓範圍係為總供應範圍 (即自接地端電壓(0V)至供電電位(VDD)) 之子集，且通常小於VDD的70%。再者，層疊式的常態電流支路更進一步限制了實際可用的輸出電壓範圍及最小供電電壓。
另外，在PLL應用環境中，電荷泵浦中的電流 (或電荷) 不匹配將直接導致PLL輸出頻譜中產生參考突波 (reference spur) 。因此，具電流鏡之電荷泵浦多採用高增益之輔助反饋迴路，以精確匹配上下電流的大小。此種態樣係示例於第1圖中，如第1圖所示，電荷泵浦需具有軌對軌輸入/輸出範圍放大器 (rail-to-rail input/output range amplifier) ，並包含持續開通之複製偏路 (replica bias path)。即便電荷泵浦處於閒置狀態時 (即電荷泵浦未接收到脈衝輸入)，複製偏路仍需維持開通。因此，現有具電流鏡之電荷泵浦的複雜度明顯較高，且其所需的電源及空間亦明顯較大。
而為了有效抑制電荷泵浦的非線性效應，Schober之專利案US8525564B2提出一種充電式電荷泵浦。如第2圖所示，電荷泵浦被所接收之上/下脈衝輸入觸發時，泵浦電容之電荷 (理論上被充電至VDD) 分攤至負載電容，此種電容電荷的重分配設計有助於提升匹配性能並減少所消耗之電能。然而，由於電容電荷的重分配，此種充電式電荷泵浦的可用線性輸出電壓範圍將比一般的電荷泵浦更低。
有鑑於此，本案提出一種新穎的充電式電荷泵浦結構，其兼具前述之現有電荷泵浦的所有優點，並同時將輸出電壓範圍擴展到-0.84·VDD 至 1.82·VDD，且其近似的線性輸出電壓範圍亦擴展到~-0.7·VDD 至 ~1.4·VDD。此寬輸出電壓範圍適用於需要寬調變範圍的壓控振盪器 (voltage-controlled oscillator, VCO) 或PLL。此外，其穩態漣波大小係小於飽和輸出電壓 (即 -0.84•VDD或1.82•VDD) 的0.03%，且電荷泵浦之響應不受任何記憶效應所影響。因此，本案之充電式電荷泵浦適用於可利用其負偏壓電位或高於供電電壓之正偏壓電位的各種應用環境 (例如射頻天線器)。
本案之目的在於提供一種充電式電荷泵浦，其係由標準供電電位(VDD) 進行供電，充電式電荷泵浦提供自 -0.84·VDD至1.82·VDD的輸出電壓範圍，故可拓展其操作範圍而避免受電源供應所限制。同時，近似的線性輸出電壓範圍擴展到~-0.7·VDD 至 ~1.4·VDD，據此可提供總可用範圍寬至 ~2.1·VDD 的輸出電壓給PLL或其他工作於電荷泵浦傳輸特性之線性範圍內的應用電路。此外，充電式電荷泵浦的傳輸特性不受任何記憶效應所影響，使得電位轉換的間隔時間不受當前電荷泵浦之狀態所影響。
為達上述目的，本案提供一種充電式電荷泵浦。充電式電荷泵浦包含供電輸入端、接地端、輸出端、泵浦電容、第一NMOS、正保持子電路、第一動態基體偏壓產生器、正電荷傳輸子電路、第一靜態基體偏壓產生器、第一PMOS、負保持子電路、第二動態基體偏壓產生器、負電荷傳輸子電路、第二靜態基體偏壓產生器及數位邏輯電路。供電輸入端架構於接收處於供電電位 (VDD) 的供電輸入電壓。接地端之電位為0V。輸出端架構於輸出輸出電壓。泵浦電容包含頂板及底板。第一NMOS電連接於接地端與頂板之間。正保持子電路電連接於供電輸入端與頂板之間。第一動態基體偏壓產生器電連接於正保持子電路。正電荷傳輸子電路電連接於頂板與輸出端之間。第一靜態基體偏壓產生器電連接於正電荷傳輸子電路及頂板。第一PMOS電連接於供電輸入端與底板之間。負保持子電路電連接於接地端與底板之間。第二動態基體偏壓產生器電連接於負保持子電路。負電荷傳輸子電路電連接於底板與該輸出端之間。第二靜態基體偏壓產生器電連接於負電荷傳輸子電路及底板。數位邏輯電路架構於接收上脈衝訊號及下脈衝訊號，並輸出複數個開關訊號，以控制與數位邏輯電路電連接之第一NMOS、正保持子電路、第一動態基體偏壓產生器、正電荷傳輸子電路、第一靜態基體偏壓產生器、第一PMOS、負保持子電路、第二動態基體偏壓產生器、負電荷傳輸子電路及第二靜態基體偏壓產生器，使輸出電壓之範圍為 -0.84·VDD至1.82·VDD。當充電式電荷泵浦工作於預設狀態時，泵浦電容之頂板電連接於供電輸入端並與輸出端相隔離，而泵浦電容之底板電連接於接地端並與輸出端相隔離。當充電式電荷泵浦被上脈衝訊號觸發時，泵浦電容之頂板與供電輸入端相隔離並電連接於輸出端，而泵浦電容之底板電連接於供電輸入端並與接地端及輸出端相隔離。當充電式電荷泵浦被下脈衝訊號觸發時，泵浦電容之頂板電連接於接地端並與供電輸入端及輸出端相隔離，而泵浦電容之底板與接地端相隔離並電連接於輸出端。
體現本案特徵與優點的一些典型實施例將在後段的說明中詳細敘述。應理解的是本案能夠在不同的態樣上具有各種的變化，其皆不脫離本案之範圍，且其中的說明及圖示在本質上係當作說明之用，而非架構於限制本案。
第3A圖及第3B圖係為本案較佳實施例之充電式電荷泵浦的電路結構示意圖。如第3A圖及第3B圖所示，充電式電荷泵浦包含供電輸入端、0V之接地端 (GND)、輸出端110、泵浦電容101、第一NMOS (N-type Metal-Oxide-Semiconductor，N型金屬氧化物半導體) N1、第一PMOS (P-type Metal-Oxide-Semiconductor，P型金屬氧化物半導體) P1、正保持子電路102、負保持子電路103、第一動態基體偏壓產生器104、第二動態基體偏壓產生器105、正電荷傳輸子電路106、負電荷傳輸子電路107、第一靜態基體偏壓產生器108、第二靜態基體偏壓產生器109及數位邏輯電路111。供電輸入端係架構於接收處於供電電位 (VDD) 的供電輸入電壓。輸出端110係架構於輸出一輸出電壓Vout，且輸出端110可例如但不限於與輸出負載電容CLOAD 相連接。泵浦電容101包含頂板101a及底板101b。第一NMOS N1電連接於接地端與頂板101a之間。正保持子電路102電連接於供電輸入端與頂板101a之間，第一動態基體偏壓產生器104電連接於正保持子電路102。正電荷傳輸子電路106電連接於頂板101a與輸出端110之間。第一靜態基體偏壓產生器108電連接於正電荷傳輸子電路106及頂板101a。第一PMOS P1電連接於供電輸入端及底板101b之間。負保持子電路103電連接於接地端與底板101b之間，第二動態基體偏壓產生器105電連接於負保持子電路103。負電荷傳輸子電路107電連接於底板101b與輸出端110之間。第二靜態基體偏壓產生器109電連接於負電荷傳輸子電路107與底板101b之間。數位邏輯電路111電連接於第一NMOS N1、正保持子電路102、第一動態基體偏壓產生器104、正電荷傳輸子電路106、第一靜態基體偏壓產生器108、第一PMOS P1、負保持子電路103、第二動態基體偏壓產生器105、負電荷傳輸子電路107及第二靜態基體偏壓產生器109。數位邏輯電路111接收上脈衝訊號UP及下脈衝訊號DN，並輸出複數個開關訊號，以控制與之電連接的該複數個產生器及子電路。複數個開關訊號係以特定順序開通或關斷充電式電荷泵浦中之開關，以使泵浦電容101之頂板101a或底板101b產生正電位或負電位，並通過正電荷傳輸子電路106或負電荷傳輸子電路107將其傳輸至輸出端110。
第一動態基體偏壓產生器104動態地產生升壓正電位，並提供至正保持子電路102中的PMOS裝置，第二動態基體偏壓產生器105動態地產生降壓負電位，並提供至負保持子電路103中的NMOS裝置。第一靜態基體偏壓產生器108持續地提供最高之正電位至正電荷傳輸子電路106中的PMOS裝置，第二靜態基體偏壓產生器109持續地提供最低之負電位至負電荷傳輸子電路107中的NMOS裝置。
本案之充電式電荷泵浦係工作於下列三種模式： (1) 充電式電荷泵浦處於預設狀態，於此狀態下，電荷泵浦未接收到任何高準位之上脈衝訊號UP或下脈衝訊號DN，且輸出電壓Vout保持不變； (2) 充電式電荷泵浦被上脈衝訊號UP觸發，使得輸出電壓Vout上升，直至飽和於1.82·VDD 之電位；以及 (3) 充電式電荷泵浦被下脈衝訊號DN觸發，使得輸出電壓Vout下降，直至飽和於 -0.84·VDD 之電位。 充電式電荷泵浦之詳細作動係示例說明如下。
當充電式電荷泵浦處於預設狀態時，正保持子電路102將頂板101a與供電輸入端相連接，負保持子電路103將底板101b電連接於接地端，泵浦電容101對應被充電至供電電位VDD，其中泵浦電容101之頂板101a的電位為VDD，泵浦電容101之底板101b的電位為0V。此外，正電荷傳輸子電路106及負電荷傳輸子電路107分別將頂板101a及底板101b與輸出端110相隔離。
當充電式電荷泵浦被上脈衝訊號UP觸發時，正保持子電路102將頂板101a與供電輸入端相隔離，底板101b通過第一PMOS P1與供電輸入端電連接，使頂板101a之電位提升至 ~2·VDD。隨即開通正電荷傳輸子電路106而使頂板101a與輸出端110相連接。因此，泵浦電容101與負載電容CLOAD 間之電荷傳輸使得輸出電壓Vout持續上升，直至飽和於1.82·VDD之升壓正電位。
當充電式電荷泵浦被下脈衝訊號DN觸發時，負保持子電路103將底板101b與接地端相隔離，頂板101a通過第一NMOS N1與接地端電連接，使底板101b之電位下降至~–VDD。隨即開通負電荷傳輸子電路107而使底板101b與輸出端110相連接。因此，泵浦電容101與負載電容CLOAD 間之電荷傳輸使得輸出電壓Vout持續下降，直至飽和於 -0.84·VDD之降壓負電位。
本案為實現充電式電荷泵浦之電路層級結構及其相應作動方式，克服了多項設計難題。首先，當充電式電荷泵浦處於預設狀態時，須持續隔離輸出端與泵浦電容101之頂板101a或底板101b之間的電連接，且於輸出電壓Vout處在 -0.84·VDD 至 1.82·VDD的範圍內，皆須持續保持隔離。其次，當充電式電荷泵浦被上脈衝訊號UP觸發時，電位被提升至 ~2·VDD的頂板101a須與電位為VDD的供電輸入端相隔離，同理，當充電式電荷泵浦被下脈衝訊號DN觸發時，電位被降低至 ~-VDD的底板101b須與接地端相隔離。此外，在電荷泵浦的全部工作範圍內，均須確保寄生PN接面二極體 (在CMOS製程中產生於NMOS及PMOS裝置內) 維持逆偏 (即關斷)。另外，需確保所有開關事件均無相互重疊，並使電荷之重分配以預設順序進行，據此令擊穿電流 (shoot-through current) 最小化。
本案之特定電路設計 (將於後段具體說明) 係用以使所有可能的p-n接面二極體在充電式電荷泵浦的工作範圍內均保持關斷。數位邏輯電路111以特定順序產生複數個開關訊號，且於任兩個開關事件之間均具有一間隔時間 ，藉此避免電荷損耗並確保充電式電荷泵浦以高電荷傳輸效率持續運作。
第4圖係為三態相位頻率偵測器的典型輸出波形示意圖。第5圖係為第3B圖之數位邏輯電路的邏輯電路結構示意圖。第6圖係為第5圖之上脈衝訊號、下脈衝訊號及致動訊號在充電式電荷泵浦的三種不同狀態下的波形示意圖。充電式電荷泵浦之數位邏輯電路111較佳但不限於自三態相位頻率偵測器接收上脈衝訊號UP及下脈衝訊號DN。如第4圖及第6圖所示，於一段時間內，上脈衝訊號UP及下脈衝訊號DN均處於高準位，因此，無法直接緩衝上脈衝訊號UP及下脈衝訊號DN來產生所需之開關訊號。如第5圖所示，數位邏輯電路111包含三個差分緩衝器 (21、22、26)、三個及 (AND) 閘 (23、24、25) 及兩個開關緩衝器 (27、28)。差分緩衝器 (21、22、26) 根據對應之輸入訊號產生兩個異相差分訊號，其中該兩個異相差分訊號所導致的總延遲時間相同。為除去上脈衝訊號UP與下脈衝訊號DN間之重疊，首先，利用兩個差分緩衝器21及22將上脈衝訊號UP及下脈衝訊號DN劃分為四個差分訊號UPO_H、UPO_L、DNO_H及DNO_L。接著，利用三個及閘23、24及25根據四個差分訊號UPO_H、UPO_L、DNO_H及DNO_L提取出三個致動訊號RESET_ACTIVE、UP_ACTIVE及DN_ACTIVE。差分緩衝器26電連接於及閘23，以接收致動訊號RESET_ACTIVE，且差分緩衝器26輸出兩個開關訊號RST_H及RST_L。開關緩衝器27電連接於及閘24，以接收致動訊號UP_ACTIVE，且開關緩衝器27輸出四組開關訊號UP1_H/UP1_L、UP2_H/UP2_L、UP3_H/UP3_L及UP4_H/ UP4_L。開關緩衝器28電連接於及閘25，以接收致動訊號DN_ACTIVE，且開關緩衝器28輸出四組開關訊號DN1_H/DN1_L、DN2_H/DN2_L、DN3_H/DN3_L及DN4_H/ DN4_L。
當上脈衝訊號UP及下脈衝訊號DN均為低準位時，致動訊號RESET_ACTIVE為高準位，其係代表充電式電荷泵浦處於預設狀態。當上脈衝訊號UP為高準位且下脈衝訊號DN為低準位時，致動訊號UP_ACTIVE為高準位。同理，當上脈衝訊號UP為低準位且下脈衝訊號DN為高準位時，致動訊號DN_ACTIVE為高準位。如第6圖所示，其係舉例示出了三個致動訊號RESET_ACTIVE、UP_ACTIVE及DN_ACTIVE在充電式電荷泵浦的三種不同狀態下的對應波形。
第7圖係為第5圖之開關緩衝器的電路結構示意圖。第8圖係為第7圖中之各個訊號的波形示意圖。以開關緩衝器27為例，如第7圖所示，開關緩衝器27包含初級時鐘分配器271、第一次級時鐘分配器272及第二次級時鐘分配器273。初級時鐘分配器271電連接於及閘24，以接收第5圖所示之致動訊號UP_ACTIVE，且初級時鐘分配器271依據致動訊號UP_ACTIVE輸出第一內部訊號UP_IN1及第二內部訊號UP_IN2。第一次級時鐘分配器272電連接於初級時鐘分配器271，以接收第一內部訊號UP_IN1，且第一次級時鐘分配器272依據第一內部訊號UP_IN1輸出四個開關訊號UP3_H、UP3_L、UP4_H及UP4_L。第二次級時鐘分配器273電連接於初級時鐘分配器271，以接收第二內部訊號UP_IN2，且第二次級時鐘分配器273依據第二內部訊號UP_IN2輸出四個開關訊號UP2_L、UP2_H、UP1_H及UP1_L。
眾所皆知的是，時鐘分配器之架構可使同相輸出與異相輸出在傳輸邏輯0及邏輯1時產生不同程度地路徑延遲，故時鐘分配器 (271、272、273) 可輸出不具相互重疊之邊沿的兩個異相輸出訊號，其中兩輸出訊號之邊沿之間的相對相位差係由輸入訊號間之相對延遲所決定。初級時鐘分配器271之延遲元件之數量為兩次級時鐘分配器272及273之延遲元件之數量的兩倍。如第8圖所示，延遲時間Tdly1約略為延遲時間Tdly2的兩倍，故可確保開關訊號UP1_H/UP1_L與開關訊號UP2_H/UP2_L之間、開關訊號UP2_H/UP2_L與開關訊號UP3_H/UP3_L之間以及開關訊號UP3_H/UP3_L與開關訊號UP4_H/UP4_L之間皆具有相同之相位差。藉此，開關緩衝器27以特定順序產生四組開關訊號，且非同組開關訊號的邊沿相互不重疊。開關緩衝器28之元件係與開關緩衝器27相似，故於此不再贅述。
當充電式電荷泵浦被上脈衝訊號UP觸發時，上脈衝訊號UP、致動訊號UP_ACTIVE及其對應開關訊號的波形圖係如第9圖所示。而當充電式電荷泵浦被下脈衝訊號DN觸發時，下脈衝訊號DN、致動訊號DN_ACTIVE及其對應開關訊號的波形圖係如第10圖所示。
第11圖係為本案之充電式電荷泵浦的細部元件的電路結構示意圖。如第11圖所示，正保持子電路102包含第二PMOS P2、第三PMOS P3、第四NMOS N4及第五NMOS N5。負保持子電路103包含第二NMOS N2、第三NMOS N3、第四PMOS P4及第五PMOS P5。第一動態基體偏壓產生器104包含第六NMOS N6及第一節點MPP1。第二動態基體偏壓產生器105包含第六PMOS P6及第二節點MNP1。正電荷傳輸子電路106包含第七PMOS P7、第八PMOS P8、第九PMOS P9及第十三NMOS N13。負電荷傳輸子電路107包含第七NMOS N7、第八NMOS N8、第九NMOS N9及第十三PMOS P13。第一靜態基體偏壓產生器108包含第十PMOS P10、第十一PMOS P11、第十二PMOS P12、第十四NMOS N14、第十五NMOS N15及第三節點MPP2。第二靜態基體偏壓產生器109包含第十NMOS N10、第十一NMOS N11、第十二NMOS N12、第十四PMOS P14、第十五PMOS P15及第四節點MNP2。
充電式電荷泵浦的整體運作可歸類為三種工作狀態，即分別為處於預設狀態的充電式電荷泵浦、被上脈衝訊號UP觸發的充電式電荷泵浦以及被下脈衝訊號DN觸發的充電式電荷泵浦。
當充電式電荷泵浦處於預設狀態時，第四NMOS N4及第四PMOS P4係分別被開關訊號RST_H及RST_L所開通，使第二PMOS P2之閘極及第二NMOS N2之閘極的電位分別維持於接地(即0V) 及VDD，進而使第二PMOS P2及第二NMOS N2導通，且泵浦電容101被充電至供電電位VDD，其中頂板101a之電位為VDD，底板101b之電位為0V。
至於正電荷傳輸子電路106，於預設狀態下，開關訊號UP3_L及UP4_L處於高邏輯準位，開關訊號UP3_H處於低邏輯準位。由於第十三NMOS N13保持開通且其閘極及源極連接於VDD，故第九PMOS P9 之閘極維持在高電位。正電荷傳輸子電路106係架構於將輸出端110與泵浦電容101之頂板101a相隔離，正電荷傳輸子電路106之運作可依據自輸出電壓範圍所拆分之三個區段進行分析，該三個區段係定義如下： (1) Vout > VDD - |VTP_P8 |，其中VTP_P8 為第八PMOS P8的臨界電壓； (2) VDD - |VTP_P8 | > Vout > VDD + |VTP_P9 |，其中VTP_P9 為第九PMOS P9的臨界電壓；以及 (3) Vout > VDD + |VTP_P9 |。
於區段 (1) 中，第八PMOS P8導通，使得第七PMOS P7之閘極連接於VDD並關斷第七PMOS P7。於區段 (2) 中，第八PMOS P8及第九PMOS P9關斷，第七PMOS P7之閘極的電位維持於VDD，且不產生電荷漏泄。於區段 (3) 中，第九PMOS P9導通，第七PMOS P7之閘極連接於輸出端110。藉此，於預設狀態下，可確保第七PMOS P7在輸出電壓Vout的全部範圍內 (即 -0.84·VDD至1.82·VDD) 均維持關斷。
至於負電荷傳輸子電路107，於預設狀態下，開關訊號DN3_L處於高邏輯準位，開關訊號DN3_H及DN4_H處於低邏輯準位。由於第十三PMOS P13保持開通，故第九NMOS N9 之閘極維持在低電位。負電荷傳輸子電路107係架構於將輸出端110與泵浦電容101之底板101b相隔離，負電荷傳輸子電路107之運作可依據自輸出電壓範圍所拆分之三個區段進行分析，該三個區段係定義如下： (4) Vout > VTN_N8 ，其中VTN_N8 為第八NMOS N8的臨界電壓； (5) -|VTN_N9 | > Vout > VTN_N8 ，其中VTN_N9 為第九NMOS N9的臨界電壓；以及 (6) Vout > -|VTN_N9 |。
於區段 (4) 中，第八NMOS N8導通，使得第七NMOS N7之閘極接地並關斷第七NMOS N7。於區段 (5) 中，第八NMOS N8及第九NMOS N9關斷，第七NMOS N7之閘極維持接地，且不產生電荷漏泄。於區段 (6) 中，第九NMOS N9導通，第七NMOS N7之閘極連接於輸出端110。藉此，於預設狀態下，可確保第七NMOS N7在輸出電壓Vout的全部範圍內 (即 -0.84·VDD至1.82·VDD) 均維持關斷。
因此，當充電式電荷泵浦處於預設狀態時，第七PMOS P7及第七NMOS N7在輸出電壓Vout的全部範圍內 (即 -0.84·VDD至1.82·VDD) 均維持關斷，故可隔絕輸出端110與泵浦電容101之頂板101a及底板101b之間的電連接。
當充電式電荷泵浦被上脈衝訊號UP觸發時，首先，開關訊號RST_H及開關訊號RST_L分別為低準位及高準位，分別使第四PMOS P4及第四NMOS N4關斷。接著，開關訊號UP1_L降至低準位，使得正保持子電路102中之第三PMOS P3及負保持子電路103中之第五PMOS P5導通，進而使第二PMOS P2的閘極與汲極相連接，並迫使第二PMOS P2之閘極處於低電位。由於第二PMOS P2及第二NMOS N2皆關斷，故可使頂板101a及底板101b分別與供電輸入VDD及接地端相隔離。於開關過渡期中，在開關訊號UP1_H升至高準位時，第一節點MPP1上由持續導通之第六NMOS  N6所致的預設高電位會被提升VDD之大小。而後，第一PMOS  P1被開關訊號UP2_L導通，因而將底板101b連接於供電輸入端，並將頂板101a之電位提升至 ~2·VDD。由於第三PMOS  P3已被導通，故第二PMOS  P2的閘極接收頂板101a中為 ~2·VDD的升高電位。藉此，第二PMOS  P2保持關斷，頂板101a保持與電位為VDD的供電輸入端相隔離。同時，因第一節點MPP1連接於第二PMOS  P2及第三PMOS  P3的基體，故在充電式電荷泵浦被上脈衝訊號UP觸發之期間內，第一節點MPP1上被提升之電位可避免該兩個PMOS裝置的汲極-基體p-n接面二極體在頂板101a之電位提升時產生順偏。
於電荷傳輸過程中，開關訊號UP3_L為低準位，使得第八PMOS  P8關斷，開關訊號UP3_H為高準位，使得第九PMOS  P9之閘極的預設高電位提升VDD之大小，並進而關斷第九PMOS  P9。於一段有限時間後，開關訊號UP4_L降至低準位，致使第七PMOS  P7之閘極的電位下降VDD之大小，進而開通第七PMOS  P7，使正電荷可通過第七PMOS  P7之汲極。當充電式電荷泵浦回到預設狀態時，首先，開關訊號UP4_L升至高準位，使得第七PMOS  P7關斷。接著，開關訊號UP3_H及UP3_L分別降至低準位及升至高準位。如第9圖所示，由數位邏輯電路111中之時鐘分配器產生的特定開關順序可確保第七PMOS  P7僅在第八PMOS  P8及第九PMOS  P9皆關斷時處於導通狀態。
第一靜態基體偏壓產生器108係為正電荷傳輸子電路106之複製電路，且其輸出端係位於第三節點MPP2，其中第三節點MPP2連接於正電荷傳輸子電路106之PMOS裝置P7、P8及P9的基體。在預設狀態下，第十五NMOS  N15的閘極及源極連接於VDD，使得第三節點MPP2上具有較高電壓。當充電式電荷泵浦被上脈衝訊號UP觸發時，第一靜態基體偏壓產生器108將隨著正電荷傳輸子電路106一同被致動，通過開關訊號UP4_L開通第十PMOS  P10，第一靜態基體偏壓產生器108位於第三節點MPP2之輸出端電連接於頂板101a。因此，一旦輸出電壓Vout跨越第三節點MPP2上由持續導通之第十五NMOS  N15所致的預設高電位，第三節點MPP2接收輸出電壓Vout並具有與之相同之電位。據此，第三節點MPP2的電位追隨並保持於充電式電荷泵浦中為穩態且最高之正電位，並將第三節點MPP2上之電位作為基體偏壓提供至PMOS裝置P7、P8及P9。由於PMOS裝置之基體幾近不存在電荷洩漏，故第三節點MPP2上之正電位可儲存於電容C12，且不受輸出電壓Vout變化之影響。藉此，在電荷泵浦之整體運作範圍內，均可確保PMOS裝置P7、P8及P9之p-n接面二極體保持關斷。
當充電式電荷泵浦被上脈衝訊號UP觸發時，負電荷傳輸子電路107保持與預設狀態相近之狀態，且第七NMOS  N7維持關斷，以將底板101b與輸出端110相隔離。
當充電式電荷泵浦被下脈衝訊號DN觸發時，首先，開關訊號RST_H及RST_L分別為低準位及高準位，使得第四NMOS  N4及第四PMOS  P4關斷。接著，開關訊號DN1_H升為高準位，致使第三NMOS  N3導通，並將第二NMOS  N2之閘極與汲極相連接，同時，第五NMOS  N5導通，使得第二PMOS  P2之閘極處於高電位。由於第二NMOS  N2及第二PMOP  P2均關斷，故泵浦電容101之頂板101a及底板101b分別與供電輸入VDD及接地端相隔離。與此同時，因開關訊號DN1_L降至低準位，故第二節點MNP1上由持續導通之第六PMOS  P6所致的預設低電位會被降低VDD之大小。而後，第一NMOS  N1被開關訊號DN2_H導通，使得頂板101a連接於接地端，並將底板101b之電位降低至 ~-VDD。由於第三NMOS  N3被導通，故第二NMOS  N2之閘極接收底板101b上降至 ~-VDD的負電位。藉此，第二NMOS  N2保持關斷，底板101b與接地端相隔離。同時，因第二節點MNP1連接於第二NMOS  N2及第三NMOS  N3的基體，故在充電式電荷泵浦被下脈衝訊號DN觸發之期間內，第二節點MNP1上被降低之電位可避免該兩個NMOS裝置的汲極-基體p-n接面二極體在底板101b之電位降低時產生順偏。
於電荷傳輸過程中，開關訊號DN3_H為高準位，使得第八NMOS  N8關斷，開關訊號DN3_L為低準位，因而將第九NMOS  N9之閘極的預設低電位降低VDD之大小，進而關斷第九NMOS  N9。於一段有限時間後，開關訊號DN4_H升至高準位，致使第七NMOS  N7之閘極電位提升VDD，進而導通第七NMOS  N7，且負電荷可自底板101b被傳輸至輸出端110。當充電式電荷泵浦回到預設狀態時，首先，開關訊號DN4_H升至高準位，使得第七NMOS  N7關斷。接著，開關訊號DN3_H及DN3_L分別降至低準位及升至高準位。如第10圖所示，由數位邏輯電路111中之時鐘分配器產生的特定開關順序可確保第七NMOS  N7僅在第八NMOS  N8及第九NMOS  N9皆關斷時處於導通狀態。
NMOS裝置N7、N8及N9之基體偏壓係由第二靜態基體偏壓產生器109提供，其中第二靜態基體偏壓產生器109係為負電荷傳輸子電路107之複製電路，且其輸出端係連接於第四節點MNP2。在預設狀態下，第十五PMOS  P15的閘極及源極連接於接地端，使得第四節點MNP2上具有較低電壓。當充電式電荷泵浦被下脈衝訊號DN觸發時，一旦輸出電壓Vout低於第四節點MNP2上預設之初始低電壓，第四節點MNP2將接收輸出電壓Vout並具有與之相同之電位。據此，第四節點MPP2的電位追隨並保持於充電式電荷泵浦中為穩態且最低之負電位，故在電荷泵浦之整體運作範圍內，均可確保NMOS裝置N7、N8及N9之p-n接面二極體保持關斷。
當充電式電荷泵浦被下脈衝訊號DN觸發時，正電荷傳輸子電路106保持與預設狀態相近之狀態，且第七PMOS  P7維持關斷，以將頂板101a與輸出端110相隔離。
本案之充電式電荷泵浦係運用多樣電路設計技術，使得充電式電荷泵浦之輸出電壓Vout的範圍可拓展為 -0.84·VDD 至 1.82·VDD，其中各項電路設計技術摘要如下。
首先，包括N6、N13、N14及N15之各個NMOS裝置被設定為具有低臨界電壓 (低VTH ) 的NMOS裝置，使其可被持續導通，且該些NMOS裝置之閘極及源極連接於電位為VDD之供電輸入端，使其對應之汲極具有預設之高電位。此外，第五NMOS  N5之源極電位為VDD，當第五NMOS  N5被開關訊號DN1_H導通時，第二PMOS  P2之閘極具有高電位。基於互補的結構，包括P6、P13、P14及P15之各個PMOS裝置被設定為具有低臨界電壓 (低VTH ) 的PMOS裝置，使其可被持續導通，且該些PMOS裝置之閘極及源極連接於接地端，使其對應之汲極具有預設之低電位。此外，第五PMOS  P5之源極連接於接地端，當第五PMOS  P5被開關訊號UP1_L導通時，第二NMOS  N2之閘極具有低電位。藉此，當連接於NMOS裝置之節點的電位高於供電電位VDD時，NMOS裝置維持關斷，當PMOS裝置之汲極接收到負電壓時，PMOS裝置維持關斷。
另外，正保持子電路102中之PMOS裝置的基體偏壓係由第一動態基體偏壓產生器104提供，負保持子電路103中之NMOS裝置的基體偏壓係由第二動態基體偏壓產生器105提供。當充電式電荷泵浦被上脈衝訊號UP觸發時，第一動態基體偏壓產生器104之第一節點MPP1的預設高電位係提升VDD之大小，連接於PMOS裝置P2及P3之基體的第一節點MPP1因而可於此期間內提供動態上升之基體偏壓至該些PMOS裝置。反之，當充電式電荷泵浦被下脈衝訊號DN觸發時，第二動態基體偏壓產生器105之第二節點MNP1的預設低電位係降低VDD之大小，連接於NMOS裝置N2及N3之基體的第二節點MNP1因而可於此期間內提供動態下降之基體偏壓至該些NMOS裝置。
再者，正電荷傳輸子電路106中之PMOS裝置的基體偏壓係由第一靜態基體偏壓產生器108提供，負電荷傳輸子電路107中之NMOS裝置的基體偏壓係由第二靜態基體偏壓產生器109提供。當充電式電荷泵浦被上脈衝訊號UP觸發時，一旦輸出電壓Vout高過第三節點MPP2之初始高電位，則第一靜態基體偏壓產生器108之輸出亦將隨輸出電壓Vout改變。因此，不論實時輸出電壓Vout之大小為何，第三節點MPP2均可提供穩定狀態下之最高正電位至PMOS裝置P7、P8及P9。當充電式電荷泵浦被下脈衝訊號DN觸發時，一旦輸出電壓Vout低於第四節點MNP2之初始低電位，則第二靜態基體偏壓產生器109之輸出亦將隨輸出電壓Vout改變。因此，不論實時輸出電壓Vout之大小為何，第四節點MNP2均可提供穩定狀態下之最低負電位至NMOS裝置N7、N8及N9。
更甚者，數位邏輯電路111可實現特定之開關順序，並避免在電荷傳輸過程中的複數個開關事件相互重疊，藉此可消除電荷損耗之可能。舉例而言，僅有在連接於第七PMOS  P7或第七NMOS  N7之閘極的PMOS裝置或NMOS裝置關斷的期間內，第七PMOS  P7或第七NMOS  N7才會導通。藉此使輸出電壓Vout保持與泵浦電容101之頂板101a及底板101b相隔離。
第12圖係為本案之充電式電荷泵浦與典型之三態相位頻率偵測器的方塊示意圖。第13A圖及第13B圖係為第12圖中之參考訊號、回授訊號、上脈衝訊號及下脈衝訊號的波形示意圖。如第12圖所示，其係以典型之三態相位頻率偵測器2印證充電式電荷泵浦之運作。三態相位頻率偵測器2接收參考訊號REF_IN及回授訊號DIV_IN，並輸出上脈衝訊號UP及下脈衝訊號DN，充電式電荷泵浦電連接於三態相位頻率偵測器2，以接收上脈衝訊號UP及下脈衝訊號DN。如第13A圖所示，當參考訊號REF_IN之相位超前回授訊號DIV_IN之相位∆Φ秒時，上脈衝訊號UP處於高準位，而在下脈衝訊號DN短暫升至高準位的期間內 (維持一重置時間TRST 之時長)，三態相位頻率偵測器2回到預設狀態，其中重置時間TRST 取決於三態相位頻率偵測器2內部產生之重置脈衝所導致的延遲。反之，如第13B圖所示，當參考訊號REF_IN之相位落後回授訊號DIV_IN之相位∆Φ秒時，下脈衝訊號DN處於高準位，且在上脈衝訊號UP短暫升至高準位的期間內，三態相位頻率偵測器2回到預設狀態。第14A圖係為對應第13A圖中之上脈衝訊號的輸出電壓及穩定輸出電壓的電壓漣波的波形示意圖，第14B圖係為對應第13B圖中之下脈衝訊號的輸出電壓及穩定輸出電壓的電壓漣波的波形示意圖，其中參考訊號REF_IN及回授訊號DIV_IN之週期時長TPRD 設為4ns，參考訊號REF_IN及回授訊號DIV_IN間之相位差∆Φ設為2ns，重置時間TRST 假定為0.1ns。第14A圖及第14B圖係示出電荷泵浦在供電電位VDD為1.2V、泵浦電容101 (CPUMP )為500fF且負載電容CLOAD 為53pF之條件下的傳輸特性。須注意的是，前述所提及之具體數值及運作參數僅供示例說明，本案之充電式電荷泵浦之運作並不受其限制。如第14A圖所示，當充電式電荷泵浦被上脈衝訊號UP觸發時，穩定輸出電壓Vout幾近達到2·VDD (差距小於10%)。如第14B所示，當充電式電荷泵浦被下脈衝訊號DN觸發時，穩定輸出電壓Vout幾近達到 –VDD (差距小於16%)。此外，第14A圖及第14B圖還示出了輸出端上之電壓漣波在輸出電壓Vout飽和時的峰對峰值，無論電荷泵浦被上脈衝訊號UP或下脈衝訊號DN觸發，穩定輸出電壓之漣波的峰對峰值皆小於0.5mV，且低於對應穩定輸出電壓值的0.03%。
第15圖係為結合第14A圖及第14B圖所示波形的示意圖。如第15圖所示，本案之充電式電荷泵浦的總輸出電壓範圍大於供電電位VDD的2.6倍。如以供電電位VDD為標準，則輸出電壓Vout之近似線性範圍可擴展到~-0.7·VDD 至 ~1.4·VDD，因此，本案之充電式電荷泵浦的近似線性輸出電壓範圍亦大於供電電位VDD的2倍。
為提升充電式電荷泵浦之適用性，需使其傳輸特性不受任何記憶效應所影響，這意味著在相同運作參數的條件下，由任一電位轉換至另一電位的間隔時間不受當前電荷泵浦之狀態所影響。於第16A圖及第16B圖中係透過輸入一連串交互之上脈衝訊號UP及下脈衝訊號DN至充電式電荷泵浦來證實其傳輸特徵不受記憶效應所影響。第16A圖及第16B圖係為具有一連串交互之上脈衝訊號及下脈衝訊號的測試波形示意圖。任一由上脈衝訊號UP或下脈衝訊號DN所致之觸發係維持一段時間，並足以使充電式電荷泵浦的輸出電壓在下一觸發點前達到飽和。第17A圖及第17B圖係分別為對應第16A圖及第16B圖之測試波形的輸出電壓的波形示意圖。如第17A圖及第17B圖中所示，於此示例中，無論充電式電荷泵浦自t=0之時刻啟動或是已達到過-0.84·VDD，輸出電壓Vout自0V升至1.6V所耗費的時間均相同。同樣地，無論充電式電荷泵浦自t=0之時刻啟動或是已達到過1.82·VDD，輸出電壓Vout自0V降至-0.8V所耗費的時間均相同。由此可證，充電式電荷泵浦之輸出響應明顯不存在記憶效應。
綜上所述，本案係提供一種具寬輸出電壓範圍的充電式電荷泵浦，當充電式電荷泵浦由標準供電電位(VDD) 進行供電時，充電式電荷泵浦之輸出電壓範圍為 -0.84·VDD至1.82·VDD。同時，相較於現有之電荷泵浦，本案之近似的線性輸出電壓範圍以及可用的線性輸出電壓範圍均有所擴展。此外，數位邏輯電路以特定順序產生複數個開關訊號，並避免在電荷傳輸過程中的複數個開關事件相互重疊，藉此可防止電荷損耗並確保並確保充電式電荷泵浦以高電荷傳輸效率持續運作。另外，充電式電荷泵浦的傳輸特性不受任何記憶效應所影響。再者，當輸出電壓飽和於 -0.84·VDD/1.82·VDD時，穩定輸出電壓僅具有極小的漣波，其漣波之峰對峰值係低於對應穩定輸出電壓的0.03%。
須注意，上述僅是為說明本案而提出之較佳實施例，本案不限於所述之實施例，本案之範圍由如附專利申請範圍決定。且本案得由熟習此技術之人士任施匠思而為諸般修飾，然皆不脫如附專利申請範圍所欲保護者。
101:泵浦電容 101a:頂板 101b:底板 102:正保持子電路 103:負保持子電路 104:第一動態基體偏壓產生器 105:第二動態基體偏壓產生器 106:正電荷傳輸子電路 107:負電荷傳輸子電路 108:第一靜態基體偏壓產生器 109:第二靜態基體偏壓產生器 110:輸出端 111:數位邏輯電路 21、22、26:差分緩衝器 23、24、25:及閘 27、28:開關緩衝器 271:初級時鐘分配器 272:第一次級時鐘分配器 273:第二次級時鐘分配器 UPO_H、UPO_L、DNO_H、DNO_L:差分訊號 RESET_ACTIVE、UP_ACTIVE、DN_ACTIVE:致動訊號 RST_H、RST_L、UP1_H、UP1_L、UP2_H、UP2_L、UP3_H、UP3_L、UP4_H、UP4_L、DN1_H、DN1_L、DN2_H、DN2_L、DN3_H、DN3_L、DN4_H、DN4_L:開關訊號 UP_IN1:第一內部訊號 UP_IN2:第二內部訊號 Tdly1、Tdly2:延遲時間 VDD:供電電位 GND:接地端 UP:上脈衝訊號 DN:下脈衝訊號 Vout:輸出電壓 CLOAD:負載電容 N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14、N15:NMOS P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13、P14、P15:PMOS MPP1:第一節點 MNP1:第二節點 MPP2:第三節點 MNP2:第四節點 VTP_P8、VTP_P9、VTN_N8、VTN_N9:臨界電壓 2:三態相位頻率偵測器 REF_IN:參考訊號 DIV_IN:回授訊號 TRST:重置時間 TPRD:週期時長
第1圖係為現有具電流鏡結構之電荷泵浦的電路結構示意圖。
第2圖係為現有充電式電荷泵浦的電路結構示意圖。
第3A圖及第3B圖係為本案較佳實施例之充電式電荷泵浦的電路結構示意圖。
第4圖係為三態相位頻率偵測器的典型輸出波形示意圖。
第5圖係為第3B圖之數位邏輯電路的邏輯電路結構示意圖。
第6圖係為第5圖之上脈衝訊號、下脈衝訊號及致動訊號在充電式電荷泵浦的三種不同狀態下的波形示意圖。
第7圖係為第5圖之開關緩衝器的電路結構示意圖。
第8圖係為第7圖中之各個訊號的波形示意圖。
第9圖及第10圖係示出在充電式電荷泵浦被上脈衝訊號或下脈衝訊號觸發時，上脈衝訊號及下脈衝訊號與其對應之致動訊號及開關訊號的波形。
第11圖係為本案之充電式電荷泵浦的細部元件的電路結構示意圖。
第12圖係為本案之充電式電荷泵浦與典型之三態相位頻率偵測器的方塊示意圖。
第13A圖及第13B圖係為第12圖中之參考訊號、回授訊號、上脈衝訊號及下脈衝訊號的波形示意圖。
第14A圖係為對應第13A圖中之上脈衝訊號的輸出電壓及穩定輸出電壓的電壓漣波的波形示意圖。
第14B圖係為對應第13B圖中之下脈衝訊號的輸出電壓及穩定輸出電壓的電壓漣波的波形示意圖。
第15圖係為結合第14A圖及第14B圖所示波形的示意圖。
第16A圖及第16B圖係為具有一連串交互之上脈衝訊號及下脈衝訊號的測試波形示意圖。
第17A圖及第17B圖係分別為對應第16A圖及第16B圖之測試波形的輸出電壓的波形示意圖。
101:泵浦電容
101a:頂板
101b:底板
102:正保持子電路
103:負保持子電路
104:第一動態基體偏壓產生器
105:第二動態基體偏壓產生器
106:正電荷傳輸子電路
107:負電荷傳輸子電路
108:第一靜態基體偏壓產生器
109:第二靜態基體偏壓產生器
110:輸出端
RST_H、RST_L、UP1_H、UP1_L、UP2_L、UP3_H、UP3_L、UP4_L、DN1_H、DN1_L、DN2_H、DN3_H、DN3_L、DN4_H:開關訊號
VDD:供電電位
GND:接地端
Vout:輸出電壓
CLOAD:負載電容
N1:NMOS
P1:PMOS
MPP1:第一節點
MNP1:第二節點
MPP2:第三節點
MNP2:第四節點

Claims (15)

  1. 一種充電式電荷泵浦，包含： 一供電輸入端，架構於接收處於供電電位 (VDD) 的供電輸入電壓； 一接地端，其電位為0V； 一輸出端，架構於輸出一輸出電壓； 一泵浦電容，包含一頂板及一底板； 一第一NMOS，電連接於該接地端與該頂板之間； 一正保持子電路，電連接於該供電輸入端與該頂板之間； 一第一動態基體偏壓產生器，電連接於該正保持子電路； 一正電荷傳輸子電路，電連接於該頂板與該輸出端之間； 一第一靜態基體偏壓產生器，電連接於該正電荷傳輸子電路及該頂板； 一第一PMOS，電連接於該供電輸入端與該底板之間； 一負保持子電路，電連接於該接地端與該底板之間； 一第二動態基體偏壓產生器，電連接於該負保持子電路； 一負電荷傳輸子電路，電連接於該底板與該輸出端之間； 一第二靜態基體偏壓產生器，電連接於該負電荷傳輸子電路及該底板；以及 一數位邏輯電路，架構於接收一上脈衝訊號及一下脈衝訊號，並輸出複數個開關訊號，以控制與該數位邏輯電路電連接之該第一NMOS、該正保持子電路、該第一動態基體偏壓產生器、該正電荷傳輸子電路、該第一靜態基體偏壓產生器、該第一PMOS、該負保持子電路、該第二動態基體偏壓產生器、該負電荷傳輸子電路及該第二靜態基體偏壓產生器，使該輸出電壓之範圍為 -0.84·VDD至1.82·VDD， 其中，當該充電式電荷泵浦工作於預設狀態時，該泵浦電容之該頂板電連接於該供電輸入端並與該輸出端相隔離，而該泵浦電容之該底板電連接於該接地端並與該輸出端相隔離， 當該充電式電荷泵浦被該上脈衝訊號觸發時，該泵浦電容之該頂板與該供電輸入端相隔離並電連接於該輸出端，而該泵浦電容之該底板電連接於該供電輸入端並與該接地端及該輸出端相隔離， 當該充電式電荷泵浦被該下脈衝訊號觸發時，該泵浦電容之該頂板電連接於該接地端並與該供電輸入端及該輸出端相隔離，而該泵浦電容之該底板與該接地端相隔離並電連接於該輸出端。
  2. 如申請專利範圍第1項所述之充電式電荷泵浦，其中該複數個開關訊號係具有一特定順序，且於任兩個開關事件之間均具有有限的一間隔時間。
  3. 如申請專利範圍第1項所述之充電式電荷泵浦，其中該第一動態基體偏壓產生器動態地提供一基體偏壓至該正保持子電路中之PMOS裝置，該第二動態基體偏壓產生器動態地提供一基體偏壓至該負保持子電路中之NMOS裝置。
  4. 如申請專利範圍第1項所述之充電式電荷泵浦，其中該第一靜態基體偏壓產生器持續地提供一基體偏壓至該正電荷傳輸子電路中的PMOS裝置，該第二靜態基體偏壓產生器持續地提供一基體偏壓至該負電荷傳輸子電路中的NMOS裝置。
  5. 如申請專利範圍第1項所述之充電式電荷泵浦，其中該數位邏輯電路包含三個差分緩衝器、三個及閘及兩個開關緩衝器，該三個差分緩衝器中的其中兩個將該上脈衝訊號及該下脈衝訊號劃分為四個差分訊號，該三個及閘根據該四個差分訊號產生三個致動訊號，而另一該差分緩衝器及該兩個開關緩衝器分別接收該三個致動訊號並產生複數個開關訊號，且該複數個開關訊號之邊沿相互不重疊。
  6. 如申請專利範圍第1項所述之充電式電荷泵浦，其中在該充電式電荷泵浦被該上脈衝訊號觸發時，該正電荷傳輸子電路將該頂板電連接於該輸出端，在該充電式電荷泵浦工作於預設狀態或被該下脈衝訊號觸發時，該正電荷傳輸子電路將該頂板與該輸出端相隔離。
  7. 如申請專利範圍第1項所述之充電式電荷泵浦，其中在該充電式電荷泵浦被該下脈衝訊號觸發時，該負電荷傳輸子電路使該底板電連接於該輸出端，在該充電式電荷泵浦工作於預設狀態或被該上脈衝訊號觸發時，該負電荷傳輸子電路將該底板與該輸出端相隔離。
  8. 如申請專利範圍第1項所述之充電式電荷泵浦，其中當該充電式電荷泵浦被該上脈衝訊號觸發時，該底板經由該第一PMOS電連接於該供電輸入端，使該頂板之電位升至~2·VDD，而後該正電荷傳輸子電路將該頂板電連接於該輸出端，使該輸出端之電位提升直至飽和於1.82·VDD。
  9. 如申請專利範圍第1項所述之充電式電荷泵浦，其中當該充電式電荷泵浦被該下脈衝訊號觸發時，該頂板經由該第一NMOS電連接於該接地端，使該頂板之電位降至~-VDD，而後該負電荷傳輸子電路將該底板電連接於該輸出端，使該輸出端之電位降低直至飽和於-0.84·VDD。
  10. 如申請專利範圍第1項所述之充電式電荷泵浦，其中該第一靜態基體偏壓產生器係為該正電荷傳輸子電路之複製電路，該第二靜態基體偏壓產生器係為該負電荷傳輸子電路之複製電路。
  11. 如申請專利範圍第1項所述之充電式電荷泵浦，其中該充電式電荷泵浦的該輸出電壓在被上脈衝訊號觸發時飽和於1.82·VDD或2·VDD的90.5%。
  12. 如申請專利範圍第1項所述之充電式電荷泵浦，其中該充電式電荷泵浦的該輸出電壓在被下脈衝訊號觸發時飽和於 -0.84·VDD。
  13. 如申請專利範圍第1項所述之充電式電荷泵浦，其中該充電式電荷泵浦的總輸出電壓範圍大於2.6·VDD。
  14. 如申請專利範圍第1項所述之充電式電荷泵浦，其中該充電式電荷泵浦被該上脈衝訊號或該下脈衝訊號觸發時，該充電式電荷泵浦的該輸出電壓之漣波的峰對峰值均低於對應穩定之該輸出電壓的0.03%。
  15. 如申請專利範圍第1項所述之充電式電荷泵浦，其中該充電式電荷泵浦之傳輸特性不受記憶效應所影響，即該充電式電荷泵浦之該輸出電壓自任一電位轉換至另一電位的間隔時間不受當前該充電式電荷泵浦之狀態所影響。
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