TW202046305A - 位元線預充電電路 - Google Patents

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Abstract

本文中所描述之各種實施方案係關於一種具有一位元胞陣列之裝置，該陣列具有耦合至該等位元胞之行之位元線。該裝置可包含耦合於該等位元線與一供應電壓之間的一或多個開關結構，且該等開關結構可經組態以在啟動時將該等位元線預充電至該供應電壓。在一些例項中，該供應電壓可指代具有接近或等於零伏特(0 V)之一電壓之接地或一接地相關電壓。

Description

位元線預充電電路
本章節旨在提供與理解本文中所描述之各種技術相關之資訊。如本章節標題所暗示，此係對相關技術之一論述且絕不應暗示其係先前技術。一般而言，相關技術可或可不被視為先前技術。因此，應理解，應鑑於此理解本章節中之任何陳述，且不作為先前技術之任何認可。
在習知電路設計中，歸因於弱傳遞閘，高密度位元胞通常展現過量之寫入時間。此可限制記憶體之循環時間，且寫入輔助之時序複雜性可能在低或高電壓角引起寫入故障。再者，在一些例項中，將位元線可操作地預充電至一高電壓供應(例如，Vdd)可使用總動態功率之一顯著部分。因而，需要降低預充電功率以降低記憶體之總動態功率。
本文中所描述之各種實施方案係關於位元線預充電(或放電)電路，包含用於循環時間改良(寫入時間縮減及位元線預充電/放電時間縮減)之方案及技術。針對高密度位元胞記憶體例項，本文中所描述之各種方案及技術可藉由將位元線放電至接地(例如，接近0 V)而非將位元線預充電至一正電壓供應(Vdd)而提供功率節省。本文中所描述之各種方案及技術可輔助減少寫入時間及降低位元線預充電功率。因而，代替將位元線預充電至Vdd，將把位元線放電至接地(舉例而言，諸如Gnd或Vss) (其接近或等於零伏特(0 V))。在一些實施方案中，將把一或多個或全部未選擇位元線放電至零伏特(0 V)。因而，本文中所描述之各種方案及技術提供在一讀取/寫入操作之前將位元線放電至接地(例如，接近0 V)，而非將位元線預充電至Vdd。參考本文中所描述之各種實施方案，一般不存在因引入此電路之區域影響，且其他信號對可影響邊限之位元線時序無關鍵相依性。
將在本文中參考圖1至圖3詳細描述位元線預充電電路之各種實施方案。
圖1繪示根據本文中所描述之實施方案之記憶體電路100之一方塊圖。在一些例項中，記憶體電路100可實施為具有各種電路組件之一系統或裝置，該等電路組件經配置且耦合在一起作為提供一記憶體組態及/或形成一記憶體類型結構之零件之一集合體或組合。再者，在一些例項中，一種對位元線預充電之方法可涉及使用本文中所描述之各種電路組件來實施改良效能之方案及技術。
如圖1中所展示，記憶體電路100包含各種組件，包含例如核心陣列電路102 (CORE)、預充電電路104 (PRECH)、行多工器電路106 (COLMUX)及讀寫電路108 (RW)。在下文中更詳細描述與記憶體電路100相關之進一步描述及與其相關聯之各種組件。
記憶體電路100可實施為使用各種類型之記憶體(舉例而言，諸如隨機存取記憶體(RAM) (包含靜態RAM (SRAM))及/或任何其他類型之揮發性記憶體)之一積體電路(IC)。在一些例項中，記憶體電路100可實施為具有雙軌記憶體架構及相關電路之一IC。在其他例項中，記憶體電路100可與一單一晶片上之計算電路及相關組件整合。再者，記憶體電路100可針對各種電子、行動及物聯網(IoT)應用(包含低功率感測器節點)在各種嵌入式系統中實施。
如圖1中所展示，記憶體電路100包含核心陣列電路102 (CORE)，核心陣列電路102 (CORE)具有一記憶體胞陣列，其中各記憶體胞可被稱為一位元胞。再者，各記憶體胞可經組態以儲存至少一個資料位元值(例如，與一邏輯「0」或「1」相關之一資料值)。在各種例項中，記憶體胞陣列可包含任何數目個記憶體胞(或位元胞)，該等記憶體胞配置成各種適用組態，舉例而言，諸如具有以具有二維(2D)索引能力之一2D網格圖案配置之多個記憶體胞之任何數目個行(N行)及任何數目個列(N列)之一2D記憶體陣列。
在一些情況中，各記憶體胞可用隨機存取記憶體(RAM)電路或某一其他類型之揮發型記憶體實施。例如，各記憶體胞(或位元胞)可包含多電晶體靜態RAM (SRAM)胞，包含各種類型之SRAM胞(舉例而言，諸如6T CMOS SRAM)及/或各種其他類型之互補MOS (CMOS) SRAM胞(舉例而言，諸如每位元2T、4T、8T、10T、12T、14T或更多個電晶體)。作為參考，在圖2C中展示一例示性6T CMOS SRAM位元胞224。再者，在一些例項中，記憶體電路102可在具有隨著特定積體電路(IC)之適用技術變化之一電壓範圍之一或多個電源電壓位準(例如，Vdd、Vss等)操作。
圖2A至圖2C繪示根據本文中所描述之各種實施方案之記憶體電路之各種圖。特定言之，圖2A展示記憶體電路100A之一圖200A，圖2B展示記憶體電路100B之一圖200B，且圖2C展示記憶體胞電路200C之一圖。
參考圖2A之圖200A，記憶體電路100A可包含具有配置成行及列之一位元胞陣列之核心電路102 (CORE)。如圖2中所展示，CORE 102可具體實施為一Mux 4: 256x4核心陣列，其具有具256列位元胞(CC[255:1]、CC[255:2]、CC[255:3]、CC[255:4])之一或多個記憶體胞(或位元胞)庫202A、202B、202C、202D。CORE 102可包含一列解碼器(ROWDEC)及一行解碼器(COLDEC)用於經由一選定字線(WL)及一選定位元線(BL，舉例而言，諸如BL0、NBL0、BL1、NBL1、BL2、NBL2、BL3、NBL3)存取各位元胞。CORE 102可包含一或多個位元胞陣列(例如，庫202A、202B、202C、202D)，該一或多個位元胞陣列可經由一選定字線(WL)及一選定位元線(例如，BL0、NBL0、BL1、NBL1、BL2、NBL3、BL3、NBL3)存取。位元線可以位元線對配置，其中各位元線對包含一第一位元線及一第二位元線，該第二位元線係第一位元線之一互補線。在一些例項中，CORE 102及其各種組件可按一電源電壓供應操作，舉例而言，諸如一核心供應電壓Vdd以及在零伏特(0 V)之接地(Gnd)或負(-)電壓供應Vss。在其他例項中，電壓範圍可隨技術而變化。
列解碼器(ROWDEC)可在核心供應電壓Vdd操作，且其他組件(舉例而言，諸如一寫入驅動器)可在可不同於核心供應電壓Vdd之另一供應電壓(舉例而言，諸如負電壓供應Vss或某一其他電壓(舉例而言，諸如一周邊供應電壓Vddp))產生一寫入(WR)驅動器信號。如本文中所描述，CORE 102可配合以下特性操作：Vdd ＞ 0 V，且Gnd/Vss = 0 V或接近0 V。
記憶體電路100可包含預充電電路104A (PRECH)，預充電電路104A (PRECH)具有並聯配置且亦耦合至對應位元線對(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)之一或多個預充電電晶體對(例如，NMOS電晶體對T0/T1、T2/T3、T4/T5、T6/T7)。在一些例項中，預充電電晶體(T0、T1、T2、T3、T4、T5、T6、T7)之各者可基於一預充電控制信號(nbl_prech)啟動。再者，預充電電晶體(T0、T1、T2、T3、T4、T5、T6、T7)之各者可耦合於電源電壓供應(Gnd或Vss)與一對應位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)之間。
在一些實施方案中，預充電電晶體(T0、T1、T2、T3、T4、T5、T6、T7)可被稱為開關結構，其等耦合於對應位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)與一供應電壓(例如Gnd或Vss)之間。開關結構(T0、T1、T2、T3、T4、T5、T6、T7)經組態以在藉由預充電控制信號(nbl_prech)啟動時將位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)預充電至供應電壓(例如，Gnd或Vss)。在一些例項中，供應電壓(Gnd或Vss)可指代具有接近零伏特(0 V)之一電壓之接地，且開關結構(T0、T1、T2、T3、T4、T5、T6、T7)由預充電控制信號(nbl_prech)啟動，以在一讀取操作或一寫入操作之後將位元線(BL0、NBL0、BL1、NBL1、BL2、NBL2、BL3、NBL3)預充電至接地(Gnd或Vss)。在其他例項中，可在一讀取操作或一寫入操作之前將位元線(BL0、NBL0、BL1、NBL1、BL2、NBL2、BL3、NBL3)預充電至接地(Gnd或Vss)。
在一些實施方案中，預充電電晶體或開關結構(例如T0、T1、T2、T3、T4、T5、T6、T7)可包含N型電晶體，其等具有耦合至位元線(BL0、NBL0、BL1、NBL1、BL2、NBL2、BL3、NBL3)之汲極(或汲極終端)及耦合至供應電壓(Gnd或Vss) (其指代接地(Gnd或Vss))之源極(或源極終端)。N型電晶體可由耦合至其之一閘極之預充電信號(nbl_prech)啟動，且因此，N型電晶體可在一讀取操作或一寫入操作之前或之後由預充電信號(nbl_prech)啟動以將位元線預充電至接地(Gnd或Vss)。
再者，記憶體電路100可包含具有一或多個行選擇器電晶體之行多工器電路106 (COLMUX)，該一或多個行選擇器電晶體並聯配置以操作為一多工器(Mux)且亦耦合至對應位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)。在一些例項中，行選擇器電晶體可基於一行選擇控制信號啟動，且行選擇器電晶體之各者可耦合於對應位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)與一或多個寫入資料線(WDL0、WDL1)以及一或多個讀取資料線(RDL0、RDL1)之間。在一些例項中，一行選擇/啟用信號(col_sel)可用於啟動行選擇器電晶體且選擇位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)之一或多者。
記憶體電路100可包含讀寫電路108 (RW)，讀寫電路108 (RW)具有經配置且耦合在一起以執行讀取操作及/或寫入操作之各種組件。例如，讀寫電路108 (RW)可包含經組態以執行寫入操作之寫入電路208A及經組態以執行讀取操作之讀取電路208B。寫入電路208A可經由寫入資料線(WDL0、WDL1)耦合至COLMUX 106，且讀取電路208B可經由讀取資料線(RDL0、RDL1)耦合至COLMUX 106。
參考圖2B之圖200B，記憶體電路100B可包含類似於圖2A之記憶體電路100A之範疇、特徵及組件(舉例而言，諸如CORE 102、COLMUX 106及RW 108)，惟經修改預充電電路(PRECH 104B)除外。在一些實施方案中，PRECH 104B可包含耦合於預充電電晶體對(T0/T1、T2/T3、T4/T5、T6/T7)之間的傳遞電晶體(T8、T9、T10、T11)，且再者，傳遞電晶體(T8、T9、T10、T11)可耦合於對應位元線對(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)之間。例如，如圖2B中所展示，傳遞電晶體(T8)可耦合於預充電電晶體(T0、T1)之間，傳遞電晶體(T9)可耦合於預充電電晶體(T2、T3)之間，傳遞電晶體(T10)可耦合於預充電電晶體(T4、T5)之間，且傳遞電晶體(T11)可耦合於預充電電晶體(T6、T7)之間。再者，傳遞電晶體(T8、T9、T10、T11)可被稱為開關結構，且傳遞電晶體(T8、T9、T10、T11)可包含具有耦合至預充電信號(nbl_prech)之閘極之N型電晶體。因而，N型傳遞電晶體(T8、T9、T10、T11)可在一讀取操作或一寫入操作之前或之後由預充電信號(nbl_prech)啟動，以輔助將位元線(BL0、NBL0、BL1、NBL1、BL2、NBL2、BL3、NBL3)預充電至接地(Gnd或Vss)。
在一些實施方案中，參考圖2A、圖2B，記憶體電路100A、100B可實施為具有各種電路組件之一系統，該等電路組件經配置且耦合在一起作為提供一記憶體組態及/或形成一記憶體類型結構之零件之一集合體或組合。例如，系統可包含具有配置成行及列之多個位元胞陣列(庫202A、202B、202C、202D)之記憶體電路100A、100B。系統可包含耦合至位元胞之行之多組互補位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)。系統可包含耦合至位元胞之列之字線(WL)。再者，系統可包含具有多組預充電電晶體(T0/T1、T2/T3、T4/T5、T6/T7)之預充電電路104A、104B，該多組預充電電晶體耦合於互補位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)與接地(Gnd或Vss)之間。在此例項中，預充電電晶體(T0/T1、T2/T3、T4/T5、T6/T7)可經組態以在啟動時將互補位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)放電至接地(Gnd或Vss)。如本文中所描述，接地指代等於或接近零伏特(0 V)之一接地供應電壓。
此外，系統可包含耦合至多組互補位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)之行多工器電路106，且行多工器電路106可經組態以用字線(WL)之一選定字線及多組互補位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)之選定位元線存取多個位元胞陣列(庫202A、202B、202C、202D)中之各位元胞。系統可包含耦合至行多工器電路106之讀取及寫入電路(RW) 108，其中讀取及寫入電路(RW) 108可經組態以在一讀取操作期間自一存取位元胞讀取資料，且其中讀取及寫入電路(RW) 108可經組態以在一寫入操作期間將資料寫入至存取位元胞。
在一些例項中，預充電電晶體(T0/T1、T2/T3、T4/T5、T6/T7)可由一預充電信號(nbl_prech)啟動，以在一讀取操作或一寫入操作之前或之後將互補位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)預充電至接地(Gnd或Vss)。預充電電晶體(T0/T1、T2/T3、T4/T5、T6/T7)可包含耦合於互補位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)與接地(Gnd或Vss)之間之N型電晶體，且N型電晶體可由耦合至其之一閘極之預充電信號(nbl_prech)啟動。再者，N型電晶體可在一讀取操作或一寫入操作之前或之後由預充電信號(nbl_prech)啟動，以在啟動時將互補位元線(BL0/NBL0、BL1/NBL1、BL2/NBL2、BL3/NBL3)放電至接地(Gnd或Vss)。
圖2C繪示根據本文中所描述之實施方案之一記憶體胞200C之一示意圖。如圖2C中所展示，位元胞224指代具有經配置且耦合在一起作為一記憶體結構之多個電晶體(例如，M1、M2、M3、M4、M5、M6)之一6T位元胞。位元胞224使用耦合至電晶體(M0、M5)之互補位元線(BL、NBL)，且位元胞224使用耦合至電晶體(M0、M5)之閘極之至少一個字線(WL)。再者，位元胞224利用耦合於正電壓供應Vdd與接地(Gnd)之間的交叉耦合電晶體(M1/M2及M3/M4)。如所展示，傳遞電晶體(M0)可耦合於位元線(BL)與電晶體(M3/M4)之閘極之間，且傳遞電晶體(M5)可耦合於電晶體(M1、M2)之閘極與互補位元線(NBL)之間。
一般而言，存在兩個類型之記憶體結構：單字線裝置及多字線裝置。在一些情況中，字線裝置(例如，ROM、DRAM、SRAM)可指代僅具有一單一存取埠(其等可被稱為存取裝置)之裝置。位元線(例如，BL、NBL)可為單軌的或雙軌的。電晶體類型(例如，NMOS及PMOS)可被稱為存取電晶體。
如圖2C中所展示，靜態RAM位元胞可包含一6T位元胞，其可具有由字線控制之存取埠。在一些其他情況中，靜態RAM位元胞可用一5T位元胞、4T 2R位元胞或各種其他類型之CMOS SRAM胞(舉例而言，諸如每位元8T、10T或更多個電晶體)實施。此外，多字線可導致至位元胞之各者中之多個存取埠。由於存在多個存取埠，故多埠存取裝置可在各位元胞內變化，使得一些存取裝置(藉由埠)係NFET，且藉由埠之一些存取裝置係PFET。雖然此等可在各單一位元胞內有效地變化，但其等之埠數目可能不容易被劃分為相等之電容及/或功率。因此，雖然此等多埠電晶體類型可在各位元胞內變化，但亦可需要如同類型一中般在陣列之間具有一變動，舉例而言，諸如一左半部分陣列及一右半部分陣列。
圖3繪示根據本文中所描述之各種實施方案之用於提供記憶體電路之一方法300之一程序圖。
應理解，儘管方法300可指示一特定操作執行順序，但在一些情況中中，操作之各個特定部分可以一不同順序且在不同系統上執行。在其他情況中，額外操作及/或步驟可添加至方法300及/或自方法300省略。再者，方法300可在硬體及/或軟體中實施。若在硬體中實施，則方法300可用諸如在上文中關於圖1至圖2C描述之各種電路元件實施。如在軟體中實施，則方法300可實施為可經組態用於提供如本文中所描述之位元線預充電電路之一程式及/或軟體指令程序。再者，若在軟體中實施，則與實施方法300相關之指令可儲存於記憶體及/或一資料庫中。例如，具有一處理器及記憶體之一電腦或各種其他類型之運算裝置可經組態以執行方法300。
如參考圖3描述且展示，方法300可用於製造實施位元線預充電電路之一積體電路(IC)。
如參考圖3描述且展示，方法300可用於製作及/或製造一積體電路(IC)或引起製作及/或製造一積體電路(IC)，該積體電路(IC)實施如本文中所描述之與提供位元線預充電電路及/或各種相關聯系統、裝置、組件及電路相關之位元線預充電方案及技術。
在方塊310，方法300可提供可經由位元線存取之一位元胞陣列。在一些實施方案中，方法300可提供耦合至位元胞之字線，且可經由字線之一選定字線及位元線之一選定位元線存取陣列中之各位元胞。
在方塊320，方法300可將電晶體耦合於位元線與一接地電壓之間。在一些例項中，接地電壓指代接近零伏特(0 V)之一電壓，且將位元線預充電至接地電壓指代用一預充電信號啟動電晶體。在一些例項中，電晶體可包含具有耦合至位元線之汲極(即，汲極終端)及耦合至接地電壓之源極(即，源極終端)之N型電晶體(例如，NMOS)，且N型電晶體(例如，NMOS)由耦合至其之一閘極(即，閘極終端)之預充電信號啟動。
在方塊300，方法300可在執行一讀取操作或一寫入操作之前或之後將電晶體預充電至接地電壓。再者，N型電晶體(例如，NMOS)可在執行一讀取操作或一寫入操作之前或之後由預充電信號啟動，以將位元線預充電至接地電壓。
本文中描述一裝置之各種實施方案。裝置可包含一位元胞陣列，該位元胞陣列具有耦合至位元胞之行之位元線。裝置可包含耦合於位元線與一供應電壓之間的開關結構，且開關結構可在啟動時將位元線預充電至供應電壓。
本文中描述一系統之各種實施方案。系統可包含具有配置成行及列之多個位元胞陣列之記憶體電路。系統可包含耦合至位元胞之行之多組互補位元線。系統可包含耦合至位元胞之列之字線。系統可包含具有耦合於互補位元線與接地之間的多組預充電電晶體之預充電電路。預充電電晶體可經組態以在啟動時將互補位元線放電至接地。
本文中描述一方法之各種實施方案。方法可包含提供可經由位元線存取之一位元胞陣列。方法可將電晶體耦合於位元線與一接地電壓之間。方法可包含在執行一讀取操作或一寫入操作之前或之後將電晶體預充電至接地電壓。
應預期，發明申請專利範圍之標的物不限於本文中所提供之實施方案及繪示，而是包含該等實施方案之修改形式，包含根據發明申請專利範圍之實施方案之部分及不同實施方案之元件之組合。應瞭解，在任何此實施方案的開發中，如在任何工程或設計專案中，應作出大量實施方案特定決策以達成可能隨實施方案而變化之開發者的特定目標，諸如符合系統相關及業務相關約束。此外，應瞭解，此一開發努力可為複雜的且耗時的，但對於獲利於本發明之一般技術者而言，此仍將為設計、製作及製造之一例行工作。
已詳細參考各種實施方案，其等之實例在附圖中繪示。在接下來的[實施方式]中，闡述許多具體細節以提供對本文中所提供之揭示內容之透徹理解。然而，本文中所提供之揭示內容可在無此等具體細節的情況下實踐。在一些其他例項中，並未詳細描述熟知方法、程序、組件、電路及網路以免不必要地使實施例之細節不清楚。
亦應理解，儘管術語第一、第二等可在本文中用於描述各種元件，但此等元件不應受此等術語限制。此等術語僅用於將元件彼此區分。例如，一第一元件可被稱為一第二元件，且類似地，一第二元件可被稱為一第一元件。第一元件及第二元件分別為兩個元件，但其等不被視為相同元件。
用於本文中所提供之揭示內容之描述中之術語係出於描述特定實施方案之目的且不意在限制本文中所提供之揭示內容。如在本文中所提供之揭示內容及隨附發明申請專利範圍之描述中所使用，單數形式「一」、「一個」及「該」亦意在包含複數形式，除非上下文另有清楚指示。如本文中所使用之術語「及/或」指代且涵蓋相關聯所列品項之一或多者之任何及所有可能組合。當在本說明書中使用時，術語「包含」(“includes”, “including”)、「包括」(“comprises”及/或“comprising”)指定所陳述之特徵、整數、步驟、操作、元件及/或組件之存在，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等之群組。
如本文中所使用，取決於上下文，術語「若」可被解釋為意謂「當…時」或「在…時」或「回應於判定…而」或「回應於偵測…而」。類似地，取決於上下文，片語「若判定」或「若偵測到[一所陳述條件或事件]」可被解釋為意謂「在判定…時」或「回應於判定…而」或「在偵測到[所陳述條件或事件]時」或「回應於偵測到[所陳述條件或事件]而」。術語「向上」及「向下」；「上」及「下」；「朝上」及「朝下」；「下方」及「上方」；及指示在一給定點或元件上方或下方之相對位置之其他類似術語可結合本文中所描述之各種技術之一些實施方案使用。
雖然前文係關於本文中所描述之各種技術之實施方案，但其他及進一步實施方案可根據本文中之揭示內容設計，其等可藉由下文發明申請專利範圍判定。
儘管已依特定於結構特徵及/或方法動作之語言描述標的物，但應理解，在隨附發明申請專利範圍中定義之標的物不一定限於上文描述之特定特徵或動作。實情係，上文所描述之特定特徵及動作經揭示作為實施發明申請專利範圍之實例形式。
100:記憶體電路 100A:記憶體電路 100B:記憶體電路 102:核心陣列電路(CORE)/核心電路(CORE) 104:預充電電路(PRECH) 104A:預充電電路(PRECH) 104B:預充電電路(PRECH) 106:行多工器電路(COLMUX) 108:讀寫電路(RW)/讀取及寫入電路(RW) 200A:圖 200B:圖 200C:記憶體胞電路/記憶體胞 202A:記憶體胞(或位元胞)庫 202B:記憶體胞(或位元胞)庫 202C:記憶體胞(或位元胞)庫 202D:記憶體胞(或位元胞)庫 208A:寫入電路 208B:讀取電路 224:位元胞 300:方法 310:方塊 320:方塊 330:方塊 BL:位元線 BL0至BL3:位元線 col_sel:行選擇/啟用信號 M0至M5:電晶體 NBL:位元線 NBL0至NBL3:位元線 nbl_prech:預充電控制信號 RDL0:讀取資料線 RDL1:讀取資料線 T0至T7:預充電電晶體/開關結構 T8至T11:傳遞電晶體 WDL0:寫入資料線 WDL1:寫入資料線 WL:字線
本文中參考隨附圖式描述各種技術之實施方案。然而，應理解，隨附圖式僅繪示本文中所描述之各種實施方案且不意謂限制本文中所描述之各種技術之實施例。
圖1繪示根據本文中所描述之各種實施方案之記憶體電路之一圖。
圖2A至圖2C繪示根據本文中所描述之各種實施方案之記憶體電路之各種圖。
圖3繪示根據本文中所描述之各種實施方案之用於提供記憶體電路之一方法之一程序流程圖。
100A:記憶體電路
102:核心陣列電路(CORE)/核心電路(CORE)
104A:預充電電路(PRECH)
106:行多工器電路(COLMUX)
108:讀寫電路(RW)/讀取及寫入電路(RW)
200A:圖
202A:記憶體胞(或位元胞)庫
202B:記憶體胞(或位元胞)庫
202C:記憶體胞(或位元胞)庫
202D:記憶體胞(或位元胞)庫
208A:寫入電路
208B:讀取電路
BL0至BL3:位元線
col_sel:行選擇/啟用信號
NBL0至NBL3:位元線
nbl_prech:預充電控制信號
RDL0:讀取資料線
RDL1:讀取資料線
T0至T7:預充電電晶體/開關結構
WDL0:寫入資料線
WDL1:寫入資料線
WL:字線

Claims (20)

  1. 一種裝置，其包括： 一位元胞陣列，其具有耦合至該等位元胞之行之位元線；及 開關結構，其等耦合於該等位元線與一供應電壓之間，其中該等開關結構在啟動時將該等位元線預充電至該供應電壓。
  2. 如請求項1之裝置，其進一步包括耦合至該等位元胞之列之字線，其中可經由該等字線之一選定字線及該等位元線之一選定位元線存取該陣列中之各位元胞。
  3. 如請求項1之裝置，其中該供應電壓指代具有接近零伏特(0 V)之一電壓之接地。
  4. 如請求項3之裝置，其中該等開關結構由一預充電信號啟動，以在一讀取操作或一寫入操作之前或之後將該等位元線預充電至接地。
  5. 如請求項1之裝置，其中該等位元線包括一第一位元線及一第二位元線，該第二位元線係該第一位元線之一互補線。
  6. 如請求項1之裝置，其中該等開關結構包括具有耦合至該等位元線之汲極及耦合至指代接地之該供應電壓之源極之N型電晶體。
  7. 如請求項6之裝置，其中該等N型電晶體由耦合至其之一閘極之一預充電信號啟動。
  8. 如請求項7之裝置，其中該等N型電晶體在一讀取操作或一寫入操作之前或之後由該預充電信號啟動以將該等位元線預充電至接地。
  9. 一種系統，其包括： 記憶體電路，其具有配置成行及列之多個位元胞陣列； 多組互補位元線，其等耦合至該等位元胞之該等行； 字線，其等耦合至該等位元胞之該等行；及 預充電電路，其具有耦合於該等互補位元線與接地之間的多組預充電電晶體，其中該等預充電電晶體經組態以在啟動時將該等互補位元線放電至接地。
  10. 如請求項9之系統，其進一步包括： 行多工器電路，其耦合至該多組互補位元線， 其中該行多工器電路經組態以用該等字線之一選定字線及該多組互補位元線之選定位元線存取該多個位元胞陣列中之各位元胞。
  11. 如請求項10之系統，其進一步包括： 讀取及寫入電路，其耦合至該行多工器電路， 其中該讀取及寫入電路經組態以在一讀取操作期間自一存取位元胞讀取資料，及 其中該讀取及寫入電路經組態以在一寫入操作期間將資料寫入該存取位元胞。
  12. 如請求項9之系統，其中接地指代接近零伏特(0 V)之一接地供應電壓。
  13. 如請求項9之系統，其中該等預充電電晶體由一預充電信號啟動，以在一讀取操作或一寫入操作之前或之後將該等互補位元線預充電至接地。
  14. 如請求項9之系統，其中該等預充電電晶體包括耦合於該等互補位元線與接地之間的N型電晶體，且其中該等N型電晶體由耦合至其之一閘極之一預充電信號啟動。
  15. 如請求項14之系統，其中該等N型電晶體在一讀取操作或一寫入操作之前或之後由該預充電信號啟動，以在啟動時將該等互補位元線放電至接地。
  16. 一種方法，其包括： 提供可經由位元線存取之一位元胞陣列； 將電晶體耦合於該等位元線與一接地電壓之間；及 在執行一讀取操作或一寫入操作之前或之後將該等電晶體預充電至該接地電壓。
  17. 如請求項16之方法，其進一步包括： 提供耦合至該等位元胞之字線，其中可經由該等字線之一選定字線及該等位元線之一選定位元線存取該陣列中之各位元胞。
  18. 如請求項16之方法，其中該接地電壓指代接近零伏特(0 V)之一電壓，且其中將該等位元線預充電至該接地電壓指代用一預充電信號啟動該等電晶體。
  19. 如請求項16之方法，其中該等電晶體包括具有耦合至該等位元線之汲極及耦合至該接地電壓之源極的N型電晶體，且其中該等N型電晶體由耦合至其之一閘極之一預充電信號啟動。
  20. 如請求項19之方法，其中該等N型電晶體在執行一讀取操作或一寫入操作之前或之後由該預充電信號啟動，以將該等位元線預充電至該接地電壓。
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