TW202046133A

TW202046133A - 鍵盤、匯流排單元、匯流排控制單元及鍵盤操作方法

Info

Publication number: TW202046133A
Application number: TW109101112A
Authority: TW
Inventors: 克里斯多福赫爾德埃斯
Original assignee: 克里斯多福赫爾德埃斯
Priority date: 2019-01-15
Filing date: 2020-01-13
Publication date: 2020-12-16
Also published as: EP3912049A1; US20220156222A1; WO2020147933A1

Abstract

所描述的是一種輸入配置（2），特別是鍵盤，其包括： - 一匯流排（DHIB）的至少兩條匯流條（D+, D-）， - 至少10個或至少100個匯流排單元（SLC1至SCLn），其電連接至該匯流條（D+, D-），且分別被電連接至至少一輸入元件（S1），其中該匯流排單元（SLC1至SLCn）係以並聯方式電連接至該匯流條（D+, D-）。

Description

鍵盤、匯流排單元、匯流排控制單元及鍵盤操作方法

本發明一般與鍵盤以及其他輸入裝置有關。本發明更特別地涉及用於將連接至開關的開關或積體電路與電腦裝置連接的可能性。

輸入裝置可以例如是： - 鍵盤，特別是具有至少50個按鍵開關、通常不多於200個按鍵開關或不多於2000個按鍵開關的字母數字鍵盤。該鍵盤為與電腦分開的裝置，或其可為電腦的整合部件，或 - 具有介於10與20個之間的按鍵開關的小鍵盤，特別是用於進入控制的小鍵盤。

舉例而言，鍵盤可包括下列中的至少一個、兩個、三個、四個、五個或全部： - 至少25個按鍵，用於字母a、b、c等的輸入， - 至少10個按鍵，用於數字0、1、2（較佳為與其他輸入字元結合，例如「!」、「§」、「$」等）等的輸入， - 關於功能（即，功能F1、功能F2等）的至少10個按鍵， - 用於輸入數值（亦即數字0、1、2等）的小鍵盤的至少10個按鍵，特別是另一組這些數值， - 沒有其他輸入字元用於該另一組的按鍵， - 修飾鍵，例如在HID（人機介面裝置）規格中所定義者，亦即左CTRL、左SHIFT、左ALT、左GUI（圖形使用者介面），亦即例如微軟左Win鍵、麥金塔左Apple鍵、昇陽電腦（Sun）左Meta鍵等、右CTRL、右SHIFT、右ALT、右GUI；- 輔助鍵：Caps Lock（大寫鎖定）、Tab（跳欄）、Spacebar（空格鍵）、Page Down（下頁）、Page Up（上頁）、右箭號、左箭號、上箭號、下箭號。

替代地，輸入裝置可為具有許多按鈕（例如多於10個按鈕）的小鍵盤、遊戲機、遊戲板或電腦滑鼠。

有多種用於安排開關的原理，例如以矩陣形式。

一種輸入裝置可被使用，特別是鍵盤，包括： - 至少兩匯流條（bus wire）或匯流排的匯流排線（bus line），以及 - 至少10個匯流排單元（SLC），其被電連接至該匯流條、並且分別被電連接至至少一輸入元件，其中該匯流排單元以並聯接法被電連接至該匯流條。

此外，還有如獨立請求項的對應單元（亦即匯流排單元及匯流排控制單元）以及對應的方法。實施方式

本發明的一個目的在於給出一種改良的輸入裝置，特別是一種可以簡單和具成本效率的方式製造的輸入裝置。此外，必須給出一種對應的匯流排單元、匯流排控制單元以及對應的方法。

這些問題是藉由如請求項1的裝置、如獨立請求項的單元以及如獨立方法請求項的方法而解決。實施例則於附屬請求項中提供。

輸入裝置（特別是鍵盤）可以包括： - 至少兩匯流條或匯流排的匯流排線，以及 - 至少10個或至少100個匯流排單元（SLC），其被電連接至該些匯流條、並且分別被電連接至至少一輸入元件， - 其中該些匯流排單元是以並聯接法被電連接至該些匯流條。

所得的輸入裝置在構造上是簡易的、且可以具成本效率的方式而被製造。用於輸入裝置的一種新構造原則被提出。不再必須使用感測線和驅動線的任何矩陣及用於驅動該驅動線和用於感測該感測線的電路。若同時按下數個按鍵開關，也沒有幻影鍵控的問題。

即使連接至特定輸入元件（例如連接至功能鍵的按鍵開關或如F11鍵的按鍵開關）的一個匯流排單元未正常工作，所有其他按鍵的所有其他匯流排單元仍工作。相較於串聯的匯流排單元，這是實際的優點。

以並聯接法連接表示有從匯流條分支到各自的匯流排單元的許多分接頭。這些分接頭較佳是非常短的，例如短於5 cm（公分）或短於1 cm。

匯流排單元也稱為SLC（從控制器/從屬控制器）。匯流排單元可以用匯流排控制單元或MIC（主介面控制器）傳送資料，將於下文更詳細說明。

輸入元件可為機械式開關或電動按鈕或觸控按鈕，例如壓力感測器或觸控感測器（電容式或壓電式）。輸入元件可僅包括兩個終端。可使用單極單投開關，特別是按鈕開關或對應的半導體裝置。單極單投開關具有比單極雙投開關或按鈕更簡單的構造。輸入元件正常為開啟，意即在未被啟動或被下壓時。

所有的匯流排單元和匯流條可被配置在共同載體上，例如印刷電路板（PCB）上。

可以僅有用於資料傳輸的兩條匯流條。這兩條匯流條也用於遞送操作電壓到每一個匯流排單元。替代地，可以有用於遞送匯流排單元的操作電壓的獨立導線。

該兩條匯流條可用於串行資料傳輸，其產生具有簡單構造的鍵盤。匯流排可僅包含兩條匯流條。此外，可藉由穩健的差動傳訊來傳送資料，其中，為每一資料位元在其自己的導體（conductor）或導線（wire）上傳送兩個互補訊號，例如作為帶正電位的訊號和具有負訊號的訊號。

也可能有兩條以上的匯流條用於資料傳輸，例如至少4、8、16條匯流條。因此可進行快速的資料並行傳送。特別是，可有數對匯流條，各用於對EMI（電磁干擾）呈穩健的差動傳訊。

匯流排單元各包括： - 儲存胞元，用於儲存識別符，特別是以明確方式識別各別匯流排單元相對於在相同匯流條上的其他匯流排單元的位址， - 計數單元， - 比較單元，以及 - 匯流排存取單元，其根據該比較單元的輸出訊號來存取該匯流排， - 其中所有的匯流排單元較佳地具有相同內部結構。

若該比較單元進行的該比較為負，則該匯流排存取單元不存取該匯流排。因此，可以用簡易方式於硬體內完整實施該匯流排單元。該比較單元可比較該識別符或隱含位址的值與計數器的值，該計數器為該計數單元的一部分。這將於下文中針對圖式來更詳細說明。

可使用隱含位址方案。於匯流排系統內不必使用位址線，這表示降低了複雜性。若各自的匯流排單元（亦即所有匯流排單元）讀取經由匯流條所傳送的資料，則可能使用計數器和比較單元來定址匯流排單元。匯流排單元可偵測需要其遞增或遞減計數器的特定資料。這種定址的開始可預先經由匯流條而被傳訊，亦即也有其他資料傳送模式。

所有匯流排單元都具有對於在相同匯流排上其他匯流排單元的不同識別符。可能於輸入裝置的製造期間（亦即在承載匯流條的載體上固定匯流排單元的期間）編程這些識別符。也可以在輸出裝置的製造之後藉由特定方法來完成識別符的編程，例如可經由匯流排發送訊號、且接著測量在每一個匯流排單元中該訊號的傳送速度。用於確定識別符的其他方式也是可行的。可使用非揮發性記憶體，亦即ROM（唯讀記憶體）、PROM（可程式ROM）、EPROM（可抹除PROM）、EEPROM（電EPROM）等。

替代地，可以為每一次啟動確定位址、以及將這些識別符或位址儲存在可揮發性儲存單元中，例如在RAM（隨機存取記憶體）中。有可以允許沿著匯流排連續定址匯流排單元的數種方法。可偵測並聯連接的匯流排單元的順序，並且根據這個順序給出了匯流排單元位址。這表示比較接近匯流排開始的匯流排單元具有比遠離的匯流排單元更低的數值；這對於所有的匯流排單元皆為真。因此，每一次都可能以相同的明確且獨特的方式來進行定址，亦即，鍵盤的特別鍵將總是具有相同的位址。

然而，若匯流排系統同時（亦即在兩次連續啟動事件之間）改變，則會有其他結果。可增加或移除匯流排單元。此外，匯流排系統可較長或較短。所有這些改變可在下一位址分配中自動被考慮。必須強調的是，所提出的分配方案自動適應匯流排系統上的不同數目的匯流排單元。這表示不須根據客戶需求、匯流排系統的版本或次版本對分配方法（較佳為硬體方法）做出改變。

在位址分配期間，需特別注意考慮偵測裝置的容限以及影響或干擾，例如來自於EMI或不穩定的電源供應。與匯流排系統上資料傳送速度相比，使用電子組件鏈進行位址分配的時間會多出許多。

可利用具有分接頭或分支的電阻及/或電容鏈來進行定址，該分接頭或分支被連接至匯流排單元的輸入與輸出接腳。匯流排、電子組件鏈及輸入偵測裝置的組合以及可於該鏈內每一個元件處輸出資料的可能性提供了可對匯流排單元提供或分配位址的數種方案。

每一個匯流排單元內的偵測單元可為施密特觸發器電路（Schmitt Trigger circuit），例如相對於ADC（類比數位轉換器），該施密特觸發器電路具有較低的複雜度。然而，若為其他目的而使用ADC，則對於位址的分配也可有多用途。在說明的最後部分將提及四種分配方法，亦即，一種方法是使用施密特觸發器，而兩種方法是使用ADC。

在電子學中，施密特觸發器是一種具有滯後作用的比較器電路，其藉由對比較器或差動放大器的非反相輸入施加正反饋而被實施。其為將類比輸入訊號轉換為數位輸出訊號的主動電路。該電路被稱為「觸發器」，因為輸出會保持其值直到輸入充分改變以觸發變化為止。在非反相配置中，當輸入高於所選臨界值時，輸出為高。當輸入低於不同（較低的）的所選臨界值時，輸出為低，而且當輸入是介於兩個等級之間時，輸出保持其值。這種雙重臨界值即滯後作用。

匯流排單元的內部結構係指積體電路的佈局、或指相同功能性單元。因此，所有匯流排單元可具有相同佈局。

匯流排單元包括： - 至少一LED，較佳為至少三LED， - 至少一儲存胞元，儲存用於驅動或控制該至少一LED的資料，較佳為用以控制該至少一LED的亮度或用以校正該至少一LED的亮度的資料， - 及/或其中每一個匯流排單元包括類比數位轉換器，其輸入與電位計電連接，從而該電位計與該輸入元件機械地耦接。

在每一個匯流排單元中可有三個LED（發光二極體），例如紅色LED、綠色LED及藍色LED（RGB）。因此，可以人眼可見（不僅是這些基本顏色，也包括其他顏色，例如橙色、黃色等）的方式來控制LED。可利用PWM（脈寬調變）或其他調變方案來控制LED。進一步可利用匯流排單元中的校正資料，其在所謂的箱艙式（bins）考量下校正LED，亦即以來自一個特定箱艙的所有LED都給出相同光色且具有類似光輸出（即亮度）的方式來分類晶片。可經由匯流條來寫入LED資料及/或讀取LED資料。

若在匯流排單元中有ADC（類比數位轉換器）及電位計，則可讀取按鍵開關被按壓的多深、並且可在應用中考慮此點。此外，可抑制輸入訊號的彈跳。替代地，也可使用電位計以外的其他輸入轉換器。

匯流排單元進一步包括：狀態機。

除了該狀態機以外、或可為狀態機的替代，可於匯流排單元中實施經匯流條之資料傳輸協定，較佳是使用8b/10b編碼及/或8b/10b解碼的匯流排協定；參考「A DC-balanced, partitioned-block, 8B/10B transmission code」（A. X. Widmer, P. A. Franaszek, IBM J. Res. Develop., Volume 27, No. 5，1983年9月，第440頁至第451頁）。在Widmer文獻中所描述的8b/10b編碼及/或8b/10b解碼可經由適當修改以實施本發明或本發明實施例。

解碼及編碼可藉由匯流排單元的接收單元及/或發送單元而進行。匯流排單元的所有內部匯流排和功能單元可使用訊標（其具有例如8位元的位元長度），而僅有外部匯流排（例如DHIB）可使用符號（其具有例如10位元的位元長度）。該系統的關鍵特徵在於，狀態機可以在更容易處理明確的訊標下工作。每一個指令/訊息都恰由一個訊標表示，而許多訊標可由兩個或甚至四個不同符號表示。匯流排單元的狀態機的核心任務是要執行指令與過程訊息，其全部皆由訊標表示。粗略而言，匯流排單元的狀態機可為具有某些層3（layer 3）功能的層2（layer 2）引擎，而匯流排單元的接收單元及/發送單元可根據協定堆疊進行層1（layer 1）的邏輯部分，該協定堆疊包括例如由ITU（國際電信聯盟）所定義的七層。匯流排單元的狀態機本身可完全獨立於編碼和解碼。可僅僅獲取及遞送訊標和標記了COMMA、指令和錯誤的一些旗標。

匯流排單元的狀態機具有數種內部狀態。匯流排單元的狀態機的狀態取決於外部訊號而改變，並且從而產生輸出。可將匯流排單元的狀態機完全實施為電子電路，亦即不使用執行軟體程式中所編碼指令的處理器，這允許便宜且快速的電路。

如上所述，參考「A DC-Balanced, Partitioned-Block, 8B/10B Transmission Code」（IBM J. RES. DEVELOP., Vol. 27, No. 5^th ，1983年9月，第440至451頁）、以及此文件文末所列出的關於8B/10B代碼的文獻，他們建議使用將寫碼器劃分為5B/6B和3B/4B從屬寫碼器；然也可使用在未劃分下實施寫碼的輸入配置。

八位元資料可被編碼為具有十位元的符號。由此增加了錯誤偵測以及錯誤校正的冗餘性。此外，還要非常注意符號中的1與0的平衡，從而實現差動傳訊。對於EMI（電磁干擾），差動傳訊是非常穩固的，亦即，其可用於長的傳輸線、或受電磁波影響的線路。這對於工業應用是非重要的。

當然也可以使用其他寫碼方案，或是採用關於輸入配置（特別是鍵盤）中的應用的8B/10B代碼或代碼符號。

至少一匯流排控制單元可電連接至匯流條，其中該匯流排控制單元包括： - 狀態機， - 以及較佳地，對外部處理器單元的介面單元（特別是SPI單元及或輸入資料記憶體，較佳是輸入FIFO）其用於自該處理器單元至該匯流排控制單元的資料傳輸， - 以及較佳地，輸出資料記憶體（特別是輸出FIFO），其用於自匯流排控制單元至該處理器單元的資料傳輸。

匯流排控制單元也可被稱為MIC（主介面控制器）。所提出的特徵允許不須對使用匯流排控制單元的顧客公開的實施方式。外部處理器（其可以是該領域之處理器的一種狀態）不須在意匯流排協定。來自外部處理器的匯流排指令與資料可與時鐘資料及協定特定資料嚴格分開，這允許在不通知購買該輸入配置或匯流排控制單元的顧客下對匯流排協定進行修改。此外，可發送資料到不包括未帶資料的間隙的MCU。

匯流排控制單元的狀態機可具有數種內部狀態。匯流排控制單元的狀態機的狀態取決於外部訊號而改變，且從而產生輸出。可將匯流排控制單元的狀態機完全實施為電子電路，亦即不使用執行軟體程式中所編碼指令的處理器。這允許便宜且快速的電路。匯流排控制單元的狀態機本身可完全獨立於編碼及解碼。可僅獲取及遞送訊標及標記了COMMA指令與錯誤的一些旗標。

匯流排控制單元的狀態機也實施對該處理器的介面，其自該輸入配置接收資料。此處理器可以是直接連接至主處理器、或電耦接（例如經由USB（通用串列匯流排）、藍芽或用於有線或無線資料傳輸的其他傳輸方案）至另一MCU（微控制器單元）的MCU。另一MCU可利用執行操作系統（例如Windows、iOS、Android等）的主處理器來改變資料。

可使用標準SPI（串列週邊介面）。替代地，可使用其他介面，例如用於並列資料傳輸之介面。

可使用兩個FIFO（先進先出）記憶體。FIFO的使用允許處理器及匯流排控制單元以簡單方式來傳送資料，而且較佳地沒有間隙。此外，匯流排控制單元可檢視FIFO內的數個位元組的資料，以找出哪種指令必須接著被執行。較佳是將自匯流排單元讀取的資料配置在FIFO中而不具間隙，資料傳送的性能會因此為高。可使用其他記憶體來進行資料傳送。

在匯流排控制單元中實施的經由匯流條（D+, D-）進行資料傳輸的匯流排協定可包括解碼單元及/或編碼單元，較佳是8B/10B解碼及較佳是8B/10B編碼。使用這種區塊寫碼的優點與上述匯流排單元中互補的編碼/解碼方案的優點相同。再者，也可使用其他的寫碼方案。

解碼及編碼可以由匯流排控制單元的接收單元及/或發送單元來進行。匯流排控制單元的所有內部匯流排和功能單元可使用訊標（具有例如8位元的位元長度），而僅有外部匯流排（例如DHIB）可使用符號（具有例如10位元的位元長度）。該系統的關鍵特徵在於，狀態機可以在更容易地處理明確的訊標下工作。每一個指令/訊息恰由一個訊標表示，而許多訊標可由兩個或甚至四個不同的符號表示。匯流排控制單元的狀態機的核心任務是執行指令及過程訊息，其全部都是由訊標表示。粗略來說，匯流排控制單元的狀態機可以是帶有某些層3功能的層2引擎，而匯流排控制單元的接收單元及/或發送單元是根據協定堆疊進行層1（layer 1）的邏輯部分，該協定堆疊包括例如由ITU（國際電信聯盟）所定義的七層。

所提出之編碼方案的優點是允許指令的快速傳輸以及差動傳訊的運行長度限制RLL。此外，可於硬體中完全實施這些編碼/解碼方案，導致非常快速的匯流排系統。此外，可從傳送的資料中產生時鐘，亦即不需要有獨立的時鐘線。然而，匯流排控制單元及匯流排單元可包括允許其與隱含於所傳輸的資料訊號內的時鐘同步的內部時鐘產生單元。

該匯流排控制單元包括： - 儲存胞元，用於儲存識別符，特別是位址，該識別符以明確方式識別關於相同匯流條上的其他匯流排控制單元的各自的匯流排控制單元， - 計數器單元， - 比較單元，以及 - 匯流排存取單元，其根據該比較單元的輸出訊號存取該匯流排， - 其中較佳地，至少兩匯流排控制單元被電連接至該匯流條，該至少兩匯流排控制單元較佳具有相同的內部結構。

於MIC（主介面控制器）群組（即，匯流排控制單元群組）內也可使用於上針對匯流排單元所描述的相同存取方案。每一個匯流排控制單元可用於SLC（從控制器/從屬控制器）群組，即匯流排單元群組。

若有一個以上的匯流排控制單元，則可僅於這些匯流排控制單元的其中一個中使用對外部處理器或MCU的介面。藉由根據在匯流排內MIC的位置以針對不同功能使用MIC，針對在不同位置上使用且在匯流條上具有不同功能的匯流排控制單元，可僅有一個晶片或ASIC設計。

該至少兩匯流排控制單元可以用並聯或串聯接法被連接至該匯流條。

每一個匯流排單元較佳地可包括接收器單元，該接收器單元根據差動訊號傳輸方法接收資料。藉由使用差動傳輸方案及/或電子線路終端，即使是在電壓為低時（例如5伏特、3.3伏特或甚至低於3.3伏特），其對於雜訊、EMI等具有穩固性。較低的電壓導致較低的電力消耗。

可使用電子元件鏈（亦即串聯），例如電阻鏈、或電容鏈、或電阻及電容鏈，特別是其於元件之間具有分接頭而連接至各自的匯流排單元的輸入。這種鏈的技術功效已經於上文中描述，亦即自動位址分配。

可使用載體裝置，其承載匯流條及匯流排單元、以及可選地也承載匯流排控制單元。載體可包括至少90體積百分比的印刷電路板材料，特別是FR-4（阻燃）或可撓性材料、或是塑膠材料或金屬。

匯流排單元及/或匯流排控制單元也可實施為電子電路，特別是在ASIC（專用積體電路，即根據客戶需求的一種硬連線標準電路）中，其中該電子電路較佳地被實施為狀態機，較佳是不具有用於執行指令或程式的處理器的狀態機。

ASIC（專用積體電路）可以具成本效益的方式生產、且允許製造適合客戶規格的積體晶片，例如適合輸入配置的生產者的規格。若需求夠高，則當然可生產不再使用ASIC技術的專用積體晶片。

替代地，也可使用更具軟體相關性的實施方式，亦即藉由在匯流排單元內及/或匯流排控制單元內使用簡單的微處理器。然而，這些解決方法會比較複雜、且/或會具有較大的電力消耗。

一種匯流排單元（SLC）可包括： - 儲存胞元，用於儲存識別符，特別是位址，其以明確方式識別關於匯流排的相同匯流條上的其他匯流排單元的各自的匯流排單元， - 計數器單元， - 比較單元，以及 - 匯流排存取單元，其根據該比較單元的輸出訊號來存取該匯流排。

若匯流排單元是與輸入配置分開生產及販售（亦即，作為匯流排系統的部件），則於上已針對輸入配置/鍵盤以及針對其匯流排單元描述的相同技術功效亦適用於匯流排單元及其實施例。

匯流排單元（SLC）可包括在根據上述其中一個實施例的輸入配置中的匯流排單元的子單元，較佳是8b/10b編碼單元及/或8b/10b解碼單元。這表示該匯流排單元具有適於該匯流排系統及/或匯流排協定的子單元。

一種匯流排控制單元（MIC）可包括： - 狀態機， - 介面單元，介接至外部處理器單元，特別是SPI單元， - 輸入資料記憶體，較佳是輸入FIFO，其用於自該處理器至該匯流排控制單元的資料傳輸， - 以及輸出資料記憶體，特別是輸出FIFO，其用於自該匯流排控制單元至該處理器單元的資料傳輸。

若匯流排控制單元是與輸入配置分開生產及販售（亦即，作為匯流排系統的部件），則於上已針對輸入配置/鍵盤以及針對匯流排控制單元描述的相同技術功效也適於該匯流排控制單元及其實施例。

匯流排控制單元（MIC）可進一步包括根據上述其中一個實施例的匯流排控制單元的子單元。這表示該匯流排控制單元具有適於匯流排系統及/或匯流排協定的子單元。

一種用於操作輸入配置的方法可包括： - 使用匯流排的至少兩匯流條， - 將複數個匯流排單元以並聯接法連接至該匯流條， - 使用至少一匯流排控制單元，該至少一匯流排控制單元根據電連接至該匯流排單元的按壓輸入元件接收來自該匯流排單元的資料。

上述關於輸入配置/鍵盤的相同技術功效也適用於該方法及其實施例。這表示該方法是與匯流排系統的操作有關，該匯流排系統包括匯流條/連接線、連接至該匯流條的匯流排單元、以及至少一匯流排控制單元。匯流排協定可使用8b/10b（b表示位元）編碼/解碼、及/或可基於差動資料傳輸，特別是使用串列資料傳輸。

該方法導致一種用於執行該方法的簡單輸入配置。該方法實施了一種用於操作輸入配置及鍵盤的新原理，亦即，不需要輸入元件矩陣。不再存在幻影鍵控等問題。因為與匯流排並聯，即使一個匯流排單元缺損，所有其他匯流排單元也可被使用。

該方法進一步包括： - 分配內部識別符至匯流排單元， - 至少在區塊讀取或區塊寫入操作期間，所有匯流排單元或至少兩匯流排單元讀取匯流條上的資料， - 至少在區塊讀取或區塊寫入操作期間，所有匯流排單元或至少兩匯流排單元向上或向下計數內部計數器， - 至少在區塊讀取或區塊寫入操作期間，所有匯流排單元或至少兩匯流排單元比較它們的內部識別符及內部計數器的值， - 至少在區塊讀取或區塊寫入操作期間，根據比較結果，特別是若比較結果為肯定，則由該匯流排單元存取該匯流排，較佳是用於讀取或寫入資料。

區塊/塊狀讀取或區塊寫入操作可包括所有匯流排單元、或僅匯流排單元的群組。在區塊讀取及區塊操作、或存取之前或其內的傳訊可用以確定該群組中的成員匯流排單元。該群組可包括例如所有匯流排單元、至少20%的匯流排單元、至少50%的匯流排、至少75%的匯流排單元或全部匯流排單元。在開始區塊讀取之前，可向匯流排單元傳訊計數器的始值及/或終值。取代終值，可向匯流排單元（較佳地向所有匯流排單元）傳輸存取操作數，特別是使用廣播訊息。因此，可限制對較小群組的匯流排單元的讀取或寫入，以使其更快速並且僅改變某些匯流排單元中的資料、或僅從某些匯流排單元中讀取資料。如有需要，可將讀取及寫入限於僅一個匯流排單元。

一種用於組裝輸入配置的方法可包括： - 使用匯流排的至少兩匯流條， - 以並聯接法將複數個匯流排單元連接至該匯流條， - 將至少一匯流排控制單元連接至該匯流條，其根據電連接至該匯流排單元的按壓輸入元件接收資料。

這些步驟的順序可以變化，只要所有的步驟都被執行。

前述內容已經相當廣泛地概述了本發明的實施例的特徵和技術優點，以更好地理解隨後的本發明詳細內容。下文將說明本發明的實施例的其他特徵與優點。實施例也形成了本發明的申請專利範圍的標的。本領域中具有通常知識者應可理解，可直接利用所揭露之概念及具體實施例作為修飾或設計其他結構或程序的基礎，以實施本發明的相同目的。本領域中具有通常知識者也應可理解，這類相當架構並不脫離如附申請專利範圍中所提出的本發明精神及範疇。

下文詳細說明了目前較佳實施例的製造與使用。然應理解，本發明提供了可於廣泛的具體上下文中體現的許多可應用的發明概念。所論述的具體實施例僅為用以實施及使用本發明的特定方式的說明、且並不限制本發明的範圍。此外，如無相反的陳述說明，則相同的元件符號是指相同的技術特徵。在本申請案中使用的「可（may）」是表示如此進行以及實際技術實施的可能性。在本申請案中使用的「大約（about）」也表示所揭露的精確給定數值。圖式並未依比例繪製，亦即，所示元件可存在有其他尺寸及比例。

本發明將以具體的上下文（亦即具有按鍵作為輸入元件的鍵盤形式的輸入配置）參考較佳實施例來說明。然而，本發明亦可應用於其他輸入配置。

圖1顯示了匯流排系統BS的第一匯流排拓樸。在該第一匯流排拓樸中，有一個匯流排控制單元MIC，其與電阻R0至Rn的電阻鏈4連接，電阻鏈4由在製造容限內具有相同電阻值的組成。這表示MIC可執行位址分配方法以在啟動後對SLC分配位址。

然而，可以有第二匯流排拓樸，其中MCU被連接至電阻R0至Rn的電阻鏈4。在這個情況中，MCU控制對SLC的位址分配。可能具有另一分接頭，在使用該第二拓樸時，該另一分接頭從電阻鏈4的中間至MCU的另一輸入/輸出接腳。

第三拓樸使用匯流排系統BS上的一個主MIC及數個從屬MIC，這允許在匯流排DHIB上有更長的匯流條或更多的SLC。從屬MIC也是鏈4的部件，亦即它們的接腳DET及DETB是以電阻而被連接至左或右。

第四拓樸使用主MIC及置於匯流排系統BS的相鄰匯流排區段之間、以及鏈4的區段之間的數個橋接MIC。在這種拓樸中，線路終端單元位於每一個匯流排區段的匯流排的導線的末端。利用橋接MIC，甚至可能有更長的匯流排系統。

當然，也可結合該四個拓樸的特徵，以獲得其他的拓樸。

在此處更詳細說明第一匯流排拓樸。匯流排系統BS為鍵盤2的部件，鍵盤2包括100個以上的按鍵或按鍵開關，其中一個被顯示為匯流排單元SLC1上的開關SW1。開關SW1為例如「ESC」（退出）鍵。雖然匯流排系統BS的匯流排DHIB（差動式主機介面匯流排）是顯示為沿著圖1中的直線，但顯然匯流排DHIB在真實鍵盤2中數次改變其方向，因此有匯流排DHIB的數個並聯區段，例如有5至7個並聯區段。

電阻鏈4的電阻R0至Rn從R0開始、接著為R1等（見其他電阻11）以串聯接法被連接至最後但並非最不重要的電阻R(n-1)以及至最後電阻Rn。電阻R0的自由端可連接至匯流排控制單元MIC的DET輸出。電阻Rn的自由端可連接至匯流排控制單元MIC的DETB輸出。在兩個相鄰的電阻之間有各自的分接頭。在R0與R1之間的分接頭可連接至匯流排單元SLC1輸入/輸出接腳DET（DETermine），在R1與R2之間的分接頭可連接至匯流排單元SLC2（未顯示，見其他匯流排單元10）等。在電阻R(n-1)與Rn之間的最終分接頭可連接至匯流排DHIB上的最後匯流排單元SLCn。鏈4的末端可連接至匯流排控制單元MIC上或稍後描述的MCU上的接腳DET、DETB。

按鈕或按鍵開關（例如開關SW1）用以供鍵盤使用者產生輸入。這些開關中每一個都連接至各自的匯流排單元SLC，亦即開關SW1連接至SLC1等等。可選地，按鍵開關可由LED（發光二極體）照亮，使得在黑暗的房間或在較暗的房間中亦能夠使用鍵盤，三個LED（紅R、綠G及藍B）的LED群組可分別耦接至每一個匯流排單元SLC。可獨立於其他群組的LED或在一群組內的其他LED而控制LED群組及同一群組內的LED。

該匯流排系統BS包括： - 一個匯流排控制單元MIC（MIC為主介面控制器），簡稱MIC， - 匯流排單元SLC1至SLCn（SLC從屬/從控制器），簡稱SLC，例如介於100至150個SLC，以及 - 匯流排DHIB（差動是主機介面匯流排），簡稱DHIB。

匯流排DHIB包括兩條匯流條D+、D-。匯流條D+是用於邏輯正訊號的傳輸，亦即傳訊帶有正電位的邏輯1。匯流條D-是用於差動訊號的負訊號（邏輯上相反）的傳輸。匯流排單元SLC1, 10至SLCn係以並聯接法而導電地連接至匯流條D+及D-。這表示，即使有一個匯流排單元SLC並未適當工作或完全不工作，所有其他匯流排單元SLC仍將工作。

此外，鍵盤2包括處理器單元MCU（微處理器控制單元）、或簡稱為MCU。在MCU與匯流排控制單元MIC之間有SPI（串列週邊介面）匯流排20，關於細節，參見圖4。此外，在MCU與匯流排控制單元MIC之間有控制線22。也於下參考圖4詳細說明控制線22。在MCU與另一MCU、或/及電腦的主處理器之間有介面24，例如USB（通用串列匯流排）、藍芽等。介面24用以傳送代碼，該代碼識別鍵盤使用者已經對主處理單元按壓的鍵盤2的按鍵。

在匯流排DHIB的末端處有兩個匯流排終端單元12、14作為線路終端，亦即用以防止在導線D+及D-的末端處的訊號反射。這種反射會干擾所傳輸的訊號。功率單元16產生用於匯流排終端單元12、16的功率，亦即功率電位Utt。相關的電壓得自接地GND電位及正電位Vdd。從MCU到功率單元16有賦能線26，其啟動或中斷電位Utt（亦即用於與線路終端單元12、14供電相關的電位）的功率產生。這可用於節省能量。由於偏壓，終端總是使用兩個電位。當通常負電位為GND（接地電位）且正電位為Utt時，可能有些應用會需要將電位移得更遠（對於很大的DHIB而言）或移得更近（對於低功率調整而言），這兩者將導致兩個不同的終端電壓Utt+及Utt-。

圖2顯示了匯流排控制單元（MIC）的子單元： - 匯流排控制單元（MIC）的狀態機200，其控制該MIC的功能， - 接收單元M6，用於自匯流排DHIB接收資料及指令， - 發送單元M7，用於發送資料及指令至匯流排DHIB， - 匹配及一般性控制單元M8，其用於定址及用於一般性控制。僅[IAAR]計數可特定於隱式定址。 - 介面單元M9，其包括至該處理器單元MCU及自該處理器單元MCU的介面，關於細節，參見圖4， - 三態差動驅動器TDD0，其具特定狀態驅動（OOB帶外傳訊）。TDD0的兩個輸出連接至匯流條D+及D-。 - 差動接收器DR0，其具特定狀態偵測。TDD0的兩個輸入連接至匯流條D+及D-。 - DET控制單元204具有連接至鏈4的R0的第一輸出接腳DET、以及連接至鏈4的最後電阻Rn的第二輸出接腳DETB，其於對SLC分配位址期間使MIC能設定鏈4的末端為低及高，這在說明最後部分更詳細描述。 - 定址及匹配單元206，其用於隱式定址且包括位址暫存器LBAR0（本地匯流排位址暫存器，然而其包含與匯流排DHIB相關的位址）及計數器暫存器IAAR0（即將到來的位址存取暫存器）、以及匹配/比較單元800。定址單元整體上並不是可選的，但對於實施區別匯流排站的方式則是必須的。若某種位址的「硬寫入」（預編程）被使用，則僅IAAR顯然是可選的，LBAR也是可選的。

在MIC的單元之間存在下述連接： - 資料輸出線210，用於被傳送至設置在發送/傳送單元M7與驅動器TDD0的輸入之間的匯流排DHIB的資料， - 控制線212，其介於發送單元M7（也稱為傳送單元）與驅動器TDD0的控制輸入之間， - 資料輸入線214，用於從被設置於接收器DR0的輸出與接收單元M6之間的匯流排DHIB接收的資料， - 從接收單元至接收器DR0的控制輸入的控制線216， - SPI介面線路20，介於處理器單元MCU與介面單元M9之間，更多細節，參見圖4， - 本地定址資料匯流排240，其可包括彼此分開或多工的資料匯流排與位址匯流排。匯流排240介於狀態引擎200、發送單元M7、以及匹配及一般性控制單元M8。 - 介於接收單元M6及單元M8的控制線244， - 匹配控制線246，介於單元M8與狀態引擎200之間，用於匹配單元800中位址LBAR0、IAAB0的匹配的傳訊。

此外，匯流排控制單元MIC包括： - 異常傳訊單元300，其具有連接至匯流排DHIB的兩個輸入、且能夠偵測或起始帶外傳訊（OOB）， - 資料緩衝暫存器302，用於中間儲存經由匯流排DHIB接收的資料訊標， - 匯流排閘單元310，用於使資料能從接收單元M6經由接收訊標匯流排326b傳送到狀態引擎200，亦即用於防止傳輸衝突。此匯流排閘單元310是賦能閘。指令訊標的其他來源為在SPI引擎902的控制下（見圖4）的指令訊標產生器單元及內部仲裁單元910（見圖4）。狀態引擎200為執行單元、或指令的純接收器。然而，狀態引擎200選擇來源以從中取得排入的下一個指令：如果來自SPI引擎902的指令正待處理，則其選擇指令訊標產生器（CTG）單元及內部仲裁單元910作為來源，而且甚至可依需求主動終止目前指令以執行來自SPI引擎902的指令。在大部分的現代FPGA&ASIC實施中，「匯流排」將不是由各來源之單獨收發器實施，而是由多工器實現，其本質上可避免衝突。 - 雙向傳訊線320，介於異常傳訊單元300與狀態引擎200之間。為易於實施，這可為三線路點對點匯流排，不僅為一條線路： - 賦能對OOB（帶外-傳訊）驅動器（亦即異常傳訊單元300）的（異常輸出）訊號， - 對狀態引擎200的OOB訊號狀態指示器（異常輸入），以及 - OOB資料線（雙向）。 - 從接收單元M6到狀態引擎200的逗號或分隔符傳訊線322， - 該指令訊標及位址匯流排326a，用於指令訊標從接收單元M6或從指令訊標產生器（CTG）單元及內部仲裁單元910至狀態引擎200的傳輸， - 該接收訊標匯流排326b，用於接收訊標從接收單元M6至狀態引擎200的傳輸、以及資料與位址訊標從接收單元M6經由資料緩衝暫存器302至本地定址資料匯流排240的傳輸。每一個訊標可由8的位元組成、並且可由第9個位元標記作為資料或作為指令。位址訊標因而可為資料訊標，因為先前的指令要被解釋為藉由「定址」子指令而被解釋為指令的延伸（旗標等）、或位址。藉此，位址主要由資料路徑來處理。它們可能因狀態引擎200施加的控制而僅被不同地解釋。因此，大部分的位址訊標僅將被傳輸到[IAAR]（即將到來的存取暫存器）或另一位址相關暫存器。 - 資料訊標匯流排328，用於資料訊標經由資料緩衝暫存器302從接收單元M6至本地定址資料匯流排240的傳輸。由於在此資料訊標匯流排328上，未被解釋作為指令延伸的資料訊標僅可起源於接收單元M6中，此資料訊標匯流排328也可為接收訊標匯流排326b的分支，而非指令訊標及位址匯流排326a。這將由實施需求來確定。 - 介於狀態引擎200與資料緩衝暫存器302之間的狀態及控制線330， - 從狀態引擎200到發送單元M7的虛擬時鐘賦能線332，用於控制匯流排DHIB上虛擬時鐘資料的產生， - 從狀態引擎200到發送（傳送）單元M7及匹配及一般性控制單元M8的控制線333，用於一般性控制目的， - 從狀態引擎200到發送單元M7的指令訊標匯流排線334，用於指令訊標的傳輸，該指令訊標應經由匯流排DHIB被傳輸至SLC， - 同步時鐘線342，其傳送時鐘訊號至MIC的所有其他單元，特別是在經由匯流排DHIB接收資料時。該時鐘訊號於接收單元M6的內部產生。 - 介於匹配及一般性控制單元M8與DET控制單元204之間的匯流排線350，用於在控制單元204的DET與DETB接腳處傳送被設定為高或低狀態的資料。

圖3顯示出匯流排單元（SLC）（例如SLC1）的子單元。在圖2所示的MIC與圖3所示的SLC1之間有下列相似性。關於這些元件的連接，可參考於上關於圖2已說明的各個元件。對應的元件以圓括號來標示：狀態引擎400（SLC）（200 MIC）、接收單元M6a（M6）、發送單元M7a（M7）、匹配及一般性控制單元M8a（M8）、DET控制單元404（204）、定址及匹配單元406（206）、位址暫存器LBAR1（LBAR0）、計數器暫存器IAAR1（IAAR0）、匹配單元802（800）、三態差動驅動器TDD1（具有特定狀態驅動）（TDD0）、差動接收器DR1（具有特定狀態偵測）（DR0）、資料輸出線410（至匯流排）（210）、控制線412（212）、資料輸入線414（從匯流排）（214）、控制線416（216）、本地定址資料匯流排440（資料匯流排及位址匯流排，分開的或多工的）（240）、匹配控制線446（246）、異常傳訊單元500（300）、資料緩衝暫存器502（302）、傳訊線520（320）、逗號傳訊線522（322）、資料訊標匯流排528（328）、狀態及控制線530（330）、虛擬時鐘賦能線532（332）、控制線533（333）、指令訊標線534（334）、同步時鐘542（342）、連接線550（350）。

存在下列差異： - 位址暫存器LBAR1（LBARn）及計數器暫存器IAAR1（IAARn）為強制性的， - DET控制單元404並不具有第二輸入/輸出接腳，亦即DETB， - 開關取樣單元409a，其係耦接至按鍵開關SW1，且決定按鍵開關SW1被下壓地多深， - LED控制引擎409b，其耦接至一個、兩個或三個LED，亦即紅色LED R、綠色LED G以及藍色LED B，或耦接至三個以上的LED， - 指令訊標與位址匯流排526，從接收單元M6a到狀態引擎400。在與匯流排閘單元310相應的SLC中並無匯流排閘單元。此外，不存在與匯流排326a相應的匯流排，因為在SLCs中沒有介面單元M9。 - 從單元M8a到開關取樣單元409a以及到LED控制引擎409的連接線552，例如可經由線路552來傳送控制旗標的狀態。

此外，存在SLC、SLC1的匹配及一般性控制單元M8a的第二部分M8b，其包括： - 暫存器560（ILPCDR-中間LED（發光二極體）PWM控制暫存器），用於控制LED R、G與B的PWM（脈衝寬度調變）， - 暫存器562（ILDCDR及LSTAT-中間LED點校正控制暫存器及LED狀態暫存器），用於控制LED的其他功能，即箱校正（bin correction）、開/關等，以及 - 暫存器564（ISSOR-中間開關取樣輸出暫存器），其儲存了例如利用ADC從開關SW1取樣的樣本值。

連接線570是介於暫存器560與LED控制引擎409b之間。另一連接線572是介於暫存器562與LED控制引擎409b之間。第三連接線574係介於暫存器564及開關取樣單元409a之間。這全部三個暫存器560、562及564也連接至本地定址資料匯流排440，亦即暫存器560用於寫入存取、暫存器562用於讀取或寫入存取、暫存器560用於讀取存取。以下將說明匹配及一般性控制單元M8a的其他暫存器DCR0至DCR3。

接收單元M6、M6a包括： - 邊緣偵測器與過濾器單元，其從接收器DR0或DR1接收其輸入， - 時鐘恢復及同步單元，其從該邊緣偵測器與過濾器單元接收其輸入， - 相位對準單元，其從接收器DR0或DR1以及從時鐘恢復與同步單元接收輸入， - 10位元移位器單元，其係耦接至該相位對準單元， - 歷史緩衝器，其儲存先前接收的符號， - 修改的8b/10b解碼器，其對解碼器進行選擇性的修改，如上述A. X. Widmer, Peter A. Franaszek的文獻中所述。部分修改將於下文中更詳細說明。該修改的8b/10b解碼器係從該10位元移位器以及從該歷史緩衝器中接收其輸入。 - 逗號偵測單元，其偵測匯流排DHIB上傳送的訊框的逗號分隔符，並且將其存在傳訊至相應的狀態引擎200或400。該逗號偵測單元係緊密耦接至該修改的8b/10b解碼器。 - 指令偵測單元，用於偵測已經經由該匯流排DHIB傳送的指令。

該時鐘恢復及同步單元的輸出可在用於該MIC或SLC的其他單元的線路342或542上輸出同步時鐘。此外，時鐘恢復及同步單元可被耦接至控制線244（544）。指令偵測單元可被耦接至接收訊標匯流排326b（526）。

發送（傳送）單元M7、M7a可包括： - 資料輸出緩衝及特殊代碼插入單元， - 輸出FIFO單元，其可儲存例如4個訊標、且從該資料輸出緩衝及特殊代碼插入單元接收其輸入， - 修改或未修改的8b/10b編碼器單元，其從該輸出FIFO單元接收其輸入，以及 - 10b（位元）輸出移位器單元，其從該修改的8b/10b編碼器接收其輸入。

本地定址資料匯流排240或440被連接至資料輸出緩衝及特殊代碼插入單元的輸入，其也分別經由指令訊標線332接收532指令訊標。虛擬時鐘賦能線332也與資料輸出緩衝及特殊代碼插入單元連接。該10b輸出移位器單元的輸出與驅動器TDD0或TDD1的輸入連接。除了FIFO以外的所有單元都由控制線333控制。

除了暫存器LBAR0（本地匯流排位址暫存器）與IAAR0（即將到來的存取位址暫存器、計數器暫存器）、以及除了匹配單元800以外，匹配及一般性控制單元M8還包括下文所述的暫存器。除了暫存器LBAR1（本地匯流排位址暫存器）與IAAR1（即將到來的存取位址暫存器、計數器暫存器）、以及除了匹配單元802以外，匹配及一般性控制單元M8a還包括下文所述的暫存器： - 暫存器DCR0，其具有對DET（確定）控制單元204或對DET控制單元404的雙向連接， - 暫存器DCR1，其與單元M8a中的線路552連接。這些可以是傳載來自[DCR1]的控制位元的數條線路：賦能、模式位元、測試旗標等， - 暫存器DCR2，其與控制線244、544連接，以及 - 暫存器DCR3，其用於其他用途。

本地定址資料匯流排240、440雙向連接（亦即用於發送及接收）至單元M8及M8a兩者中的全部四個暫存器DCR0至DCR3。控制線244、254傳載從DCR2至接收單元M6及M6a的控制位元、大部分的時鐘模式控制、並且允許從接收單元M6、M6a回讀某些狀態位元。

圖4顯示出匯流排控制單元（MIC）內的介面單元M9的子單元。該介面單元M9包括： - 匯流排控制單元MIC的狀態機/引擎的第二部分900， - 市場上可用的SPI（串列週邊介面）引擎902， - 指令及資料分隔器單元904， - 輸入FIFO 906（W-FIFO：寫入先進先出）， - 輸出FIFO 908（R-FIFO：讀取FIFO）， - 指令訊標產生器（CTG）單元及內部仲裁單元910，其在接收到來自DHIB或本地暫存器存取地SPI的傳送時產生要由狀態機200執行的內部指令訊標。一些非常基本的指令將直接由CTG藉由仲裁內部控制線（例如「硬」重置晶片）處理。由於狀態機200是為了處理DHIB指令而建置，經由SPI傳入的任何指令都被轉換為適當的本地指令訊標，其將由狀態機200以正常方式執行，如同在SLC中。為了區分本地產生的訊標與經由DHIB接收的訊標，可使用在DHIB上不具合法符號編碼、但是與其功能性DHIB等效者共享大部分的位元樣式的訊標。在執行時，除了資料流以外，皆無差異：傳送資料至DHIB的指令是使用W-FIFO作為資料來源而非匹配及一般性控制單元M8的暫存器檔案，而從DHIB傳送資料的指令則使用R-FIFO而非暫存器檔案。本地傳送（本地暫存器檔案與SPI之間）以適當的FIFO來取代接收單元M6及發送單元M7。雖然一些指令並不適合類似「重置（RESET）」的這種方案，但是本地斷電及解鎖設置位元在它們的目前狀態明確受保護而不會被DHIB存取改變。這些指令由CTG藉由直接仲裁適當的控制線而直接執行。 - 匯流排閘912，介於單元910的輸出與指令訊標及位址匯流排326a之間， - 異常輸出線 /EXCP，為控制線22的一部分， - 「就緒（ready）」輸出線 /Ready，為控制線22的一部分， - 「等待（wait）」輸出線 /Wait，為控制線22的一部分， - 「賦能（enable）」輸出線 /EN，為標準SPI介面20的一部分， - 時鐘線SCLK，為標準SPI介面20的一部分， - 輸入線MOSI，為標準SPI介面20的一部分， - 輸出線MOSO，為標準SPI介面20的一部分， - 交易指示器線920，在SPI引擎902與單元904之間，表明連續交易， - 時鐘線922，在SPI引擎902與單元904之間， - 起始傳訊線924，在SPI引擎902與單元904之間， - 一組平行資料線926，在SPI引擎902與單元904之間， - R-FIFO的時鐘線930，在SPI引擎902與輸出FIFO 908之間， - R-FIFO的資料輸出線932，其與SPI引擎902的輸出連接， - 來自指令及資料分隔器單元904的輸入或W-FIFO 906的輸入時鐘線940， - 來自指令及資料分隔器單元904的輸入或W-FIFO 906的資料輸入線942， - 錯誤傳訊線950（FF_Err），來自FIFO 906、906且到達該匯流排控制單元MIC的狀態引擎的第二部分900，其傳訊一錯誤，例如資料的上溢或下溢， - W-FIFO 906的輸出時鐘線960，其到達狀態引擎的第二部分900， - R-FIFO 908的輸入時鐘線962，其來自狀態引擎的第二部分900， - 匯流排等待線964，其來自輸入FIFO 906的輸出NE（幾乎為空）以及來自輸出FIFO 908的輸出NF（幾乎為滿）、並且連接至狀態機的第二部分900，亦即形成訊號DHIBFF_Wait。在圖中，這些線路被顯示為「導線或（wire or）」，其不再可用於現代晶片中。因此，DHIBFF_Wait的產生可能將利用「真實（real）」或閘來實施。 - 輸出賦能/關閉線966，連接至W-FIFO 906的各自的輸入，用於控制及同步至本地定址資料匯流排的資料輸出， - 控制線970（WFF_NFull），來自輸入FIFO 906的各自的控制輸出並到達狀態引擎的第二部分900，用於傳訊輸入FIFO 906幾乎為滿， - 指令訊號線980，從指令及資料分隔器單元904至指令訊標單元及內部仲裁單元910， - 控制線990（SPI_Pend），從單元910至狀態引擎200的第二部分900，用於傳訊SPI資料已經被接收，及 - 匯流排閘控制線992，從狀態引擎200的第二部分900至匯流排閘912，用於開啟或關閉此電子閘912。匯流排控制線992也連接至匯流排閘310，參見圖2。

本地定址資料匯流排240也與輸入FIFO 906的資料輸出連接、以及與輸出FIFO 908的資料輸入連接。

有例如下列方法用於在匯流排DHIB處分配位址給匯流排單元SLC及/或從屬匯流排控制單元MIC。

第一種方法： - 使用匯流排單元SLC內、及/或從屬匯流排控制單元MIC內的ADC以及電阻器R0至Rn的電阻鏈4， - 將鏈4的第一端拉為低電位，並且將鏈4的第二端拉為高電位， - 同時取樣鏈4的所有分接頭， - 使用樣本值作為SLC/從屬MIC的位址的一部分，以及 - 可選地：讀取所有可能位址、並重新配置，以獲得無間隙的位址空間。

第二種方法： - 與第一種方法相同，但使用位址空間的劃分以形成分區，其允許僅為分段/分區於電阻鏈的分接頭上值的取樣。在前一分區中的SLC會將分接頭拉為低，而在後續分區中的SLC會將分接頭拉為高。在各自的「中間」分區中的電位值的解析度會大大提高，減少偵測錯誤及干擾的影響。可對所有分段/分區都進行這個操作。

第三種方法： - 與第二種方法相同，但使用兩個相鄰分區的合併並結合僅在合併的分區內進行值的取樣。這可於位址分配期間減少另外的錯誤。

第四種方法：於電阻器R0至Rn的電阻鏈4的分接頭上使用施密特觸發器電路。

第五種方法：使用第一種方法至第四種方法的其中一種、並將已經分配的位址儲存在非揮發性記憶體中以供分配後進一步使用。

使用圖5A至圖5E所示過程流程，如表中所示進行分配。Z表示SLC及從屬MIC（如有的話）的DET控制單元404的DET接腳上的高歐姆輸出狀態。施密特觸發器電路可集中至Vdd的一半、且若Vdd為例如3.3伏特則可具有例如0.8伏特的範圍。圖5A至圖5E所示的字母A至D也用於下表以簡化方向，亦即對相同分配方法的兩種描述之間的映射。該表具有必須使用相同的行編號放在一起的左邊部分、中間部分以及右邊部分。

有未於上述說明、但具有與於上所述的指令RDREG (>tstadr>.[LBAR])相同功能的指令TSTPRES (>tstadr>)。基本上它取代了RDREG (>tstadr>.[LBAR])，而且後續的決定必須被類似「發現SLC？」的決定取代。要被取代的決定是在圖5B最末（步驟ST11）以及在圖5C的右上部分（步驟ST14）。步驟ST14必須要被TSTPRES (>tstadr>)取代。直接隨之在後的決定必須被重寫為「發現SLC？」，亦即步驟ST12及步驟ST15。

暫存器R1是指DET控制單元。左邊位元表示接腳值。對DET接腳的寫入將DET接腳設定為左邊位元的接腳值。對DET接腳的讀取是讀取外部至左邊位元。從左邊的第二位元針對輸出模式是1、針對輸入模式是0。如果輸入模式是現用的，即第二位元為0，這表示DET接腳為連接到鏈4的高歐姆狀態，即狀態「Z」。如果DET接腳處於輸出模式，即第二位元為1，則DET接腳以第一位元所設定的值驅動。

x0 (00 or 10)：DET接腳處於輸入模式，例如步驟ST23，高歐姆，若DET接腳被外部拉為高，則輸入讀取的結果是0，若被外部拉為低，則輸入讀取的結果是1。在輸入模式中，輸出位元值（第一位元）被忽略。讀取總是直接讀取外部值。 01：輸出0，例如步驟ST8， 11：輸出1，例如步驟ST10、ST27。

在表的每一行中並未顯示出所有SLC的位址。為了易於理解，若位址有變化，則主要顯示出位址。

這是表的左邊部分：

1	Command (Symbolic)	Mark	Command/State	Det In	Det Out
2			Reset & Ends High	111111	ZZZZZZ
3
4		A	Near End := Low	001011
5	WRADR_E (>wrkadr>), >tstadr>	WRADR_E (#FFFFh), #F000h
6	WRREG (>tstadr>+1.R1), #11…b	WRREG (#F001h.Ra), #11...b	011111	ZZ1Z11
7	TSTPRES (>tstadr>)	B	TSTPRES (#F000h)
8		F	Near End := High	111111	ZZ1Z11
9
10		A	Near End := Low	011111	ZZ1Z11
11	WRADR_E (>wrkadr>), >tstadr>	WRADR_E (#F000h), #F002h
12	WRREG (>tstadr>+1.R1), #11…b	WRREG (#F003h.R1), #11…b	011111	Z11Z11
13	TSTPRES (>tstadr>)	B	TSTPRES (#F002h)
14		F	Near End := High	111111	Z11Z11
15
16		A	Near End := Low	111111	Z11Z11
17	WRADR_E (>wrkadr>), >tstadr>	WRADR_E (#F002h), #F004h
18	WRREG (>tstadr>+1.R1), #11…b	WRREG (#F005h.R1), #11…b	111111	111Z11
19	TSTPRES (>tstadr>)	B	TSTPRES (#F004h)
20	TSTPRES (>tstadr>+1)	C	TSTPRES (#F005h)
21	WRADR(>tstadr>+1), >desta_cnt>	WRADR(#F005h), #0000h
22	WRADR(>wrkadr>+1), >wrkadr>	WRADR(#F003h), #F002h
23			(Rollback shelved)
24	WRADR(>wrkadr>+2), >wrkadr>	WRADR(#F002h), #F000h
25	WRADR(>wrkadr>+1), >wrkadr>	WRADR(#F001h), #F000h
26	WRREG (>wrkadr>.R1), #00…b	WRREG (#F000h.R1), #00…b	111111	1ZZZZZ
27		F	Near End := High (1^st SLC)	111111	1ZZZZZ
28
29		A	Near End := Low (1^st SLC)	000111	0ZZZZZ
30	WRADR_E (>wrkadr>), >tstadr>	WRADR_E (#F000h), #F002h
31	WRREG (>tstadr>+1.R1), #11…b	WRREG (#F003h.R1), #11…b	001111	0ZZ111
32	TSTPRES (>tstadr>)	B	TSTPRES (#F002h)
33		F	Near End := High (1^st SLC)	111111	0ZZ111
34
35		A	Near End := Low (1^st SLC)	001111	0ZZ111
36	WRADR_E (>wrkadr>), >tstadr>	WRADR_E (#F002h), #F004h
37	WRREG (>tstadr>+1.R1), #11…b	WRREG (#F005h.R1), #11…b	001111	0Z1111
38	TSTPRES (>tstadr>)	B	TSTPRES (#F004h)
39		F	Near End := High (1^st SLC)	111111	1Z1111
40
41		A	Near End := Low (1^st SLC)	011111	0 Z1111
42	WRADR_E (>wrkadr>), >tstadr>	WRADR_E (#F004h), #F006h
43	WRREG (>tstadr>+1.R1), #11…b	WRREG (#F007h.R1), #11…b	001111	01 1111
44	TSTPRES (>tstadr>)	B	TSTPRES (#F004h)
45	TSTPRES (>tstadr>+1)	C	TSTPRES (#F005h)
46	WRADR(>tstadr>+1), >desta_cnt>	WRADR(#F007h), #0001h
47	WRADR(>wrkadr>+1), >wrkadr>	WRADR(#F005h), #F004h
48			(Rollback to shelved)
49	WRADR(>wrkadr>+2), >wrkadr>	WRADR(#F004h), #F002h
50	WRADR(>wrkadr>+1), >wrkadr>	WRADR(#F003h), #F002h
51	WRREG (>wrkadr>.R1), #00…b	WRREG (#F002h.R1), #00…b	000111	01 ZZZZ
52		F	Near End := High (2^nd SLC)	011111	01ZZZZ
53

這是表的中間部分：

1	Adr(SLC1)	Adr(SLC2)	Adr(SLC3)	Adr(SLC4)	Adr(SLC5)	Adr(SLC6)
2	#FFFFh	#FFFFh	#FFFFh	#FFFFh	#FFFFh	#FFFFh
3
4	#FFFFh	#FFFFh	#FFFFh	#FFFFh	#FFFFh	#FFFFh
5	#F000h	#F000h	#F001h	#F000h	#F001h	#F001h
6	#F000h	#F000h	#F001h	#F000h	#F001h	#F001h
7
8
9
10
11	#F002h	#F003h	#F001h	#F003h	#F001h	#F001h
12
13
14
15
16
17	#F005h	#F003h	#F001h	#F003h	#F001h	#F001h
18
19
20
21	#0000h	#F003h	#F001h	#F003h	#F001h	#F001h
22	#0000h	#F002h	#F001h	#F002h	#F001h	#F001h
23
24	#0000h	#F000 h	#F001h	#F000 h	#F001h	#F001h
25	#0000h	#F000h	#F000h	#F000h	#F000h	#F000h
26
27
28
29
30	#0000h	#F002h	#F002h	#F003h	#F003h	#F003h
31
32
33
34
35
36	#0000h	#F004h	#F005h	#F003h	#F003h	#F003h
37
38
39
40
41
42	#0000h	#F007h	#F005h	#F003h	#F003h	#F003h
43
44
45
46	#0000h	#0001h	#F005h	#F003h	#F003h	#F003h
47	#0000h	#0001h	#F004h	#F003h	#F003h	#F003h
48
49	#0000h	#0001h	#F002h	#F003h	#F003h	#F003h
50	#0000h	#0001h	#F002h	#F002h	#F002h	#F002h
51
52
53

而且，這是表的右邊部分：

1	Comment	wrkadr	tstadr	desta_cnt
2		#FFFFh	#F000h	#0000h
3
4
5
6
7	Some SLC with Adr.LSB:=0 ? → Here: Yes	#F000h	#F002h
8
9
10
11
12	ST of SLC1 still low !
13	Some SLC with Adr.LSB:=0 ? → Here: Yes	#F002h	#F004h
14
15
16	With only one SLC in low end portion the Schmitt-T stays high
17
18
19	Some SLC with Adr.LSB:=0 ? → Here: No
20	Some SLC with Adr.LSB:=1 ? → Here: Yes
21				#0001h
22
23	Rollback to shelved SLCs. Stop and assess, if wrkadr becomes >#F000h	#F000h	#F002h
24
25
26
27
28
29
30
31
32	Some SLC with Adr.LSB:=0 ? → Here: Yes	#F002h	#F004h
33
34
35
36
37
38	Some SLC with Adr.LSB:=0 ? → Here: Yes	#F004h	#F006h
39
40
41
42
43
44	Some SLC with Adr.LSB:=0 ? → Here: No
45	Some SLC with Adr.LSB:=1 ? → Here: Yes
46				#0002h
47
48	Rollback to shelved SLCs. Stop and assess, if wrkadr becomes >#F000h	#F002h	#F004h
49
50
51
52
53

重複這些步驟，直到所有SLC（亦即在實例中的SLC3至SLC6）都有其最終位址為止。在程序的結束處，可執行某些步驟來清除某些變數等。

使用用於施密特觸發器電路的所示實施例的要點並使用在此實施例中使用的訊息和訊標，本領域中具有通常知識者還可以實現上述用於分配位址的前三種方法，而無需付出過多的負擔或努力。

儘管上面已經詳細描述了本發明的實施例及其優點，但是應該理解，在不脫離所附申請專利範圍所限定的本發明的精神和範圍下，可以在其中進行各種改變、替換和變更。例如，本領域中具有通常知識者將容易理解，本文描述的許多特徵、功能、過程和方法可以在保持在本發明範圍下進行改變。而且，本申請案的範圍並非意欲受限於本發明中描述的系統、過程、製造、方法或步驟的特定實施例。如本領域中具有通常知識者將從本發明揭露內容中容易地理解，目前存在的或稍後將開發的系統、過程、製造、方法或步驟，其執行與所描述的對應實施例基本相同的功能或達到基本相同的結果。根據本發明，本文中可以使用本文所述的方法。因此，所附申請專利範圍旨在將這樣的系統、過程、方法或步驟包括在其範圍內。

可以將所述實施例彼此組合。此外，可以將圖式描述的範例彼此組合。此外，可以將引言的實施例和圖式描述的示例結合。

2:鍵盤 4:電阻鏈 10、SLC:匯流排單元 11:其他電阻 12、14:匯流排終端單元 16:功率單元 20、240、DHIB:匯流排 22、212、216、244、254、333、412、416、533、544、970、990:控制線 24:介面 26:賦能線 200、400:狀態引擎 204、404:DET控制單元 206:定址及匹配單元 210、410、932:資料輸出線 214、414、942:資料輸入線 246、446:匹配控制線 300、500:異常傳訊單元 302、502:資料緩衝暫存器 310:匯流排閘單元 320:雙向傳訊線 322:逗號或分隔符傳訊線 326a:指令訊標及位址匯流排 326b:接收訊標匯流排 328:資料訊標匯流排 330:狀態及控制線 332:虛擬時鐘賦能線 334:指令訊標匯流排線 342:同步時鐘線 350:匯流排線 406:定址及匹配單元 409a:開關取樣單元 409b:LED控制引擎 440:本地定址資料匯流排 520、530:傳訊線 522:逗號傳訊線 526:指令訊標與位址匯流排 528:資料訊標匯流排 532:虛擬時鐘賦能線 534:指令訊標線 542:同步時鐘 550、552、570、572、574:連接線 560、562、564:暫存器 800:匹配單元、比較單元 802:匹配單元 900:狀態引擎的第二部分 902:SPI引擎 904:指令及資料分隔器單元 906:輸入FIFO 908:輸出FIFO 910:指令訊標產生器單元及內部仲裁單元 912:匯流排閘 920:SPI單元 922、930:時鐘線 924:起始傳訊線 926:平行資料線 940、962:輸入時鐘線 950:錯誤傳訊線 960:輸出時鐘線 964:匯流排等待線 966:輸出賦能/關閉線 980:指令訊號線 992:匯流排閘控制線 BS:匯流排系統 DET:確定 FIFO:先進先出 GND:接地電位 IAAR0、IAAR1:計數器單元 MCU:處理器單元 MIC:主介面控制器 SPI:串列週邊介面

現參考下述詳細內容並結合附圖以更完整理解本發明及其優點，其中：圖1說明匯流排系統的匯流排拓樸，圖2說明匯流排控制單元（MIC）的子單元，圖3說明匯流排單元（SLC）的子單元，以及圖4說明該匯流排控制單元（MIC）內的介面單元的子單元，以及圖5A至圖5E說明用於使用匯流排單元（SLC）內的施密特觸發器（ST）電路進行位址分配的過程流程。

4:電阻鏈

10、SLC:匯流排單元

11:其他電阻

12、14:匯流排終端單元

16:功率單元

20:匯流排

22:控制線

24:介面

26:賦能線

BS:匯流排系統

DET:確定

GND:接地電位

MCU:處理器單元

MIC:主介面控制器

Claims

一種輸入配置，特別是鍵盤，包括：一匯流排（DHIB）的至少兩匯流條（D+, D-），至少10個或至少100個匯流排單元（SLC1至SLCn），其電連接至該些匯流條（D+, D-）且分別電連接至至少一輸入元件（S1），其中該些匯流排單元以並聯接法被電連接至該些匯流條。
如請求項1所述的輸入配置，其中該些匯流排單元分別包括：一儲存胞元（LBAR1），用於儲存一識別符，特別是一位址，該識別符以一明確方式識別關於相同匯流條上的其他匯流排單元的該各自的匯流排單元（SLC1），一計數器單元（IAAR1），一比較單元，以及一匯流排存取單元（M6a, M7a），其根據該比較單元的一輸出訊號存取該匯流排，其中所有匯流排單元較佳具有相同內部結構。
如請求項1或請求項12所述的輸入配置，其中該些匯流排單元包括：至少一LED（R, G, B），較佳是至少三LED（R, G, B），至少一儲存胞元，用於儲存用於該至少一LED（R, G, B）的驅動或控制的資料，較佳是用以控制該至少一LED（R, G, B）的一亮度或校正該至少一LED（R, G, B）的該亮度的資料，及/或其中每一個匯流排單元包括一類比數位轉換器，其輸入與一電位計電連接，從而該電位計與該輸入元件機械地耦接。
如前述請求項中任一項所述的輸入配置，其中該些匯流排單元包括：一狀態機，及/或其中用於經該匯流條進行資料傳輸的一匯流排協定於該匯流排單元中實施，較佳為使用一8b/10b編碼及/或一8b/10b解碼的一匯流排協定。
如前述請求項中任一項所述的輸入配置，藉以至少一匯流排控制單元（MIC）被電連接至該些匯流條，其中該匯流排控制單元包括：一狀態機，以及較佳地，至一外部處理器單元（MCU）的一介面單元（M9），特別是一SPI單元及/或一輸入資料記憶體，較佳是一輸入FIFO，該介面單元用於從該處理器單元（MCU）至該匯流排控制單元的資料傳輸，以及較佳地一輸出資料記憶體，特別是一輸出FIFO，該輸出資料記憶體用於從匯流排控制單元至該處理器單元的資料傳輸。
如請求項5所述的輸入配置，藉以經由在該匯流排控制單元中實施的該些匯流條的資料傳輸的一匯流排協定包括一解碼單元及一編碼單元，較佳是一8b/10b解碼單元及一8b/10b編碼單元。
如請求項5或請求項6所述的輸入配置，其中該匯流排控制單元（MIC）包括：一儲存胞元（LBAR0），用於儲存一識別符，特別是一位址，該識別符以一明確方式識別關於相同匯流條上的其他匯流排控制單元的該各自的匯流排控制單元，一計數器單元（IAAR0），一比較單元，以及一匯流排存取單元（M6, M7），其根據該比較單元的一輸出訊號存取該匯流排，其中較佳地至少兩匯流排控制單元被電連接至該些匯流條，該至少兩匯流排控制單元較佳地具有相同內部結構。
如前述請求項中任一項所述的輸入配置，且其中每一個匯流排單元（SLC）較佳地包括根據一差動訊號傳送方法接收資料的一接收器單元（DR1），且其中較佳地使用一電子元件鏈，例如一電阻鏈、或一電容鏈、或一電阻及電容鏈，特別是在元件之間具有連接至一各自的匯流排單元的一輸入的分接頭，以及其中較佳地該光輸出裝置包括承載該些匯流條與該些匯流排單元的一載體裝置，其中該載體裝置較佳地包括至少90體積%的一印刷電路板材料，特別是一FR-4或一可撓性材料、或一塑膠材料或一金屬，且其中較佳地該些匯流排單元以及若也往回參考請求項5至請求項7中任一項的該匯流排控制單元分別被實施作為特別是於ASIC中的一電子電路，其中該電子電路較佳地被實施為一狀態機，較佳地作為不具執行一程式指令的一處理器的一狀態機。
一種匯流排單元，包括：一儲存胞元（LBAR1），用於儲存一識別符，特別是一位址，該識別符以一明確方式識別關於在相同匯流條上的其他匯流排單元（SLC2至SLCn）的該各自的匯流排單元（SLC1），一計數器單元（IAAR1），一比較單元，以及一匯流排存取單元（M6a、M7a），其根據該比較單元的一輸出訊號存取該匯流排。
如請求項9所述的匯流排單元（SLC1至SLCn），其中該匯流排單元包括如請求項1至請求項8中任一項所述的一輸入配置中的一匯流排單元的子單元，較佳是一8b/10b編碼單元及/或一8b/10b解碼單元。
一種匯流排控制單元，包括：一狀態機，至一外部處理器單元的一介面單元（M9），特別是一SPI單元，一輸入資料記憶體，較佳是一輸入FIFO，該輸入資料記憶體用於從該處理器單元至該匯流排控制單元的資料傳輸，以及一輸出資料記憶體，特別是一輸出FIFO，該輸出資料記憶體用於從該匯流排控制單元至該處理器單元的資料傳輸。
如請求項11所述的匯流排控制單元，其中該匯流排控制單元包括如請求項1至請求項8中任一項所述的一輸入配置中的一匯流排單元的子單元，較佳地：一儲存胞元（LBAR0），用於儲存一識別符，特別是一位址，該識別符以一明確方式識別關於相同匯流條上的其他匯流排控制單元的該各自的匯流排控制單元，一計數器單元（IAAR0），一比較單元，以及一匯流排存取單元（M6, M7），其根據該比較單元的一輸出訊號存取該匯流排。
一種用於操作一輸入配置的方法，該輸入配置較佳是如請求項1至請求項8中任一項所述的一輸入配置，該方法包括：使用一匯流排的至少兩匯流條，以並聯接法將複數個匯流排單元（SLC1至SLCn）連接至該些匯流條，使用至少一匯流排控制單元，至少一匯流排控制單元根據電連接至該些匯流排單元的按壓輸入元件從該些匯流排單元接收一資料。
如請求項13所述的方法，包括：將內部識別符（LBAR1至LBARn）分配給匯流排單元（SLC1至SLCn），至少在區塊讀取或區塊寫入操作期間，所有匯流排單元或至少兩匯流排單元讀取該些匯流條上的資料，至少在區塊讀取或區塊寫入操作期間，所有匯流排單元或至少兩匯流排單元向上或向下計數一內部計數器（IAAR1），至少在區塊讀取或區塊寫入操作期間，所有匯流排單元（SLC1至SLCn）或至少兩匯流排單元比較它們的內部識別符（LBAR1）及該內部計數器（IAAR1）的值，至少在區塊讀取或區塊寫入操作期間，根據該比較的結果，特別是若該比較的該結果為肯定，該匯流排單元（SLC1至SLCn）存取該匯流排，較佳地用於讀取或寫入資料。
一種用於組裝一輸入配置的方法，該輸入配置較佳是如請求項1至請求項8中任一項所述的一輸入配置，該方法包括：使用一匯流排的至少兩匯流條，以並聯接法將複數個匯流排單元（SLC1至SLCn）連接至該些匯流條，將至少一匯流排控制單元連接至該匯流條，該匯流條根據被電連接至該些匯流排單元的按壓輸入元件而從該些匯流排單元接收一資料。