TW202044749A - 具有雜訊消除的低雜訊放大器 - Google Patents

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Abstract

一種低雜訊放大器之一例示性實施例具有積分雜訊消除，以提供一低雜訊指數及在40 GHz至60 GHz之一頻率範圍內之操作。一放大器放大一輸入信號以及該經放大信號所存在之雜訊且經放大雜訊分別與該等對應輸入異相及同相。一輔助放大器放大該等相同輸入，且產生皆相對於該等輸入異相之一經放大信號及經放大雜訊。一求和電路將所有此等經放大信號與被消除之該雜訊組合，此係因為該輔助放大器提供相同於該放大器之放大量，且被求和之該經放大雜訊信號彼此異相180度。較佳地，該放大器、該輔助放大器及該求和裝置利用安置於一SOI基板上之CMOS電晶體，該等CMOS電晶體在該頻率範圍內具有阻抗穩定。

Description

具有雜訊消除的低雜訊放大器
本發明之實施例係關於具有雜訊消除之低雜訊放大器，且適於但不限於實施為用於依毫米波頻率放大信號之半導體裝置及寬頻CMOS應用。
尤其在低頻電子裝置中已採用消除技術以最小化一非所要信號之存在。例如，為了最小化非所要信號之量值，可將與非所要信號異相180°之非所要信號之一複本組合或添加至非所要信號。在複本信號恰好異相180°且具有與非所要信號相等之量值之一「完美」條件下，將此等信號加在一起將導致實質上完全消除。
使用上述技術消除不必要之信號在更高頻率(例如，毫米波頻率)下變得更困難。歸因於在維持完美之180°異相關係以及與待消除之信號相等之量值上之挑戰，在更高頻率下產生「完美」複本信號變得愈來愈困難。當待消除之信號與一放大器相關聯時，尤其在放大器在相當大之高頻範圍內操作之情況下，存在更多挑戰。
本發明之實施例之一目的係滿足對具有雜訊消除之低雜訊放大器之需求，尤其但不限於在相當大之毫米波頻率範圍內操作同時提供一低雜訊指數之一放大器。
一種低雜訊放大器之一例示性實施例具有積分雜訊消除，以提供一低雜訊指數及在40 GHz至60 GHz之一頻率範圍內之操作。一半導體放大器放大一輸入信號以及該經放大信號所存在之雜訊且經放大雜訊分別與該等對應輸入異相及同相。一輔助半導體放大器放大相同輸入，且產生皆相對於該等輸入異相之一經放大信號及經放大雜訊。一求和電路將所有此等經放大信號與被消除之雜訊分量組合，此係因為該輔助放大器提供相同於該放大器之放大量，且被求和之經放大雜訊信號彼此異相180度。較佳地，該放大器、該輔助放大器及該求和裝置利用安置於一SOI基板上之CMOS電晶體，該等CMOS電晶體在該頻率範圍內具有阻抗穩定。
本發明之實施例之一個態樣在於認識到，藉由憑藉利用一次級放大級及信號求和來達成雜訊消除而提供針對與一LNA之一第一放大級相關聯之雜訊之雜訊消除，LNA電路之輸出處之雜訊將主要僅由與次級放大及求和級相關聯之雜訊判定。次級及求和級可經選擇且組態以甚至在毫米波頻率之操作下仍達成非常低之雜訊指數。
圖1展示根據本發明之實施例100之具有雜訊消除之一低雜訊放大器之概念之一簡化示意圖。一共源極電晶體105提供一放大級，其輸出Y耦合至求和級110之一個輸入。電晶體105之輸入X亦提供一輸入至反相放大器115，該反相放大器115之輸出連接至求和級110之另一輸入。電阻器Rs 表示輸入信號源之電阻，且電阻器R係回饋電阻，其導致由放大級提供之放大：Y=X*(1- gm* R)。從節點X至節點Y之雜訊放大因子為1+R/Rs。
若gm *R＞1，則放大X處之輸入信號電壓Vrf 以提供Y處之一電壓，該電壓經放大與Vrf 電壓異相180°。電壓Vn表示在電晶體105之輸入及輸出處具有相同相位之雜訊電壓。由放大器115提供之180°相位反轉導致如由放大器115反轉之信號Vrf 具有與Y處之信號Vrf 相同之相位，且因此信號在求和110之輸出處同相且量值相加。然而，由放大器115提供之180°相位反轉導致來自X之雜訊Vn被放大，且在放大器115之輸出處與Y處之雜訊異相180°。因此，如在求和電路110處組合之雜訊信號在求和電路110之輸出處係相減的，即，具有相反量值之異相。為了使雜訊消除最大化，由放大器115提供之放大應為-(1+R/Rs )，使得在放大器115之輸出處提供之雜訊之量值與Y處之雜訊相同，但相位相反。在消除輸入放大器級105之雜訊之情況下，總體電路之雜訊接著實質上僅由次級、放大器115及求和電路110之雜訊判定。求和電路110可為三個電阻器之「Y」連接或使用主動裝置(例如電晶體)來組合兩個信號路徑。
圖2展示根據本發明之具有一輸出210之具有雜訊消除之一低雜訊放大器之一實施例200之一更詳細示意圖。在實施例200中利用與針對實施例100所說明相同之用於消除雜訊之基本原理。一匹配放大器Q1B經實施為結合放大器Q1A操作以形成放大級之一電阻式回饋反相器。放大器級之總跨導增益為gm =gm,nmos +gm,pmos ，即Q1A及Q1B之增益之總和。應注意，隨著實體實施裝置大小增加，汲極至源極電阻Rds 減小，此導致雜訊信號洩漏回至通道中且未被消除。此外，兩個主動輸入放大裝置皆展現輸入寄生電容，從而導致頻率相依之雜訊信號洩漏。
經組合之次級及加法器205經實施為一疊接共源極放大器Q2A及Q2B之頂部上之源極隨耦器Q3。雜訊電壓增益A(=-(1+R/Rs))等於-gm2A /gm3 。因此，Q2A裝置應實體定大小為Q3的A倍以達成正確增益，使得來自Q2B之汲極之雜訊信號之量值與來自Q3之源極之雜訊信號之量值相同。此暗示來自放大器Q1A之汲極之輸出之增益為「A」。必須考量定大小，此係因為若Q2A之大小比Q1A及Q1B之閘極處之輸入電容大得多，則Cgs2 (Q2A之閘極至源極電容)將影響輸入匹配。一單獨電流源215可用於幫助操縱來自共源極疊接裝置Q2A及Q2B之電流，此係因為其等比源極隨耦器Q3大得多。一高通濾波器、電容器C及電阻器Rh 對如耦合至Q3之輸入閘極之經放大信號進行濾波。偏壓電壓未展示，但鑑於下文論述之實施例，對於熟習此項技術者將係顯而易見的。
圖3展示繪示針對使用45 nm 12 SIO (絕緣體上矽)技術如所展示之頻率在0.8 v及10 mA下操作之一72 μm CMOS半導體裝置預期之皆以分貝為單位之一雜訊指數305及增益310之一圖表300。將注意到，雜訊指數在60 GHz下小於3 db，在40 GHz下約為2 db，且低於低頻下之雜訊指數。40 GHz下之一最大增益約為11 db，且在60 GHz下實質上線性下降至恰好10 db以下。此證實在本發明之實施例中使用之適合性。
圖4展示適於在毫米波頻率範圍內(即，從40 GHz至60 GHz)操作之具有雜訊消除之一低雜訊放大器之一實施例400之一更詳細示意圖。例如，圖4中之C3 及RH 形成類似於圖2中之C及RH 的一高通濾波器。實施例400實質上類似於實施例200，且使用相同原理操作。因此，將僅主要論述此等實施例之間之差異。實施例200中之5個主動裝置對應於實施例400中相似電路位置中之各自5個裝置T1至T5，其中每個各自電晶體執行一對應功能。
一匹配網路405與電容器C1一起形成一輸入匹配網路，以在信號源407與由電晶體T4及T5提供之初級放大級之閘極之間提供阻抗匹配。類似地，匹配網路410與電容器C2一起形成一輸出匹配網路，以在經放大輸出(即，電晶體T3之源極)與下一級之間提供阻抗匹配以接收如由電阻器Rload表示之經放大信號。在例示性實施例400中，放大器適於從40 GHz至60 GHz之毫米波操作。如所展示般提供DC供應電壓源415(Vbias )以向主動裝置供電。如將理解，與電晶體T2之閘極相關聯之DC偏壓電壓源420(Vbias )將被設定為一適當DC電壓，以將電晶體T2偏壓至一主動線性操作區域。
實施例400提供一電流源425以及輸入及輸出匹配網路405及410(L5)之一實施方案，該實施方案增強毫米波長(MMW)頻率下之寬頻操作。對於20 GHz操作頻率之MMW應用，一成功之雜訊消除(NC) LNA具有挑戰性。輔助放大器T1/T3之增益選擇較佳地基於輸入級T4/T5中之雜訊信號之電壓放大比率。若存在明顯之級間阻抗不匹配或雜訊電流洩漏，則來自輸入級之雜訊之有效消除將不在輸出處發生。然而，在千兆赫頻率下實施匹配網路提供複雜性，例如增加寄生效應。例如，一般而言，電感器以及以CMOS技術實施之電感器基於電感器自身之電感值及寄生電容值展現自諧振頻率(SRF)。亦存在與電感器相關聯之電阻損耗。此等因素可能不利地影響操作之頻寬(BW)。鑑於此等考量，輸入放大器級之增益應較佳地比輔助放大器之無載增益高，例如高5倍。此可藉由選擇一高R/Rs 比率來達成，該比率實質上大於輔助放大器之增益，例如大5倍以上(即，|1+R/Rs |＞gm2 /gm3 )。由於電晶體T1及T2具有相同之大小，因此增益(gm1 /gm3 )=(gm2 /gm3 )。一較高輸入級增益亦減小回饋電阻器R之雜訊貢獻，此係因為雜訊藉由輸入級增益而按比例減小。
由於輸入級及回饋電阻器之雜訊貢獻現在被最小化，故與輸出級(輔助放大器外加加法器)相關聯之雜訊將主導總體LNA雜訊。增加gm1 及gm2 可導致更高輸出級增益，且由此降低雜訊。達成此之一種方式係操縱來自一外部電流源之電流。由於電晶體T1及T2具有高於電晶體T3之gm值，故電晶體T1及T2可載送更多DC電流，而不干擾通過電晶體T3之電流。因此，可使用一外部電流源來將電流僅供應至電晶體T1及T2。未提供與輔助放大器之充分隔離之一簡單電流源將導致MMW頻率下雜訊效能及頻率回應降級。為了克服此，使用具有電晶體T6至T9及旁路電容器C5及偏壓設定電阻器Rbias, CS 之一疊接電流源425來減小輔助放大器上之任何非所要負載效應。
額外增強有助於在一擴展頻寬內於MMW頻率下之更有效操作。具體而言，在輸出級中併入感應退化以增強雜訊消除。例如，與T1之源極串聯之一電感器L3及與放大級內部輸入電容Cgs串聯之一電感器L1之使用導致許多頻率頻寬內之所要實際輸入阻抗。使用藉由L3之電感退化導致在寬頻率範圍內之改良效能。適當選擇L3係在一方面輸入阻抗及寬頻匹配與雜訊因子(NF)效能之間之一平衡。藉由在T3之源極與共閘極電晶體T2之汲極之間插入一電感器L4，可將一寄生降低技術應用於輔助放大器。此具有抵消/減小T3之總體串聯電容Cgs及T2之Cds之效應。在基於L4之裝置大小及寄生電容選擇之值之情況下，電感器L4有助於實現T2與T3之間之匹配，從而導致系統中之最佳電流流動及增加增益。實際上，電感器L4將高電容性輸出阻抗(觀察T2之汲極)變換為一較低阻抗值，其中電流在兩個電晶體之間更有效地流動。較佳地，此校正經最佳化，使得頻率穩定性不因較高增益而受損，且輸出回波損耗亦不受損。例如，對於45 nm 12 SOI技術，取決於裝置大小T1/T2，針對低功率應用，L4可在80 pH至150 pH之間的範圍內。由於輔助級負載效應，使用幾千歐姆之一閘極電阻器Rh 來進一步降低雜訊指數。T4/T5之汲極及T3之Cgs 之間之串聯電容與閘極電阻Rh 一起之組合形成一高通濾波器。高通濾波器設定所要操作頻率範圍之低頻。對於MMW應用，可使用一低損耗電容器值，即幾分之一微微法拉。
電感器在尤其MMW頻率下之阻抗匹配中係重要的，且較佳地以其等電感值、Q因子及SRF為特徵。針對放大器在40 GHz至60 GHz範圍內之操作，所有電感器應較佳地展現超過100 GHz之SRF。此外，與體矽中實施之電感器相比，預期SOI技術中之電感器將遭受更少之歐姆損耗。
為了進一步增強操作之頻率及頻寬，應使用一寬頻輸入匹配網路405。輸入及輸出DC阻隔電容器C1、C2較佳地被併入作為輸入及輸出匹配電路之部分。此係較佳的，因為此等電容器在MMW頻率下通常係小的，例如＜1pF，且呈現較小寄生及損耗。分路電感器(L2=106 pH)、串聯電感器(L1=100 pH)及分路電容器(C4=26.5x10-15 法拉)之組合提供至源阻抗之一寬頻阻抗變換。
圖5及圖6係分別在裝置提取之前及之後之圖5中所展示之實施例之雜訊指數之圖表500及600。遵循裝置之一積體電路佈局，裝置提取判定裝置之各個節點處之電阻、電容及電感。其更好地預測裝置之實際可實現行為。如圖6中所展示，執行一提取且計算所有重要節點處之裝置電容及電阻。如所展示，達成在從40 GHz至60 GHz之20 GHz內之3 dB NF或更小。
圖7係展示針對圖5中所展示之實施例在40 GHz至60 GHz之毫米頻率範圍內之增益705、輸入回波損耗710及輸出回波損耗715之一圖表700。
圖8係顯示針對與圖5中所展示之實施例相關聯之三階失真之一模擬雙音測試之結果之一圖表800。圖表800係一典型雙音測試之一標繪圖。在放大器之輸入處注入兩個頻率信號f1及f2(頻率間隔為0.5 GHz)。增大信號f1及f2之功率，且在放大器之輸出處量測f1信號、f2信號之功率以及2f1-f2及2f2-f1之失真乘積。從外推功率線斜率805及810之交點達成輸出三階互調變乘積(OIP3)。805及810之線斜率分別為1及3。OIP3之15 dBm之預測值非常適合MMW頻率下之低功率應用。
可將額外線性化技術應用於NCLNA電路，而未不利地影響NF及輸入匹配，例如導數疊加(DS)。DS在輸入放大級中利用T4/T5之互補性質。藉由使PMOS (T5)及NMOS (T4)之閘極不同地偏壓，及/或藉由調整T4對T5之各自實體大小，異相之非線性跨導係數(Id對Vgs之三階導數)被產生且相加之後消除，此係因為兩個裝置T4/T5共用一共汲極電流。由於汲極電流內之三階非線性係數的減小，此導致進一步輸入三階互調變乘積(IIP3)改良。使用上述線性化技術，可達成遠超5 dBm之一IIP3。如圖4中所展示，儘管電晶體T4、T5及T1共用一共閘極電壓，但提供T1電晶體至T4/T5之僅AC耦合(例如，使用一串聯電容器)可增強DS線性化。當然，此將需要添加一偏壓電阻器/電路，以為T1閘極提供一獨立閘極偏壓電壓。
儘管已在本文中詳細描繪及描述本發明之例示性實施方案，但對熟習此項技術者將顯而易見的是，在不脫離本發明之精神之情況下，可進行各種修改、添加、替換及類似者。例如，儘管將闡釋性實施例之所有組件設想為被併入一CMOS SOI基板內，但其他半導體技術可用於解決相似或不同操作頻率之實施方案。
本發明之範疇由下文發明申請專利範圍界定。
100:實施例 105:共源極電晶體 110:求和級 115:放大器 200:實施例 205:經組合之次級及加法器 215:電流源 305:雜訊指數 310:增益 400:實施例 405:匹配網路 407:信號源 410:匹配網路 415:DC供應電壓源 420:DC偏壓電壓源 425:電流源 500:圖表 600:圖表 700:圖表 705:增益 710:輸入回波損耗 715:輸出回波損耗 800:圖表 805:外推功率線斜率 810:外推功率線斜率 C:電容器 C1:電容器 C2:電容器 C4:分路電容器 C5:旁路電容器 L1:串聯電感器 L2:分路電感器 L3:電感器 L4:電感器 Q1A:放大器 Q1B:匹配放大器 Q2A:疊接共源極放大器 Q2B:疊接共源極放大器 Q3:源極隨耦器 RLOAD:電阻器 RH:閘極電阻器/閘極電阻 RS:電阻器 T1:電晶體 T2:電晶體 T3:電晶體 T4:電晶體 T5:電晶體 T6:電晶體 T7:電晶體 T8:電晶體 T9:電晶體 Vn:電壓 VRF:輸入信號電壓 R:回饋電阻器 X:輸入/節點 Y:輸出/節點
本發明之例示性實施方案之特徵將從描述、發明申請專利範圍及附圖變得顯而易見，其中：
圖1係展示根據本發明之實施例之具有雜訊消除之一低雜訊放大器之概念之一簡化示意圖。
圖2係根據本發明之一實施例之具有雜訊消除之一低雜訊放大器之一實施例之一示意圖。
圖3係繪示針對使用45 nm 12 SIO(絕緣體上矽)之一72 μm CMOS半導體裝置預期之一雜訊指數及增益之一圖表。
圖4係適於在毫米波頻率下操作之根據本發明之一實施例之具有雜訊消除之一低雜訊放大器之一更詳細示意圖。
圖5及圖6係分別在裝置提取之前及之後之圖5中所展示之實施例之雜訊指數之圖表。
圖7係展示針對圖5中所展示之實施例之在40 GHz至60 GHz之毫米頻率範圍內之增益及輸入/輸出回波損耗之一圖表。
圖8係展示與圖5中所展示之實施例相關聯之三階失真之圖表。
100:實施例
105:共源極電晶體
110:求和級
115:反相放大器
RS:電阻器
Vn:電壓
VRF:輸入信號電壓
R:電阻器
X:輸入/節點
Y:輸出/節點

Claims (19)

  1. 一種低雜訊放大器，其具有一絕緣體上矽基板上所含有之CMOS電晶體及積分雜訊消除電路，且經組態以在40 GHz至60 GHz之一頻率範圍內操作，該低雜訊放大器包括： 使用該等CMOS電晶體之一或多者之一放大器，該放大器放大耦合至該放大器之一輸入之一第一信號及一第一雜訊信號，且分別在該放大器之一輸出處產生對應之經放大第二信號及第二雜訊信號，該第二經放大信號相對於該第一信號之相位實質上異相180度，該經放大第二雜訊信號具有與該第一雜訊信號實質上相同之相位，該第一信號具有在40 GHz至60 GHz之範圍內之一頻率； 使用一或多個CMOS電晶體之輔助放大器，該輔助放大器在一輔助輸入處接收該第一信號及該第一雜訊信號，且在一輔助輸出處產生第三信號及第四信號，該第三信號及該第四信號分別係該第一信號及該第一雜訊信號之放大版本，該第三信號及該第四信號各具有分別相對於該第一信號及該第一雜訊信號之該相位實質上180度之一相位，由該輔助放大器提供之一放大量實質上等於由該放大器提供之一放大量； 一求和電路接收該第二信號、該第二雜訊信號、該第三信號及該第四信號，且在一求和輸出處產生一合成信號，其中該合成信號包含該第二信號及該第三信號之一相長相加，及該第二雜訊信號及該第四信號之一相消相加，其中該相消相加導致該第二雜訊信號及該第四信號之實質消除，此係因為後兩個信號在振幅上實質上相等，但具有180度相反相位； 該放大器及該輔助放大器以及該求和電路之該等CMOS電晶體安置於一單個絕緣體上矽基板上。
  2. 如請求項1之低雜訊放大器，其中該合成信號在40 GHz至60 GHz之該頻率範圍內具有小於3分貝之一相關聯雜訊指數。
  3. 如請求項1之低雜訊放大器，其進一步包括： 連接至該放大器之一回饋電阻器，該回饋電阻器控制由該放大器提供之該放大量； 該輔助放大器具有實質上相同於由該放大器針對該第二雜訊信號提供之增益之一無載增益量。
  4. 如請求項1之低雜訊放大器，其中： 該放大器包含經組態為疊接操作之至少兩個CMOS電晶體，其中各自汲極連接在一起作為該放大器之該輸出； 該求和電路包含至少一個CMOS電晶體； 該輔助放大器包含彼此且與該求和裝置之該至少一個CMOS電晶體疊接連接之至少兩個CMOS電晶體; 具有高輸出阻抗之一疊接電流源經連接以將電流注入至該輔助放大器之該等疊接連接電晶體之一者中，且經組態使得該經注入電流流動通過疊接連接之該至少兩個CMOS電晶體，但不流動通過該求和電路之該至少一個CMOS電晶體。
  5. 如請求項1之低雜訊放大器，其進一步包括連接至該放大器之該輸入之一頻率匹配網路，該頻率匹配網路包含經組態以增強貫穿該頻率範圍之阻抗穩定性之至少一個電容器及一個電感器。
  6. 如請求項1之低雜訊放大器，其進一步包括： 連接至該求和電路之一高通濾波器，該高通濾波器在該第二信號及該第二雜訊信號被該求和裝置接收之前對該等信號進行高通濾波。
  7. 如請求項1之低雜訊放大器，其進一步包括： 與該輔助放大器之該一或多個電晶體串聯連接之至少一個電感器，該至少一個電感器經組態以提供電感退化，該電感退化藉由補償與該輔助放大器之該一或多個電晶體相關聯之內部電容而穩定該頻率範圍內之阻抗。
  8. 如請求項1之低雜訊放大器，其進一步包括： 耦合於該求和電路之該求和輸出與一負載之間之一輸出匹配網路，該輸出匹配網路在該求和輸出處之一阻抗與該負載之阻抗之間提供40 GHz至60 GHz之該頻率範圍內之一阻抗匹配。
  9. 一種半導體放大器，其包括： 使用一或多個電晶體之一放大器，該放大器在一輸入處接收待放大之一第一信號，該放大器放大該第一信號以在該放大器之一輸出處產生一對應第二信號，亦存在於該輸入處之一第一雜訊信號經放大為該輸出處之一第二雜訊信號，該第二信號相對於該第一信號之相位實質上異相180度，該經放大第二雜訊信號具有與該第一雜訊信號實質上相同之相位； 使用一或多個電晶體之一輔助放大器具有接收該第一信號及該第一雜訊信號之一輔助輸入，且亦具有在其上產生第三信號及第四信號之一輔助輸出，其中該第三信號及該第四信號分別係該第一信號及該第一雜訊信號之放大版本，該第三信號及該第四信號各具有相對於該第一信號及該第一雜訊信號之該相位實質上180度之一相位，由該輔助放大器提供之放大量實質上等於該放大器之雜訊放大量； 一求和裝置接收該第二信號、該第二雜訊信號、該第三信號及該第四信號作為輸入，且在一求和輸出處產生一合成信號，其中該合成信號包含該第二信號及該第三信號之一相長相加及該第二雜訊信號及該第四信號之一相消相加，其中該相消相加導致該第二雜訊信號及該第四信號之實質消除，此係因為後兩個信號在振幅上實質上相等，但具有180度相反相位，其中存在於該放大器之該輸出處之該第二雜訊信號自該合成信號實質上消除。
  10. 如請求項9之半導體放大器，其中該放大器及該輔助放大器經組態以在40 GHz至60 GHz之一頻率範圍內放大該等各自所接收信號，且該合成信號在40 GHz至60 GHz之該頻率範圍內具有小於3分貝之一相關聯雜訊指數。
  11. 如請求項9之半導體放大器，其中該放大器、該輔助放大器及該求和裝置包括製造於一絕緣體上矽基板上之CMOS電晶體。
  12. 如請求項11之半導體放大器，其進一步包括： 與該輔助放大器之該等電晶體之至少一者串聯連接之至少一個電感器，該至少一個電感器經組態以提供電感退化，該電感退化藉由補償與該輔助放大器之該至少一個電晶體相關聯之內部電容而穩定該頻率範圍內之阻抗。
  13. 如請求項9之半導體放大器，其中該放大器包含經組態為疊接操作之至少兩個CMOS電晶體，其中各自汲極連接在一起。
  14. 如請求項9之半導體放大器，其進一步包括連接至該放大器之該輸入之一頻率匹配網路，該頻率匹配網路包含至少一個電容器及一個電感器，該至少一個電容器及該一個電感器經組態以增強在該頻率範圍內之阻抗穩定性。
  15. 如請求項9之半導體放大器，其進一步包括： 連接至該放大器之一回饋電阻器，該回饋電阻器控制由該放大器提供之該放大量； 該輔助放大器包含具有一無載增益之至少一個CMOS電晶體，該放大器之該受控放大量實質上大於該輔助放大器之該無載增益。
  16. 如請求項9之半導體放大器，其進一步包括： 求和裝置包含至少一個CMOS電晶體； 該輔助放大器包含彼此且與該求和裝置之該至少一個CMOS電晶體疊接連接之至少兩個CMOS電晶體; 具有高輸出阻抗之一疊接電流源經連接以將電流注入至該輔助放大器之該等疊接連接電晶體之一者中，且經組態使得該經注入電流流動通過該輔助放大器之至少該等電晶體，但不流動通過該求和裝置之至少一個CMOS電晶體。
  17. 如請求項16之半導體放大器，其中該輔助放大器之該至少兩個CMOS電晶體之一者經組態用於共源極操作，且該輔助放大器之該至少兩個CMOS電晶體之另一者經組態用於共閘極操作。
  18. 如請求項9之半導體放大器，其進一步包括： 連接至該求和裝置之一高通濾波器，該高通濾波器在該第二信號及該第二雜訊信號被輸入至該求和裝置之前對該等信號進行高通濾波。
  19. 如請求項10之半導體放大器，其進一步包括： 耦合於該求和輸出與一負載之間之一輸出匹配網路，該輸出匹配網路在該求和輸出處之一阻抗與該負載之阻抗之間提供40 GHz至60 GHz之該頻率範圍內之一阻抗匹配。
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