TW202036901A - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TW202036901A
TW202036901A TW108120834A TW108120834A TW202036901A TW 202036901 A TW202036901 A TW 202036901A TW 108120834 A TW108120834 A TW 108120834A TW 108120834 A TW108120834 A TW 108120834A TW 202036901 A TW202036901 A TW 202036901A
Authority
TW
Taiwan
Prior art keywords
silicide
gate
source
drain region
isolation structure
Prior art date
Application number
TW108120834A
Other languages
English (en)
Other versions
TWI711181B (zh
Inventor
鄭志昌
朱馥鈺
柳瑞興
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202036901A publication Critical patent/TW202036901A/zh
Application granted granted Critical
Publication of TWI711181B publication Critical patent/TWI711181B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在一些實施例中，提供一種半導體裝置。半導體裝置包括隔離結構，隔離結構設置在半導體基底中，其中隔離結構的內周界劃定出半導體基底的裝置區。閘極設置在裝置區之上，其中閘極的外周界設置在隔離結構的內周界內。第一源極/汲極區設置在裝置區中及閘極的第一側上。第二源極/汲極區設置在裝置區中及閘極的與第一側相對的第二側上。矽化物阻擋結構局部地覆蓋閘極、局部地覆蓋第一源極/汲極區且局部地覆蓋隔離結構，其中矽化物阻擋結構的第一側壁設置在閘極的第一相對側壁之間。

Description

用於減少半導體裝置中的雜訊的新穎佈局
半導體裝置是利用半導體材料的電子屬性來影響電場或其相關場的電子組件。廣泛使用的一種半導體裝置類型是場效電晶體（field-effect transistor，FET）。FET包括一對源極/汲極區、選擇性導電通道及閘電極。FET是可用於開關、放大器及儲存器等的通用裝置。FET的實例包括金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor，MOSFET）及接面閘極場效電晶體（junction gate field-effect transistor，JFET）。
現將參照圖式闡述本發明，其中通篇中使用相同的參考編號來指代相同的元件，且其中所說明的結構並非按比例繪製。應知，此詳細說明及對應的圖並不以任何方式限制本發明的範圍，且應知，所述詳細說明及各圖僅提供幾個實例以說明本發明概念可顯現出來的一些方式。
本發明提供用於實作本公開內容的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本發明。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號和/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於闡述，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或其他定向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
一些場效電晶體（FET）包括半導體基底及淺溝槽隔離（shallow trench isolation，STI）結構。STI結構設置在半導體基底中且劃定出半導體基底的裝置區。此外，FET包括一對源極/汲極區、選擇性導電通道、閘極介電質及閘電極。源極/汲極區設置在裝置區中且在側向上間隔開。選擇性導電通道設置在裝置區中且從源極/汲極區中的一個源極/汲極區延伸到源極/汲極區中的另一個源極/汲極區。閘極介電質上覆在選擇性導電通道上，且閘電極上覆在閘極介電質層上。
以上FET所面臨的挑戰是閃爍雜訊及隨機電報雜訊（RTN）。閃爍雜訊及RTN的來源之一是由於在一對STI隅角（corner）處存在缺陷（defect）狀態。STI隅角是半導體基底的位於裝置區中且與STI結構介接的頂部剖視隅角。此外，STI隅角分別位於選擇性導電通道的相對兩側上，且各自在側向上沿選擇性導電通道的長度從多個源極/汲極區中的一個源極/汲極區延伸到多個源極/汲極區中的另一個源極/汲極區。由於STI隅角具有高機械應力且並非由完全平的表面所界定，因此STI隅角具有大量缺陷狀態。此外，由於STI隅角具有小的曲率半徑，因此STI隅角處的電場是強的。因此，隨著電流流經選擇性導電通道，電荷載流子因缺陷狀態而被陷獲（trap）及解除陷獲（de-trap），從而產生閃爍雜訊及RTN。
應對所述挑戰的部分解決方案是使用閘電極作為掩模（mask）將源極/汲極區從STI隅角移開。舉例來說，在裝置區之上及STI隅角之上形成閘電極。閘電極形成有一對源極/汲極開口，所述一對源極/汲極開口與裝置區交疊且與STI隅角間隔開。在閘電極於適當位置的情況下，執行離子植入製程（ion implantation process）以在半導體基底中形成與STI隅角間隔開的源極/汲極區。通過將源極/汲極區與STI隅角間隔開，沿STI隅角流動的電流可減少，從而減少在STI隅角處產生的閃爍雜訊及RTN。然而，儘管源極/汲極區與STI隅角間隔開，然而當有電壓施加到閘極而使電流流經選擇性導電通道時，由於閘電極與STI隅角交疊（例如，使得在STI隅角附近/沿STI隅角形成反轉區（inversion region）），因此電荷載流子可仍因STI隅角處的缺陷狀態而被陷獲及解除陷獲。另外，通過使用閘電極將源極/汲極區從STI隅角移開，後續的矽化物形成製程（例如，自對準矽化物製程（salicide process））可能形成使FET短路的矽化物層（例如，將源極/汲極區耦合在一起的矽化物層）。
本申請的各種實施例涉及一種具有低閃爍雜訊及低RTN的半導體裝置。舉例來說，所述半導體裝置可包括隔離結構（例如，STI結構），所述隔離結構設置在半導體基底中，其中隔離結構的內周界界定半導體基底的裝置區。閘極設置在裝置區之上，且閘極的外周界設置在隔離結構的內周界內。第一源極/汲極區設置在裝置區中及閘極的第一側上。第二源極/汲極區設置在裝置區中的閘極的第二側上，所述第二側與第一側相對。矽化物阻擋結構局部地覆蓋閘極、局部地覆蓋第一源極/汲極區且局部地覆蓋隔離結構。
由於閘極的周界設置在隔離結構的內周界內，因此閘極不與STI隅角交疊。因此，在半導體裝置的操作期間（例如，當有電壓施加到閘極而使電流流經選擇性導電通道時），電荷載流子可不因STI隅角處的缺陷狀態而被陷獲及解除陷獲，從而減少閃爍雜訊及RTN。此外，由於矽化物阻擋結構局部地覆蓋閘極、局部地覆蓋第一源極/汲極區且局部地覆蓋隔離結構，因此矽化物阻擋結構可防止矽化物製程形成使半導體裝置短路的矽化物層。
圖1A至圖1C說明具有低閃爍雜訊及低隨機電報雜訊（RTN）的場效電晶體（FET）100的一些實施例的各種透視圖。圖1A是圖1B至圖1C所示FET的解構透視圖。圖1B是圖1A及圖1C所示FET的解構透視圖。圖1C是圖1A至圖1B所示FET的構造透視圖。
圖1A為“解構”的是在於閘極120及多個矽化物阻擋結構128a至128d與半導體基底102及隔離結構110分隔開，其中閘極120及所述多個矽化物阻擋結構128a至128d在正常情況下設置在半導體基底102及隔離結構110上/之上。除了隔離結構110與半導體基底102進一步分隔開且所述多個矽化物阻擋結構128a至128d與閘極120進一步分隔開之外，圖1B“解構”的方式與圖1A相同，其中隔離結構110在正常情況下設置在半導體基底102上/中且其中所述多個矽化物阻擋結構128a至128d在正常情況下設置在閘極120上/之上。圖1C為“構造”的是在於閘極120及所述多個矽化物阻擋結構128a至128d設置在其正常位置。FET可為例如金屬氧化物半導體場效電晶體（MOSFET）、接面閘極場效電晶體（JFET）或一些其他類型的場效電晶體。
如圖1A至圖1C中所示，FET 100包括半導體基底102。在一些實施例中，半導體基底102包括任意類型的半導體本體（例如，單晶矽/塊狀互補金屬氧化物半導體（CMOS bulk）、矽鍺（SiGe）、絕緣體上矽（silicon on insulator，SOI）等）。在又一些實施例中，在半導體基底102中設置有第一阱104。第一阱104是半導體基底102的具有第一摻雜類型（例如，n型）的區。在再一些實施例中，第一阱104具有第一摻雜劑（例如，n型摻雜劑）的第一濃度。
在一些實施例中，在第一阱104中設置有一對阱拾取（pickup）區106。阱拾取區106是半導體基底102的具有與第一阱104相同的摻雜類型的區。在一些實施例中，阱拾取區106具有第一摻雜劑的第二濃度，所述第二濃度大於第一濃度。在再一些實施例中，在所述一對阱拾取區106上/中分別設置有一對第一矽化物層108。第一矽化物層108可包含例如鎳（例如，矽化鎳）、鈦（例如，矽化鈦）、鈷（例如，矽化鈷）、鉑（例如，矽化鉑）、鎢（例如，矽化鎢）等。
在半導體基底102中設置有隔離結構110。隔離結構110的內周界110p界定半導體基底102的裝置區112。在一些實施例中，隔離結構110可包括由介電材料（例如，二氧化矽（SiO2 ））構成的介電結構。在又一些實施例中，隔離結構110可為例如淺溝槽隔離（STI）結構、深溝槽隔離（deep trench isolation，DTI）結構或一些其他隔離結構。在又一些實施例中，隔離結構110具有在側向上環繞裝置區112的環形佈局。應知，環形佈局並不限於其中內周界或外周界為圓形的形狀。相反，環形佈局的內周界或外周界可包括當被一起考量時具有大致環形佈局的任意一個或多個幾何形狀（例如，方形、矩形、橢圓形等）。
在裝置區112中設置有第一源極/汲極區114a及第二源極/汲極區114b。第一源極/汲極區114a在側向上與第二源極/汲極區114b間隔開。在裝置區112中設置有選擇性導電通道116，且選擇性導電通道116從第一源極/汲極區114a延伸到第二源極/汲極區114b。在一些實施例中，選擇性導電通道116是第一阱104的區且提供供電子（或電洞）在第一源極/汲極區114a與第二源極/汲極區114b之間流動的通道。在又一些實施例中，第一源極/汲極區114a是半導體基底102的具有與第一摻雜類型不同的第二摻雜類型（例如，p型）的第一區，且第二源極/汲極區114b是半導體基底102的具有第二摻雜類型的第二區。
在一些實施例中，在第一源極/汲極區114a及第二源極/汲極區114b上/中分別設置有一對第二矽化物層118。舉例來說，所述一對第二矽化物層118中的第二矽化物層中的一者設置在第一源極/汲極區114a上，且所述一對第二矽化物層118中的第二矽化物層中的另一者設置在第二源極/汲極區114b上。第二矽化物層118可包含例如鎳（例如，矽化鎳）、鈦（例如，矽化鈦）、鈷（例如，矽化鈷）、鉑（例如，矽化鉑）、鎢（例如，矽化鎢）等。
在半導體基底102及裝置區112之上設置有閘極120。閘極120包括閘電極122，閘電極122設置在閘極介電質124上。閘電極122可包含例如經摻雜多晶矽、金屬（例如，鎢、鋁等）、矽化物（例如，矽化鈦、矽化鎳等）或一些其他導電材料。閘極介電質124可包含例如氧化物（例如，SiO2 ）、高介電常數（k）介電質（例如，具有大於3.9的介電常數的介電材料）或一些其他介電材料。在一些實施例中，閘極120包括設置在閘電極122上/中的第三矽化物層126。在又一些實施例中，第三矽化物層126可包含例如鎳（例如，矽化鎳）、鈦（例如，矽化鈦）、鈷（例如，矽化鈷）、鉑（例如，矽化鉑）、鎢（例如，矽化鎢）等。
在一些實施例中，閘極120的外周界設置在隔離結構110的內周界110p內。由於閘極120的外周界設置在隔離結構110的內周界110p內，因此閘極120不與一對隔離隅角127交疊。隔離隅角127是半導體基底102的設置在裝置區112中且與隔離結構110介接的頂部剖視隅角。在一些實施例中，隔離隅角127是線形的且在側向上與選擇性導電通道116平行地從裝置區112的第一端延伸到裝置區112的與第一端相對的第二端。
由於閘極120不與所述一對隔離隅角127交疊，因此FET 100的閃爍雜訊及RTN可減少。舉例來說，由於閘極120不與所述一對隔離隅角127交疊，因此在FET的操作期間（例如，當有電壓施加到閘電極122而使電流流經選擇性導電通道116時），閘極120可不在隔離隅角127附近/沿隔離隅角127形成反轉區。此又使電荷載流子在隔離隅角127處被陷獲及解除陷獲的情形減少，從而使FET 100具有低閃爍雜訊及低RTN。
此外，在半導體基底102、閘極120及隔離結構110之上設置有多個矽化物阻擋結構128a至128d。舉例來說，在半導體基底102、閘極120及隔離結構110之上設置有第一矽化物阻擋結構128a、第二矽化物阻擋結構128b、第三矽化物阻擋結構128c及第四矽化物阻擋結構128d。所述多個矽化物阻擋結構128a至128d被配置成防止矽化物製程（例如，自對準矽化物製程（salicide process））在FET 100的下伏部分上形成矽化物層。在一些實施例中，所述多個矽化物阻擋結構128a至128d設置在半導體基底102、閘極120及隔離結構110上。在又一些實施例中，矽化物阻擋結構128a至128d包含或為抗蝕保護氧化物（resist protective oxide，RPO）。在再一些實施例中，矽化物阻擋結構128a至128d可包含例如氧化物（例如，SiO2 ）、氮化物（例如，摻雜氧的氮化矽）、氮氧化物（例如，氮氧化矽（SiOX NY ））、一些其他適合於防止矽化物形成的材料或者前述材料的組合。
在一些實施例中，第一矽化物阻擋結構128a局部地覆蓋閘極120、局部地覆蓋第二源極/汲極區114b且局部地覆蓋隔離結構110。在又一些實施例中，第一矽化物阻擋結構128a局部地覆蓋阱拾取區106的第一阱拾取區。舉例來說，第一矽化物阻擋結構128a可覆蓋閘極120的第一部分、第二源極/汲極區114b的第一部分、隔離結構110的第一部分及第一阱拾取區的第一部分。
因此，第一矽化物阻擋結構128a可防止矽化物製程形成將使FET 100短路的矽化物層。舉例來說，第一矽化物阻擋結構128a可防止第二源極/汲極區114b與第一源極/汲極區114a之間的短路、第二源極/汲極區114b與閘電極122之間的短路、第二源極/汲極區114b與第一阱拾取區之間的短路、FET 100的一些其他短路情形或者前述短路情形的組合。
在一些實施例中，第二矽化物阻擋結構128b局部地覆蓋閘極120、局部地覆蓋第二源極/汲極區114b且局部地覆蓋隔離結構110。在又一些實施例中，第二矽化物阻擋結構128b局部地覆蓋阱拾取區106的與第一阱拾取區相對的第二阱拾取區。舉例來說，第二矽化物阻擋結構128b可覆蓋閘極120的第二部分、第二源極/汲極區114b的第二部分、隔離結構110的第二部分及第二阱拾取區的第一部分。
因此，第二矽化物阻擋結構128b可防止矽化物製程形成將使FET 100短路的矽化物層。舉例來說，第二矽化物阻擋結構128b可防止第二源極/汲極區114b與第一源極/汲極區114a之間的短路、第二源極/汲極區114b與閘電極122之間的短路、第二源極/汲極區114b與第二阱拾取區之間的短路、FET 100的一些其他短路情形或者前述短路情形的組合。
應知，在一些實施例中，第三矽化物阻擋結構128c及第四矽化物阻擋結構128d可分別以與第一矽化物阻擋結構128a及第二矽化物阻擋結構128b實質上相似的方式防止矽化物製程形成將使FET 100短路的矽化物層，但針對的是第一源極/汲極區114a。因此，所述多個矽化物阻擋結構128a至128d可容許在FET 100上執行矽化物製程以形成多個矽化物層（例如，第一矽化物層108、第二矽化物層118、第三矽化物層126等），此可改善FET 100的接觸電阻，同時還通過使閘極120的外周界設置在隔離結構110的內周界110p內而使FET 100的閃爍雜訊及RTN減少。應知，在一些實施例中，所述多個矽化物阻擋結構128a至128d可被構型成FET 100的實質上相似的部分和/或覆蓋FET 100的實質上相似的部分，而在其他實施例中，所述多個矽化物阻擋結構128a至128d可被構型成FET 100的不同的部分和/或覆蓋FET 100的不同的部分。
圖2說明圖1所示FET 100的一些其他實施例的透視圖。
如圖2中所示，第一矽化物阻擋結構128a從裝置區112的第一側外連續地延伸而超過裝置區的第二側，所述第二側與所述裝置區的第一側相對。在此種實施例中，第一矽化物阻擋結構128a可覆蓋隔離結構110的第三部分，所述第三部分包括隔離結構110的設置在裝置區112的相對兩側上的部分。在又一些實施例中，第一矽化物阻擋結構128a完全地覆蓋第一阱拾取區。在此種實施例中，第一矽化物層108中的一者可不設置在第一阱拾取區上。
在一些實施例中，第二矽化物阻擋結構128b與第一矽化物阻擋結構128a間隔開且從裝置區112的第一側外連續地延伸而超過裝置區的第二側。第二矽化物阻擋結構128b可覆蓋隔離結構110的第四部分，所述第四部分和隔離結構110的第三部分間隔開，所述第四部分包括隔離結構110的設置在裝置區112的相對兩側上的部分。在又一些實施例中，第二矽化物阻擋結構128b完全地覆蓋第二阱拾取區。在此種實施例中，第一矽化物層108中的一者可不設置在第二阱拾取區上。
圖3A至圖3D說明圖1A至圖1C所示FET的各種更詳細實施例的各種圖。圖3A是圖3B至圖3D所示FET的一些實施例的俯視佈局圖，其中內連線結構304、第一矽化物層108、第二矽化物層118及第三矽化物層126被移除。圖3B是沿線A-A’所截取的圖3A所示FET的一些實施例的剖視圖。圖3C是沿線B-B’所截取的圖3A所示FET的一些實施例的剖視圖。圖3D是沿線C-C’所截取的圖3A所示FET的一些實施例的剖視圖。
如圖3A至圖3D中所示，在裝置區112之上設置有側壁間隔壁302，且側壁間隔壁302沿閘極120的多個側設置。舉例來說，側壁間隔壁302沿閘電極122的多個側壁及閘極介電質124的多個側壁設置。在一些實施例中，側壁間隔壁302沿第三矽化物層126的多個側設置。在又一些實施例中，側壁間隔壁302在側向上環繞閘極120。在再一些實施例中，側壁間隔壁302可包含例如氧化物（例如，SiO2 ）、氮化物（例如，氮化矽（例如，SiN））、氮氧化物（例如，SiOX NY ）、一些其他介電材料或者前述材料的組合。
在所述多個矽化物阻擋結構128a至128d、閘極120、側壁間隔壁302、第一矽化物層108、第二矽化物層118及第三矽化物層126之上設置有內連線結構304。內連線結構304包括設置在層間介電（interlayer dielectric，ILD）層308中的多個導電接點306。在一些實施例中，導電接點306可包含例如鎢、銅、鋁、一些其他導電材料或者前述材料的組合。在又一些實施例中，ILD層308可包括或為例如低k介電層（例如，具有小於約3.9的介電常數的介電質）、超低k介電層、氧化物層（例如，SiO2 ）、一些其他介電層或者前述材料的組合。應知，在一些實施例中，內連線結構304包括設置在ILD層308及導電接點306之上的附加介電層及導電特徵（例如，金屬線、金屬通孔等）。
在閘極120的第一相對側壁之間設置有第二矽化物阻擋結構128b的第一側壁310a。閘極120的第一相對側壁中的一者設置在第一側壁310a與第二矽化物阻擋結構128b的第二側壁310b之間，所述第二側壁310b與第一側壁310a相對。在一些實施例中，第一側壁310a與閘極120的第一相對側壁中的所述一者間隔開第一距離D1 。在一些實施例中，第一距離D1 介於約0微米（um）到1 um之間。在又一些實施例中，第一距離D1 為約0.1 um。在再一些實施例中，第一側壁310a與閘極120的第一相對側壁中的所述一者之間的最短距離小於或等於約1 um。
第二側壁310b可設置在隔離結構110的內周界110p與隔離結構110的外周界之間。在又一些實施例中，第二側壁310b與隔離結構的內周界110p間隔開第二距離D2 。在又一些實施例中，第二距離D2 介於約0 um到約1 um之間。在又一些實施例中，第二距離D2 為約0.1 um。在再一些實施例中，第二側壁310b與隔離結構110的內周界110p之間的最短距離小於或等於約1 um。
在一些實施例中，閘極120的第一相對側壁中的所述一者與隔離結構110的內周界110p間隔開第三距離D3 。在又一些實施例中，第三距離D3 介於約0 um到約1 um之間。在又一些實施例中，第三距離D3 為約0.2 um。在再一些實施例中，閘極120的第一相對側壁中的所述一者與隔離結構110的內周界110p之間的最短距離小於或等於約1 um。應知，在一些實施例中，第四矽化物阻擋結構128d的對應側壁和閘極120的第一相對側壁中的所述一者和/或隔離結構110的內周界110p所間隔開的距離會與第二矽化物阻擋結構128b的側壁和閘極120的第一相對側壁中的所述一者和/或隔離結構110的內周界110p所間隔開的距離實質上相同。應知，在一些實施例中，第一矽化物阻擋結構128a的對應側壁及第三矽化物阻擋結構128c的對應側壁和閘極120的第一相對側壁中的另一者和/或隔離結構110的內周界110p所間隔開的距離會與第二矽化物阻擋結構128b的側壁和閘極120的第一相對側壁中的另一者和/或隔離結構110的內周界110p所間隔開的距離實質上相同。
閘電極122可包括多個摻雜區312a至312c。舉例來說，閘電極122可包括第一摻雜區312a、第二摻雜區312b及第三摻雜區312c。第二摻雜區312b設置在閘電極122的位於第一摻雜區312a與第三摻雜區312c之間的中心區中。在一些實施例中，第一摻雜區312a及第三摻雜區312c具有與第一阱104相同的摻雜類型，而第二摻雜區312b具有與第一阱104不同的摻雜類型。舉例來說，第一摻雜區312a及第三摻雜區312c可具有第一摻雜類型，且第二摻雜區312b可具有第二摻雜類型。在又一些實施例中，第一摻雜區312a及第三摻雜區312c可具有比第一阱104大的第一摻雜劑（例如，n型摻雜劑）的濃度。
由於第二摻雜區312b設置在第一摻雜區312a與第三摻雜區312c之間，且由於第二摻雜區312b具有與第一摻雜區312a及第三摻雜區312c不同的摻雜類型，因此FET的閃爍雜訊及RTN可進一步減少。舉例來說，在FET的操作期間，可形成與隔離結構110的內周界110p更進一步遠離的反轉區。此又使電荷載流子在隔離隅角127處被陷獲及解除陷獲的情形減少，從而使FET具有低閃爍雜訊及低RTN。
圖4A至圖4D說明圖2所示FET的各種更詳細實施例的各種圖。圖4A是圖4B至圖4D所示FET的一些實施例的俯視佈局圖，其中內連線結構304、第一矽化物層108、第二矽化物層118及第三矽化物層126被移除。圖4B是沿線A-A’所截取的圖4A所示FET的一些實施例的剖視圖。圖4C是沿線B-B’所截取的圖4A所示FET的一些實施例的剖視圖。圖4D是沿線C-C’所截取的圖4A所示FET的一些實施例的剖視圖。
如圖4A至圖4D中所示，在一些實施例中，第三矽化物層126設置在第二摻雜區312b上且與第一摻雜區312a及第三摻雜區312c間隔開。在又一些實施例中，第二矽化物阻擋結構128b可從閘極120的一側連續地延伸到閘極120的相對一側。在再一些實施例中，第一矽化物阻擋結構128a與第二矽化物阻擋結構128b間隔開且也可從閘極120的所述一側連續地延伸到閘極120的所述相對一側。
由於第三矽化物層126設置在第二摻雜區312b上且與第一摻雜區312a和/或第三摻雜區312c間隔開，因此FET的閃爍雜訊及RTN可進一步減少。舉例來說，在FET的操作期間，位於第二摻雜區312b與第一摻雜區312a和/或第二摻雜區312b之間的空乏區（depletion region）可變大，從而可形成與隔離結構110的內周界110p更進一步遠離的反轉區。此又使電荷載流子在隔離隅角127處被陷獲及解除陷獲的情形減少，從而使FET具有低閃爍雜訊及低RTN。
圖5A至圖5D說明圖3A至圖3D所示FET的其他實施例的各種圖。圖5A是圖5B至圖5D所示FET的一些實施例的俯視佈局圖，其中內連線結構304、第一矽化物層108、第二矽化物層118及第三矽化物層126被移除。圖5B是沿線A-A’所截取的圖5A所示FET的一些實施例的剖視圖。圖5C是沿線B-B’所截取的圖5A所示FET的一些實施例的剖視圖。圖5D是沿線C-C’所截取的圖5A所示FET的一些實施例的剖視圖。
如圖5A至圖5D中所示，在一些實施例中，在半導體基底102中設置有第二阱502。第二阱502是半導體基底102的具有與第一源極/汲極區114a及第二源極/汲極區114b相同的摻雜類型的區。在又一些實施例中，第二阱502直接設置在閘極120之下且從第一源極/汲極區114a連續地延伸到第二源極/汲極區114b。
在一些實施例中，在半導體基底102中設置有第三阱504。第三阱504是半導體基底102的具有與第一阱104相同的摻雜類型的區。在又一些實施例中，第三阱504設置在閘極120之下且從第一源極/汲極區114a連續地延伸到第二源極/汲極區114b。在再一些實施例中，第三阱504設置在閘極120與第二阱502之間。由於第二阱502具有與第一源極/汲極區114a及第二源極/汲極區114b相同的摻雜類型，因此第二阱502在第一源極/汲極區114a與第二源極/汲極區114b之間提供導電通道。在此種實施例中，FET可被稱作JFET。
圖6A至圖6D說明圖4A至圖4D所示FET的其他實施例的各種圖。圖6A是圖6B至圖6D所示FET的一些實施例的俯視佈局圖，其中內連線結構304、第一矽化物層108、第二矽化物層118及第三矽化物層126被移除。圖6B是沿線A-A’所截取的圖6A所示FET的一些實施例的剖視圖。圖6C是沿線B-B’所截取的圖6A所示FET的一些實施例的剖視圖。圖6D是沿線C-C’所截取的圖6A所示FET的一些實施例的剖視圖。
如圖6A至圖6D中所示，第三阱504設置在閘極120與第二阱502之間。由於第二阱502具有與第一源極/汲極區114a及第二源極/汲極區114b相同的摻雜類型，因此第二阱502在第一源極/汲極區114a與第二源極/汲極區114b之間提供導電通道。在此種實施例中，FET可被稱作JFET。
圖7A至圖7D到圖16A至圖16D說明形成具有低閃爍雜訊及低RTN的FET的方法的一些實施例的一系列圖。具有字尾“A”的圖（例如，圖7A）是在形成方法的各種步驟期間FET的俯視圖。具有字尾“B”的圖（例如，圖7B）是沿具有字尾“A”的圖中的線A-A’所分別截取的FET的剖視圖。具有字尾“C”的圖（例如，圖7C）是沿具有字尾“A”的圖中的線B-B’所分別截取的FET的剖視圖。具有字尾“D”的圖（例如，圖7D）是沿具有字尾“A”的圖中的線C-C’所分別截取的FET的剖視圖。FET可例如與圖3A至圖3D所示FET實質上相似。
如圖7A至圖7D中所示，在半導體基底102中形成隔離結構110。隔離結構110被形成為劃定出半導體基底102的裝置區112。在一些實施例中，可通過以下步驟來形成隔離結構110：選擇性地刻蝕半導體基底102以在半導體基底102中形成溝槽，且隨後以介電材料填充所述溝槽。可通過以下步驟來選擇性地刻蝕半導體基底102：在半導體基底102之上形成罩幕層（圖中未示出），且隨後將半導體基底102暴露於刻蝕劑，所述刻蝕劑用以選擇性地移除半導體基底102的未被掩蓋部分。在又一些實施例中，隔離結構110的形成使得形成有一對隔離隅角127。在再一些實施例中，介電材料可包括氧化物（例如，SiO2 ）、氮化物、碳化物等。
如圖8A至圖8D中所示，在半導體基底102的裝置區112中形成第一阱104。第一阱104是半導體基底102的具有第一摻雜類型（例如，n型摻雜）的區。在一些實施例中，第一阱104具有與半導體基底102的鄰接區的摻雜類型相反的摻雜類型，或者半導體基底的鄰接區可為本徵的（intrinsic）。在一些實施例中，以第一摻雜劑（例如，n型摻雜劑）的第一濃度形成第一阱104。在又一些實施例中，可通過離子植入製程形成第一阱104，且可使用罩幕層（圖中未示出）將離子選擇性地植入到半導體基底102中。
如圖9A至圖9D中所示，在半導體基底102之上及裝置區112之上形成閘極120。閘極120被形成為具有處於隔離結構110的內周界內的外周界。閘極包括閘電極122，閘電極122設置在閘極介電質124上。在一些實施例中，閘極120形成有與隔離結構110的內周界間隔開第三距離D3 的側壁。在又一些實施例中，第三距離D3 介於約0 um到約1 um之間。
在一些實施例中，形成閘極120的製程包括在半導體基底102上沉積或生長介電層（圖中未示出）。介電層可為例如二氧化矽、高k介電質或一些其他介電質。在又一些實施例中，可通過熱氧化、化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）、濺鍍或一些其他沉積或生長製程來沉積或生長介電層。
此後，在介電層上形成加工層（圖中未示出）。在一些實施例中，加工層可為例如多晶矽。在其他實施例中，加工層可為經摻雜多晶矽、金屬或一些其他導體。在又一些實施例中，可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆或一些其他沉積或生長製程來形成加工層。
在介電層上形成加工層之後，將加工層及介電層圖案化到閘極120中。在一些實施例中，用於將加工層及介電層圖案化的製程包括在加工層上形成經圖案化罩幕層（圖中未示出）。在又一些實施例中，經圖案化罩幕層可通過旋轉塗布製程（spin on process）且使用微影（photolithography）來圖案化而形成。在再一些實施例中，所述製程包括在經圖案化罩幕層於適當位置的情況下向加工層及介電層中執行刻蝕，從而分別形成閘電極122及閘極介電質124。隨後，可剝除掉經圖案化罩幕層。
如圖10A至圖10D所示，在第一阱104中形成一對輕摻雜源極/汲極延伸部1002a至1002b。舉例來說，在閘極120的第一側上形成第一輕摻雜源極/汲極延伸部1002a，且在閘極120的與第一側相對的第二側上形成第二輕摻雜源極/汲極延伸部1002b。在一些實施例中，輕摻雜源極/汲極延伸部1002a至1002b包括與第一摻雜類型不同的第二摻雜類型（例如，p型摻雜）。在又一些實施例中，以第二摻雜劑（例如，p型摻雜劑）的第二濃度形成輕摻雜源極/汲極延伸部1002a至1002b。在再一些實施例中，可通過離子植入製程形成所述一對輕摻雜源極/汲極延伸部1002a至1002b，且可使用罩幕層（圖中未示出）將離子選擇性地植入到半導體基底102中。
如圖11A至圖11D中所示，在半導體基底102之上且沿閘極120的側形成側壁間隔壁302。在一些實施例中，可通過在半導體基底102、閘極120及隔離結構110之上沉積間隔壁層來形成側壁間隔壁302。在又一些實施例中，可通過PVD、CVD、ALD、濺鍍或一些其他沉積製程沉積間隔壁層。在再一些實施例中，隨後刻蝕間隔壁層以從水平表面移除間隔壁層，從而沿閘極120的多個側形成側壁間隔壁302。間隔壁層可包含例如氧化物（例如，SiO2 ）、氮化物（例如，SiN）、氮氧化物（例如，SiOX NY ）、一些其他介電材料或者前述材料的組合。在一些實施例中，可在形成輕摻雜源極/汲極延伸部1002a至1002b之前形成側壁間隔壁302。在此種實施例中，可使用傾斜離子植入製程（angled ion implantation process）來形成輕摻雜源極/汲極延伸部1002a至1002b。
如圖12A至圖12D中所示，在閘極120的第一相對側上的裝置區112中形成一對阱拾取區106。阱拾取區106是半導體基底102的具有與第一阱104相同的摻雜類型的區。阱拾取區106是以比第一摻雜劑的第一濃度大的第一摻雜劑的第三濃度形成。
此外，在閘電極122中形成第一摻雜區312a及第三摻雜區312c。第一摻雜區312a及第三摻雜區312c是閘電極122的包括與第一阱104相同的摻雜類型的區。在一些實施例中，第一摻雜區312a及第三摻雜區312c可具有比第一阱104大的第一摻雜劑（例如，n型摻雜劑）的濃度。在又一些實施例中，第一摻雜區312a及第三摻雜區312c可具有與阱拾取區106相同的摻雜濃度。
在一些實施例中，可通過離子植入製程來形成阱拾取區106、第一摻雜區312a及第三摻雜區312c，所述離子植入製程使用罩幕層（圖中未示出）來將離子選擇性地植入到半導體基底102及閘電極122中。在又一些實施例中，可通過使用單一罩幕層的單一離子植入製程（single ion implantation process）形成阱拾取區106、第一摻雜區312a及第三摻雜區312c。在其他實施例中，可通過使用多重罩幕層的多重離子植入製程（multiple ion implantation process）形成阱拾取區106、第一摻雜區312a和/或第三摻雜區312c。
如圖13A至圖13D中所示，在閘極120的第二相對側上的裝置區112中形成第一源極/汲極區114a及第二源極/汲極區114b。閘極120的第二相對側在第一側向方向上間隔開，且閘極120的第一相對側在與第一側向方向垂直的第二側向方向上間隔開。第一源極/汲極區114a及第二源極/汲極區114b是半導體基底102的具有與所述一對輕摻雜源極/汲極延伸部1002a至1002b相同的摻雜類型的區。在又一些實施例中，以比第二摻雜劑的第二濃度大的第二摻雜劑的第四濃度形成第一源極/汲極區114a及第二源極/汲極區114b。
此外，在閘電極122中形成第二摻雜區312b。第二摻雜區312b是閘電極122的包括與第一源極/汲極區114a及第二源極/汲極區114b相同的摻雜類型的區。在一些實施例中，第二摻雜區312b可具有比輕摻雜源極/汲極延伸部1002a至1002b大的第二摻雜劑的濃度。在又一些實施例中，第二摻雜區312b可具有與第一源極/汲極區114a和/或第二源極/汲極區114b相同的摻雜濃度。
在一些實施例中，可通過離子植入製程來形成第一源極/汲極區114a、第二源極/汲極區114b及第二摻雜區312b，所述離子植入製程使用罩幕層（圖中未示出）來將離子選擇性地植入到半導體基底102及閘電極122中。在又一些實施例中，可通過使用單一罩幕層的單一離子植入製程形成第一源極/汲極區114a、第二源極/汲極區114b及第二摻雜區312b。在其他實施例中，可通過使用多重罩幕層的多重離子植入製程形成第一源極/汲極區114a、第二源極/汲極區114b和/或第二摻雜區312b。
如圖14A至圖14D中所示，在半導體基底102、隔離結構110、閘極120及側壁間隔壁302上形成多個矽化物阻擋結構128a至128d。在一些實施例中，所述多個矽化物阻擋結構128a至128d被形成為局部地覆蓋裝置區112、局部地覆蓋隔離結構110、局部地覆蓋閘極120且局部地覆蓋側壁間隔壁302。舉例來說，第二矽化物阻擋結構128b被形成為局部地覆蓋閘極120、局部地覆蓋第二源極/汲極區114b、局部地覆蓋隔離結構110、局部地覆蓋側壁間隔壁302且局部地覆蓋阱拾取區106中的一者。
在一些實施例中，第二矽化物阻擋結構128b形成有在第二側向方向上與閘極120的側壁間隔開第一距離D1 的第一側壁310a。第一距離D1 可介於約0 um到約1 um之間。在又一些實施例中，第二矽化物阻擋結構128b形成有在第二側向方向上與隔離結構110的內周界的側間隔開第二距離D2 的第二側壁310b。第二距離D2 可介於約0 um到約1 um之間。
在一些實施例中，形成所述多個矽化物阻擋結構128a至128d的製程包括在半導體基底102、隔離結構110、閘極120及側壁間隔壁302上沉積或生長矽化物阻擋層（例如，抗蝕保護氧化物（PRO）層）。可通過熱氧化、CVD、PVD、ALD、濺鍍或一些其他沉積或生長製程沉積或生長矽化物阻擋層。在又一些實施例中，可將矽化物阻擋層形成為共形層。此後，在矽化物阻擋層之上形成經圖案化罩幕層（圖中未示出）（例如，通過旋轉塗布製程），且使用微影將經圖案化罩幕層圖案化。接著在經圖案化罩幕層於適當位置的情況下向矽化物阻擋層中執行刻蝕以移除矽化物阻擋層的未被掩蓋部分，從而形成所述多個矽化物阻擋結構128a至128d。在一些實施例中，隨後剝除掉經圖案化罩幕層。在再一些實施例中，矽化物阻擋層可包含例如氧化物（例如，SiO2 ）、氮化物（例如，摻雜氧的氮化矽）、氮氧化物（例如，SiOX NY ）、一些其他適合於防止矽化物形成的材料或者前述材料的組合。
如圖15A至圖15D中所示，在阱拾取區106上/中形成一對第一矽化物層108，在第一源極/汲極區114a及第二源極/汲極區114b上/中形成一對第二矽化物層118，且在閘電極122上/中形成第三矽化物層126。在一些實施例中，第一矽化物層108、第二矽化物層118及第三矽化物層126形成有與所述多個矽化物阻擋結構128a至128d的側壁實質上對準的側。
在一些實施例中，形成第一矽化物層108、第二矽化物層118及第三矽化物層126的製程包括沉積覆蓋所述多個矽化物阻擋結構128a至128d、半導體基底102及隔離結構110的過渡金屬層。隨後，對過渡金屬層進行加熱以使其與半導體基底102的被暴露出的部分進行反應，以形成第一矽化物層108、第二矽化物層118及第三矽化物層126。所述多個矽化物阻擋結構128a至128d防止過渡金屬與其所覆蓋的半導體基底102的部分及閘極120的部分進行反應。因此，所述多個矽化物阻擋結構128a至128d可防止形成將使FET 100短路的矽化物層。在又一些實施例中，所述製程包括通過刻蝕來移除過渡金屬層的未反應材料。在再一些實施例中，所述製程可為自對準製程（例如，自對準矽化物製程）。
如圖16A至圖16D中所示，在半導體基底102、閘極120及隔離結構110之上形成內連線結構304。在一些實施例中，形成內連線結構304的製程包括：形成層間介電（ILD）層308，且接著形成穿過ILD層308延伸到半導體基底102和/或閘電極122的導電接點306。舉例來說，導電接點306可穿過ILD層308延伸到第一矽化物層108、第二矽化物層118及第三矽化物層126。在又一些實施例中，可通過CVD、PVD、ALD、濺鍍或一些其他沉積或生長製程形成ILD層308。在再一些實施例中，可在ILD層308上執行平坦化製程（例如，化學機械平坦化（chemical mechanical planarization，CMP））以形成實質上為平的上表面。
在一些實施例中，形成導電接點306的製程包括向ILD層308中執行刻蝕以形成與導電接點306對應的接點開口。可利用形成在ILD層308之上的經圖案化罩幕層執行刻蝕。在又一些實施例中，所述製程包括以導電材料（例如，鎢）填充接點開口。在又一些實施例中，可通過以下步驟填充接點開口：沉積填充接點開口的覆蓋ILD層308的導電層，且隨後在導電層上執行平坦化製程（例如，CMP）。在再一些實施例中，可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆或一些其他沉積或生長製程來沉積導電層。
如圖17中所示，提供形成具有低閃爍雜訊及低RTN的FET的方法的一些實施例的流程圖1700。儘管在本文中將圖17所示的流程圖1700說明並闡述為一系列動作或事件，然而應知，此類動作或事件的所說明的次序不應被解釋為具有限制性意義。舉例來說，一些動作可以不同的次序發生和/或與除本文中所說明和/或闡述的動作或事件以外的其他動作或事件同步地發生。此外，可能並非需要所有所說明的動作來實作本文中所作說明的一個或多個方面或實施例，且本文中所繪示的一個或多個動作可以一個或多個單獨的動作和/或階段施行。
在動作1702處，在半導體基底中形成隔離結構，其中隔離結構的內周界劃定出半導體基底的裝置區。圖7A至圖7D說明與動作1702對應的一些實施例的各種圖。
在動作1704處，在裝置區中形成阱。圖8A至圖8D說明與動作1704對應的一些實施例的各種圖。
在動作1706處，在裝置區之上且在隔離結構的內周界內形成閘極，其中閘極包括設置在閘極介電質上的閘電極。圖9A至圖9D說明與動作1706對應的一些實施例的各種圖。
在動作1708處，在裝置區中且在閘極的相對兩側上形成一對輕摻雜源極/汲極延伸部。圖10A至圖10D說明與動作1708對應的一些實施例的各種圖。
在動作1710處，在裝置區之上且沿閘極的側形成側壁間隔壁。圖11A至圖11D說明與動作1710對應的一些實施例的各種圖。
在動作1712處，在裝置區中形成一對阱拾取區。圖12A至圖12D說明與動作1712對應的一些實施例的各種圖。
在動作1714處，在閘電極中形成第一摻雜區及第二摻雜區。圖12A至圖12D說明與動作1714對應的一些實施例的各種圖。
在動作1716處，在裝置區中且在閘極的相對兩側上形成第一源極/汲極區及第二源極/汲極區。圖13A至圖13D說明與動作1716對應的一些實施例的各種圖。
在動作1718處，在閘電極中形成第三摻雜區。圖13A至圖13D說明與動作1718對應的一些實施例的各種圖。
在動作1720處，形成局部地覆蓋裝置區、閘極及隔離結構的多個矽化物阻擋結構。圖14A至圖14D說明與動作1720對應的一些實施例的各種圖。
在動作1722處，在半導體基底及閘電極上/中形成矽化物層。圖15A至圖15D說明與動作1722對應的一些實施例的各種圖。
在動作1724處，在半導體基底、閘極及隔離結構之上形成內連線結構。圖16A至圖16D說明與動作1724對應的一些實施例的各種圖。
在一些實施例中，本申請提供一種半導體裝置。所述半導體裝置包括隔離結構，所述隔離結構設置在半導體基底中，其中所述隔離結構的內周界劃定出所述半導體基底的裝置區。閘極設置在所述裝置區之上，其中所述閘極的外周界設置在所述隔離結構的所述內周界內。第一源極/汲極區設置在所述裝置區中及所述閘極的第一側上。第二源極/汲極區設置在所述裝置區中及所述閘極的與所述第一側相對的第二側上。矽化物阻擋結構局部地覆蓋所述閘極、局部地覆蓋所述第一源極/汲極區且局部地覆蓋所述隔離結構，其中所述矽化物阻擋結構的第一側壁設置在所述閘極的第一相對側壁之間。
在其他實施例中，本申請提供一種半導體裝置。所述半導體裝置包括：隔離結構，所述隔離結構設置在半導體基底中，其中所述隔離結構的內周界界定所述半導體基底的裝置區的多個側。第一源極/汲極區及第二源極/汲極區設置在所述裝置區中且在第一側向方向上間隔開。閘極設置在所述裝置區之上及所述第一源極/汲極區與所述第二源極/汲極區之間，其中所述閘極的外周界設置在所述隔離結構的所述內周界內。第一矽化物阻擋結構覆蓋所述閘極的第一部分、所述第一源極/汲極區的第一部分及所述隔離結構的第一部分。第二矽化物阻擋結構覆蓋所述閘極的第二部分、所述第一源極/汲極區的第二部分及所述隔離結構的第二部分，其中所述第二矽化物阻擋結構在和所述第一側向方向垂直的第二側向方向上與所述第一矽化物阻擋結構間隔開。
在又一些其他實施例中，本申請提供一種形成半導體裝置的方法。所述方法包括在半導體基底中形成隔離結構，其中所述隔離結構的內周界劃定出所述半導體基底的裝置區。在所述裝置區之上及所述隔離結構的所述內周界內形成閘極。在所述裝置區中及所述閘極的第一相對側上形成第一源極/汲極區及第二源極/汲極區，其中所述閘極的所述第一相對側在第一側向方向上間隔開。形成第一矽化物阻擋結構，所述第一矽化物阻擋結構局部地覆蓋所述第一源極/汲極區、局部地覆蓋所述閘極且局部地覆蓋所述隔離結構。形成第二矽化物阻擋結構，所述第二矽化物阻擋結構在和所述第一側向方向垂直的第二側向方向上與所述第一矽化物阻擋結構間隔開，其中所述第二矽化物阻擋結構局部地覆蓋所述第一源極/汲極區、局部地覆蓋所述閘極且局部地覆蓋所述隔離結構。執行矽化物製程，以在所述第一源極/汲極區上形成第一矽化物層，其中所述第一矽化物層設置在所述第一矽化物阻擋結構與所述第二矽化物阻擋結構之間。
以上概述了若干實施例的特徵，以使所屬領域中的通常知識者可更好地理解本公開的各個方面。所屬領域中的通常知識者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的通常知識者還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
100:場效電晶體（FET） 102:半導體基底 104:第一阱 106:阱拾取區 108:第一矽化物層 110:隔離結構 110p:內周界 112:裝置區 114a:第一源極/汲極區 114b:第二源極/汲極區 116:選擇性導電通道 118:第二矽化物層 120:閘極 122:閘電極 124:閘極介電質 126:第三矽化物層 127:隔離隅角 128a、128b、128c、128d:矽化物阻擋結構 302:側壁間隔壁 304:內連線結構 306:導電接點 308:層間介電（ILD）層 310a:第一側壁 310b:第二側壁 312a、312b、312c:摻雜區 502:第二阱 504:第三阱 1002a、1002b:輕摻雜源極/汲極延伸部 1700:流程圖 1702、1704、1706、1708、1710、1712、1714、1716、1718、1720、1722、1724:動作 A-A’、B-B’、C-C’:線 D1:第一距離 D2:第二距離 D3:第三距離
結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A至圖1C說明具有低閃爍雜訊（flicker noise）及低隨機電報雜訊（random telegraph noise，RTN）的場效電晶體（FET）的一些實施例的各種透視圖。 圖2說明圖1所示FET的一些其他實施例的透視圖。 圖3A至圖3D說明圖1A至圖1C所示FET的各種更詳細實施例的各種圖。 圖4A至圖4D說明圖2所示FET的各種更詳細實施例的各種圖。 圖5A至圖5D說明圖3A至圖3D所示FET的其他實施例的各種圖。 圖6A至圖6D說明圖4A至圖4D所示FET的其他實施例的各種圖。 圖7A至圖7D到圖16A至圖16D說明形成具有低閃爍雜訊及低RTN的FET的方法的一些實施例的一系列圖。 圖17說明形成具有低閃爍雜訊及低RTN的FET的方法的一些實施例的流程圖。
100:場效電晶體(FET)
102:半導體基底
104:第一阱
106:阱拾取區
108:第一矽化物層
110:隔離結構
112:裝置區
114a:第一源極/汲極區
114b:第二源極/汲極區
116:選擇性導電通道
118:第二矽化物層
120:閘極
122:閘電極
124:閘極介電質
126:第三矽化物層
127:隔離隅角
128a、128b、128c、128d:矽化物阻擋結構

Claims (20)

  1. 一種半導體裝置，包括： 隔離結構，設置在半導體基底中，其中所述隔離結構的內周界劃定出所述半導體基底的裝置區； 閘極，設置在所述裝置區之上，其中所述閘極的外周界設置在所述隔離結構的所述內周界內； 第一源極/汲極區，設置在所述裝置區中及所述閘極的第一側上； 第二源極/汲極區，設置在所述裝置區中及所述閘極的與所述第一側相對的第二側上；以及 矽化物阻擋結構，局部地覆蓋所述閘極、局部地覆蓋所述第一源極/汲極區且局部地覆蓋所述隔離結構，其中所述矽化物阻擋結構的第一側壁設置在所述閘極的第一相對側壁之間。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述矽化物阻擋結構接觸所述閘極的上表面、所述第一源極/汲極區的上表面及所述隔離結構的上表面。
  3. 如申請專利範圍第1項所述的半導體裝置，其中： 所述閘極的所述第一側與所述閘極的所述第二側在第一側向方向上間隔開；並且 所述閘極的所述第一相對側壁在第二側向方向上間隔開，所述第二側向方向與所述第一側向方向垂直。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述矽化物阻擋結構的第二側壁設置在所述隔離結構的所述內周界之外，且其中所述矽化物阻擋結構的所述第二側壁與所述第一側壁相對。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述矽化物阻擋結構的第三側壁設置在所述閘極的第二相對側壁之間，且其中所述閘極的所述第二相對側壁在所述第一側向方向上間隔開。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述矽化物阻擋結構從所述第三側壁連續地延伸到所述矽化物阻擋結構的第四側壁，所述第四側壁與所述第三側壁相對，且其中所述第四側壁設置在所述隔離結構的所述內周界之外。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述第二側壁設置在所述隔離結構的所述內周界與所述隔離結構的外周界之間。
  8. 如申請專利範圍第7項所述的半導體裝置，其中所述隔離結構的所述內周界與所述第一相對側壁中的多個側壁中的一者之間在所述第二側向方向上的最短距離小於或等於約1微米。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述第一相對側壁中的所述多個側壁中的所述一者與所述第一側壁之間在所述第二側向方向上的最短距離小於或等於約1微米。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述第二側壁與所述隔離結構的所述內周界之間在所述第二側向方向上的最短距離小於或等於約1微米。
  11. 如申請專利範圍第4項所述的半導體裝置，其中所述矽化物阻擋結構從所述矽化物阻擋結構的第三側壁連續地延伸到所述矽化物阻擋結構的第四側壁，所述第四側壁與所述第三側壁相對，其中所述第三側壁在所述第一側向方向上與所述第四側壁間隔開，且所述第三側壁與所述第四側壁兩者均設置在所述隔離結構的所述內周界之外。
  12. 一種半導體裝置，包括： 隔離結構，設置在半導體基底中，其中所述隔離結構的內周界界定所述半導體基底的裝置區的多個側； 第一源極/汲極區及第二源極/汲極區，設置在所述裝置區中且在第一側向方向上間隔開； 閘極，設置在所述裝置區之上及所述第一源極/汲極區與所述第二源極/汲極區之間，其中所述閘極的外周界設置在所述隔離結構的所述內周界內； 第一矽化物阻擋結構，覆蓋所述閘極的第一部分、所述第一源極/汲極區的第一部分及所述隔離結構的第一部分；以及 第二矽化物阻擋結構，覆蓋所述閘極的第二部分、所述第一源極/汲極區的第二部分及所述隔離結構的第二部分，其中所述第二矽化物阻擋結構在和所述第一側向方向垂直的第二側向方向上與所述第一矽化物阻擋結構間隔開。
  13. 如申請專利範圍第12項所述的半導體裝置，進一步包括： 第一導電接點，電耦合到所述第一源極/汲極區，其中所述第一導電接點設置在所述第一矽化物阻擋結構與所述第二矽化物阻擋結構之間及所述閘極與所述隔離結構之間。
  14. 如申請專利範圍第13項所述的半導體裝置，進一步包括： 第一拾取區及第二拾取區，在所述裝置區中設置在所述第一源極/汲極區與所述第二源極/汲極區之間，其中： 所述第一拾取區與所述第二拾取區在所述第二側向方向上間隔開且設置在所述閘極的相對側上； 所述第一拾取區包括與所述第一源極/汲極區不同的摻雜類型；並且 所述第一矽化物阻擋結構設置在所述第一拾取區與所述第一導電接點之間。
  15. 如申請專利範圍第14項所述的半導體裝置，其中： 所述第一矽化物阻擋結構至少局部地覆蓋所述第一拾取區；並且 所述第二矽化物阻擋結構至少局部地覆蓋所述第二拾取區。
  16. 如申請專利範圍第15項所述的半導體裝置，進一步包括： 第三矽化物阻擋結構，覆蓋所述閘極的第三部分、所述第二源極/汲極區的第一部分及所述隔離結構的第三部分； 第四矽化物阻擋結構，覆蓋所述閘極的第四部分、所述第二源極/汲極區的第二部分及所述隔離結構的第四部分，其中： 所述第三矽化物阻擋結構在所述第二側向方向上與所述第四矽化物阻擋結構間隔開；並且 所述第三矽化物阻擋結構及所述第四矽化物阻擋結構均在所述第一側向方向上與所述第一矽化物阻擋結構及所述第二矽化物阻擋結構間隔開。
  17. 如申請專利範圍第16項所述的半導體裝置，進一步包括： 第二導電接點，電耦合到所述第一拾取區，其中所述第二導電接點設置在所述第一矽化物阻擋結構與所述第三矽化物阻擋結構之間； 第一矽化物層，設置在所述第一導電接點與所述第一源極/汲極區之間，其中所述第一矽化物層覆蓋所述第一源極/汲極區的部分，所述第一源極/汲極區的所述部分位於所述第一矽化物阻擋結構與所述第二矽化物阻擋結構之間及位於所述閘極與所述隔離結構之間；以及 第二矽化物層，設置在所述第二導電接點與所述第一拾取區之間，其中所述第二矽化物層覆蓋所述第一拾取區的部分，所述第一拾取區的所述部分位於所述第一矽化物阻擋結構與所述第三矽化物阻擋結構之間及位於所述閘極與所述隔離結構之間。
  18. 如申請專利範圍第15項所述的半導體裝置，其中： 所述第一矽化物阻擋結構覆蓋所述第二源極/汲極區的第一部分； 所述第一矽化物阻擋結構的相對側壁在所述第一側向方向上間隔開且設置在所述隔離結構的所述內周界之外； 所述第二矽化物阻擋結構覆蓋所述第二源極/汲極區的第二部分；並且 所述第二矽化物阻擋結構的相對側壁在所述第一側向方向上間隔開且設置在所述隔離結構的所述內周界之外。
  19. 一種形成半導體裝置的方法，包括： 在半導體基底中形成隔離結構，其中所述隔離結構的內周界劃定出所述半導體基底的裝置區； 在所述裝置區之上及所述隔離結構的所述內周界內形成閘極； 在所述裝置區中及所述閘極的第一相對側上形成第一源極/汲極區及第二源極/汲極區，其中所述閘極的所述第一相對側在第一側向方向上間隔開； 形成第一矽化物阻擋結構，所述第一矽化物阻擋結構局部地覆蓋所述第一源極/汲極區、局部地覆蓋所述閘極且局部地覆蓋所述隔離結構； 形成第二矽化物阻擋結構，所述第二矽化物阻擋結構在和所述第一側向方向垂直的第二側向方向上與所述第一矽化物阻擋結構間隔開，其中所述第二矽化物阻擋結構局部地覆蓋所述第一源極/汲極區、局部地覆蓋所述閘極且局部地覆蓋所述隔離結構；以及 執行矽化物製程，以在所述第一源極/汲極區上形成第一矽化物層，其中所述第一矽化物層設置在所述第一矽化物阻擋結構與所述第二矽化物阻擋結構之間。
  20. 如申請專利範圍第19項所述的方法，進一步包括： 在所述裝置區中及所述閘極的第二相對側上形成第一拾取區及第二拾取區，其中所述閘極的所述第二相對側在所述第二側向方向上間隔開，其中所述矽化物製程在所述第一拾取區上形成第二矽化物層，且其中所述第一矽化物阻擋結構設置在所述第二矽化物層與所述第一矽化物層之間。
TW108120834A 2019-03-25 2019-06-17 半導體裝置及其形成方法 TWI711181B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/363,114 US10714432B1 (en) 2019-03-25 2019-03-25 Layout to reduce noise in semiconductor devices
US16/363,114 2019-03-25

Publications (2)

Publication Number Publication Date
TW202036901A true TW202036901A (zh) 2020-10-01
TWI711181B TWI711181B (zh) 2020-11-21

Family

ID=71520038

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108120834A TWI711181B (zh) 2019-03-25 2019-06-17 半導體裝置及其形成方法

Country Status (3)

Country Link
US (4) US10714432B1 (zh)
CN (1) CN111739942A (zh)
TW (1) TWI711181B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI828082B (zh) * 2021-06-09 2024-01-01 台灣積體電路製造股份有限公司 積體電路結構及其製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714432B1 (en) * 2019-03-25 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Layout to reduce noise in semiconductor devices
US10847428B2 (en) * 2019-03-25 2020-11-24 Istanbul Teknik Universitesi CMOS compatible device based on four-terminal switching lattices
US11469321B2 (en) * 2020-02-27 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
GB2600953B (en) * 2020-11-12 2023-06-07 X Fab Global Services Gmbh Reduced flicker noise transistor layout

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4151976B2 (ja) 2005-02-25 2008-09-17 株式会社東芝 半導体装置
US7804140B2 (en) 2008-03-04 2010-09-28 International Business Machines Corporation Field effect transistor with reduced shallow trench isolation induced leakage current
US8093916B2 (en) 2009-06-05 2012-01-10 United Microelectronics Corp, Method of characterizing a semiconductor device and semiconductor device
JP5531848B2 (ja) 2010-08-06 2014-06-25 富士通セミコンダクター株式会社 半導体装置、半導体集積回路装置、ＳＲＡＭ、Ｄｔ−ＭＯＳトランジスタの製造方法
US8524570B2 (en) 2010-09-27 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving gate contact
US8716768B2 (en) 2011-10-20 2014-05-06 Omnivision Technologies, Inc. Transistor with self-aligned channel width
US8969974B2 (en) 2012-06-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US8796748B2 (en) 2012-08-08 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, methods of manufacture thereof, and image sensor circuits
US9811563B2 (en) 2012-09-17 2017-11-07 NetSuite Inc. System and method for recursively iterating over a loosely associated data structure
US9536790B2 (en) 2014-01-14 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-heat reducing layers
US9190536B1 (en) 2014-06-05 2015-11-17 Macronix International Co., Ltd. Junction field effect transistor
US9614086B1 (en) 2015-12-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Conformal source and drain contacts for multi-gate field effect transistors
TWI627665B (zh) 2016-04-06 2018-06-21 瑞昱半導體股份有限公司 鰭式場效電晶體及其製造方法
US9917212B1 (en) 2016-09-06 2018-03-13 Taiwan Semiconductor Manufacturing Company Ltd. JFET structure and manufacturing method of the same
US10692788B2 (en) 2017-08-28 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Device to decrease flicker noise in conductor-insulator-semiconductor (CIS) devices
KR102424769B1 (ko) 2017-09-20 2022-07-25 주식회사 디비하이텍 드레인 확장형 모스 트랜지스터 및 이의 제조 방법
US10714432B1 (en) * 2019-03-25 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Layout to reduce noise in semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI828082B (zh) * 2021-06-09 2024-01-01 台灣積體電路製造股份有限公司 積體電路結構及其製造方法

Also Published As

Publication number Publication date
US10714432B1 (en) 2020-07-14
CN111739942A (zh) 2020-10-02
US11817396B2 (en) 2023-11-14
US20210358863A1 (en) 2021-11-18
US20200343195A1 (en) 2020-10-29
TWI711181B (zh) 2020-11-21
US11088085B2 (en) 2021-08-10
US20230378090A1 (en) 2023-11-23

Similar Documents

Publication Publication Date Title
TWI711181B (zh) 半導體裝置及其形成方法
TW201743445A (zh) 高壓電晶體裝置及其製造方法
US11923429B2 (en) Plate design to decrease noise in semiconductor devices
CN101740623A (zh) 具有槽屏蔽电极结构的半导体器件
CN101740612A (zh) 用于具有槽屏蔽电极的半导体器件的接触结构和方法
US11121225B2 (en) Field plate structure to enhance transistor breakdown voltage
TWI773000B (zh) 積體晶片及形成電晶體裝置的方法
US11688789B2 (en) Semiconductor device with reduced flicker noise
TW202011608A (zh) 用於接觸件之不同上部與下部間隔件
TW202121632A (zh) 積體晶片及其形成方法
US10692788B2 (en) Device to decrease flicker noise in conductor-insulator-semiconductor (CIS) devices
JP3344381B2 (ja) 半導体装置及びその製造方法
US11251286B2 (en) Method and related apparatus for reducing gate-induced drain leakage in semiconductor devices
US20230037719A1 (en) Methods of forming bottom dielectric isolation layers
TWI808856B (zh) 帶有遮罩電極的底部源極溝槽mosfet