TW202025634A - 傳輸閘電路 - Google Patents

Abstract

本發明揭露了一種傳輸閘電路，其一實施例包含一控制電壓產生電路、一高電壓傳輸電路與一低電壓傳輸電路，該高電壓與低電壓傳輸電路耦接於一輸入端與一輸出端之間。該控制電壓產生電路依據該輸入端的輸入電壓以及一致能訊號產生第一群與第二群控制電壓，以分別控制該高電壓與低電壓傳輸電路；當該致能訊號為高時，上述兩群電壓的其中一群包含複數個相同電壓，另一群的任一電壓與該複數個相同電壓的電壓差不大於一預設電壓；當該致能訊號為低時，上述兩群控制電壓的每一群包含複數個遞減電壓。該高電壓傳輸電路於該致能訊號以及該輸入電壓為高時導通，從而該輸出端的輸出電壓為高。該低電壓傳輸電路於該致能訊號為高以及該輸入電壓為低時導通，從而該輸出電壓為低。

Description

傳輸閘電路

本發明是關於傳輸閘電路，尤其是關於能夠避免高電壓對傳輸閘電路之元件造成損害的傳輸閘電路。。

圖一顯示一傳統的互補式金氧半導體（CMOS）傳輸閘電路。圖1的傳輸閘電路100包含一反相器110以及一傳輸閘120。反相器110耦接於一高電源電壓端與一低電源電壓端之間，用來於一致能訊號EN為高時（例如：致能訊號EN等於高電源電壓端之電壓V_DD ），輸出一低電源電壓V_SS ；反相器110另用來於該致能訊號EN為低時（例如：致能訊號EN等於低電源電壓端之電壓V_SS ），輸出一高電源電壓V_DD 。傳輸閘120用來於致能訊號EN為高時導通，以讓一輸出端的訊號V_OUT 等於一輸入端的訊號V_IN ；傳輸閘120另用來於致能訊號EN為低時不導通，以讓該輸出端之訊號V_OUT 為一浮接訊號。更詳細地說，傳輸閘120包含一P型金氧半導體（PMOS）電晶體122與一N型金氧半導體（NMOS）電晶體124，PMOS電晶體122閘極接收反相器110之輸出電壓， NMOS電晶體124閘極接收致能訊號EN，因此，當致能訊號EN為高時，反相器110的輸出電壓為低（V_SS ），從而當該輸入電壓V_IN 為一高準位電壓（V_DD ）時， PMOS電晶體122依據閘極電壓為低而導通，當該輸入電壓V_IN 為一低準位電壓（V_SS ）時， NMOS電晶體124依據閘極電壓為高而導通；當致能訊號EN為低時，反相器110的輸出電壓為高（V_DD ），從而PMOS電晶體122與NMOS電晶體124均不導通。基於上述特性，傳輸閘電路100可作為開關。

隨著CMOS技術的發展，電晶體的尺寸被縮小以減少晶片面積，從而增加操作速度以及節省功耗。然而，隨著電晶體尺寸被縮小，閘極氧化層和電晶體通道也縮小，電晶體之任二電極（閘極、汲極、源極與基極的任二者）的最大可允許跨壓（maximum allowable voltage drop）（亦即額定電壓（nominal voltage））也隨之減少。若一電晶體的任二電極的電壓差大於該額定電壓，該電晶體可能會受損。由於先進CMOS製程的額定電壓趨向下降（trends down），傳統的CMOS傳輸閘電路（例如：圖1的傳輸閘電路100）面臨高電源電壓V_DD 高於電晶體額定電壓而導致電晶體受損的問題。

此外，圖1的傳輸閘電路100有另一問題。當致能訊號EN為低時，PMOS電晶體122與NMOS電晶體124均應不導通，換言之，傳輸閘120應關閉；然而，若是電源沒電（即高電源電壓V_DD =0），PMOS電晶體122的閘極訊號會是一浮接訊號，PMOS電晶體122將無法關閉，此時傳輸閘120之輸入端的訊號V_IN 會經由PMOS電晶體122漏到傳輸閘120的輸出端。

本發明之一目的在於提供一種傳輸閘電路，以避免一高電源電壓對該傳輸閘電路之元件造成損害。

本發明之另一目的在於提供一種傳輸閘電路，以避免電源沒電時，傳輸閘電路之輸入端的訊號洩漏到傳輸閘電路的輸出端。

本揭露了包含一種傳輸閘電路，其一實施例包含一控制電壓產生電路、一高電壓傳輸電路（例如：PMOS電路）與一低電壓傳輸電路（例如： NMOS電路），其中該高電壓傳輸電路與該低電壓傳輸電路耦接於一輸入端與一輸出端之間。該控制電壓產生電路用來依據該輸入端之一輸入電壓以及一致能訊號產生複數個控制電壓，其中該複數個控制電壓包含一第一群控制電壓與一第二群控制電壓；當該致能訊號對應一致能準位時，該第一群控制電壓與該第二群控制電壓的其中一群包含複數個相同電壓，且該第一群控制電壓與該第二群控制電壓的另一群的任一電壓與該複數個相同電壓的一電壓差不大於一預設電壓（例如：額定電壓）；當該致能訊號對應一禁能準位時，該第一群控制電壓與該第二群控制電壓的每一群包含複數個遞減電壓。該高電壓傳輸電路用來於該致能訊號對應該致能準位（例如：高電壓準位）以及該輸入電壓為一高準位電壓時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓等於該輸入端之該輸入電壓，此時該第一群控制電壓包含該複數個相同電壓；該高電壓傳輸電路另用來於該致能訊號對應該禁能準位（例如：低電壓準位）時，依據該第一群控制電壓而不導通。該低電壓傳輸電路用來於該致能訊號對應該致能準位以及該輸入電壓為一低準位電壓時，依據該第二群控制電壓而導通，從而該輸出電壓等於該輸入電壓，此時該第二群控制電壓包含該複數個相同電壓；該低電壓傳輸電路另用來於該致能訊號對應該禁能準位時，依據該第二群控制電壓而不導通。

前述傳輸閘電路之另一實施例包含一控制電壓產生電路、一高電壓傳輸電路（例如： PMOS電路）與一低電壓傳輸電路（例如： NMOS電路），其中該高電壓傳輸電路與該低電壓傳輸電路並聯，且耦接於一輸入端與一輸出端之間。該控制電壓產生電路用來依據該輸入端之一輸入電壓以及一致能訊號產生複數個控制電壓，其中該複數個控制電壓包含一第一群控制電壓與一第二群控制電壓。該高電壓傳輸電路用來於該致能訊號對應一致能準位（例如：高電壓準位）以及該輸入電壓為一高準位電壓時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓等於該輸入端之該輸入電壓，此時該低電壓傳輸電路依據該第二群控制電壓而不導通；該高電壓傳輸電路另用來於該致能訊號對應一禁能準位（例如：低電壓準位）時，依據該第一群控制電壓而不導通。該低電壓傳輸電路用來於該致能訊號對應該致能準位以及該輸入電壓為一低準位電壓時，依據該第二群控制電壓而導通，從而該輸出電壓等於該輸入電壓，此時該高電壓傳輸電路依據該第一群控制電壓而不導通；該低電壓傳輸電路另用來於該致能訊號對應該禁能準位時，依據該第二群控制電壓而不導通。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

以下說明內容的用語是參照本技術領域的習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語的解釋是以本說明書的說明或定義為準。

本揭露包含一種傳輸閘電路，能夠避免一高電壓（例如：高電源電壓及/或高輸入電壓）對該傳輸閘電路之元件造成損害，並能避免電源沒電時（例如：高電源電壓為零伏特時），該傳輸閘電路之輸入端的訊號洩漏到該傳輸閘電路的輸出端。

圖2顯示本發明之傳輸閘電路的一實施例。圖2之傳輸閘電路200包含一控制電壓產生電路210、一高電壓傳輸電路220以及一低電壓傳輸電路230，其中高電壓傳輸電路220與低電壓傳輸電路230並聯，並耦接於一輸入端與一輸出端之間，該輸入端的輸入電壓為V_IN ，該輸出端的輸出電壓為V_OUT 。

請參閱圖2。控制電壓產生電路210用來依據該輸入電壓V_IN 以及一致能訊號EN產生複數個控制電壓，該複數個控制電壓包含一第一群控制電壓與一第二群控制電壓。當該致能訊號EN對應一致能準位時（例如：高電壓準位），該第一群控制電壓與該第二群控制電壓的其中一群包含複數個相同電壓，另一群包含複數個無差異或小差異電壓；更精確地說，當該第一群控制電壓與該第二群控制電壓的其中一群包含該複數個相同電壓，另一群的任一電壓與該輸入電壓V_IN 的一電壓差不大於一預設電壓，該預設電壓於本實施例中為額定電壓（nominal voltage），但不以此為限。當該致能訊號EN對應一禁能準位時（例如：低電壓準位），該第一群控制電壓與該第二群控制電壓的每一群包含複數個遞減電壓（例如：V_DD 、(V_DD -V_NOMINAL )、(V_DD -2×V_NOMINAL )、…、[V_DD -(N-1)×V_NOMINAL ]以及V_SS ，其中V_DD 為一高電源電壓，V_SS 為一低電源電壓，N為大於1的整數，{[V_DD -(N-1)×V_NOMINAL ]-V_SS }£V_NOMINAL ；或V_DD 、[V_SS +(N-1)×V_NOMINAL ]、…、(V_SS +2×V_NOMINAL )、(V_SS +V_NOMINAL )以及V_SS ，其中{V_DD -[V_SS +(N-1)×V_NOMINAL ]}£V_NOMINAL ）；值得注意的是，該第一群控制電壓的複數個遞減電壓可以等於或不等於該第二群控制電壓的複數個遞減電壓。

請參閱圖2。高電壓傳輸電路220用來於該致能訊號EN對應該致能準位以及該輸入電壓V_IN 為一高準位電壓（其可等於該高電源電壓V_DD 或是源自於該高電源電壓V_DD ，或是其它適用於本實施例的高電壓像是N×V_NOMINAL ）時，依據該第一群控制電壓而導通，從而該輸出電壓V_OUT 等於該輸入電壓V_IN ，此時該第一群控制電壓包含該複數個相同電壓（例如：前述(V_DD -V_NOMINAL )，其中當V_DD =N×V_NOMINAL 時，如圖3所示該複數個相同電壓為(V_DD -V_NOMINAL )=(N-1)×V_NOMINAL ）。為易於瞭解，本實施例之高準位電壓等於V_DD ，然此並非本發明之實施限制。

請參閱圖2。低電壓傳輸電路230用來於該致能訊號EN對應該致能準位以及該輸入電壓V_IN 為一低準位電壓（其可等於該低電源電壓V_SS 或是源自於該低電源電壓V_SS ，或是其它適用於本實施例的低電壓像是0伏特）時，依據該第二群控制電壓而導通，從而該輸出電壓V_OUT 等於該輸入電壓V_IN ，此時該第二群控制電壓包含該複數個相同電壓（例如：前述[V_DD -(N-1)×V_NOMINAL ]，其中當V_DD =N×V_NOMINAL ，如圖4所示該複數個相同電壓為[V_DD -(N-1)×V_NOMINAL ]=V_NOMINAL ）。為易於瞭解，本實施例之低準位電壓等於V_SS ，然此並非本發明之實施限制。

請參閱圖2。當該致能訊號EN對應該禁能準位時，該第一群控制電壓等於該第二群控制電壓（如圖5與圖9所示）；該高準位電壓V_DD 不小於該額定電壓V_NOMINAL 的N倍但不大於該額定電壓的(N+1)倍（N×V_NOMINAL £V_DD £(N+1)×V_NOMINAL ），該N為大於1的整數；高電壓傳輸電路220包含複數個第一型電晶體（例如：PMOS電晶體），低電壓傳輸電路230包含複數個第二型電晶體（例如：NMOS電晶體），該複數個第一型電晶體與該複數個第二型電晶體的每一個對應前述額定電壓V_NOMINAL ，若該些電晶體的其中之一具有不大於其它電晶體之額定電壓的額定電壓，該最小的額定電壓是作為本實施例中的額定電壓V_NOMINAL ；高電壓傳輸電路220之複數個第一型電晶體的數目等於(N+1)，低電壓傳輸電路230之複數個第二型電晶體的數目也等於(N+1) ，該N為大於1的整數；高電壓傳輸電路220之複數個第一型電晶體與低電壓傳輸電路230之複數個第二型電晶體的每一個的任二端點的電壓差不大於前述額定電壓V_NOMINAL ，其中每一電晶體的基極可短路至該電晶體的源極，或是接收控制電壓產生電路210所產生的電壓（例如：與該源極之電壓相同或相仿的電壓）。

圖3顯示圖2之一示範性的實施態樣。圖3中，該輸入電壓V_IN =V_DD =N×V_NOMINAL ，該致能訊號EN對應該致能準位，高電壓傳輸電路220包含複數個PMOS電晶體，低電壓傳輸電路230包含複數個NMOS電晶體，該些PMOS電晶體與NMOS電晶體的每一個對應前述額定電壓V_NOMINAL ；此時，控制電壓產生電路210產生該第一群控制電壓包含該複數個相同電壓等於(N-1)×V_NOMINAL ，控制電壓產生電路210另產生該第二群控制電壓包含該複數個無差異電壓或該複數個小差異電壓（其中每一小差異電壓介於(N-1)×V_NOMINAL 與N×V_NOMINAL 之間）。由圖3可知，由於該輸入電壓V_IN =N×V_NOMINAL 大於PMOS電晶體的閘極電壓(N-1)×V_NOMINAL ，因此PMOS電晶體導通，從而該輸出電壓V_OUT 等於該輸入電壓V_IN =N×V_NOMINAL ；另外，由於該輸入電壓V_IN =N×V_NOMINAL 不小於NMOS電晶體的閘極電壓(N-1)×V_NOMINAL ~N×V_NOMINAL ，因此NMOS電晶體不導通。圖3中，每一電晶體的任二端點的電壓差不大於該額定電壓V_NOMINAL 。

圖4顯示圖2之一示範性的實施態樣。圖4中，該輸入電壓V_IN 等於V_SS =0伏特，該致能訊號EN對應該致能準位；此時，控制電壓產生電路210產生該第二群控制電壓包含該複數個相同電壓等於V_SS +V_NOMINAL =V_NOMINAL ，控制電壓產生電路210另產生該第一群控制電壓包含該複數個無差異電壓或該複數個小差異電壓（V_NOMINAL ~V_SS ）。由圖4可知，由於該輸入電壓V_IN =V_SS =0小於NMOS電晶體的閘極電壓V_NOMINAL ，因此NMOS電晶體導通，從而該輸出電壓V_OUT 等於該輸入電壓V_IN =V_SS =0；另外，由於該輸入電壓V_IN =V_SS =0不大於PMOS電晶體的閘極電壓V_NOMINAL ~V_SS ，因此PMOS電晶體不導通。圖4中，每一電晶體的任二端點的電壓差不大於該額定電壓V_NOMINAL 。

圖5顯示圖2之一示範性的實施態樣。圖5中，該輸入電壓V_IN =V_DD =N×V_NOMINAL ，該致能訊號EN對應該禁能準位；此時，控制電壓產生電路210產生該第一群控制電壓包含該複數個遞減電壓（N×V_NOMINAL 、(N-1)×V_NOMINAL 、(N-2)×V_NOMINAL 、…、V_NOMINAL 以及V_SS =0）作為PMOS電晶體的閘極電壓，控制電壓產生電路210另產生該第二群控制電壓也包含該複數個遞減電壓作為NMOS電晶體的閘極電壓。由圖5可知，由於該輸入電壓V_IN 不大於該些PMOS電晶體的最大閘極電壓N×V_NOMINAL ，因此至少有一PMOS電晶體（即圖5之PMOS電晶體P_N ）不導通，；另外，由於該輸入電壓V_IN 不小於該些NMOS電晶體的最小閘極電壓V_SS =0，因此至少有一NMOS電晶體（即圖5之NMOS電晶體N₀ ）不導通，從而該輸出電壓V_OUT 等於該浮接電壓。圖5中，每一電晶體的任二端點的電壓差不大於該額定電壓V_NOMINAL 。

圖6顯示圖2之控制電壓產生電路210的一實施例。圖6中，高電壓傳輸電路220包含複數個PMOS電晶體P2、P1、P0，低電壓傳輸電路230包含複數個NMOS電晶體N2、N1、N0，該些PMOS電晶體與NMOS電晶體的每一個的額定電壓為V_NOMINAL ；另外，控制電壓產生電路210包含一分壓電路610、一第一比較電路620、一低準位電壓輸出電路630、一輸入電壓輸出電路640以及一第二比較電路650。分壓電路610包含二相同電阻R，用來依據該輸入電壓V_IN 與該低準位電壓V_SS =0產生一分壓

。第一比較電路620用來輸出該分壓

與該第一致能訊號EN1的較大者（或兩者相當時的其中之一）作為低準位電壓輸出電路630、輸入電壓輸出電路640以及電晶體P1、N1的閘極電壓。低準位電壓輸出電路630用來依據該一第一致能訊號EN1來決定是否輸出該低準位電壓V_SS 作為該參考訊號V_REF 。輸入電壓輸出電路640用來依據該一第二致能訊號EN2來決定是否輸出該輸入電壓V_IN 作為該參考訊號V_REF 。第二比較電路650用來輸出第一比較電路620之輸出以及該參考訊號V_REF 中較大者作為電晶體P2、N2之閘極電壓。該第一致能訊號EN1進一步作為電晶體P0、N0之閘極電壓。

圖7顯示圖6之一實施態樣。如圖7所示，當該輸入電壓V_IN =V_DD =2×V_NOMINAL 以及該致能訊號EN包含該第一致能訊號EN1=V_NOMINAL 與該第二致能訊號EN2=2×V_NOMINAL 均為高電壓準位而對應該致能準位時，分壓電路610輸出該分壓

=V_NOMINAL 。第一比較電路620輸出該分壓

與該第一致能訊號EN1的其中之一（即

=EN1=V_NOMINAL ）作為低準位電壓輸出電路630、輸入電壓輸出電路640以及電晶體P1、N1的閘極電壓。低準位電壓輸出電路630依據該第一致能訊號EN1=V_NOMINAL 輸出該低準位電壓V_SS =0作為該參考訊號V_REF 。輸入電壓輸出電路640依據該第二致能訊號EN2=2×V_NOMINAL 不輸出該輸入電壓V_IN 。第二比較電路650輸出第一比較電路620之輸出以及該參考訊號V_REF 中較大者（即V_NOMINAL ）作為電晶體P2、N2之閘極電壓。該第一致能訊號EN1進一步作為電晶體P0、N0之閘極電壓（即V_NOMINAL ）。根據上述，由於該輸入電壓V_IN =2×V_NOMINAL 大於PMOS電晶體P2、P1、P0之閘極電壓（V_NOMINAL ），因此PMOS電晶體P2、P1、P0導通；另外，由於該輸入電壓V_IN =2×V_NOMINAL 大於NMOS電晶體N2、N1、N0之閘極電壓（V_NOMINAL ），因此NMOS電晶體N2、N1、N0不導通。圖7中，每一電晶體的任二端點的電壓差不大於該額定電壓V_NOMINAL 。

圖8顯示圖6之一實施態樣。如圖8所示，當該輸入電壓V_IN =V_SS =0以及該致能訊號EN包含該第一致能訊號EN1=V_NOMINAL 與該第二致能訊號EN2=2×V_NOMINAL 均為高電壓準位而對應該致能準位時，分壓電路610輸出該分壓

=0。第一比較電路620輸出該分壓

與該第一致能訊號EN1的較大者（即EN1=V_NOMINAL ）作為低準位電壓輸出電路630、輸入電壓輸出電路640以及電晶體P1、N1的閘極電壓。低準位電壓輸出電路630依據該第一致能訊號EN1=V_NOMINAL 輸出該低準位電壓V_SS =0作為該參考訊號V_REF 。輸入電壓輸出電路640依據該第二致能訊號EN2=2×V_NOMINAL 不輸出該輸入電壓V_IN 。第二比較電路650輸出第一比較電路620之輸出以及該參考訊號V_REF 中較大者（即V_NOMINAL ）作為電晶體P2、N2之閘極電壓。該第一致能訊號EN1進一步作為電晶體P0、N0之閘極電壓（即V_NOMINAL ）。根據上述，由於該輸入電壓V_IN =0小於PMOS電晶體P2、P1、P0之閘極電壓（V_NOMINAL ），因此PMOS電晶體P2、P1、P0不導通；另外，由於該輸入電壓V_IN =0小於NMOS電晶體N2、N1、N0之閘極電壓（V_NOMINAL ），因此NMOS電晶體N2、N1、N0導通。圖8中，每一電晶體的任二端點的電壓差不大於該額定電壓V_NOMINAL 。

圖9顯示圖6之一實施態樣。如圖9所示，當該輸入電壓V_IN =V_DD =2×V_NOMINAL 以及該致能訊號EN包含該第一致能訊號EN1=V_SS =0與該第二致能訊號EN2=V_SS =0均為低電壓準位而對應該禁能準位時，分壓電路610輸出該分壓

=V_NOMINAL 。第一比較電路620輸出該分壓

與該第一致能訊號EN1的較大者（即該分壓

=V_NOMINAL ）作為低準位電壓輸出電路630、輸入電壓輸出電路640以及電晶體P1、N1的閘極電壓。低準位電壓輸出電路630依據該第一致能訊號EN1=V_SS =0不輸出該低準位電壓V_SS 。輸入電壓輸出電路640依據該第二致能訊號EN2=V_SS =0輸出該輸入電壓V_IN =2×V_NOMINAL 作為該參考訊號V_REF 。第二比較電路650輸出第一比較電路620之輸出以及該參考訊號V_REF 中較大者（即2×V_NOMINAL ）作為電晶體P2、N2之閘極電壓。該第一致能訊號EN1進一步作為電晶體P0、N0之閘極電壓（即EN1=V_SS =0）。根據上述，由於該輸入電壓V_IN =2×V_NOMINAL 不大於PMOS電晶體P2之閘極電壓2×V_NOMINAL ，因此PMOS電晶體P2不導通；另外，由於該輸入電壓V_IN =2×V_NOMINAL 不小於NMOS電晶體N0之閘極電壓V_SS =0，因此NMOS電晶體N0不導通，從而該輸出電壓V_OUT 為一浮接電壓。圖9中，每一電晶體的任二端點的電壓差不大於該額定電壓V_NOMINAL 。

請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。

綜上所述，本發明之傳輸閘電路能夠避免一高電壓（例如：相當於元件額定電壓的數倍的電源電壓）對該傳輸閘電路之元件造成損害，並能避免電源沒電時，該傳輸閘電路之輸入端的訊號洩漏到該傳輸閘電路的輸出端。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100:傳輸閘電路110:反相器120:傳輸閘122:PMOS電晶體124:NMOS電晶體EN:致能訊號V_DD:高電源電壓V_SS:低電源電壓V_OUT:輸出端的訊號V_IN:輸入端的訊號200:傳輸閘電路210:控制電壓產生電路220:高電壓傳輸電路230:低電壓傳輸電路V_IN:輸入電壓V_OUT:輸出電壓EN:致能訊號N:大於1的整數V_DD:高電源電壓作為輸入電壓之高準位電壓V_NOMINAL:額定電壓V_SS:低電源電壓作為輸入電壓之低準位電壓P_N:PMOS電晶體N₀:NMOS電晶體610:分壓電路620:第一比較電路630:低準位電壓輸出電路640:輸入電壓輸出電路650:第二比較電路P2、P1、P0:PMOS電晶體N2、N1、N0:NMOS電晶體R:電阻

分壓EN1:第一致能訊號V_REF:參考訊號EN2:第二致能訊號

［圖1］顯示一傳統的傳輸閘電路； ［圖2］顯示本發明之傳輸閘電路的一實施例； ［圖3］顯示圖2之一示範性的實施態樣； ［圖4］顯示圖2之一示範性的實施態樣； ［圖5］顯示圖2之一示範性的實施態樣； ［圖6］顯示圖2之控制電壓產生電路的一實施例； ［圖7］顯示圖6之一實施態樣； ［圖8］顯示圖6之一實施態樣；以及 ［圖9］顯示圖6之一實施態樣。

200:傳輸閘電路

210:控制電壓產生電路

220:高電壓傳輸電路

230:低電壓傳輸電路

V_IN:輸入電壓

V_OUT:輸出電壓

EN:致能訊號

Claims (10)

1. 一種傳輸閘電路，包含： 一控制電壓產生電路，用來依據一輸入端之一輸入電壓以及一致能訊號產生複數個控制電壓，其中該複數個控制電壓包含一第一群控制電壓與一第二群控制電壓；當該致能訊號對應一致能準位時，該第一群控制電壓與該第二群控制電壓的其中一群包含複數個相同電壓，且該第一群控制電壓與該第二群控制電壓的另一群的任一電壓與該複數個相同電壓的一電壓差不大於一預設電壓；當該致能訊號對應一禁能準位時，該第一群控制電壓與該第二群控制電壓的每一群包含複數個遞減電壓； 一高電壓傳輸電路，耦接於該輸入端與一輸出端之間；該高電壓傳輸電路用來於該致能訊號對應該致能準位以及該輸入電壓為一高準位電壓時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓等於該輸入端之該輸入電壓，此時該第一群控制電壓包含該複數個相同電壓；該高電壓傳輸電路另用來於該致能訊號對應該禁能準位時，依據該第一群控制電壓而不導通；以及 一低電壓傳輸電路，耦接於該輸入端與該輸出端之間；該低電壓傳輸電路用來於該致能訊號對應該致能準位以及該輸入電壓為一低準位電壓時，依據該第二群控制電壓而導通，從而該輸出電壓等於該輸入電壓，此時該第二群控制電壓包含該複數個相同電壓；該低電壓傳輸電路另用來於該致能訊號對應該禁能準位時，依據該第二群控制電壓而不導通。
2. 如申請專利範圍第1項所述之傳輸閘電路，其中當該致能訊號對應該致能準位以及該輸入電壓為該高準位電壓時，該低電壓傳輸電路依據該第二群控制電壓而不導通；當該致能訊號對應該致能準位以及該輸入電壓為該低準位電壓時，該高電壓傳輸電路依據該第一群控制電壓而不導通。
3. 如申請專利範圍第2項所述之傳輸閘電路，其中該高電壓傳輸電路與該低電壓傳輸電路並聯。
4. 如申請專利範圍第1項所述之傳輸閘電路，其中該高電壓傳輸電路包含複數個第一型電晶體，該低電壓傳輸電路包含複數個第二型電晶體，該複數個第一型電晶體與該複數個第二型電晶體的每一個對應一額定電壓（nominal voltage）。
5. 如申請專利範圍第4項所述之傳輸閘電路，其中該高準位電壓不小於該額定電壓的N倍但不大於該額定電壓的(N+1)倍，該N為大於1的整數。
6. 如申請專利範圍第5項所述之傳輸閘電路，其中該複數個第一型電晶體之數目等於(N+1)，該複數個第二型電晶體之數目也等於(N+1)。
7. 如申請專利範圍第4項所述之傳輸閘電路，其中該複數個第一型電晶體與該複數個第二型電晶體的每一個的任二端點的電壓差不大於該額定電壓。
8. 如申請專利範圍第4項所述之傳輸閘電路，其中該複數個遞減電壓之任二個最相近電壓的一電壓差等於該額定電壓。
9. 一種傳輸閘電路，包含： 一控制電壓產生電路，用來依據一輸入端之一輸入電壓以及一致能訊號產生複數個控制電壓，其中該複數個控制電壓包含一第一群控制電壓與一第二群控制電壓； 一高電壓傳輸電路，耦接於該輸入端與一輸出端之間；該高電壓傳輸電路用來於該致能訊號對應一致能準位以及該輸入電壓為一高準位電壓時，依據該第一群控制電壓而導通，從而該輸出端之一輸出電壓等於該輸入端之該輸入電壓，此時一低電壓傳輸電路依據該第二群控制電壓而不導通；該高電壓傳輸電路另用來於該致能訊號對應一禁能準位時，依據該第一群控制電壓而不導通；以及 該低電壓傳輸電路，與該高電壓傳輸電路並聯，且耦接於該輸入端與該輸出端之間；該低電壓傳輸電路用來於該致能訊號對應該致能準位以及該輸入電壓為一低準位電壓時，依據該第二群控制電壓而導通，從而該輸出電壓等於該輸入電壓，此時該高電壓傳輸電路依據該第一群控制電壓而不導通；該低電壓傳輸電路另用來於該致能訊號對應該禁能準位時，依據該第二群控制電壓而不導通。
10. 如申請專利範圍第9項所述之傳輸閘電路，其中該高電壓傳輸電路包含複數個第一型電晶體，該低電壓傳輸電路包含複數個第二型電晶體，該複數個第一型電晶體與該複數個第二型電晶體的每一個對應一額定電壓，該高準位電壓不小於該額定電壓的N倍但不大於該額定電壓的(N+1)倍，該N為大於1的整數。

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