TW202017140A - 積體電路封裝及其形成方法 - Google Patents

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Abstract

在一實施例中，一種積體電路封裝包含：第一積體電路晶粒，具有第一接觸區及第一非接觸區；包封體，接觸第一積體電路晶粒的側面；介電層，接觸包封體及第一積體電路晶粒，介電層具有在第一接觸區上方的第一部分，在第一非接觸區上方的第二部分，以及在包封體的一部分上方的第三部分；以及金屬化圖案，包含：第一導電通孔，延伸穿過介電層的第一部分以接觸第一積體電路晶粒；以及導電線，沿介電層的第二部分及第三部分延伸，導電線具有沿著介電層的第二部分的直線部分以及沿著介電層的第三部分的第一曲折部分。

Description

積體電路封裝及其形成方法
半導體產業已歸因於進行中的多種電子組件（例如電晶體、二極體、電阻器、電容器等）的積集度（integration density）改良而經歷快速發展。主要地，積集度的改良源自於最小特徵尺寸的迭代減小，其允許更多組件集成至給定區域中。隨著對於縮小的電子元件的需求增長，已出現對於更小且更具創造性的半導體晶粒的封裝技術的需求。這些封裝系統的實例為疊層封裝（Package-on-Package；PoP）技術。在PoP元件中，頂部半導體封裝堆疊於底部半導體封裝的頂部上，以提供高積集度以及高組件密度。PoP技術實質上能夠在印刷電路板（printed circuit board；PCB）上使半導體元件的生產具有增強的功能性以及小的佔據面積（footprint）。
以下揭露內容提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些組件、值、操作、材料及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清晰的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。
此外，諸如「在...下面（beneath）」、「在...下方（below）」、「下部（lower）」、「在...上方（above）」、「上部（upper）」以及類似者的空間相對術語可為便於描述而用於本文中以描述如在圖式中所說明的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，形成具有金屬化圖案的重佈線結構。金屬化圖案包含電性連接至底層積體電路晶粒的導電通孔，以及連接導電通孔的導電線。金屬化圖案包含安置於積體電路晶粒之間的間隙上方的直線導電線，且更包含安置於積體電路晶粒的非接觸區上方的曲折導電線。藉由諸如高頻寬記憶體或系統單晶片（system-on-a-chip）模組的高密度積體電路晶粒，相應晶粒的接觸區域可安置距彼此極大距離。藉由在晶粒的非接觸區域上方形成曲折導電線，可提高導電線的機械強度，因為曲折導電線充當彈簧來吸收機械應力。在一些實施例中，虛設導電構件亦至少部分地形成於導電線周圍。虛設導電構件可在後續蝕刻製程期間提供保護，避免導電線的寬度損耗。
圖1至圖15示出根據一些實施例的用於形成第一封裝組件100的製程期間的中間步驟的橫截面視圖。示出第一封裝區100A及第二封裝區100B，且積體電路封裝形成於第一封裝區100A及第二封裝區100B中的每一個中。積體電路封裝亦可稱為積體扇出型（integrated fan-out；InFO）封裝。圖16示出根據一些實施例的積體電路元件堆疊。圖17示出根據一些實施例的實施元件。
在圖1中，提供載體基底102，且釋放層104形成於載體基底102上。載體基底102可為玻璃載體基底、陶瓷載體基底或類似者。載體基底102可為晶圓，以使得多個封裝可同時形成於載體基底102上。釋放層104可由聚合物類材料形成，可將其連同載體基底102一起自將在後續步驟中形成的上覆結構移除。在一些實施例中，釋放層104為在加熱時損失其黏著特性的環氧樹脂類熱釋放材料，諸如光-熱轉換（light-to-heat-conversion；LTHC）釋放塗層。在其他實施例中，釋放層104可為在暴露於紫外線（ultra-violet；UV）光時損失其黏著特性的UV黏膠。釋放層104可配製為液體且經固化、可為層壓至載體基底102上的層壓膜，或可為類似者。可使釋放層104的頂部表面水平化，且所述頂部表面可具有高度共面性。
在圖2中，背側重佈線結構106可形成於釋放層104上。在所示實施例中，背側重佈線結構106包含介電層108、金屬化圖案110（有時稱為重佈層或重佈線）以及介電層112。背側重佈線結構106視情況選用，且在一些實施例中僅形成介電層108。
介電層108形成於釋放層104上。介電層108的底部表面可與釋放層104的頂部表面接觸。在一些實施例中，介電層108由諸如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、苯並環丁烯（benzocyclobutene，BCB）或類似者的聚合物形成。在其他實施例中，介電層108由以下各者形成：氮化物，諸如氮化矽；氧化物，諸如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼摻磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）或類似者；或類似者。介電層108可藉由任何可接受沉積製程形成，諸如旋轉塗佈、化學氣相沉積（chemical vapor deposition，CVD）、層壓、類似者或其組合。
金屬化圖案110可形成於介電層108上。作為形成金屬化圖案110的實例，晶種層形成於介電層108上方。在一些實施例中，晶種層為金屬層，金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及在鈦層上方的銅層。可使用例如物理氣相沉積（physical vapor deposition，PVD）或類似者形成晶種層。隨後在晶種層上形成光阻並圖案化光阻。光阻可藉由旋轉塗佈或類似者形成，且可暴露於光線以用於圖案化。光阻的圖案對應於金屬化圖案110。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料形成於光阻的開口中且形成於晶種層的暴露部分上。導電材料可藉由鍍覆（諸如電鍍或無電式鍍覆）或類似者形成。導電材料可包括金屬，如銅、鈦、鎢、鋁或類似者。接著，移除光阻及上方未形成導電材料的部分的晶種層。可藉由可接受的灰化或剝離製程移除光阻，諸如使用氧電漿或類似者。一旦光阻經移除，則諸如使用可接受的蝕刻製程（諸如，藉由濕式或乾式蝕刻）移除晶種層的暴露部分。晶種層的剩餘部分以及導電材料形成金屬化圖案110。
介電層112可形成於金屬化圖案110及介電層108上。在一些實施例中，介電層112由聚合物形成，聚合物可為可使用微影罩幕圖案化的感光性材料，諸如PBO、聚醯亞胺、BCB或類似者。在其他實施例中，介電層112由以下各者形成：氮化物，諸如氮化矽；氧化物，諸如氧化矽、PSG、BSG、BPSG；或類似者。介電層112可藉由旋轉塗佈、層壓、CVD、類似者或其組合形成。接著，圖案化介電層112以形成開口114以暴露金屬化圖案110的部分。圖案化可藉由可接受的製程形成，諸如當介電層112為感光性材料時藉由將介電層112暴露於光，或藉由使用例如非等向性蝕刻來進行蝕刻。
應瞭解，背側重佈線結構106可包含任何數目的介電層及金屬化圖案。可藉由重複用於形成金屬化圖案110及介電層112的製程形成額外介電層及金屬化圖案。金屬化圖案可包含導電線及導電通孔。可在形成金屬化圖案期間藉由在底層介電層的開口中形成金屬化圖案的晶種層以及導電材料而形成導電通孔。導電通孔可因而互連且電性耦接各種導電線。
在圖3中，穿孔（through vias）116形成於開口114中且延伸遠離背側重佈線結構106的最頂部介電層（例如所說明的實施例中的介電層112）。作為形成穿孔116的實例，晶種層形成於背側重佈線結構106上方，例如形成於介電層112及由開口114所暴露的金屬化圖案110的部分上。在一些實施例中，晶種層為金屬層，金屬層可為單層或包括由不同材料形成的多個子層的複合層。在特定實施例中，晶種層包括鈦層及在鈦層上方的銅層。可使用例如PVD或類似者形成晶種層。在晶種層上形成光阻並圖案化光阻。光阻可藉由旋轉塗佈或類似者而形成，且可暴露於光線以用於圖案化。光阻的圖案對應於導電通孔。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料形成於光阻的開口中且形成於晶種層的暴露部分上。導電材料可藉由鍍覆（諸如電鍍或無電式鍍覆）或類似者形成。導電材料可包括金屬，如銅、鈦、鎢、鋁或類似者。將光阻及其上未形成導電材料的部分的晶種層移除。可藉由可接受的灰化或剝離製程，諸如使用氧電漿或類似者移除光阻。一旦光阻經移除，則諸如使用可接受的蝕刻製程（諸如，藉由濕式或乾式蝕刻）移除晶種層的暴露部分。晶種層的剩餘部分以及導電材料形成穿孔116。
在圖4中，積體電路晶粒126藉由黏著劑128黏附至介電層112。積體電路晶粒126可為邏輯晶粒（例如中央處理單元、微控制器等）、記憶體晶粒（例如動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒、高頻寬記憶體（high bandwidth memory，HBM）立方體、寬I/O記憶體立方體等）、功率管理晶粒（例如功率管理積體電路（power management integrated circuit，PMIC）晶粒）、射頻（radio frequency，RF）晶粒、感測器晶粒、微機電系統（micro-electro-mechanical-system，MEMS）晶粒、信號處理晶粒（例如數位信號處理（digital signal processing，DSP）晶粒）、前端晶粒（例如類比前端（analog front-end，AFE）晶粒）、類似者或其組合。又，在一些實施例中，積體電路晶粒126可為不同尺寸（例如，不同高度及/或表面積），且在其他實施例中，積體電路晶粒126可為相同尺寸（例如，相同高度及/或表面積）。
在黏附至介電層112之前，積體電路晶粒126可根據適用製造製程進行處理，以在積體電路晶粒126中形成積體電路。舉例而言，積體電路晶粒126各自包含半導體基底130，諸如經摻雜或未經摻雜矽、或絕緣體上半導體（semiconductor-on-insulator，SOI）基底的主動層。半導體基底可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。諸如電晶體、二極體、電容器、電阻器等的元件可形成於半導體基底130中及/或形成於半導體基底130上，且可藉由由例如半導體基底130上的一或多個介電層中的金屬化圖案形成的互連結構132互連，以形成積體電路。
積體電路晶粒126更包括焊墊134（諸如鋁焊墊），對焊墊134進行外部連接。焊墊134在可被稱作積體電路晶粒126的相應主動側的物件上。鈍化膜136在積體電路晶粒126上且在焊墊134的部分上。開口延伸穿過鈍化膜136至焊墊134。諸如導電柱（例如包括諸如銅的金屬）的晶粒連接件138延伸穿過鈍化膜136中的開口且機械耦接及電性耦接至相應的焊墊134。可藉由例如鍍覆或類似者形成晶粒連接件138。晶粒連接件138電性耦接積體電路晶粒126的相應積體電路。
介電材料140可在積體電路晶粒126的主動側上，諸如在鈍化膜136及晶粒連接件138上。介電材料140可在積體電路晶粒126的子組上。在所示實施例中，介電材料140在第一積體電路晶粒126A（例如邏輯元件）的主動側上，而第二積體電路晶粒126B（例如記憶體元件）的主動側不含介電材料140。介電材料140側向地包封晶粒連接件138，且介電材料140與對應積體電路晶粒126側向地共端。介電材料140亦可掩埋晶粒連接件138，從而使得介電材料140的最頂部表面在晶粒連接件138的最頂部表面上方。介電材料140可為聚合物，諸如PBO、聚醯亞胺、BCB或類似者；氮化物，諸如氮化矽或類似者；氧化物，諸如氧化矽、PSG、BSG、BPSG或類似者；其類似者或其組合，且可例如藉由旋轉塗佈、層壓、CVD或類似者形成。
黏著劑128在積體電路晶粒126的背側上，且將積體電路晶粒126黏附至背側重佈線結構106，諸如介電層112。黏著劑128可為任何適合的黏著劑、環氧樹脂、晶粒附著膜（die attach film，DAF）或類似者。黏著劑128可塗覆於積體電路晶粒126的背側或可塗覆於載體基底102的表面上方。舉例而言，黏著劑128可在對積體電路晶粒126單體化以分離積體電路晶粒126之前塗覆於積體電路晶粒126的背側。
應瞭解，可將任何數目的積體電路晶粒126黏附於第一封裝區100A及第二封裝區100B中的每一者。在所示實施例中，多個積體電路晶粒126彼此相鄰黏附。每一封裝區中的積體電路晶粒126包含第一積體電路晶粒126A及第二積體電路晶粒126B。第一積體電路晶粒126A可為邏輯元件，諸如中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、系統單晶片（system-on-a-chip，SoC）、微控制器或類似者。第二積體電路晶粒126B可為記憶體元件，諸如動態隨機存取記憶體（DRAM）晶粒、靜態隨機存取記憶體（SRAM）晶粒、混合記憶體立方體（hybrid memory cube，HMC）模組、高頻寬記憶體（HBM）模組或類似者。在一些實施例中，第一積體電路晶粒126A及第二積體電路晶粒126B可為相同類型的晶粒，諸如SoC晶粒。積體電路晶粒126的大小可變化。在積體電路晶粒126具有較大覆蓋面積的實施例中，可供用於封裝區中的穿孔116的空間可能受限。當封裝區中可供用於穿孔116的空間有限時，使用背側重佈線結構106能夠實現改良的互連配置。
圖5為積體電路晶粒126的俯視圖，其中圖4沿圖5的橫截面線A-A繪示。圖5繪示圖4的第一封裝區100A/第二封裝區100B中的一者，且繪示第一積體電路晶粒126A及第二積體電路晶粒126B為不同類型的晶粒的實施例。在此類實施例中，可存在超過一個第二積體電路晶粒126B（例如可存在多個記憶體元件）。積體電路晶粒126各具有接觸區144及非接觸區146。晶粒連接件138安置於接觸區144中，而非接觸區146為積體電路晶粒126的頂部表面脫離晶粒連接件138的剩餘部分區域。每一積體電路晶粒126的接觸區144為包含積體電路晶粒126的所有晶粒連接件138的單個連續區。每一積體電路晶粒126的非接觸區146為環繞各個接觸區144的單個連續區，與積體電路晶粒126的邊緣相鄰安置。換言之，非接觸區146自積體電路晶粒126的邊緣延伸至接觸區144。非接觸區146亦可被稱為支座區（standoff region）。第一積體電路晶粒126A及第二積體電路晶粒126B的晶粒連接件138可具有不同間距。在第一積體電路晶粒126A及第二積體電路晶粒126B為相同類型晶粒的實施例中，接觸區144及非接觸區146在第一積體電路晶粒126A及第二積體電路晶粒126B中可為相同大小。在第一積體電路晶粒126A及第二積體電路晶粒126B為不同類型晶粒的實施例中，接觸區144及非接觸式146在第一積體電路晶粒126A及第二積體電路晶粒126B中可為不同大小。作為一實例，在一些實施例中，非接觸區146可佔據積體電路晶粒126的頂部表面面積的約10%至約50%，且可自積體電路晶粒126的邊緣向內延伸距離D1 ，距離D1 可在約5微米至約1000微米的範圍內。積體電路晶粒126由間隙區148隔開。間隙區148可在相鄰積體電路晶粒126之間延伸距離D2 ，距離D2 可小於距離D1 。在一些實施例中，距離D2 介於約2微米至約6微米的範圍內。相鄰積體電路晶粒126的接觸區144之間的距離D3 可較大；在使用諸如HBM的精細間距元件的實施例中，距離D3 大至4000微米至5000微米。
在圖6中，包封體142形成於各種組件上。在形成之後，包封體142包封穿孔116及積體電路晶粒126。包封體142可為模塑化合物、環氧樹脂或類似者。包封體142可藉由應用壓縮模製（compression molding）、轉移模製（transfer molding）或類似者來形成，且可形成於載體基底102上方，從而使得掩埋或覆蓋穿孔116及/或積體電路晶粒126。在第二積體電路晶粒126B省略介電材料140的實施例中，包封體142亦包封第二積體電路晶粒126B的晶粒連接件138。包封體142進一步形成於積體電路晶粒126之間的間隙區148中。接著使包封體142固化。
在圖7中，對包封體142執行平坦化製程以暴露穿孔116及晶粒連接件138。平坦化製程亦可研磨介電材料140及包封體142直至暴露晶粒連接件138。穿孔116、晶粒連接件138、介電材料140以及包封體142的頂部表面在平坦化製程之後為共面的。平坦化製程可為例如化學機械研磨（chemical-mechanical polish，CMP）、研磨製程（grinding process）或類似者。在一些實施例中，例如若穿孔116及晶粒連接件138已暴露，則可省略平坦化。
在圖8至圖12中，前側重佈線結構158形成於穿孔116、包封體142以及積體電路晶粒126上方。前側重佈線結構158包含介電層160、介電層164、介電層168以及介電層172；金屬化圖案162、金屬化圖案166以及金屬化圖案170；以及凸塊下金屬層（under bump metallurgy，UBM）174。金屬化圖案亦可被稱為重佈層或重佈線。前側重佈線結構158繪示為實例。更多或更少介電層以及金屬化圖案可形成於前側重佈線結構158中。若較少介電層及金屬化圖案待形成，則可省略下文所論述的步驟及製程。若較多介電層及金屬化圖案待形成，則可重複下文所論述的步驟及製程。
在圖8中，介電層160沉積於包封體142、穿孔116以及晶粒連接件138上。在一些實施例中，介電層160由諸如PBO、聚醯亞胺、BCB或類似者的感光性材料形成，感光性材料可使用微影罩幕圖案化。介電層160可藉由旋轉塗佈、層壓、CVD、類似者或其組合形成。接著圖案化介電層160。圖案化形成開口以暴露穿孔116的部分及晶粒連接件138的部分。可藉由可接受的製程，諸如藉由當介電層160為感光性材料時將介電層160暴露於光線，或藉由使用例如非等向性蝕刻來進行蝕刻，以進行圖案化。若介電層160為感光性材料，則介電層160可在曝光之後顯影。
接著形成金屬化圖案162。金屬化圖案162包含介電層160的主表面上且沿介電層160的主表面延伸的導電線162A（參看圖9A）。金屬化圖案162更包含延伸穿過介電層160的導電通孔162B（參見圖9A）以實體連接並電性連接至穿孔116及積體電路晶粒126。為了形成金屬化圖案162，晶種層形成於介電層160上方且形成於延伸穿過介電層160的開口中。在一些實施例中，晶種層為金屬層，金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及在鈦層上方的銅層。可使用（例如）PVD或類似者形成晶種層。隨後在晶種層上形成光阻並圖案化光阻。光阻可藉由旋轉塗佈或類似者而形成，且可暴露於光線以用於圖案化。光阻的圖案對應於金屬化圖案162。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料接著形成於光阻的開口中及晶種層的暴露部分上。導電材料可藉由鍍覆（諸如電鍍或無電式鍍覆）或類似者形成。導電材料可包括金屬，如銅、鈦、鎢、鋁或類似者。導電材料及晶種層的位於導電材料下的部分的組合形成金屬化圖案162。將光阻及其上未形成導電材料的部分的晶種層移除。可藉由可接受的灰化或剝離製程，諸如使用氧電漿或類似者移除光阻。一旦光阻經移除，諸如使用可接受的蝕刻製程（諸如，藉由濕式或乾式蝕刻）移除晶種層的暴露部分。
圖9A為金屬化圖案162及介電層160的俯視圖。繪示金屬化圖案162在積體電路晶粒126及間隙區148上方的部分。金屬化圖案162在積體電路晶粒126的不同區域上方具有不同形狀。特定言之，金屬化圖案162在積體電路晶粒126的接觸區144中具有第一形狀，在積體電路晶粒126的非接觸區146中具有第二形狀，且在相鄰積體電路晶粒之間的間隙區148中具有第三形狀。第一形狀、第二形狀以及第三形狀可不同。特別地，金屬化圖案162的相鄰導電線162A之間的距離在不同區域中不同。接觸區144及非接觸區146中的導電線162A之間的距離小於間隙區148中的導電線162A之間的距離。換言之，導電線162A在接觸區144及非接觸區146中比在間隙區148中具有更大密度。舉例而言，在一些實施例中，導電線162A在接觸區144中具有約1微米至約10微米的第一間距；導電線162A在非接觸區146中具有約1微米至約20微米的第二間距；且導電線162A在間隙區148中具有約1微米至約10微米的第三間距。
在非接觸區146中，導電線162A具有曲折部分150。在間隙區148中，導電線162A具有直線部分152。曲折部分150的形狀在下文中進一步論述，且間隙區148沒有曲折部分150。在接觸區144中，導電線162A具有端接導電通孔162B的連接部分153。連接部分153可為直線或可包含曲折部分。
應瞭解，圖9A繪示金屬化圖案162在積體電路晶粒126中的一者及間隙區148中的一者上方的部分。圖9B為金屬化圖案162的另一視圖，示出金屬化圖案162在第一積體電路晶粒126A及第二積體電路晶粒126B以及第一積體電路晶粒126A與第二積體電路晶粒126B之間的相應間隙區148中的包封體142上方延伸。
圖10為金屬化圖案162的部分的代表性視圖。繪示金屬化圖案162的單個導電線162A及導電通孔162B。應瞭解，金屬化圖案162包含許多導電線及通孔。在一些實施例中，所有導電線162A具有本文所描述的曲折部分150。在一些實施例中，僅導電線162A的一子組具有曲折部分150，且導電線及通孔的其他子組（例如連接至穿孔116的部分）可能不包含曲折部分150。
導電線162A的曲折部分150具有第一寬度W1 。在一些實施例中，第一寬度W1 介於約0.5微米至約5微米的範圍內（諸如約1.9微米）。導電線162A的曲折部分150包含第一區段154及將第一區段154連接至導電線162A的直線部分152的第二區段156。第二區段156具有第一長度L1 ，第一長度L1 可大於或等於第一寬度W1 的約20%。在一些實施例中，第一長度L1 介於約0.1微米至約50微米的範圍內。第二區段156自直線部分152的縱向軸線偏轉第一角度θ1 ，第一角度θ1 可小於90度。在一些實施例中，第一角度θ1 介於約10度至約80度的範圍內。第一區段154具有第二長度L2 ，第二長度L2 可最多為導電線162A的全長的10%。在一些實施例中，第二長度L2 介於約10微米至約600微米的範圍內。第一區段154的縱向軸線可平行於直線部分152的縱向軸線。
如上文所指出，距離D3 （參見圖5）可較大。非接觸區146可佔據距離D3 的相當大的部分。然而，與導電線162A的直線部分152（例如位在間隙區148中）相比，導電線162A的曲折部分150（例如位在非接觸區146中）較薄，且距離靠得更近。因此在非接觸區146中可加劇導電線162A的機械可靠性問題。曲折部分150充當彈簧以吸收施加於前側重佈線結構158上的機械應力。在非接觸區146中包含曲折部分150可提高導電線162A的機械強度多達17%。導電線162A的電氣性能（electrical performance）可能不會隨著包含曲折部分150而顯著降低。
導電線162A的直線部分152具有第二寬度W2 。第二寬度W2 大於第一寬度W1 ，且可最多為第一寬度W1 的3倍。在一些實施例中，第二寬度W2 介於約0.6微米至約5.5微米的範圍內。導電線162A的直線部分152在間隙區148中具有單個縱向軸線。換言之，直線部分152各自為沿單個縱向軸線自間隙區148的第一側延伸至間隙區148的第二側的連續導電構件。直線部分152在間隙區148中具有均一第二寬度W2 。
導電線162A的連接部分153在接觸區144中可具有單個縱向軸線，或在接觸區144中可具有其他曲折部分。連接部分153藉由曲折部分150電性連接至直線部分152。導電線162A的連接部分153可具有若干寬度。導電線162A的連接部分153的大部分具有第一寬度W1 ，且導電線162A的連接部分153的一些具有第三寬度W3 （下文中進一步論述）。第三寬度W3 大於第一寬度W1 且小於第二寬度W2 ，且可最多為第一寬度W1 的3倍。在一些實施例中，第三寬度W3 介於約0.6微米至約5.5微米的範圍（諸如約2.2微米）。在接觸區144中具有多個寬度的導電線162A為視情況選用的。在一些實施例中，導電線162A的連接部分153具有均一寬度，諸如第一寬度W1 。
在自第一寬度W1 至第二寬度W2 /第三寬度W3 的過渡處，導電線162A的側面朝外偏轉。當自第一寬度W1 過渡至第二寬度W2 時，導電線162A的側壁與導電線162A的橫向軸形成第二角度θ2 。在一些實施例中，第二角度θ2 介於約10度至約80度的範圍內。當自第一寬度W1 過渡至第三寬度W3 時，導電線162A的側壁與導電線162A的橫向軸形成第三角度θ3 。在一些實施例中，第三角度θ3 介於約10度至約80度的範圍內（諸如小於或等於約85度）。
圖11A至圖11F為根據一些實施例的金屬化圖案162的更詳細視圖。在一些實施例中，金屬化圖案162在接觸區144中包含虛設導電構件162C。虛設導電構件162C在導電通孔162B及導電線162A的連接部分153周圍。虛設導電構件162C未連接到輸入/輸出（input/output；I/O）終端。相反，虛設導電構件162C為連接至供電終端或連接至接地終端的浮置終端（floating terminal）（例如藉由上覆於金屬化圖案的通孔）。虛設導電構件162C可例如在將介電層160圖案化且將金屬化圖案162鍍覆期間與導電線162A及導電通孔162B同時形成。圖11A至圖11F繪示虛設導電構件162C的不同變體。
在圖11A的實施例中，虛設導電構件162C為在導電通孔162B周圍延伸的單個連續導電桿（conductive bar）。導電桿亦在導電線162A具有經擴大的第三寬度W3 的部分周圍延伸。導電線162A具有第三寬度W3 的部分具有第三長度L3 ，其中第三長度L3 約為第一寬度W1 的1倍至約50倍。在一些實施例中，第三長度L3 介於約1微米至約50微米的範圍內。導電桿具有第四寬度W4 ，第四寬度W4 可不同於第一寬度W1 及第二寬度W2 。在一些實施例中，第四寬度W4 介於約0.5微米至約5微米的範圍內。導電桿在導電通孔162B周圍延伸的部分可具有任何形狀，諸如環形形狀或N邊多邊形形狀。在所示實施例中，導電桿體為具有135度的內角θ4 的多邊形形狀。內角θ4 基於形狀的邊的數量而變化。導電桿亦安置距導電線162A及導電通孔162B預定間距。導電桿安置距導電通孔162B第一間距S1 ，距導電線162A具有第三寬度W3 的部分第二間距S2 ，且距導電線162A具有第一寬度W1 的部分第三間距S3 。第一間距S1 可大於或等於第二間距S2 ，且第二間距S2 可小於第三間距S3 。第一間距S1 /第二間距S2 /第三間距S3 大於或等於第一寬度W1 的至少10%，且可小於或等於第一寬度W1 的至少3倍。舉例而言，在一些實施例中，第一間距S1 介於約0.5微米至約5微米的範圍內；第二間距S2 介於約0.5微米至約5微米的範圍內；且第三間距S3 介於約0.5微米至約5微米的範圍內。
在圖11B的實施例中，虛設導電構件162C包含沿導電線162A的第一側延伸的導電桿，及沿導電線162A的第二側延伸的導電島狀物（conductive island）。導電桿亦可部分地在導電通孔162B周圍延伸。導電桿及導電島狀物可具有不同形狀及大小。導電桿包含至少兩個直線區段。
導電島狀物沿導電線162A的第二側且沿導電通孔162B的至少一部分延伸。導電島狀物包含第一直線側面、第二直線側面以及將第一直線側面連接至第二直線側面的弧形側面。導電島狀物具有第五寬度W5 ，第五寬度W5 大於第四寬度W4 。在一些實施例中，第五寬度W5 介於約0.5微米至約20微米的範圍內。
在圖11C的實施例中，虛設導電構件162C包含沿導電線162A的第一側延伸的導電桿，及沿導電線162A的第二側不連續地安置的多個導電跡線（conductive trace）。導電桿亦可部分地在導電通孔162B周圍延伸，且導電跡線亦可不連續地安置於導電通孔162B的僅一部分周圍。導電桿比導電跡線更長，且包含至少兩個直線區段。導電跡線中的每一者為單個直線區段，且導電跡線中的每一者可具有相同長度。導電跡線安置距導電通孔162B第四間距S4 。在一些實施例中，第四間距S4 介於約0.5微米至約5微米的範圍內。
在圖11D的實施例中，虛設導電構件162C為延伸於導電通孔162B周圍的單個連續導電桿。圖11D的實施例類似於圖11A的實施例，除導電線162A在接觸區144中具有均一第一寬度W1 之外。因而，導電線162A在接觸區144中不具有多個寬度。
在圖11E的實施例中，虛設導電構件162C包含沿導電線162A的兩個側面及所有導電通孔162B周圍不連續地安置的多個導電跡線。導電線162A在接觸區144中具有第一寬度W1 。因而，導電線162A在接觸區144中不具有多個寬度。導電跡線安置距導電通孔162B第四間距S4 。
在圖11F的實施例中，虛設導電構件162C包含沿導電線162A的兩個側面及導電通孔162B的僅一部分周圍不連續地安置的多個導電跡線。導電線162A在接觸區144中具有第一寬度W1 。因而，導電線162A在接觸區144中不具有多個寬度。
如上文所指出，在形成金屬化圖案162之後，移除其上未形成導電材料的晶種層。移除可藉由可接受的蝕刻製程進行，諸如藉由濕式蝕刻或乾式蝕刻。在晶種層移除期間，亦對金屬化圖案162進行某種蝕刻，將導電線162A的寬度降低至第一寬度W1 /第二寬度W2 /第三寬度W3 。金屬化圖案162的密度可影響金屬化圖案162的蝕刻速率。在具有較大圖案密度的區域中，因為存在更多導電材料待蝕刻，蝕刻劑可能消耗更快。因而，具有較大圖案密度的區域在晶種層移除期間可經歷較少寬度損耗。形成虛設導電構件162C增大接觸區144中的圖案密度，從而在蝕刻期間為導電線162A及導電通孔162B提供保護。避免寬度損耗可尤其利於更精細間距的金屬化圖案，因為線斷裂的風險可能降低。此外，在非接觸區146中形成曲折部分150增大非接觸區146中的圖案密度。因而，可在金屬化圖案162與上覆介電層（例如介電層164，參見下文）之間實現更佳熱膨脹係數（coefficient of thermal expansion，CTE）匹配，從而降低線斷裂的風險。
在圖12中，介電層164沉積於金屬化圖案162以及介電層160上。介電層164可以類似於介電層160的方式形成，且可由與介電層160相同的材料形成。
接著形成金屬化圖案166。金屬化圖案166包含在介電層164的主表面上且沿介電層164的主表面延伸的導電線。金屬化圖案166更包含延伸穿過介電層164的導電通孔以實體地連接並電性連接至金屬化圖案162。金屬化圖案166可由與金屬化圖案162相同的材料形成。
在一些實施例中，金屬化圖案166形成為比金屬化圖案162更大的間距。因而，金屬化圖案166的導電線可不包含曲折導電線，且可僅包含直線導電線。此外，金屬化圖案166可不包含虛設導電構件。在一些實施例中，金屬化圖案166以類似於金屬化圖案162的方式形成，且包含曲折部分及虛設導電構件。
介電層168沉積於金屬化圖案166及介電層164上。介電層168可以類似於介電層160的方式形成，且可由與介電層160相同的材料形成。
接著形成金屬化圖案170。金屬化圖案170包含在介電層168的主表面上且沿介電層168的主表面延伸的導電線。金屬化圖案170更包含延伸穿過介電層168的導電通孔以實體地連接並電性連接至金屬化圖案166。金屬化圖案170可由與金屬化圖案162相同的材料形成。
在一些實施例中，金屬化圖案170形成為比金屬化圖案162更大的間距。因而，金屬化圖案170的導電線可不包含曲折導電線，且可僅包含直線導電線。此外，金屬化圖案170可不包含虛設導電構件。在一些實施例中，金屬化圖案170以類似於金屬化圖案162的方式形成，且包含曲折部分及虛設導電構件。
介電層172沉積於金屬化圖案170及介電層168上。介電層172可以類似於介電層160的方式形成，且可由與介電層160相同的材料形成。
凸塊下金屬層174形成於介電層172上且延伸穿過介電層172。作為形成凸塊下金屬層174的實例，可圖案化介電層17以形成暴露金屬化圖案170的部分的開口。可藉由可接受的製程，諸如藉由當介電層172為感光性材料材料時將介電層172暴露於光線，或藉由使用例如非等向性蝕刻來進行蝕刻，以進行圖案化。若介電層172為感光性材料，則介電層172可在曝光之後顯影。用於凸塊下金屬層174的開口可比用於金屬化圖案162、金屬化圖案166、以及金屬化圖案170的導電通孔部分的開口更寬。晶種層形成於介電層172上方及開口中。在一些實施例中，晶種層為金屬層，金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及在鈦層上方的銅層。可使用例如PVD或類似者形成晶種層。隨後在晶種層上形成光阻並圖案化光阻。光阻可藉由旋轉塗佈或類似者而形成，且可暴露於光線以用於圖案化。光阻的圖案對應於凸塊下金屬層174。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料形成於光阻的開口中且形成於晶種層的暴露部分上。導電材料可藉由鍍覆（諸如電鍍或無電式鍍覆）或類似者形成。導電材料可包括金屬，如銅、鈦、鎢、鋁，或類似者。接著，將光阻及其上未形成導電材料的部分的晶種層移除。可藉由可接受的灰化或剝離製程，諸如使用氧電漿或類似者移除光阻。一旦光阻經移除，諸如使用可接受蝕刻製程（諸如，藉由濕式或乾式蝕刻）移除晶種層的暴露部分。晶種層的剩餘部分以及導電材料形成凸塊下金屬層174。在形成彼此不同的凸塊下金屬層174的實施例中，可利用更多光阻以及圖案化步驟。
在圖13中，導電連接件176形成於凸塊下金屬層174上。導電連接件176可為球狀柵格陣列（ball grid array，BGA）連接件、焊球、金屬柱、受控塌陷晶粒連接（controlled collapse chip connection，C4）凸塊、微凸塊、化學鍍鎳鈀浸金（electroless nickel-electroless palladium-immersion gold，ENEPIG）技術形成的凸塊，或類似者。導電連接件176可包含導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似導電材料或其組合。在一些實施例中，形成導電連接件176是藉由經由諸如蒸鍍（evaporation）、電鍍、列印（printing）、焊料轉移（solder transfer）、植球（ball placement）或類似者的這些常用方法先形成焊料層。一旦焊料層已形成於結構上，則可執行回焊（reflow）以便將材料塑形成所要的凸塊形狀。在另一實施例中，導電連接件176包括藉由濺鍍、列印、電鍍、無電式鍍覆、CVD或類似者所形成的金屬柱（諸如銅柱）。金屬柱可不含焊料且具有實質上垂直的側壁。在一些實施例中，金屬頂蓋層（metal cap layer）形成於金屬柱的頂部上。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似者或其組合，且可由鍍覆製程形成。
在圖14中，進行載體基底剝離（de-bonding）以將載體基底102自背側重佈線結構106（例如介電層108）分離（或「剝離」）。根據一些實施例，剝離包含將諸如雷射光或UV光的光投射於釋放層104上，以使得釋放層104在光熱下分解且可移除載體基底102。接著翻轉結構且將其置放於膠帶上。
在圖15中，導電連接件178延伸穿過介電層108形成以接觸金屬化圖案110。形成貫穿介電層108的開口以暴露金屬化圖案110的部分。舉例而言，可使用雷射鑽孔、蝕刻或類似者形成開口。導電連接件178形成於開口中。在一些實施例中，導電連接件178包括焊劑且形成於焊劑浸入製程（flux dipping process）中。在一些實施例中，導電連接件178包括諸如焊錫膏、銀膏或類似者的導電膏，且於列印製程中被分配。在一些實施例中，導電連接件178以類似於導電連接件176的方式形成，且可由與導電連接件176相同的材料形成。
在圖16中，第二封裝組件200連接至第一封裝組件100。第二封裝組件200中的一者連接至第一封裝區100A及第二封裝區100B中的每一者以在第一封裝組件100的每一區中形成積體電路元件堆疊。元件堆疊亦可被稱為疊層封裝（PoP）結構。
第二封裝組件200包含基底202及耦接至基底202的一或多個堆疊晶粒210（包括堆疊晶粒210A及堆疊晶粒210B）。儘管示出一組堆疊晶粒210（包括堆疊晶粒210A及堆疊晶粒210B），但在其他實施例中，多個堆疊晶粒210（各自具有一或多個堆疊晶粒）可並列安置耦接至基底202的同一表面。基底202可由半導體材料製成，諸如矽、鍺、金剛石、或類似者。在一些實施例中，亦可使用化合物材料，諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺碳化物（silicon germanium carbide）、磷化砷化鎵（gallium arsenic phosphide）、磷化鎵銦（gallium indium phosphide）、其組合及類似者。另外，基底202可為絕緣層上矽（silicon-on-insulator，SOI）基底。通常，SOI基底包含諸如磊晶矽、鍺、矽鍺、SOI、絕緣層上矽鍺（silicon germanium on insulator，SGOI）或其組合的半導體材料層。在一個替代實施例中，基底202是基於諸如玻璃纖維補強樹脂核心（fiberglass reinforced resin core）的絕緣核心（insulating core）。核心材料的一個實例為玻璃纖維樹脂，諸如FR4。核心材料的替代方案包含雙馬來醯亞胺-三嗪（bismaleimide-triazine，BT）樹脂，或替代地包括其他印刷電路板（printed circuit board，PCB）材料或膜。諸如味之素組成膜（Ajinomoto build-up film，ABF）的組成膜或其他疊層可用於基底202。
基底202可包含主動元件及被動元件（未示出）。諸如電晶體、電容器、電阻器、其組合及類似者的廣泛多種元件可用以產生用於第二封裝組件200的結構及功能性要求的設計。這些元件可使用任何適合的方法形成。
基底202亦可包含金屬化層（未示出）及導電通孔208。金屬化層可形成於主動元件以及被動元件上方，且經設計以連接各種元件以形成功能電路（functional circuitry）。金屬化層可由介電材料（例如低介電常數介電材料（low-k dielectric material））與導電材料（例如銅）的交替層形成，其中通孔互連導電材料層，且金屬化層可經由任何適合的製程（諸如沉積、鑲嵌、雙鑲嵌或類似者）形成。在一些實施例中，基底202實質上不含主動元件及被動元件。
基底202可在基底202的第一側上具有接合墊204以耦接至堆疊晶粒210，且在基底202的第二側上具有接合墊206，以耦接至導電連接件178，基底202的第二側與第一側相對。在一些實施例中，藉由在基底202的第一側以及第二側上形成凹陷（recess）（未示出）至介電層（未示出）中來形成接合墊204及接合墊206。凹陷可經形成以允許接合墊204及接合墊206嵌入於介電層中。在其他實施例中，接合墊204及接合墊206可形成於介電層上，故省略凹陷。在一些實施例中，接合墊204及接合墊206包含由銅、鈦、鎳、金、鈀、類似者或其組合製成的薄晶種層（未示出）。接合墊204及接合墊206的導電材料可沉積於薄晶種層上方。導電材料可藉由電化學鍍覆製程、無電式鍍覆製程、CVD、原子層沉積（atomic layer deposition，ALD）、PVD、類似者或其組合形成。在一實施例中，接合墊204及接合墊206的導電材料為銅、鎢、鋁、銀、金、類似者或其組合。
在一實施例中，接合墊204及接合墊206為包含三層導電材料層（諸如，鈦層、銅層以及鎳層）的凸塊下金屬層。可採用材料及層的其他佈置，諸如鉻/鉻銅合金/銅/金的佈置、鈦/鈦鎢/銅的佈置，或銅/鎳/金的佈置，來形成接合墊204及接合墊206。可用於接合墊204及接合墊206的任何適合的材料或材料層全部意欲包含於本揭露的範疇內。在一些實施例中，導電通孔208延伸穿過基底202且將接合墊204中的至少一者耦接至接合墊206中的至少一者。
在所說明實施例中，儘管堆疊晶粒210藉由打線（wire bond）212耦接至基底202，但可使用其他連接件，諸如導電凸塊。在一實施例中，堆疊晶粒210為堆疊記憶體晶粒。舉例而言，堆疊晶粒210可為諸如低功率（low-power，LP）雙資料速率（double data rate，DDR）記憶體模組的記憶體晶粒，諸如LPDDR1、LPDDR2、LPDDR3、LPDDR4或類似記憶體模組。
堆疊晶粒210及打線212可藉由模製材料（molding material）214包封。可例如使用壓縮模製（compression molding）將模製材料214模製於堆疊晶粒210及打線212上。在一些實施例中，模製材料214為模製化合物、聚合物、環氧樹脂、氧化矽填充物材料、類似者或其組合。可執行固化步驟以固化模製材料214；固化製程可為熱固化、UV固化、類似者或其組合。
在一些實施例中，堆疊晶粒210及打線212內埋於模製材料214中，且在固化模製材料214之後，執行諸如研磨的平坦化步驟以移除模製材料214的過量部分且為第二封裝組件200提供實質上平面的表面。
在形成第二封裝組件200之後，借助於導電連接件178、接合墊206以及背側重佈線結構106將第二封裝組件200機械地及電性地接合至第一封裝組件100。在一些實施例中，堆疊晶粒210可經由打線212、接合墊204及接合墊206、導電通孔208、導電連接件178以及穿孔116耦接至積體電路晶粒126。
在一些實施例中，阻焊劑（solder resist）（未示出）形成於基底202的與堆疊晶粒210相對的一側上。導電連接件178可安置於阻焊劑的開口中，以電性地並機械地耦接至基底202中的導電構件（例如接合墊206）。阻焊劑可用於保護基底202的區域以免受外部損害。
在一些實施例中，在對導電連接件178回焊之前，導電連接件178具有環氧樹脂助焊劑（未示出）形成於其上，並且在第二封裝組件200附接至第一封裝組件100之後，導電連接件178上具有殘留下來的環氧樹脂助焊劑的環氧樹脂部分中之至少一些。
在一些實施例中，底填充料（MUF）可形成於第一封裝組件100與第二封裝組件200之間，並環繞導電連接件178。底填充料（MUF）可減小應力且保護由導電連接件178的回焊產生的接合點。底填充料可在第二封裝組件200附接後藉由毛細流動（capillary flow）製程來形成，或可在第二封裝組件200附接前藉由適合的沉積方法來形成。在形成環氧樹脂助焊劑的實施例中，環氧樹脂助焊劑可充當底填充料。
在圖17中，藉由沿例如第一封裝區100A與第二封裝區100B之間的切割道區（scribe line region）鋸割進行單體化製程。鋸割將第一封裝區100A自第二封裝區100B單體化。產生的單體化元件堆疊來自第一封裝區100A或第二封裝區100B中的一者。在一些實施例中，在第二封裝組件200連接至第一封裝組件100之後執行單體化製程。在其他實施例（未示出）中，在第二封裝組件200連接至第一封裝組件100之前執行單體化製程，諸如在剝離載體基底102且形成導電連接件178之後。
第一封裝組件100接著使用導電連接件176安裝至封裝基底300。封裝基底300可由半導體材料製成，諸如矽、鍺、金剛石或類似者。或者，亦可使用化合物材料，諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺碳化物、磷化砷化鎵、磷化鎵銦、其組合及類似者。另外，封裝基底300可為SOI基底。一般而言，SOI基底包含半導體材料層，諸如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合。在一個替代實施例中，基底300是基於諸如玻璃纖維補強樹脂核心的絕緣核心。核心材料的一個實例為玻璃纖維樹脂，諸如FR4。核心材料的替代方案包含雙馬來醯亞胺-三嗪BT樹脂，或替代地包括其他PCB材料或膜。諸如ABF的組成膜或其他疊層可用於封裝基底300。
封裝基底300可包含主動元件及被動元件（未示出）。如於本領域具有通常知識者將理解到，諸如電晶體、電容器、電阻器、其組合以及類似者的廣泛多種元件可用以產生用於元件堆疊的結構及功能性要求的設計。這些元件可使用任何適合的方法形成。
封裝基底300亦可包含金屬化層以及通孔（未示出），以及在金屬化層以及通孔上方的接合墊302。金屬化層可形成於主動以及被動元件上方，且經設計以連接各種元件以形成功能電路。金屬化層可由介電材料（例如低介電常數介電材料）與導電材料（例如銅）的交替層形成，其中通孔互連導電材料層，且金屬化層可經由任何適合的製程（諸如沉積、鑲嵌、雙鑲嵌或類似者）形成。在一些實施例中，封裝基底300實質上不含主動元件及被動元件。
在一些實施例中，回焊導電連接件176以將第一封裝組件100附接至接合墊302。導電連接件176將封裝基底300（包含封裝基底300中的金屬化層）電性地及/或物理地耦接至第一封裝組件100。在一些實施例中，可在安裝在封裝基底300上之前將被動元件（例如，表面安裝元件（surface mount devices，SMD））附接至第一封裝組件100（例如，接合至接合墊302）。在此類實施例中，被動元件可與導電連接件176接合至第一封裝組件100的相同的表面。
在對導電連接件176回焊之前，導電連接件176可具有環氧樹脂助焊劑（未示出）形成於其上，並且在第一封裝組件100附接至封裝基底300之後，導電連接件176上具有殘留下來的環氧樹脂助焊劑的環氧樹脂部分中的至少一些。此殘留的環氧樹脂部分可充當底填充料以減小應力且保護由回焊導電連接件176所產生的接合點。在一些實施例中，底填充料（未示出）可形成於第一封裝組件100與封裝基底300之間且環繞導電連接件176。可在附接第一封裝組件100之後藉由毛細流動製程形成底填充料或可在附接第一封裝組件100之前藉由適合的沉積方法形成底填充料。
應瞭解，封裝組件100可實施於其他元件堆疊中。舉例而言，圖16及圖17中繪示PoP結構，但封裝組件100亦可實施於倒裝晶片球狀柵格陣列（Flip Chip Ball Grid Array，FCBGA）封裝中。在此類實施例中，封裝組件100安裝至諸如封裝基底300的基底，但省略第二封裝組件200。替代地，蓋或散熱器可附接至封裝組件100。
實施例可達成優點。在積體電路晶粒126的非接觸區146上方形成金屬化圖案162的曲折部分150可提高導電線162A的機械強度。此外，當移除金屬化圖案162的過量晶種層時，所述金屬化圖案162的曲折部分150可影響蝕刻特徵，降低蝕刻期間導電線162A的寬度損耗。避免寬度損耗可尤其利於更精細間距的金屬化圖案，因為線斷裂的風險可能降低。
在一實施例中，積體電路封裝包含：第一積體電路晶粒，包含多個第一晶粒連接件，第一積體電路晶粒具有第一接觸區及第一非接觸區，第一接觸區為包含多個第一晶粒連接件的連續區，第一非接觸區自第一積體電路晶粒的邊緣延伸至第一接觸區；包封體，接觸第一積體電路晶粒的側面；介電層，接觸包封體及第一積體電路晶粒，介電層具有在第一接觸區上方的第一部分，在第一非接觸區上方的第二部分，以及在包封體的一部分上方的第三部分；以及包含以下的金屬化圖案：第一導電通孔，延伸穿過介電層的第一部分以接觸第一積體電路晶粒的多個第一晶粒連接件中的一者；以及導電線，沿介電層的第二部分及第三部分延伸，導電線具有沿介電層的第二部分的第一曲折部分及沿介電層的第三部分的直線部分。
在一些實施例中，積體電路封裝更包含：第二積體電路晶粒，包含多個第二晶粒連接件，第二積體電路晶粒具有第二接觸區及第二非接觸區，第二接觸區為包含多個第二晶粒連接件的連續區，第二非接觸區自第二積體電路晶粒的邊緣延伸至第二接觸區，第二積體電路晶粒藉由包封體的一部分與第一積體電路晶粒橫向分離。在積體電路封裝的一些實施例中，介電層具有在第二非接觸區上方第四部分以及在第二接觸區上方的第五部分，導電線具有沿介電層的第四部分的第二曲折部分，金屬化圖案更包含：第二導電通孔，延伸穿過介電層的第五部分以接觸第二積體電路晶粒的多個第二晶粒連接件中的一者，導電線將第一導電通孔連接至第二導電通孔。在積體電路封裝的一些實施例中，導電線的直線部分具有單個縱向軸線且跨越介電層的第三部分連續延伸。在積體電路封裝的一些實施例中，導電線的第一曲折部分包含：第一區段，其縱向軸線平行於直線部分的縱向軸線；以及多個第二區段，連接至第一區段，多個第二區段具有多個縱向軸線，多個第二區段的多個縱向軸線各自與第一區段的縱向軸線偏轉相同的第一角度。在積體電路封裝的一些實施例中，導電線的第一曲折部分具有第一寬度，導電線的直線部分具有第二寬度，且第二寬度大於第一寬度。在積體電路封裝的一些實施例中，導電線更具有將第一導電通孔電性耦接至第一曲折部分的連接部分，連接部分具有第三寬度，第三寬度大於第一寬度且小於第二寬度。在積體電路封裝的一些實施例中，金屬化圖案更包含：虛設導電構件，沿介電層的第一部分延伸，虛設導電構件至少部分地安置於第一導電通孔周圍。在積體電路封裝的一些實施例中，虛設導電構件電性連接至接地端。在積體電路封裝的一些實施例中，虛設導電構件電性連接至供電端。
在一實施例中，積體電路封裝包含：第一積體電路晶粒，包含多個第一晶粒連接件，第一積體電路晶粒具有第一接觸區及第一非接觸區，第一接觸區為包含多個第一晶粒連接件的連續區，第一非接觸區自第一積體電路晶粒的邊緣延伸至第一接觸區；第二積體電路晶粒，包含多個第二晶粒連接件，第二積體電路晶粒與第一積體電路晶粒相鄰安置，第二積體電路晶粒具有第二接觸區及第二非接觸區，第二接觸區為包含多個第二晶粒連接件的連續區，第二非接觸區自第二積體電路晶粒的邊緣延伸至第二接觸區；包封體，安置於第一積體電路晶粒與第二積體電路晶粒之間；第一介電層，位於包封體、第一積體電路晶粒以及第二積體電路晶粒上；第一金屬化圖案，沿第一介電層延伸且延伸穿過第一介電層，第一金屬化圖案在第一非接觸區及第二非接觸區上方具有多個曲折導電線；第二介電層，位於第一金屬化圖案上；以及第二金屬化圖案，沿第二介電層延伸且延伸穿過第二介電層，第二金屬化圖案在第一非接觸區及第二非接觸區上方具有多個直線導電線。
在積體電路封裝的一些實施例中，第一金屬化圖案包含：導電通孔，延伸穿過第一介電層以接觸第一積體電路晶粒的多個第一晶粒連接件中的一者，導電通孔電性連接至多個曲折導電線的導電線；以及虛設導電構件，至少部分安置於導電通孔周圍且至少部分沿導電線安置。在積體電路封裝的一些實施例中，虛設導電構件包含：沿導電線的第一側延伸、圍繞導電通孔延伸且沿導電線的第二側延伸的單個連續導電桿。在積體電路封裝的一些實施例中，虛設導電構件包含：導電桿，沿導電線的第一側且部分圍繞導電通孔延伸；以及導電島狀物，沿導電線的第二側延伸，導電島狀物的寬度大於導電桿的寬度。在積體電路封裝的一些實施例中，虛設導電構件包含：導電桿，沿導電線的第一側且部分圍繞導電通孔延伸；以及多個導電跡線，沿導電線的第二側安置，導電桿的長度大於多個導電跡線的寬度。在積體電路封裝的一些實施例中，虛設導電構件包含：多個導電跡線，沿導電線的第一側、圍繞導電通孔的全部以及沿導電線的第二側不連續地安置。在積體電路封裝的一些實施例中，虛設導電構件包含：多個導電跡線，沿導電線的第一側、圍繞導電通孔的部分以及沿導電線的第二側不連續地安置。在積體電路封裝的一些實施例中，虛設導電構件圍繞導電線的第一部分安置，導電線的第一部分的寬度比導電線安置於第一非接觸區及第二非接觸區上方的部分的寬度更大。
在一實施例中，積體電路封裝的形成方法包含：附接與第二積體電路晶粒相鄰的第一積體電路晶粒，第一積體電路晶粒及第二積體電路晶粒由間隙區分離，第一積體電路晶粒及第二積體電路晶粒具有包含多個晶粒連接件的多個接觸區及不含多個晶粒連接件的多個非接觸區，多個非接觸區經安置與第一積體電路晶粒的邊緣及第二積體電路晶粒的邊緣相鄰；將第一介電層沉積於第一積體電路晶粒及第二積體電路晶粒上方；形成沿第一介電層延伸且延伸穿過第一介電層的第一金屬化圖案，第一金屬化圖案在間隙區上方包含多個直線導電線且在非接觸區上方包含多個曲折導電線；將第二介電層沉積於第一金屬化圖案上方；以及形成沿第二介電層延伸且延伸穿過第二介電層的第二金屬化圖案，第二金屬化圖案在間隙區及多個非接觸區上方包含多個直線導電線。
在方法的一些實施例中，形成第一金屬化圖案包含：形成電性連接至第一積體電路晶粒及第二積體電路晶粒的多個導電通孔；形成多個曲折導電線，多個曲折導電線電性連接至多個導電通孔；形成多個直線導電線，多個直線導電線電性連接至多個曲折導電線；以及形成多個虛設導電構件，多個虛設導電構件至少部分圍繞多個導電通孔安置。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可更佳地理解本發揭露的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行作出改變、替代及更改。
100、200:封裝組件 100A:第一封裝區 100B:第二封裝區 102:載體基底 104:釋放層 106:背側重佈線結構 108、112、160、164、168、172:介電層 110、162、166、170:金屬化圖案 114:開口 116:穿孔 126:積體電路晶粒 126A:第一積體電路晶粒 126B:第二積體電路晶粒 128:黏著劑 130:半導體基底 132:互連結構 134:焊墊 136:鈍化膜 138:晶粒連接件 140:介電材料 142:包封體 144:接觸區 146:非接觸區 148:間隙區 150:曲折部分 152:直線部分 153:連接部分 154:第一區段 156:第二區段 158:前側重佈線結構 162A:導電線 162B、208:導電通孔 162C:虛設導電構件 174:凸塊下金屬層 176、178:導電連接件 202:基底 204、206、302:接合墊 210、210A、210B:堆疊晶粒 212:打線 214:模製材料 300:封裝基底 A-A:橫截面線 D1、D2、D3:距離 L1、L2、L3:長度 S1、S2、S3、S4:間距 W1、W2、W3、W4、W5:寬度 θ1、θ2、θ3、θ4:角度
結合附圖閱讀以下詳細描述會最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見，而任意地增加或減小各種特徵的尺寸。 圖1至圖8為根據一些實施例的用於形成封裝組件的製程期間的中間步驟的橫截面視圖。 圖9A、圖9B以及圖10為根據一些實施例的金屬化圖案的俯視圖。 圖11A、圖11B、圖11C、圖11D、圖11E以及圖11F為根據各種實施例的金屬化圖案的俯視圖。 圖12至圖15為根據一些實施例的用於形成封裝組件的製程期間的中間步驟的橫截面視圖。 圖16及圖17示出根據一些實施例的積體電路元件堆疊。
126:積體電路晶粒
144:接觸區
146:非接觸區
148:間隙區
150:曲折部分
152:直線部分
153:連接部分
158:前側重佈線結構
162A:導電線
162B:導電通孔

Claims (20)

  1. 一種積體電路封裝，包括： 第一積體電路晶粒，包括多個第一晶粒連接件，所述第一積體電路晶粒具有第一接觸區及第一非接觸區，所述第一接觸區為包含所述多個第一晶粒連接件的連續區，所述第一非接觸區自所述第一積體電路晶粒的邊緣延伸至所述第一接觸區； 包封體，接觸所述第一積體電路晶粒的側面； 介電層，接觸所述包封體及所述第一積體電路晶粒，所述介電層具有在所述第一接觸區上方的第一部分，在所述第一非接觸區上方的第二部分，以及在所述包封體的一部分上方的第三部分；以及 金屬化圖案，包括： 第一導電通孔，延伸穿過所述介電層的所述第一部分以接觸所述第一積體電路晶粒的所述多個第一晶粒連接件中的一者；以及導電線，沿所述介電層的所述第二部分及所述第三部分延伸，所述導電線具有沿所述介電層的所述第二部分的第一曲折部分以及沿所述介電層的所述第三部分的直線部分。
  2. 如申請專利範圍第1項所述的積體電路封裝，更包括： 第二積體電路晶粒，包括多個第二晶粒連接件，所述第二積體電路晶粒具有第二接觸區及第二非接觸區，所述第二接觸區為包含所述多個第二晶粒連接件的連續區，所述第二非接觸區自所述第二積體電路晶粒的邊緣延伸至所述第二接觸區，所述第二積體電路晶粒藉由所述包封體的所述部分與所述第一積體電路晶粒橫向分離。
  3. 如申請專利範圍第2項所述的積體電路封裝，其中所述介電層具有在所述第二非接觸區上方的第四部分以及在所述第二接觸區上方的第五部分，所述導電線具有沿所述介電層的所述第四部分的第二曲折部分，所述金屬化圖案更包括： 第二導電通孔，延伸穿過所述介電層的所述第五部分以接觸所述第二積體電路晶粒的所述多個第二晶粒連接件中的一者，所述導電線將所述第一導電通孔連接至所述第二導電通孔。
  4. 如申請專利範圍第1項所述的積體電路封裝，其中所述導電線的所述直線部分具有單個縱向軸線，且跨越所述介電層的所述第三部分連續延伸。
  5. 如申請專利範圍第4項所述的積體電路封裝，其中所述導電線的所述第一曲折部分包括： 第一區段，其縱向軸線平行於所述直線部分的所述縱向軸線；以及 多個第二區段，連接至所述第一區段，所述多個第二區段具有多個縱向軸線，所述多個第二區段的所述多個縱向軸線各自與所述第一區段的所述縱向軸線偏轉相同的第一角度。
  6. 如申請專利範圍第4項所述的積體電路封裝，其中所述導電線的所述第一曲折部分具有第一寬度，所述導電線的所述直線部分具有第二寬度，且所述第二寬度大於所述第一寬度。
  7. 如申請專利範圍第6項所述的積體電路封裝，其中所述導電線更具有連接部分，所述連接部分將所述第一導電通孔電性耦接至所述第一曲折部分，所述連接部分具有第三寬度，所述第三寬度大於所述第一寬度且小於所述第二寬度。
  8. 如申請專利範圍第7項所述的積體電路封裝，其中所述金屬化圖案更包括： 虛設導電構件，沿所述介電層的所述第一部分延伸，所述虛設導電構件至少部分地安置於所述第一導電通孔周圍。
  9. 如申請專利範圍第8項所述的積體電路封裝，其中所述虛設導電構件電性連接至接地端。
  10. 如申請專利範圍第8項所述的積體電路封裝，其中所述虛設導電構件電性連接至供電端。
  11. 一種積體電路封裝，包括： 第一積體電路晶粒，包括多個第一晶粒連接件，所述第一積體電路晶粒具有第一接觸區及第一非接觸區，所述第一接觸區為包含所述多個第一晶粒連接件的連續區，所述第一非接觸區自所述第一積體電路晶粒的邊緣延伸至所述第一接觸區； 第二積體電路晶粒，包括多個第二晶粒連接件，所述第二積體電路晶粒與所述第一積體電路晶粒相鄰安置，所述第二積體電路晶粒具有第二接觸區及第二非接觸區，所述第二接觸區為包含所述多個第二晶粒連接件的連續區，所述第二非接觸區自所述第二積體電路晶粒的邊緣延伸至所述第二接觸區； 包封體，安置於所述第一積體電路晶粒與所述第二積體電路晶粒之間； 第一介電層，位於所述包封體、所述第一積體電路晶粒以及所述第二積體電路晶粒上； 第一金屬化圖案，沿所述第一介電層延伸且延伸穿過所述第一介電層，所述第一金屬化圖案在所述第一非接觸區及所述第二非接觸區上方具有多個曲折導電線； 第二介電層，位於所述第一金屬化圖案上；以及 第二金屬化圖案，沿所述第二介電層延伸且延伸穿過所述第二介電層，所述第二金屬化圖案在所述第一非接觸區及所述第二非接觸區上方具有多個直線導電線。
  12. 如申請專利範圍第11項所述的積體電路封裝，其中所述第一金屬化圖案包括： 導電通孔，延伸穿過所述第一介電層以接觸所述第一積體電路晶粒的所述多個第一晶粒連接件中的一者，所述導電通孔電性連接至所述多個曲折導電線的導電線；以及 虛設導電構件，至少部分安置於所述導電通孔周圍且至少部分沿所述導電線安置。
  13. 如申請專利範圍第12項所述的積體電路封裝，其中所述虛設導電構件包括： 單個連續導電桿，沿所述導電線的第一側、圍繞所述導電通孔且沿所述導電線的第二側延伸。
  14. 如申請專利範圍第12項所述的積體電路封裝，其中所述虛設導電構件包括： 導電桿，沿所述導電線的第一側且部分圍繞所述導電通孔延伸；以及 導電島狀物，沿所述導電線的第二側延伸，所述導電島狀物的寬度大於所述導電桿的寬度。
  15. 如申請專利範圍第12項所述的積體電路封裝，其中所述虛設導電構件包括： 導電桿，沿所述導電線的第一側且部分圍繞所述導電通孔延伸；以及 多個導電跡線，沿所述導電線的第二側安置，所述導電桿的長度大於所述多個導電跡線的寬度。
  16. 如申請專利範圍第12項所述的積體電路封裝，其中所述虛設導電構件包括： 多個導電跡線，沿所述導電線的第一側、圍繞所述導電通孔的全部且沿所述導電線的第二側不連續地安置。
  17. 如申請專利範圍第12項所述的積體電路封裝，其中所述虛設導電構件包括： 多個導電跡線，沿所述導電線的第一側、圍繞所述導電通孔的一部分且沿所述導電線的第二側不連續地安置。
  18. 如申請專利範圍第12項所述的元件，其中所述虛設導電構件圍繞所述導電線的第一部分安置，所述導電線的所述第一部分的寬度比所述導電線安置於所述第一非接觸區及第二非接觸區上方的部分的寬度更大。
  19. 一種積體電路封裝的形成方法，包括： 附接與第二積體電路晶粒相鄰的第一積體電路晶粒，所述第一積體電路晶粒及所述第二積體電路晶粒由間隙區分離，所述第一積體電路晶粒及所述第二積體電路晶粒具有包括多個晶粒連接件的多個接觸區及不含所述多個晶粒連接件的多個非接觸區，所述多個非接觸區經安置與所述第一積體電路晶粒的邊緣及所述第二積體電路晶粒的邊緣相鄰； 將第一介電層沉積於所述第一積體電路晶粒及第二積體電路晶粒上方； 形成沿所述第一介電層延伸且延伸穿過所述第一介電層的第一金屬化圖案，所述第一金屬化圖案包括在所述間隙區上方的多個直線導電線及在所述多個非接觸區上方的多個曲折導電線； 將第二介電層沉積於所述第一金屬化圖案上方；以及 形成沿所述第二介電層延伸且延伸穿過所述第二介電層的第二金屬化圖案，所述第二金屬化圖案包括在所述間隙區及所述多個非接觸區上方的多個直線導電線。
  20. 如申請專利範圍第19項所述的積體電路封裝的形成方法，其中形成所述第一金屬化圖案包括： 形成電性連接至所述第一積體電路晶粒及所述第二積體電路晶粒的多個導電通孔； 形成所述多個曲折導電線，所述多個曲折導電線電性連接至所述多個導電通孔； 形成所述多個直線導電線，所述多個直線導電線電性連接至所述多個曲折導電線；以及 形成多個虛設導電構件，所述多個虛設導電構件至少部分圍繞所述多個導電通孔安置。
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