TW201924231A - 連續時間三角積分調變器 - Google Patents

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Abstract

本發明的實施例公開一種連續時間三角積分調變器。在一個實例中，連續時間三角積分調變器包含：量化器、緩衝器模組、隨機產生器以及參考模組。量化器包含基於參考電位與基於類比信號的樣本生成的輸入的比較生成數位輸出的比較器。緩衝器模組將數位輸出儲存預定延遲時段且在預定延遲時段之後輸出數位輸出作為延遲的數位輸出。隨機產生器使延遲的數位輸出隨機化以生成隨機的數位輸出。參考模組基於隨機的數位輸出修改參考電位。

Description

連續時間三角積分調變器
本發明的實施例是有關於一種連續時間三角積分調變器。
類比/數位轉換器（Analog-to-digital converter，ADC）將類比輸入信號的樣本轉換成對應於樣本的數位值。ADC可用於各種電子元件，例如有限脈衝解析度（finite impulse resolution，FIR）、數位/類比轉換器（digital to analog converter，DAC）和許多其它類型的電子元件等。數位/類比轉換器（DAC）是用於將數位信號轉換成類比信號的元件。
三角積分（sigma-delta或delta-sigma）調變是一種用於將類比信號編碼成如ADC中可得出的數位信號的方法。其還可以作為DAC的部分，用於將高位元數目低頻數位信號轉移到較低位元數目較高頻數位信號。
三角積分調變器的量化器（quantizer）通過轉換過程生成基於類比信號的樣本所生成的輸入的數位表示。一或多個DAC可將數位輸出轉換成對應的類比值，且基於類比值更新量化器的輸入。
連續時間三角積分調變器通常遭受過量迴路延遲（excess loop delay，ELD）。三角積分調變器的ELD可對應於與一或多個DAC相關聯的延遲時段、向量化器提供輸入的元件的延遲時段以及量化器自身的延遲時段。量化器的延遲時段可對應於提示量化器更新數位輸出與量化器實際輸出更新的數位輸出之間的時段。
一種用於補償三角積分調變器的ELD的常規方法包含提供另外的DAC和一或多個延遲緩衝器。然而，此常規方法需要至少兩個DAC，這會增加三角積分調變器的功率消耗。
另外，DAC傾向於生成與數位輸入相關的誤差。這些誤差通常是元件失配、製程和熱梯度以及其它非線性誤差源的結果。這些誤差可能會產生對轉換過程造成非預期的效果的諧波失真。動態元件匹配（Dynamic element matching，DEM）可用於補償元件失配和改善DAC的平均線性度。舉例來說，給定溫度計代碼中的一個由DEM以隨機方式擴散，以使得DAC電流的誤差一起被平均。
DEM可用於連續時間和離散時間三角積分調變器兩者以使DAC失配最小化。但用於在三角積分調變器中用量化器實施DEM的現有方法將引起對DEM和/或量化器功能的高時序約束。舉例來說，DEM及量化器的兩個功能必須在相同的半個時鐘週期內完成回饋補償迴路，這又需要較高功率來加速DEM和/或量化器的操作。
因此，在連續時間三角積分調變器中用DEM實施方案進行ELD補償的常規技術並不完全令人滿意。
本發明的實施例提供一種連續時間三角積分調變器，包括：量化器，包含被配置成基於參考電位與基於類比信號的樣本生成的輸入的比較生成數位輸出的比較器；緩衝器模組，被配置成將所述數位輸出儲存預定延遲時段且在所述預定延遲時段之後輸出所述數位輸出作為延遲的數位輸出；隨機產生器，被配置成使所述延遲的數位輸出隨機化以生成隨機的數位輸出；以及參考模組，被配置成基於所述隨機的數位輸出修改所述參考電位。
以下公開內容描述實施主題的不同特徵的各種例示性實施例。下文描述元件和佈置的具體實例來簡化本公開的實施例。當然，這些僅為實例且並非旨在為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含額外特徵可形成於第一特徵與第二特徵之間從而使得第一特徵與第二特徵可以不直接接觸的實施例。另外，本公開可在各種實例中重複附圖標號和/或字母。此重複是出於簡化和清楚的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。
另外，在本文中為了易於描述，可使用例如「在…之下（beneath）」、「在…下方（below）」、「下部（lower）」、「在…上方（above）」、「上部（upper）」以及類似術語等空間相對術語來描述如在圖式中所說明的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意圖涵蓋元件在使用或操作中的不同定向。設備可以其它方式定向（旋轉90度或處於其它取向），且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
三角積分調變器可如在ADC中將類比信號編碼成數位信號，或如在DAC中使用脈衝密度調變將高解析度信號編碼成較低解析度信號。連續時間三角積分調變器通常遭受ELD。用於補償三角積分調變器的ELD的常規方法需要額外的DAC，且因此增加三角積分調變器的功率消耗。
另外，DAC傾向於生成與數位輸入相關的誤差。這些誤差通常是元件失配、製程和熱梯度以及其它非線性誤差源的結果。雖然DEM可用於連續時間和離散時間三角積分調變器兩者以使DAC失配最小化，但用於在三角積分調變器中用量化器實施DEM的現有方法引起對DEM和/或量化器功能的高時序約束，這又需要較高功率來加速DEM和/或量化器的操作。
本公開的實施例旨在通過關鍵塊（例如數位ELD和DEM）的新穎設計來改善三角積分調變器的迴路穩定性和功率效率以降低功率消耗且放寬三角積分調變器的操作時序約束。本公開的實施例提供連續時間三角積分調變器的各種實施例，所述連續時間三角積分調變器至少包含：量化器、暫存器模組、隨機產生器以及參考模組。量化器包含至少一個比較器，所述比較器基於至少一個參考電位與基於類比信號的樣本所生成的輸入的比較生成數位代碼。緩衝器模組將數位代碼儲存預定延遲時段，且在預定延遲時段之後輸出數位代碼作為延遲的數位代碼。隨機產生器和參考模組基於延遲的數位代碼運行。舉例來說，預定延遲時段是時鐘信號的半個週期，以給予量化器和隨機產生器的操作足夠的時間。
在一個實施例中，隨機產生器可通過DEM模組實施以使延遲的數位代碼隨機化且生成隨機的數位代碼。參考模組可通過基於隨機的數位代碼修改參考電位的數位ELD補償器來實施。
在另一實施例中，通過數位ELD補償器實施的參考模組首先基於延遲的數位代碼修改至少一個參考電位以生成一組修改的參考電位。接著，通過DEM模組實施的隨機產生器可使這組修改的參考電位隨機化。
在一些實施例中，相比於連續時間三角積分調變器的常規設計，本公開的實施例提出的設計將ELD補償器從類比電流DAC改變為全數位電路，這節省了連續時間三角積分調變器的功率消耗。另外，ELD補償結構是基於延遲的數位代碼與DEM模組一起實施，這對量化器和DEM模組兩者提供了足夠的操作時間。這解決元件失配問題且避免加速量化時間和DEM獲取時間的需要，且因此進一步減少連續時間三角積分調變器的功率消耗。
本公開的實施例適用於所有類型的連續時間三角積分調變器，尤其是例如根據先進的無線標準，那些具有較高功率和速度要求的連續時間三角積分調變器。
圖1是根據本公開的各種實施例的三角積分調變器100的例示性方塊圖。如圖1中所繪示，三角積分調變器100包含加法器110、迴路積分器120、量化器130、緩衝器模組140、DEM模組150、數位ELD參考模組160以及DAC 170。
三角積分調變器100可以是如在ADC中將類比信號編碼成數位信號的連續時間三角積分調變器。在一些實施例中，可實施與三角積分調變器100相似的結構以在DAC中使用脈衝密度調變來將高解析度信號編碼成較低解析度信號。
DAC 170可以是例如在緩衝器模組140的半週期延遲之後基於量化器130的數位輸出生成類比輸出的電流DAC（current DAC，IDAC）。在一個實施例中，加法器110包含接收類比信號（U）的樣本的非反相輸入端和接收DAC 170的模擬輸出的反相輸入端。加法器110從類比信號的樣本中減去DAC 170的類比輸出。因此，加法器110還可被稱作減法器。
迴路積分器120是集成加法器110的輸出（X）且將集成輸出（Y）提供到量化器130的迴路積分器。每個預定取樣週期對類比信號取樣，以便由三角積分調變器100進行數位化。當完成轉換過程時，量化器130的數位輸出是類比輸入信號的樣本的數位表示。
量化器130可包含在每個時鐘週期（Ts）將集成輸出（Y）與對應參考進行比較的一或多個比較器。量化器130分別基於比較生成數位輸出（V）。在一個實施例中，時鐘週期（Ts）比（類比輸入信號的）預定取樣週期更短，因此可回饋多組數位輸出以與類比輸入信號的每個樣本進行比較。
基於通過DAC 170輸出的模擬值更新量化器130的輸入（Y）。量化器130基於所更新的輸入更新數位輸出。舉例來說，在類比信號被取樣的時間之間，多次（基於時鐘信號）更新輸入及數位輸出。這使得數位輸出能夠在轉換過程期間被改變，以便最好地表示類比信號的樣本。
在輸出延遲的數位輸出之前，緩衝器模組140將量化器130的數位輸出緩衝時鐘週期（Ts）的一半。因此，DAC 170基於延遲的數位輸出生成類比輸出。可理解，在一些實施例中，緩衝器模組140可用緩衝器替換，緩衝器將量化器130的數位輸出緩衝約時鐘週期（Ts）的一半。
連續時間三角積分調變器通常遭受ELD，其可對應於與DAC相關聯的延遲時段、向量化器提供輸入的元件的延遲時段以及量化器自身的延遲時段。量化器的延遲時段可對應於提示量化器更新數位輸出（例如，基於時鐘信號）與量化器實際輸出更新的數位輸出之間的時段。相對於量化器的延遲時段，DAC的延遲時段和向量化器提供輸入的元件的延遲時段可忽略。在此實例中，數位ELD參考模組160可改變供應到量化器130的參考電壓，以補償三角積分調變器100的ELD。數位ELD參考模組160可基於來自緩衝器模組140的延遲數位輸出生成到量化器130的修改的參考電位。相比於具有供應到量化器的固定參考電位的連續時間三角積分調變器，圖1的三角積分調變器100消耗較少功率。
在此實例中，數位ELD參考模組160被實施為全數位電路或高度數位電路。相比於具有除用於ELD補償的DAC 170之外的額外IDAC的連續時間三角積分調變器，圖1中包含數位ELD補償器160的三角積分調變器100消耗較少功率。
另外，DAC傾向於生成與數位輸入相關的誤差。這些誤差通常是元件失配、製程和熱梯度以及其它非線性誤差源的結果。這些誤差可能會產生對轉換過程造成非預期的效果的諧波失真。DEM可用於補償元件失配和改善DAC的平均線性度。舉例來說，給定溫度計代碼中的一個由DEM以隨機方式擴散，以使得DAC電流的誤差一起被平均。理論上，如果擴散理想且允許足夠時間來平均電流元件，那麼DAC將變得完全線性。實際上，通常集中在諧波頻率的能量會變成白色雜訊，有些會提高本底雜訊同時顯著改善總諧波失真和無雜波動態範圍。
三角積分調變器100中的DEM模組150可實施為將量化器130的延遲數位輸出隨機化以使DAC失配最小化且避免固定模式的雜訊的任何隨機產生器。可理解，在使延遲數位輸出隨機化之後，數位ELD參考模組160的輸出和量化器130的輸出也相應地隨機化。因此，DAC 170的輸入在下一週期中也隨機化，從而使DAC失配最小化且避免固定模式的雜訊。
由於DEM模組150設置在量化器130的回饋路徑中，因此時鐘信號的半個週期被保留用於量化器130以執行量化。DEM模組150也實施為可容易地在半個週期內完成DEM操作的數位電路。相比於其中DEM和量化器的兩個功能必須在相同的半個時鐘週期內完成的常規設計，圖1中提出的設計放寬三角積分調變器100的功率消耗需求。
在此實例中，數位ELD參考模組160在DEM模組150之後運行。即，數位ELD參考模組160基於由DEM模組150生成的混洗的（shuffled）數位代碼生成修改的參考電位。
圖2是根據本公開的一些實施例的圖1中示出的三角積分調變器100的操作順序圖200。如圖2中所繪示，量化器130可在時鐘信號的半個週期（0.5 Ts）210內操作。在下一週期220中，DEM模組150和數位ELD參考模組160以串聯方式運行。在此實施例中，DEM模組150在數位ELD參考模組160之前運行。DAC 170在下一週期220中運行，以與DEM模組150和數位ELD參考模組160並聯方式運行。這說明量化器130可具有足夠的量化時間。雖然DEM模組150和數位ELD參考模組160需要共用相同的週期，但其對數位信號進行操作，這不需要太多時間。舉例來說，DEM模組150的DEM功能可在時鐘週期的¼內執行。
圖3是根據本公開的各種實施例的另一三角積分調變器300的例示性方塊圖。如圖3中所繪示，三角積分調變器300包含加法器110、迴路積分器120、量化器130、緩衝器模組140、DEM模組350、參考模組360以及DAC 170。
三角積分調變器300可以是將類比信號編碼成如ADC中的數位信號的連續時間三角積分調變器。在一些實施例中，可實施與三角積分調變器300相似的結構以在DAC中使用脈衝密度調變來將高解析度信號編碼成較低解析度信號。
三角積分調變器300中的加法器110、迴路積分器120、量化器130、緩衝器模組140以及DAC 170工作方式分別類似於三角積分調變器100中的加法器110、迴路積分器120、量化器130、緩衝器模組140以及DAC 170。
在此實例中，參考模組360可改變供應到量化器130的參考電壓，以補償三角積分調變器300的ELD。不同於圖1中的三角積分調變器100，三角積分調變器300中的參考模組360在DEM模組350之前運行。即，參考模組360基於來自緩衝器模組140的延遲數位輸出生成修改的參考電位；且DEM模組350在對修改的參考電位被量化器130使用之前對修改的參考電位進行混洗。
在此實例中，參考模組360實施為全數位電路或高度數位電路。因此，相比於具有供應到量化器的固定參考電位的連續時間三角積分調變器或相比於具有除用於ELD補償的DAC 170之外的額外IDAC的連續時間三角積分調變器，圖3的三角積分調變器300消耗較少功率。
另外，由於DEM模組350設置在量化器130的回饋路徑中，因此時鐘信號的半個週期被保留用於量化器130以執行量化。DEM模組350也實施為可容易地在半個時鐘週期內完成DEM操作的數位電路。相比於其中DEM和量化器的兩個功能必須在相同的半個時鐘週期內完成的常規設計，圖3中提出的設計放寬三角積分調變器300的功率消耗要求。
圖4是根據本公開的一些實施例的圖3中繪示的三角積分調變器300的操作順序圖400。如圖4中所繪示，量化器130可在時鐘信號的半個週期（0.5 Ts）410內操作。在下一週期420中，參考模組360和DEM模組350以串聯方式運行。在此實施例中，參考模組360在DEM模組350之前運行。DAC 170在下一週期420中運行，以與DEM模組350和參考模組360並聯方式運行。這說明量化器130可具有足夠的量化時間。雖然DEM模組350和參考模組360需要共用相同的週期，但其對數位信號進行操作，這不需要太多時間。舉例來說，DEM模組350的DEM功能可在時鐘週期的¼內執行。
可理解，在一個實施例中，在三角積分調變器中存在兩個DEM模組，其中數位ELD塊設置在兩個DEM模組之間。
還可理解，在一個實施例中，三角積分調變器中的DEM模組和數位ELD塊形成迴路以生成隨機化的且更新的參考電位。
圖5是根據本公開的各種實施例的三角積分調變器500的一部分的詳細方塊圖。如圖5中所繪示，三角積分調變器500包含積分器510、數位電路520、量化器530以及緩衝器模組540。
如圖5中所繪示，積分器510可用標準積分電路實施，所述標準積分電路包含電阻器、電容器以及放大器。積分器510生成整合的類比信號且將其傳送到數位電路520。根據一些實施例，數位電路520可以是集成DEM模組522、數位ELD補償器524以及加法器526的功能的數位電路520。
數位ELD補償器524可包含選擇若干數位輸入信號（V1 、…、Vn ）中的一個並將所選擇的輸入轉發到DEM模組522中的多工器。根據各種實施例，數位ELD補償器524可包含多個多工器。在一個實施例中，量化器530是在4級量化的情況下使用2位元解析度量化類比信號的2位元量化器。數位ELD補償器524接著包含4個多工器以選擇4個輸入且將其轉發到DEM模組522中作為選擇的參考電位。所選擇的參考電位可不同於前一輪的原始參考電位。即，可在每個週期中修改參考電位中的一或多個。
DEM模組522可對從數位ELD補償器524接收的所選擇的參考電位進行混洗且將隨機化參考電位輸出到加法器526。在一個實施例中，522的混洗結果可回饋給數位ELD補償器524以用於反復選擇參考電位。加法器526接收來自積分器510的整合的類比信號且在將其作為模擬輸入傳送到量化器530以用於量化之前用隨機化參考電位將其減去。
量化器530接收類比輸入且對其量化以生成數位輸出Dout 。在此實例中，量化器530在時鐘信號的正週期（VCLK ）535下運行。量化器530將數位輸出傳送到緩衝器模組540，所述緩衝器模組540在時鐘信號的負週期（）545下緩衝Dout 且輸出延遲的數位輸出D'out 。即，緩衝器模組540延遲量化器530的數位輸出半個週期且將延遲的數位輸出傳送到數位電路520中以用於ELD補償和DEM。
圖6是根據本公開的各種實施例的包含2位元子ADC（2-bit sub-ADC）的三角積分調變器600的一部分的詳細方塊圖。如圖6中所繪示，三角積分調變器600包含四個4對1多工器610、DEM模組620、2位元ADC 630以及2位元DAC 640。
四個多工器610中的每一個選擇四個參考電位中的一個且將其轉發到DEM模組620。DEM模組620使來自四個多工器610的四個所選擇的參考電位隨機化。DEM模組620可將隨機化的參考電位回饋到四個多工器610以用於進一步選擇和隨機化。DEM模組620還可將隨機化的參考電位發送到2位元ADC 630，用於量化來自迴路濾波器（例如積分器）的類比輸入信號VIN 635。
在此實例中，2位元ADC 630是使用線性電壓梯（linear voltage ladder）的2位元快閃記憶體ADC，所述線性電壓梯在梯子的四個梯級中的每一個處具有比較器，以將輸入電壓VIN 635與從DEM模組620接收的連續四個參考電壓進行比較。在比較之後，2位元ADC 630生成2位元數位代碼作為數位輸出。2位元ADC 630可將2位元數位代碼發送返回到四個多工器610以用於更新參考電位。2位元ADC 630還可將2位元數位代碼發送到2位元DAC 640以用於數位/類比轉換。
在此實例中，2位元DAC 640是針對DAC輸出的每個可能值含有相等電阻器或電流源區段的2位元恒溫DAC。在2位元DAC 640中存在4個區段。由於參考電位的順序在DEM模組620處進行混洗，因此2位元ADC 630的四個數位輸出的雜訊位準也相應地進行混洗。反過來，2位元DAC 640的四個模擬輸出的雜訊或失真位準也相應地進行混洗，以避免固定模式的雜訊或DAC失配。
圖7是根據本公開的各種實施例的另一三角積分調變器700的詳細方塊圖。如圖7中所繪示，三角積分調變器700包含加法器710、積分器720、量化器730、緩衝器模組740、DEM模組750、參考模組760、DAC 770、逆矩陣移位器（inverse matrix shifter）780以及矩陣移位器（matrix shifter）790。
三角積分調變器700可以是將類比信號編碼成如ADC中的數位信號的連續時間三角積分調變器。在一些實施例中，可實施與三角積分調變器700相似的結構以在DAC中使用脈衝密度調變來將高解析度信號編碼成較低解析度信號。
三角積分調變器700中的加法器710、積分器720、緩衝器模組740以及DAC 770工作方式分別類似於三角積分調變器100中的加法器110、迴路積分器120、緩衝器模組140以及DAC 170。
在此實例中，量化器730包含在每個時鐘週期（Ts）將從積分器720接收的集成輸出（Y）與對應的參考V''REF 進行比較的多個比較器。量化器730基於比較分別生成數位代碼（Dout ）。基於由DAC 770輸出的模擬值更新量化器730的輸入（Y）。量化器730基於所更新的輸入更新數位代碼（Dout ）。
在輸出延遲的數位代碼之前，緩衝器模組740將量化器730的數位代碼緩衝時鐘週期（Ts）的一半。因此，DAC 770基於延遲的數位代碼生成類比輸出。可理解，在一些實施例中，緩衝器模組740可用緩衝器替換，緩衝器將量化器730的數位代碼緩衝約時鐘週期（Ts）的一半。
延遲的數位代碼通過緩衝器模組740輸出到DEM模組750中用於將延遲的數位代碼隨機化，以使DAC失配最小化且避免固定模式的雜訊。可理解，在將延遲的數位代碼隨機化之後，量化器730的輸出也相應地隨機化。因此，DAC 770的輸入在下一週期中也被隨機化，從而使DAC失配最小化且避免固定模式的雜訊。
在此實例中，DEM模組750包含指標產生器752和指標記憶體754。指標產生器752可生成隨機初始點，而指標記憶體754可儲存每個點的移動路徑。指標產生器752和指標記憶體754可協作生成參考模組760的輸入和/或輸出的隨機次序。
由於DEM模組750設置在量化器730的回饋路徑中，因此時鐘信號的半個週期被保留用於量化器730以執行量化。DEM模組750實施為可容易地在半個週期內完成DEM操作的數位電路，其節省了三角積分調變器700的功率消耗。
延遲的數位代碼也可以通過緩衝器模組740輸出到參考模組760中用於修改供應到量化器730的參考電壓，以補償三角積分調變器700的ELD。參考模組760可基於由DEM模組750生成的延遲的數位代碼和隨機次序生成量化器730的修改的參考電位。
在此實例中，參考模組760包含開關產生器762和ELD加參考選擇器764。開關產生器762可基於延遲或隨機化的數位代碼生成開關值。ELD加參考選擇器764可基於開關值和輸入參考VREF 生成修改的參考電位。
對於多位元量化器730，DEM模組750和參考模組760的操作在矩陣級上。因此，逆矩陣移位器780和矩陣移位元器790可根據DEM模組750生成的隨機次序在矩陣中將行向量的分量向右或向左移動一或多個位置，由此將DEM模組750生成的隨機化施加到參考模組760的參考電位上。
在此實例中，參考模組760實施為全數位電路或高度數位電路。因此，相比於具有供應到量化器的固定參考電位的連續時間三角積分調變器或相比於具有除用於ELD補償的DAC 770之外的額外IDAC的連續時間三角積分調變器，圖7的三角積分調變器700消耗較少功率。
圖8是根據本公開的一些實施例的用於在連續時間三角積分調變器中補償ELD的例示性方法800的流程圖。如圖8中所繪示，在操作802處，基於參考電位與基於類比信號的樣本生成的輸入的比較生成數位輸出。在操作804處，將數位輸出儲存預定延遲時段。在操作806處，在預定延遲時段之後，輸出數位輸出作為延遲的數位輸出。在操作808處，使延遲的數位輸出隨機化以生成隨機化的數位輸出。在操作810處，基於隨機化的數位輸出修改參考電位。
圖9是根據本公開的一些實施例的用於在連續時間三角積分調變器中補償ELD的另一例示性方法900的流程圖。如圖9中所繪示，在操作902處，基於多個參考電位與基於類比信號的樣本生成的輸入的比較生成數位代碼。在操作904處，將數位代碼儲存預定延遲時段。在操作906處，在預定延遲時段之後，輸出數位代碼作為延遲的數位代碼。在操作908處，基於延遲的數位代碼修改參考電位中的至少一個以生成一組修改的參考電位。在操作910處，使這組修改的參考電位隨機化。
可理解，圖8和圖9中的每一個中所繪示的步驟的順序可根據本公開的不同實施例變化。
在實施例中，公開一種連續時間三角積分調變器。連續時間三角積分調變器包含：量化器、緩衝器模組、隨機產生器以及參考模組。量化器包含基於參考電位與基於類比信號的樣本生成的輸入的比較生成數位輸出的比較器。緩衝器模組將儲存數位輸出儲存預定延遲時段，且在預定延遲時段之後輸出數位輸出作為延遲的數位輸出。隨機產生器使延遲的數位輸出隨機化以生成隨機的數位輸出。參考模組基於隨機的數位輸出修改參考電位。
在本發明的實施例中，其中所述參考模組包括：開關產生器，被配置成基於所述隨機的數位輸出生成開關值；以及參考選擇器，被配置成基於所述開關值生成修改的參考電位。
在本發明的實施例中，所述的連續時間三角積分調變器，更包括：數位/類比轉換器（DAC），被配置成將所述延遲的數位輸出轉換成類比值；以及積分器，被配置成基於所述類比信號的所述樣本及所述類比值生成所述輸入。
在本發明的實施例中，所述的連續時間三角積分調變器，更包括：減法器，被配置成從所述類比信號的所述樣本減去所述類比值以產生輸出，其中所述積分器基於所述減法器的所述輸出的數學積分生成所述輸入。
在本發明的實施例中，其中所述比較器被另外配置成基於所述修改的參考電位在時鐘信號的每個週期中更新所述數位輸出。
在本發明的實施例中，其中所述預定延遲時段是所述時鐘信號的半個週期。
在本發明的實施例中，其中：所述量化器更包含被配置成基於N個另外的參考電位分別與基於所述類比信號的所述樣本生成的所述輸入的比較在所述時鐘信號的每個週期中更新N個另外的數位輸出的N個另外的比較器；N是大於零的整數；所述緩衝器模組被另外配置成將所述N個另外的數位輸出儲存所述預定延遲時段且在所述預定延遲時段之後分別輸出所述N個數位輸出作為N個另外的延遲的數位輸出；以及所述隨機產生器被另外配置成使所述N個另外的延遲數位輸出隨機化以生成N個另外的隨機的數位輸出；以及所述參考模組被另外配置成基於所述N個另外的隨機的數位輸出修改所述N個另外的參考電位中的至少一個。
在另一實施例中，公開一種連續時間三角積分調變器。連續時間三角積分調變器包含：量化器、緩衝器模組、隨機產生器以及參考模組。量化器包含基於多個參考電位分別與基於類比信號的樣本生成的輸入的比較生成數位代碼的多個比較器。緩衝器模組將數位代碼儲存預定延遲時段，且在預定延遲時段之後輸出數位代碼作為延遲的數位代碼。參考模組基於延遲的數位代碼修改多個參考電位中的至少一個以生成一組修改的參考電位。隨機產生器將這組修改的參考電位隨機化。
在本發明的實施例中，其中所述參考模組包括：開關產生器，被配置成基於所述延遲的數位代碼生成開關值；以及參考選擇器，被配置成基於所述開關值生成所述一組修改的參考電位。
在本發明的實施例中，所述的連續時間三角積分調變器，更包括：數位/類比轉換器，被配置成將所述延遲的數位代碼轉換成類比值；以及積分器，被配置成基於所述類比信號的所述樣本及所述類比值生成所述輸入。
在本發明的實施例中，所述的連續時間三角積分調變器，更包括：減法器，被配置成從所述類比信號的所述樣本減去所述類比值以產生輸出，其中所述積分器基於所述減法器的所述輸出的數學積分生成所述輸入。
在本發明的實施例中，其中所述多個比較器中的至少一個基於所述一組修改的參考電位在時鐘信號的每個週期中更新所述數位代碼。
在本發明的實施例中，其中所述預定延遲時段是所述時鐘信號的半個週期。
在又一實施例中，公開一種實施於連續時間三角積分調變器上的方法。所述方法包含：基於參考電位與基於類比信號的樣本生成的輸入的比較生成數位輸出；將數位輸出儲存預定延遲時段；在預定延遲時段之後輸出數位輸出作為延遲的數位輸出；使延遲的數位輸出隨機化以生成隨機的數位輸出；以及基於隨機的數位輸出修改參考電位。
在本發明的實施例中，其中修改所述參考電位包括：基於所述隨機的數位輸出生成開關值；以及基於所述開關值生成修改的參考電位。
在本發明的實施例中，所述的方法，更包括：將所述延遲的數位輸出轉換成類比值；以及基於所述類比信號的所述樣本及所述類比值生成所述輸入。
在本發明的實施例中，所述的方法，更包括：從所述類比信號的所述樣本減去所述類比值以產生輸出，其中所述輸入是基於所述產生的輸出的數學積分而生成。
在本發明的實施例中，所述的方法，更包括：基於所述修改的參考電位在時鐘信號的每個週期中更新所述數位輸出。
在本發明的實施例中，其中所述預定延遲時段是所述時鐘信號的半個週期。
在本發明的實施例中，所述的方法，更包括：基於N個另外的參考電位分別與基於所述類比信號的所述樣本生成的所述輸入的比較，在所述時鐘信號的每個週期中更新N個另外的數位輸出，其中N是大於零的整數；將所述N個另外的數位輸出儲存所述預定延遲時段；在所述預定延遲時段之後，分別輸出所述N個數位輸出作為N個另外的延遲的數位輸出；使所述N個另外的延遲的數位輸出隨機化以生成N個另外的隨機的數位輸出；基於所述N個另外的隨機的數位輸出修改所述N個另外的參考電位中的至少一個以生成一組修改的參考電位；以及使所述一組修改的參考電位隨機化。
前文概述若干實施例的特徵以使得所屬領域的普通技術人員可更好地理解本公開的實施例的各方面。所屬領域的技術人員應瞭解，其可以易於使用本公開的實施例作為設計或修改用於實現本文中所介紹的實施例的相同目的和/或獲得相同優勢的其它過程和結構的基礎。所屬領域的技術人員還應認識到，此類等效構造並不脫離本公開的實施例的精神和範圍，且其可在不脫離本公開的實施例的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100、300、500、600、700‧‧‧三角積分調變器
110、526、710‧‧‧加法器
120‧‧‧迴路積分器
130、530、730‧‧‧量化器
140、540、740‧‧‧緩衝器模組
150、350、522、620、750‧‧‧DEM模組
160‧‧‧數位ELD參考模組
170、770‧‧‧DAC
200、400‧‧‧操作順序圖
210、410‧‧‧半個週期
220、420‧‧‧週期
360、760‧‧‧參考模組
510、720‧‧‧積分器
520‧‧‧數位電路
524‧‧‧數位ELD補償器
535‧‧‧正週期
545‧‧‧負週期
610‧‧‧多工器
630‧‧‧2位元ADC
635‧‧‧類比輸入信號VIN
640‧‧‧2位元DAC
752‧‧‧指標產生器
754‧‧‧指標記憶體
762‧‧‧開關產生器
764‧‧‧ELD加參考選擇器
780‧‧‧逆矩陣移位器
790‧‧‧矩陣移位器
800、900‧‧‧方法
802、804、806、808、810、902、904、906、908、910‧‧‧操作
D­OUT‧‧‧數位輸出
D’OUT‧‧‧延遲的數位輸出
Ts‧‧‧時鐘週期
U‧‧‧類比信號
V‧‧‧數位輸出
X‧‧‧加法器的輸出
Y‧‧‧集成輸出
根據結合附圖閱讀的以下詳細描述會最好地理解本公開的實施例的各方面。應注意，各種特徵未必按比例繪製。實際上，為了論述的清楚起見，可任意地增大或減小各種特徵的尺寸和幾何結構。貫穿本說明書和附圖，相似的附圖標號表示相似特徵。 圖1是根據本公開的各種實施例的三角積分調變器的例示性方塊圖。 圖2是根據本公開的一些實施例的圖1中繪示的三角積分調變器的操作順序圖。 圖3是根據本公開的各種實施例的另一三角積分調變器的例示性方塊圖。 圖4是根據本公開的一些實施例的圖3中繪示的三角積分調變器的操作順序圖。 圖5是根據本公開的各種實施例的三角積分調變器的一部分的詳細方塊圖。 圖6是根據本公開的各種實施例的包含2位元子類比/數位轉換器（2-bit sub-ADC）的三角積分調變器的一部分的詳細方塊圖。 圖7是根據本公開的各種實施例的另一三角積分調變器的詳細方塊圖。 圖8是根據本公開的一些實施例的用於在連續時間三角積分調變器中補償過量迴路延遲（ELD）的例示性方法的流程圖。 圖9是根據本公開的一些實施例的用於在連續時間三角積分調變器中補償ELD的另一例示性方法的流程圖。

Claims (1)

  1. 一種連續時間三角積分調變器，包括： 量化器，包含被配置成基於參考電位與基於類比信號的樣本生成的輸入的比較生成數位輸出的比較器； 緩衝器模組，被配置成將所述數位輸出儲存預定延遲時段且在所述預定延遲時段之後輸出所述數位輸出作為延遲的數位輸出； 隨機產生器，被配置成使所述延遲的數位輸出隨機化以生成隨機的數位輸出；以及 參考模組，被配置成基於所述隨機的數位輸出修改所述參考電位。
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