TW201923970A - 深溝槽隔離結構 - Google Patents
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Abstract
本發明所揭示內容係關於半導體結構，尤其係關於深溝槽隔離結構及其製造方法。該結構包括：至少一個閘極結構，其在一基板上；一層間介電材料，其在該基板上方；以及一溝槽隔離結構，其延伸到緊鄰該至少一個閘極結構的基板中，並終止於該基板上方的層間介電材料中。
Description
本發明所揭示內容係關於半導體結構，尤其係關於深溝槽隔離結構及其製造方法。
許多不同類型之通訊應用皆會使用射頻(Radio frequency，RF)裝置。舉例來說，RF裝置可用於具有像是開關、金氧半場效電晶體(MOSFET)、電晶體和二極體等無線通訊組件的行動電話。
隨著行動電話變得更為複雜和商品化，越來越需要為該等無線通訊組件提供更高的性能和更低的價格點。舉例來說，製造RF開關的成本很大一部分在於設計製造非常高的線性度，使得諧波失真極低並且滿足產品規格。
為了達成該所需RF線性度，通常會在高電阻率矽晶圓或基板上製造RF裝置。最先進的阱豐富矽覆絕緣體(Silicon on insulator，SOI)高電阻率基板提供極佳的垂直隔離和線性度，但由於其可使高電阻率非SOI基板的成本增加三倍，因此可高達總製造成本之50%。亦即，形成在阱豐富SOI晶圓上的RF裝置可能具有1.0之總標準化製造成本，而形成在高電阻率非SOI塊體晶圓上的類似裝置可能具有0.6之總標準化製造成本。建構在塊體矽(Si)基板上的裝置已知會受到線性度降級、諧波、雜訊和漏電流影響，其中任一者皆會降級裝置性能，因此需要更高的SOI晶圓成本。
在所揭示內容之態樣中，一種結構包含：至少一個閘極結構，其在一基板上；一層間介電材料，其在該基板上方；以及一溝槽隔離結構，其延伸到緊鄰該至少一個閘極結構的基板中，並終止於該基板上方的層間介電材料中。
在所揭示內容之態樣中，一種結構包含：至少一個電晶體，其在一塊體基材上；淺溝槽隔離結構，其圍繞該至少一個電晶體；一層間介電材料，其在該塊體基材上方；以及一深溝槽隔離結構，其穿過該等淺溝槽隔離結構、在該塊體基材之一空乏區下方延伸，並其上端終止於該層間介電材料中。
在所揭示內容之態樣中，一種方法包含在一塊體基材中蝕刻具有錐形側壁的一深溝槽隔離結構，並且在一塊體基材上至少隔離一個電晶體；以及在該深溝槽結構上沉積一層間介電材料。該層間介電材料以絕緣材料襯層該深溝槽隔離結構，並結合以一夾止終止於該層間介電材料中的深溝槽隔離結構形成一空氣間隙。
10、10'‧‧‧結構
12‧‧‧閘極結構或電晶體
12a‧‧‧源極區
12b‧‧‧汲極區
14‧‧‧深溝槽隔離結構
14'‧‧‧深溝槽隔離結構
14a‧‧‧垂直錐形側壁輪廓
14'a‧‧‧垂直錐形側壁輪廓
14b、14'b‧‧‧夾止
14c、14'c‧‧‧空氣間隙
14d‧‧‧扇形輪廓
16‧‧‧基板
18‧‧‧層間介電材料
18a‧‧‧氧化物材料
20‧‧‧阱區
22‧‧‧矽化物區
24‧‧‧淺溝槽隔離(STI)結構
26‧‧‧空乏區
28、30‧‧‧其他材料層
32‧‧‧接點
34‧‧‧線路結構
100‧‧‧佈局圖
在接下來的實施方式中，藉由本發明所揭示內容之示例性具體實施例之非限制性範例，參照該等所提及複數圖式說明本發明所揭示內容。
圖1依據本發明所揭示內容之態樣，除了其他特徵之外，顯示深溝槽隔離結構及其各自製程。
圖2依據本發明所揭示內容之其他態樣，除了其他特徵之外，顯示深溝槽隔離結構及其各自製程。
圖3依據本發明所揭示內容之態樣，顯示圖1和圖2之該等
結構之俯視圖佈局。
本發明所揭示內容係關於半導體結構，尤其係關於深溝槽隔離結構及其製造方法。更具體而言，本發明所揭示內容係關於用於射頻(RF)開關的深溝槽隔離結構。具優勢地，該等深溝槽隔離結構為建構在塊體Si基材和高電阻率塊體Si基材上的裝置改進漏電流、雜訊和線性度(諧波)。
在具體實施例中，該等深溝槽隔離結構包括一空氣間隙，其嵌入一層間介電層(如氧化物接觸區)中，並進一步延伸到終止於一第一(M1)金屬層下方的一基板中。在具體實施例中，該空氣間隙可為在形成該層間介電層(如氧化物接觸區)過程中所沉積的氧化物襯層。此襯層將進一步提高該深溝槽隔離結構之該等電隔離效益。除了文中所說明的其他尺寸之外，該等深溝槽隔離結構可具有其中該側壁輪廓為扇形的形狀，以減少蝕刻過程中的光阻劑侵蝕。舉例來說，該深溝槽輪廓可具有倒置式(retrograde)輪廓，在Si中具有小的頂部關鍵尺寸(Critical dimension，CD)和較大的底部CD，以避免溝槽底部夾止，或反之亦然。
本發明所揭示內容之該等結構可使用多種不同的工具以多種方式製造。不過，一般來說，該等方法和工具係用於形成具有微米和奈米等級尺寸的結構。用於製造本發明所揭示內容之該等結構的該等方法(即技術)，已從積體電路(Integrated circuit，IC)技術導入。舉例來說，該等結構建構在晶圓上，並在晶圓上方透過光微影成像製程佈局圖樣的材料膜中實現。特別是，該等結構之製造使用三種基本建構模塊：(i)在基板上沉積材料薄膜、(ii)透過光微影成像在該等膜上方施加佈局圖樣圖罩，以及(iii)對該圖罩選擇性地蝕刻該等膜。
圖1依據本發明所揭示內容之態樣，除了其他特徵之外，顯示深溝槽隔離結構及其各自製程。特別是，圖1之結構10包括至少一個閘
極結構或電晶體(FET)12，其由深溝槽隔離結構14隔開或圍繞。在具體實施例中，該等FET 12可為RF開關和/或其他主動CMOS裝置。如應能認可，該等深溝槽隔離結構14圍繞該等電晶體或該等電晶體之堆疊12，以為基板16內的空乏區提供隔離。更具體而言，透過提供該等深溝槽隔離結構14，現在可能防止阱到基板空乏區合併，由此減少諧波。此外，該等深溝槽隔離結構14可將n三阱區和p阱區與相鄰的n三阱和p阱區隔離。事實上，該等深溝槽隔離結構14可與具有不同基板偏壓的任何主動裝置一起使用。
在具體實施例中，深溝槽隔離溝槽結構14可在高電阻率(>1K ohm-cm)和超高電阻率(>5K ohm-cm)基板16中提供。如熟習此領域技術者應能理解，基板16可為與SOI基板相比將大幅減少成本的塊體Si基材。舉例來說，如熟習此領域技術者應能理解，塊體高電阻率Si基板的成本可比高電阻率SOI基板更少四至五倍，這促成顯著的總製造成本節省。此外，由於節省了這些成本，因此可添加其他處理以改進裝置性能，同時與SOI應用相比仍維持顯著成本優勢。
仍參照圖1，透過使用硼等的任何慣用離子植入或擴散製程以獲得合適的阱深度和摻雜輪廓，阱區20(如p阱)形成在基板16中。該等複數電晶體12形成在基板16上，並且較佳為形成在p阱區20內。在具體實施例中，該等電晶體12可為透過慣用CMOS製程形成的RF開關等主動RF裝置，其中慣用CMOS製程包括沉積閘極介電體(如氧化鉿等高k值介電體)，接著沉積閘極金屬(如不同功函數金屬)；使用微影和蝕刻(如活性離子蝕刻(Reactive ion etching，RIE)以形成該等閘極堆疊，接著形成沉積在該等閘極堆疊上的氧化物或氮化物材料等側壁)將該等材料佈局圖樣。源極區和汲極區12a、12b可使用慣用摻雜物或離子植入製程形成在基板16內或基板16上(用於昇起式源極和汲極區)，使得此領域一般技術者將可理解而無需進一步解說。
如圖1進一步所示，矽化物區22形成在該等源極和汲極區
12a、12b上。在具體實施例中，該矽化物製程開始於在完全形成且佈局圖樣的半導體裝置(如經過摻雜或離子植入的源極和汲極區12a、12b及其各自裝置12)上，沉積鎳、鈷或鈦等薄的過渡金屬層。在沉積該材料之後，加熱該結構使得該過渡金屬與該半導體裝置之該等主動區(如源極、汲極、閘極接觸區)中的暴露矽(或如文中所說明的其他半導體材料)反應，從而形成低電阻過渡金屬矽化物。在該反應後，透過化學蝕刻去除任何剩餘的過渡金屬，從而在電晶體12等該等裝置之該等主動區中留下矽化物接點22。可在例如電晶體12之該等裝置之該等主動區中的該等矽化物接點22上形成阻障層。該阻障層可為使用化學氣相沉積(Chemical vapor deposition，CVD)製程等慣用沉積製程沉積的阻障氮化物膜。
仍參照圖1，淺溝槽隔離(Shallow trench isolation，STI)結構24形成在基板16中，尤其圍繞該等電晶體12。在具體實施例中，該等STI結構24可穿越該等p阱20或在其內形成，並作為範例，可由氧化物材料組成。可使用慣用微影、蝕刻和沉積步驟，接著化學機械拋光(Chemical mechanical polishing，CMP)步驟形成該等STI結構24。在具體實施例中，可在形成該等電晶體12之前形成該等STI結構24。
如圖1進一步所示，該等深溝槽隔離溝槽結構14穿越該等STI結構24延伸，並進入基板16中。在具體實施例中，該等深溝槽隔離結構14將穿越該等STI結構24形成，並如虛線26所示意超出該空乏區之深度。由於進入基板16中的空乏對大於10K ohm-cm的電阻率而言可大於30μm，因此該等深溝槽隔離結構14之深度為30μm或更大應足夠。舉例來說，在具體實施例中，該等深溝槽隔離結構14可具有約10μm至約200μm、較佳為65μm至100μm、更佳為30μm至60μm深入基板16中之深度。此深度提供與生成諧波失真的阱電荷的隔離。在進一步具體實施例中，該等深溝槽隔離結構14之深度可選擇為比在最高晶圓電阻率規格的最差情況空乏深度(如在任何後側研磨深度的最差情況)更深。
該等深溝槽隔離結構14可透過微影和蝕刻製程(如RIE化學作用)、接著沉積製程形成，例如用於形成層間介電材料18的側壁氧化和CVD氧化物製程之組合。舉例來說，光阻劑可形成在基板16上，並暴露於能量(光)以形成佈局圖樣(開口)。可使用具有選擇性化學性質的RIE製程形成深溝槽。
舉例來說，RIE製程可用於在該等STI結構24中形成開口(以及上方的任何層，例如氮化物層、氧化物層等任何阻障層)，接著係在Si基板16中如此領域已知(參見如美國公開發表文號No.20090242512)包含有使用六氟化硫(SF6)的交替蝕刻和聚合物沉積製程的波希(Bosch)蝕刻製程。舉例來說，為了提供較佳的深溝槽輪廓，聚合物對Si之蝕刻比可約為1.5：4，並且在進一步具體實施例中，在例如200個循環期間約為0.6：0.75。在進一步具體實施例中，與慣用製程中的減少相比；可增加聚合物蝕刻和Si蝕刻兩者從第一蝕刻循環至最後蝕刻循環的蝕刻時間。此外，該聚合物沉積循環時間將在該等循環期間減少，例如該第一沉積時間將大於該最後沉積時間。這係與隨時間增加的慣用沉積製程相比。如此，該深溝槽可具有錐形輪廓(如倒置式輪廓)。在該蝕刻製程之後，可去除該光阻劑，並且使用慣用表面製備(Surface preparation，SP)清潔製程清潔該結構之表面。
在具體實施例中，使用該Bosch製程，深溝槽隔離結構14可在STI結構24中具有約0.5微米至約1.5微米之寬度「x」；然而文中基於該等相鄰電晶體12之間的該等具體尺寸設想了其他尺寸。在STI結構24正下方的基板16中的寬度尺寸「y」可在約1.0微米至約2.0微米的範圍內；然而在該溝槽底部的寬度「z」將會較窄，例如約0.2微米至約1微米。如此，該等深溝槽隔離結構14將具有垂直錐形側壁輪廓14a，例如「x」≠「y」≠「z」且「y」>「z」。在進一步具體實施例中，如該放大剖面圖所示，垂直錐形側壁輪廓14a也可具有改進該製程視窗而沒有擊穿降級(breakdown degradation)的扇形輪廓14d。此外，由於基板16之上部中的開口比STI結
構24中的開口更寬，因此可能使用單個圖罩製程，其中深溝槽隔離結構14終止於佈線34等第一金屬層下方的層間介電材料18中。
圖1進一步顯示以在沉積層間介電材料(如接觸氧化物層)18過程中所沉積的氧化物材料18a或其他絕緣體材料襯層的該等深溝槽隔離結構14。在具體實施例中，該襯層可在沉積層間介電材料(如接觸氧化物層)18過程中，透過CVD製程沉積在深溝槽隔離結構14之該等側壁上約例如100nm至約500nm厚。在此襯層製程過程中，該氧化物將在層間介電材料18中形成夾止14b，從而在從層間介電材料18延伸穿越STI結構24並進入基板16中到空乏區26下方的深溝槽隔離結構14中形成空氣間隙14c。熟習此領域技術者應能認可，襯層14a將進一步隔離該等結構、減少諧波等。
如圖1進一步所示，即使在如化學機械拋光(CMP)之平坦化製程之後，夾止14b仍將維持在例如接觸氧化物層18之絕緣體材料表面下方。舉例來說，夾止14b應在層間介電材料18之表面下方約1微米、較佳為約0.7微米或更小，從而確保CMP製程等該等後續製程不會打開接縫(如空氣間隙)。此位置將防止該裝置可能的短路或其他故障機制。
為了防止該接縫這樣的開口，作為一個非限制性範例，層間介電材料18可沉積至約1.2微米之厚度。舉例來說，在7nm技術節點中，層間介電材料18可沉積至約0.7微米之厚度，其中該接縫之高度在STI結構24上方約0.32微米。作為另一範例，層間介電材料18可沉積至約1.2微米之厚度，其中該接縫之高度在STI結構24上方約0.34微米。此外，熟習此領域技術者將能理解，在STI結構24下方的寬度「y」也可判定夾止14b在哪裡出現，例如夾止14b將隨著該尺寸「y」變得更寬而在更高處出現。
如圖1進一步所示，在具體實施例中，接觸氧化物層等層間介電材料18沉積在該結構之該等暴露表面上，例如在該等電晶體12上。
其他材料層28、30可使用如CVD等慣用沉積製程沉積在層間介電材料18上。舉例來說，層28可為例如氮化矽(SiN)之阻障層，並且層30可為其他層間介電層。接點32可使用金屬或金屬合金製程之慣用微影、蝕刻和沉積穿越該等層18、28、30而形成。該等接點32將與該等電晶體(FET)12之該等矽化物區22和閘極區直接接觸。該等線路結構34之佈線層和其他後端再次使用慣用CMOS沉積和佈局圖樣製程形成為與該等接點32電接觸。
圖2依據本發明所揭示內容之其他態樣，顯示深溝槽隔離結構及其各自製程。更具體而言，圖2所示結構10'包括圖1所說明的該等結構、材料和製程，不同之處在於深溝槽隔離結構14'具有用於減少頂部CD的倒置式輪廓14'a，由此減少夾止14'b之高度。
在此具體實施例中，舉例來說，STI結構24中的溝槽開口可維持約0.5微米至約1.5微米之寬度「x」；然而，使用該Bosch製程，在STI結構24正下方的基板16中的寬度尺寸「y」將在約0.5微米至約1.0微米的範圍內，並且在該溝槽底部的寬度「z」將具有較寬的輪廓，例如約1微米至約2.0微米。如此，該等深溝槽隔離結構14'將具有垂直錐形側壁輪廓14'a，例如「x」≠「y」≠「z」且「z」>「y」。
在進一步具體實施例中，如該放大剖面圖所示，垂直錐形側壁輪廓14'a也可具有改進製程視窗而沒有擊穿降級的扇形輪廓14d。此外，由於基板16之上部中的開口比STI結構24中的開口更寬，因此可能使用單個圖罩製程，其中深溝槽隔離結構14'終止於例如佈線34之第一金屬層下方的層間介電材料18。
圖2進一步顯示以在沉積層間介電材料(如接觸氧化物層)18過程中所沉積的氧化物材料18a或其他絕緣體材料襯層的該等深溝槽隔離結構14'。在具體實施例中，該襯層可在沉積層間介電材料(如接觸氧化物層)18過程中，透過CVD製程沉積在深溝槽隔離結構14'之該等側壁上約例如100nm至約500nm厚。在此襯層製程過程中，該氧化物將在層間介電
材料18中形成夾止14'b，從而在從層間介電材料18延伸穿越STI結構24並進入基板16中到空乏區26下方的深溝槽隔離結構14中形成空氣間隙14'c。熟習此領域技術者應能認可，襯層14'a將進一步隔離該等結構、減少諧波等。
如圖2進一步所示，即使在如化學機械拋光(CMP)之平坦化製程之後，夾止14'b仍將維持在例如接觸氧化物層18之絕緣體材料之表面下方。在具體實施例中，由於該等深溝槽隔離結構14'之倒置式輪廓，因此夾止14'b甚至可能比圖1之具體實施例更低。如在該先前具體實施例中，該接縫高度可為例如層間介電材料18之厚度、STI結構24中的開口、以及深溝槽隔離結構14'之輪廓14'a之函數。
圖2進一步顯示使用如CVD之慣用沉積製程沉積在層間介電材料18上的其他材料層28、30。舉例來說，層28可為SiN等阻障層，並且層30可為其他層間介電層。接點32可使用金屬或金屬合金製程之慣用微影、蝕刻和沉積穿越該等層18、28、30形成。該等接點32將與該等電晶體(FET)12之該等矽化物區22和閘極區直接接觸。該等線路結構34之佈線層和其他後端再次使用慣用CMOS沉積和佈局圖樣製程形成為與該等接點32電接觸。
圖3依據本發明所揭示內容之態樣，顯示圖1和圖2之該等結構之俯視圖佈局圖。更具體而言，佈局圖100顯示如並聯對位的RF開關或其他FET之複數電晶體12。在具體實施例中，該等複數電晶體包含一指叉式閘極結構。在該等STI結構24內延伸的深溝槽隔離結構14可圍繞該等電晶體12。
如上述所說明的(該等)方法係用於製造積體電路晶片。該等所得到的積體電路晶片可由該製造者以原始晶圓形式(即作為具有多個未封裝晶片的單一晶圓)、作為裸晶粒或以封裝形式分布。在該後者情況下，該晶片以單一晶片封裝(例如具有貼附於母板或其他更高層載體的引線的塑料
載體)或以多晶片封裝(例如具有表面內連線或埋藏內連線任一者或兩者的陶瓷載體)進行封固。在任何情況下，該晶片隨後皆與其他晶片、分立電路元件和/或其他信號處理裝置整合，擇一作為(a)中間產品(例如母板)或(b)最終產品之一部分。該最終產品可為包括積體電路晶片的任何產品，範圍從玩具和其他低階應用到具有顯示器、鍵盤或其他輸入裝置和中央處理器的先進電腦產品皆包括。
本發明所揭示內容之該等各種具體實施例之該等說明已為了例示之目的而進行描述，但不欲為全面性或限於所揭示的該等具體實施例。許多修飾例和變化例對此領域一般技術者而言應為顯而易見，而不悖離該等所說明的具體實施例之範疇與精神。文中所使用的術語係選擇以最好地解說該等具體實施例之該等原理、對市場中所發現的技術的實際應用或技術改進，或讓此領域其他一般技術者能理解文中所揭示的該等具體實施例。
Claims (20)
- 一種結構，包含：至少一閘極結構，其在一基板上；一層間介電材料，其在該基板上方；以及具有一空氣間隙的一溝槽隔離結構，其延伸到緊鄰該至少一個閘極結構的基板中，並終止於該基板上方的層間介電材料中。
- 如申請專利範圍第1項之結構，其中該基板係一高電阻率(>1K ohm-cm)塊體基材和一超高電阻率(>5K ohm-cm)塊體基材之一。
- 如申請專利範圍第1項之結構，其中該溝槽隔離結構係穿越一淺溝槽隔離(shallow trench isolation)結構延伸並由該層間介電材料夾止的一深溝槽隔離結構。
- 如申請專利範圍第3項之結構，其中該深溝槽隔離結構之側壁以該層間介電材料襯層。
- 如申請專利範圍第4項之結構，其中該深溝槽隔離結構具有垂直錐形側壁，其中該基板內的深溝槽隔離結構之一下部具有比該基板中的一上部更寬的一輪廓。
- 如申請專利範圍第4項之結構，其中該深溝槽隔離結構具有垂直錐形側壁，其中該基板內的深溝槽隔離結構之一下部具有比該基板中的一上部更窄的一輪廓。
- 如申請專利範圍第3項之結構，其中該基板中的深溝槽隔離結構之一 頂部關鍵尺寸(critical dimension)比穿越該淺溝槽隔離結構的一開口更寬。
- 如申請專利範圍第1項之結構，其中該深溝槽隔離結構之一側壁輪廓係扇形。
- 如申請專利範圍第1項之結構，其中該深溝槽隔離結構之一深度在該基板之一空乏區下方。
- 如申請專利範圍第9項之結構，其中該深溝槽隔離結構之深度延伸到該基板中約65微米至100微米。
- 如申請專利範圍第1項之結構，其中：該空氣間隙在該層間介電材料中部分地延伸，其中該層間介電材料之一夾止終止該空氣間隙；以及該空氣間隙在其一拋光之後在該層間介電材料之一表面下方。
- 一種結構包含：至少一電晶體，其在一塊體基材上；淺溝槽隔離結構，其圍繞該至少一電晶體；一層間介電材料，其在該塊體基材上方；以及一深溝槽隔離結構，其穿過該等淺溝槽隔離結構、在該塊體基材之一空乏區下方延伸，並終止於該層間介電材料中之上端。
- 如申請專利範圍第12項之結構，其中該深溝槽隔離結構具有一錐形輪廓，其具有以該層間介電材料襯層的側壁。
- 如申請專利範圍第13項之結構，其中該深溝槽隔離結構係終止於其一拋光表面下方的層間介電材料中的一空氣間隙。
- 如申請專利範圍第13項之結構，其中該塊體基材內的深溝槽隔離結構之一下部具有比該塊體基材中的一上部更寬的一輪廓。
- 如申請專利範圍第13項之結構，其中該塊體基材內的深溝槽隔離結構之一下部具有比該塊體基材中的一上部更窄的一輪廓。
- 如申請專利範圍第13項之結構，其中該塊體基材中的深溝槽隔離結構之一頂部關鍵尺寸比穿越該等淺溝槽隔離結構的一開口更寬。
- 如申請專利範圍第13項之結構，其中該深溝槽隔離結構之一側壁輪廓係扇形。
- 一種方法包含：在一塊體基材中蝕刻具有錐形側壁的一深溝槽隔離結構，並且在該塊體基材上至少隔離一個電晶體；以及在該深溝槽結構上沉積一層間介電材料，該層間介電材料以絕緣材料襯層該深溝槽隔離結構，並結合以一夾止終止於該層間介電材料中的深溝槽隔離結構形成一空氣間隙。
- 如申請專利範圍第19項之方法，其中用於形成該等錐形側壁的蝕刻係透過在整個一循環蝕刻製程中減少一聚合物沉積循環時間並增加一矽(Si)蝕刻循環時間形成。
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