TW201920981A - 用於雷達系統之數位波束形成的方法及設備 - Google Patents

Abstract

一種用於單位元相位陣列雷達系統的數位波束形成之系統及方法，其包括將藉由至少一天線所接收的複數個單位元類比信號提供到至少一場可程式化閘極陣列(FPGA)。在該FPGA內之複數個單位元SerDes收發器將該複數個單位元類比信號轉換成複數個多位元數位信號，該多位元數位信號的每一者係根據數位信號調節值修改，以校準、相位對齊、與同步化該數位信號。藉由在該FPGA內相干地結合該複數個數位信號來形成數位波束。

Description

用於雷達系統之數位波束形成的方法及設備

該主題揭示內容有關雷達系統及更特別地是有關用於雷達系統的數位波束形成之系統及方法。

當前的數位相位陣列系統能每個頻道成本高達$10,000元。除了其他事項以外，設計選擇決定通常包括尺寸、重量及功率(SWaP)及性能間之平衡交換。場可程式化閘極陣列(FPGA)裝置被使用於提供用於基於數位的功能之優點。再者，可用的設計通常包括與該FPGA分離的類比至數位轉換器(ADC)，因FPGAs當其來至類比能力時具有有限之功能。這導致與該FPGA連接的極多外部多數位元ADCs。這些系統亦傾向於需要極多之類比零組件、諸如濾波器、混合器、放大器、與類似者等，藉此增加SWaP的事。

另外，一些相位陣列系統、諸如相位陣列雷達(PAR)、很多RX/TX元件被使用形成波束。這些系統典型由異構子模組所組成。所有這些零組件之一起整合在用於低成本的小形狀因數係一項挑戰。全數位PAR方案可能要花費數百萬美元，且能夠提供寬頻寬(例如ESM模式)之最佳SWaP模組係不可用的。

以上述需要之觀點，在至少一態樣中，主題技術有關數位波束形成的數位相位陣列系統及/或方法，其係提供得起、有效率、及精確的。再者，該主題技術提供在諸如FPGA之數位信號處理晶片內直接地驅動的全數位、寬頻系統及方法，其需要受限制之外側零組件。

於至少一實施例中，該主題技術有關用於單位元相位陣列雷達系統的數位波束形成之方法。藉由至少一天線所接收的複數個 單位元類比信號被提供至介接該至少一天線之至少一數位信號處理晶片。於一些案例中，該至少一數位信號處理晶片與該至少一天線直接地介接。用於該等單位元類比信號的每一者之數位信號調節值係藉由處理模組所決定。該處理模組可為該等數位信號處理晶片的其中一者之部份、或外部零組件。再者，每一數位信號調節值能藉由決定單位元時間延遲而被至少局部地建立，以補償可歸因於該SerDes收發器的類比輸入引腳之反應誤差，以有助於期望波束的形成。在該至少一數位信號處理晶片內之複數個單位元SerDes收發器將該複數個單位元類比信號轉換成複數個多位元數位信號。於一些案例中，類比輸入SerDes收發器引腳能被用作虛擬的類比至數位或數位至類比轉換器。該多位元數位信號之每一者係根據該個別單位元類比信號的數位信號調節值來修改至相位對齊與同步化該數位信號。數位波束接著藉由相干地結合該數位信號處理晶片內之複數個數位信號而被形成。再者，數位信號能被由多數個及/或分離式數位處理晶片結合，以形成一數位波束。該方法亦可包括一接收模式，在此相位對齊之多位元數位信號被結合，以達成信號處理增益。該方法亦可包括一傳輸模式，在此多位元數位信號的功率被結合，以達成相干增益。於一些案例中，該至少一數位信號處理晶片之每一者係場可程式化閘極陣列(FPGAs)。再者，於一些實施例中，該等SerDes收發器被使用於一迴環接口組構中，以建立Σ△接收器。

在一些實施例中，該主題技術有關超頻寬數位相位陣列雷達系統。該系統包括天線陣列，具有被建構來接收複數個單位元類比信號的複數個天線元件。至少一數位信號處理晶片(諸如FPGA)與該天線陣列介接。於一些案例中，該數位處理晶片與該天線陣列內之天線元件介接。每一數位信號處理晶片包括整合的所有數位晶片，其包括複數個單位元SerDes收發器及一數位波束形成單元。用於每一單位元類比信號，該數位信號處理晶片被建構來決定個別之數位信號調節值。經過該複數個單位元SerDes收發器的使用，該數位信號處理晶片將該複數個單位元類比信號轉換成複數個數位信號，該數位信號之每一者係根據其個別的數位信號調節值修改至相位對齊與同步化該數位 信號。該數位信號調節值能使用△Σ調變、DC偏置調變、及用於動態範圍之相干地加總很多元件來決定。最後，藉由在該數位波束形成單元內相干地結合該複數個數位信號，該數位信號處理晶片形成一數位波束。於一些實施例中，子卡提供RF埠的陣列，其直接地介接該單位元SerDes收發器及天線陣列。該系統亦可包括介接該單位元SerDes收發器及該天線陣列之特定應用傳輸/接收模組。

在一些實施例中，該主題技術有關用於單位元相位陣列雷達系統的數位波束形成之方法。藉由至少一天線所接收的複數個單位元類比信號被提供至介接該至少一天線之至少一FPGA。在該至少一FPGA內的複數個單位元SerDes收發器將該複數個單位元類比信號轉換成複數個多位元數位信號，該多位元數位信號之每一者係根據一數位信號調節值修改，以測定、相位對齊、及同步化該數位信號。數位波束接著係藉由在該數位信號處理晶片內相干地結合複數個數位信號所形成。

100‧‧‧系統

102‧‧‧天線陣列

104‧‧‧天線元件

106‧‧‧H(z)方塊

108‧‧‧電路系統

110‧‧‧通道

112‧‧‧陣列

114‧‧‧場可程式化閘極陣列

118‧‧‧處理模組

122‧‧‧比較器

126‧‧‧實時延遲方塊

128‧‧‧數位波束形成單元

因此，所揭示的系統所屬領域的普通技術人員將更容易理解如何製成及使用該系統，可參考以下圖面。

本揭示內容之各種態樣在下面參考附圖被討論。為了說明的簡單和清晰，其將了解該圖面中所顯示之元件尚不需被準確或進行縮放地描畫。譬如，為了清晰，一些該等元件的尺寸可相對其他元件被誇大，或數個物理零組件可被包括於一功能性區塊或元件中。再者，於被適當考量之處，參考數字可在該等圖面之中被重複，以指示對應或類似元件。用於清晰之目的，並非每一零組件可在每一圖示中被標明。該圖面被提供用於說明及解釋之目的，且係不意欲當作該揭示內容之限制的界定。

圖1係按照該主題技術之相位陣列雷達系統的概要方塊圖。

圖2係流程圖，按照該主題技術顯示用於相位陣列雷達系統之數位波束形成的方法。

該主題技術克服許多與數位波束形成有關聯之先前技術領域問題。對於那些已普通熟習該技術領域者，在此中所揭示的系統及方法之優點、及其他特色將會同該等圖示由某些較佳實施例的以下詳細敘述而更輕易變得明顯，該等圖示提出本發明之代表性實施例。相像的參考數字在此中被使用於表示相像零件。再者，表示諸如“上”、“下”、“遠側”、及“近側”之定向的字詞只被使用於幫助敘述零組件相對於彼此之位置。譬如，一部份的“上”表面係只意指敘述一與該相同部份之“下”表面分開的表面。沒有表示定向之字詞被使用於敘述一絕對定向(亦即在“上”部份必須總是在較高的高度之處)。

其將被了解該揭示內容在其應用中不被限制於以下敘述中所提出、或該等圖面中所說明的零組件之結構及配置的細節，因其能夠落實或以各種方式實踐或施行。其亦將被了解在此中所採用之措辭與術語係只用於敘述之目的，且將不被當作限制。

為清晰之故，在分開的實作之背景下所敘述的某些特色亦可組合地被提供於單一實作中。反之，為簡潔之故，在單一實作的背景下所敘述之各種特色亦可分開地或以任何合適的子組合地被提供。熟知之方法、程序、零組件及結構可能沒有詳細地描述，以便不會使該揭示內容的態樣不清楚。

現在參考圖1，按照主題技術之數位相位陣列雷達系統的方塊圖大致上被顯示在100。該系統100包含具有多數個天線元件104之天線陣列102，每一天線元件104被建構來接收單位元類比信號。該天線陣列102將該類比信號提供至進一步處理的電路系統108(例如放大器)。該電路系統108作用為收發器模組，其濾波、混合、及放大該類比信號，以確保該下游零組件(例如量化器)被適當地偏向，以達成良好之線性度及訊號雜訊比。在該電路系統108內的處理之後，該等信號被提供至在陣列112內的串聯器/解串器(SerDes)收發器，其作用為在場可程式化閘極陣列(FPGA)114上之量化器。

值得注意地，於一些實施例中，沒有電路系統108被提 供於該天線陣列102及該FPGA 114之間。替代地，該天線陣列102與該FPGA 114直接地介接，為該FPGA 114提供藉由該天線陣列102所接收的未經處理的類比信號。再者，雖然FPGA 114被使用於一實施例中及當作圖1中之說明性範例，除了該FPGA 114以外、或當作該FPGA 114的另一選擇，如在該技術領域中所習知之其他整合式所有數位晶片或數位信號處理晶片能被使用。譬如電路、諸如ASIC或微晶片可被用作整合式所有數位晶片。類似地，為了單純之故，雖然上面的系統100被顯示為具有單一FPGA 114，多數個FPGAs及/或數位信號處理晶片亦可被使用。數個FPGAs之每一者能夠與多數個天線元件104介接、或每一天線元件104可與標示為FPGA 114者介接。

該單位元類比信號的每一者通過該SerDes收發器陣列112內之標示為通道110者。通過在該SerDes收發器陣列112內的單一SerDes收發器，該天線元件104之每一者可與標示為通道110者相通訊。然而，於天線元件104及該SerDes收發器陣列112內的個別SerDes收發器通道110之間不須為1：1的相互關係。大致上，該等SerDes收發器通道110有效地直接作用為該FPGA 114上之類比至數位轉換器，由該天線元件104接收該最初之單位元類比信號，並將該類比信號轉換及結合成用於波束形成的數位信號。譬如，該等SerDes收發器可具有許多類比輸入引腳。該單位元SerDes收發器之類比輸入引腳可被利用作為數位信號處理晶片或該FPGA 114內的虛擬類比至數位或數位至類比轉換器。

該等SerDes收發器通道110亦工作來基於數位信號調節值校準(相位對齊)及同步化該等信號。該數位信號調節值係源自各種適應性數位濾波技術之其中一者，如在該技術領域中所習知。譬如，數位信號調節值能使用DC偏置調變或藉由相干地加總很多用於動態範圍的元件而被決定。另外，或另一選擇係，藉由使用在一迴環接口組構中之SerDes收發器陣列112，數位信號調節值能使用△Σ調變被決定，以建立Σ△接收器。同步性及校準能以與該FPGA 114介接的處理模組118之幫助而被完成。於所給與的範例中，該處理模組118被直接地整合至該FPGA 114上，且因此，該處理係在該FPGA 114上做成。然 而，該處理模組118亦可為與該FPGA 114通訊之外部零組件。

其它外部零組件亦可與該系統100的各種零組件介接。譬如，子卡擴充電路(未示出)能提供直接地介接該單位元SerDes收發器及/或該天線陣列102之RF埠陣列。再者，該子卡及特定應用傳輸/接收模組可介接該單位元SerDes收發器及該天線陣列102。

該等SerDes收發器通道110使用該天線元件104及該SerDes收發器陣列112間之類比前端零組件的模型，在此被代表為H(z)方塊106。在每一H(z)方塊106內所建立之模型係依賴於該等SerDes收發器陣列112，以做成特定通道的調整，以說明關於該通道110之反應的誤差。該H(z)方塊106之模型能取決於該等信號何時使用實時延遲(TTD)經過TTD方塊126被濾波，以修改通道110內的信號，以說明影響該通道110之電路瑕疵及運算放大器非理想性。雖然該H(z)方塊106係在所給與範例FPGA 114的外側，該H(z)方塊亦可為常駐在該SerDes收發器陣列112內之對應SerDes收發器內的決策回饋等化器(DFE)。

在進入該SerDes收發器陣列112之通道110時，該等信號接著被提供至比較器122，其每一者用作單一位元類比數位轉換器。藉由登錄用於正類比電壓的1及用於負電壓值之0，該等比較器122轉換該單位元信號，而採取一差分信號。離開該等比較器122的信號接著被送至實時延遲(TTD)方塊126。該TTD方塊126具有數位插值濾波器之作用，且用於每一信號的唯一TTD數量係藉由各種技術所產生，如在該技術領域中所習知，以調節諸如那些在此中所敘述之數位信號。在特別通道110內的信號能取決於與該通道110有關聯之天線陣列102內的對應天線元件104之位置而被調整，以補償通道110間之時序同步性。譬如，使用與那些天線元件104有關聯的習知延遲值，許多有限脈衝響應(FIR)濾波器能被使用於對齊由該各種天線元件104進來之信號。每一TTD方塊126亦可被使用於解釋源自該對應H(z)方塊106內的習知誤差，以發展一數位信號調節值，並將該值應用至在該個別通道110內之信號。

如在該技術領域中所習知，於該H(z)方塊106(如果被包括當作SerDes之類比零組件的一部份)、比較器122、TTD方塊126內或 在其他方塊內之任一者，任何同步性及校準(相位對齊)技術可被應用至該SerDes收發器陣列112內的信號，其他方塊被包括在該SerDes收發器陣列112內、或與其直接通訊。譬如，單位元時間延遲可被決定及包括當作該數位信號調節值之一部份，以補償可歸因於該SerDes收發器陣列112內的SerDes之類比輸入引腳的響應誤差，以助於所期望波束之形成。另外，以單位元SerDes取樣係已知，以導入輕微影響，其可在校準期間被補償。迴環接口技術及相互耦接校準亦為習知的校準方法，其可被施加至在該SerDes收發器陣列112內之信號。等化濾波器能被使用於頻域中同步化，且非線性濾波器亦可被使用於實施後失真演算法。一旦TTD延遲已被應用該多數個單位元信號、以及任何其他期望的同步性及/或校準技術已被應用，該等信號係由該SerDes收發器陣列112通過當作同步化信號。

在通過該TTD方塊126之後，該數位信號接著被提供至數位波束形成單元128，在此來自多重TTD方塊126的信號係相干地結合成數位波束。該數位波束係該SerDes收發器陣列112內之極多SerDes收發器通道110的數位總和。一旦該等信號抵達該數位波束形成單元128，相干地結合該等信號之過程能被以各種方式來完成，如該技術領域中所習知。譬如，來自各種通道110的輸出能被乘以波束形成權重及計算總和，以放大由一些方向抵達之信號，同時由其他方向抵達的信號被減弱。雖然於所顯示範例中，進入該數位波束形成單元128之所有數位波束出自該FPGA 114，在其他實施例中，至少部份該複數個數位信號出自分離式數位信號處理晶片。譬如，來自多數個數位信號處理晶片及/或FPGAs之數位信號能被送至數位波束形成單元128，用於相干地結合。

該系統100能夠在接收模式、傳輸模式、或兩者的結合中被操作。於該傳輸模式期間，該系統100送出信號。該多位元數位信號之功率能在該傳輸模式期間被結合，以達成一相干增益。於接收模式中，該系統100偵測進來的信號。在該接收模式中，相位對齊之多位元數位信號能被結合，以達成信號處理增益。傳輸及接收亦可被同時地進行。

現在參考圖2，按照該主題技術顯示數位波束形成的方法之流程圖大致上被顯示在200。該方法200能使用如上述的系統100被實現。於步驟230，當在天線陣列102內之天線元件104將單位元類比信號提供至數位信號處理晶片、諸如FPGA 114時，該方法200開始。處理模組118與該數位信號處理晶片介接，且於一些案例中，係該數位信號處理晶片的一部份。在步驟232，該處理模組118決定用於被提供至該數位處理晶片之每一信號的數位信號調節值。如上面所討論，該數位信號調節值工作至相位對齊與同步化該等信號，譬如，藉由取決於該對應天線元件104之位置來移除雜訊及修改每一信號。

在步驟234，單位元SerDes收發器112在該數位信號處理晶片內將該單位元類比信號轉換成多位元信號。步驟234能藉由量化器、諸如藉由在該SerDes收發器陣列112內的比較器122所施行。於此轉換過程期間，該數位信號調節值被分別施加至每一信號。最後，在步驟236，該數位信號譬如被相干地結合於數位波束形成單元128中，以形成代表該收發器通道110內之信號的數位總和之數位波束。

其將被那些普通熟習該適切的技術領域所了解，即在另外選擇實施例中，數個元件之功能可為藉由較少元件或單一元件所進行。類似地，於一些實施例中，任何功能性元件可施行比那些相對於所說明實施例所敘述者較少、或不同的操作。用於說明之目的，被顯示為不同之功能性元件(例如電子器件、處理器、發送器、與類似者等)亦可於特別實作中被併入在其他功能性元件內。

雖然該主題技術已相對於較佳實施例被敘述，那些熟諳此技術領域者將輕易地了解可對該主題技術作各種變化及/或修改，而不會由該主題技術的精神或範圍脫離。譬如，每一申請專利能以多數相依方式取決於任何或所有申請專利，即使此申請專利原本尚未被申請。

Claims (17)

1. 一種用於一單位元相位陣列雷達系統的數位波束形成之方法，其包含：將藉由至少一天線所接收的複數個單位元類比信號提供至介接該至少一天線之至少一數位信號處理晶片；藉由至少一處理模組決定用於該單位元類比信號的每一者之一數位信號調節值；藉由在該至少一數位信號處理晶片內的複數個單位元SerDes收發器，將該複數個單位元類比信號轉換成複數個多位元數位信號，該多位元數位信號之每一者係根據該個別單位元類比信號的該數位信號調節值修改，以相位對齊與同步化該數位信號；及藉由在該數位信號處理晶片內相干地結合該複數個數位信號來形成一數位波束。
2. 如申請專利範圍第1項之方法，其中該至少一數位信號處理晶片為一場可程式化閘極陣列(FPGA)。
3. 如申請專利範圍第1項之方法，其中在提供該類比信號的步驟中，該至少一數位信號處理晶片與該至少一天線直接地介接。
4. 如申請專利範圍第1項之方法，其中該至少一處理模組係該數位信號處理晶片的一部份。
5. 如申請專利範圍第1項之方法，其中每一數位信號調節值係藉由決定一單位元時間延遲所至少局部地建立，以補償可歸因於該SerDes收發器的類比輸入引腳之反應誤差，以有助於一期望波束的形成。
6. 如申請專利範圍第1項之方法，其中該等SerDes收發器被使用於迴環接口組構中，以建立Σ△接收器。
7. 如申請專利範圍第1項之方法，另包含在一接收模式期間結合相位對齊的多位元數位信號，以達成信號處理增益。
8. 如申請專利範圍第1項之方法，另包含於一傳輸模式期間結合多位元數位信號的功率，以達成相干增益。
9. 如申請專利範圍第2項之方法，另包含利用該至少一數位信號處理晶片的類比輸入SerDes收發器引腳及該單位元SerDes收發器當作虛擬 之類比至數位或數位至類比轉換器。
10. 如申請專利範圍第1項之方法，其中在形成一數位波束的步驟中，至少部份該複數個數位信號出自一分離式數位信號處理晶片。
11. 一種超頻寬數位相位陣列雷達系統，包含：一天線陣列，包含被建構來接收複數個單位元類比信號的複數個天線元件；及與該天線陣列介接之至少一數位信號處理晶片，每一數位信號處理晶片包含整合的所有數位晶片，其包括複數個單位元SerDes收發器及一數位波束形成單元，使得該數位信號處理晶片被建構來：決定用於每一單位元類比信號之個別數位信號調節值；經過該複數個單位元SerDes收發器的使用，將該複數個單位元類比信號轉換成複數個數位信號，該數位信號之每一者係根據其個別的數位信號調節值修改至相位對齊與同步化該數位信號；及藉由在該數位波束形成單元內相干地結合該複數個數位信號，形成一數位波束。
12. 如申請專利範圍第11項之系統，其中該至少一數位信號處理晶片為場可程式化閘極陣列(FPGA)。
13. 如申請專利範圍第11項之系統，其中該至少一數位信號處理晶片與該等天線元件直接地介接。
14. 如申請專利範圍第11項之系統，另包含提供RF埠的陣列之子卡，其直接地介接該單位元SerDes收發器及該天線陣列。
15. 如申請專利範圍第11項之系統，另包含介接該單位元SerDes收發器及該天線陣列的一子卡及一特定應用傳輸/接收模組。
16. 如申請專利範圍第12項之系統，其中該數位信號調節值係使用△Σ調變、DC偏置調變、及用於動態範圍的相干地加總很多元件來決定。
17. 一種用於單位元相位陣列雷達系統之數位波束形成的方法，包含：將藉由至少一天線所接收之複數個單位元類比信號提供至介接該至少一天線的至少一場可程式化閘極陣列(FPGA)；藉由在該至少一FPGA內之複數個單位元SerDes收發器將該複數個單位元類比信號轉換成複數個多位元數位信號，該多位元數位信號的 每一者係根據數位信號調節值修改，以校準、相位對齊、與同步化該數位信號；及藉由在該數位信號處理晶片內相干地結合該複數個數位信號來形成一數位波束。