TW201918887A - 映射表更新方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

Abstract

一種映射表更新方法、記憶體控制電路單元與記憶體儲存裝置。此方法包括：從主機系統接收對應於第一邏輯位址的第一資料；根據第一邏輯位址載入第一邏輯位址-實體位址映射表；發送指令序列至可複寫式非揮發性記憶體模組；在可複寫式非揮發性記憶體模組的控制電路根據該指令序列將第一資料寫入至第一實體程式化單元的過程中，更新第一邏輯位址-實體位址映射表；以及在所述控制電路將第一資料寫入至第一實體程式化單元之後，將更新後的第一邏輯位址-實體位址映射表回存至可複寫式非揮發性記憶體模組。

Description

映射表更新方法、記憶體控制電路單元與記憶體儲存裝置

本發明是有關於一種映射表更新方法、記憶體控制電路單元與記憶體儲存裝置。

數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。

快閃記憶體模組具有多個實體抹除單元且每一實體抹除單元具有多個實體程式化單元(physical page)，其中在實體抹除單元中寫入資料時必須依據實體程式化單元的順序寫入資料。此外，已被寫入資料之實體程式化單元需先被抹除後才能再次用於寫入資料。特別是，實體抹除單元為抹除之最小單位，並且實體程式化單元為程式化(亦稱寫入)的最小單元。因此，在快閃記憶體模組的管理中，實體抹除單元會被區分為資料區與閒置區。

資料區的實體抹除單元是用以儲存主機系統所儲存之資料。具體來說，記憶體儲存裝置中的記憶體管理電路會將主機系統所存取的邏輯存取位址轉換為邏輯區塊的邏輯頁面並且將邏輯區塊的邏輯頁面映射至資料區的實體抹除單元的實體程式化單元。也就是說，快閃記憶體模組的管理上資料區的實體抹除單元是被視為已被使用之實體抹除單元(例如，已儲存主機系統所寫入的資料)。例如，記憶體管理電路會使用邏輯位址-實體位址映射表(logical address-physical address mapping table)來記載邏輯頁面與資料區的實體程式化單元的映射關係。

然而，在傳統更新邏輯位址-實體位址映射表中的映射資訊的方法中，通常會依序執行以下三個步驟：載入邏輯位址-實體位址映射表；更新邏輯位址-實體位址映射表的映射資訊；以及將更新後的邏輯位址-實體位址映射表回存至可複寫式非揮發性記憶體模組。

然而，在更新邏輯位址-實體位址映射表的映射資訊的過程中，由於記憶體管理電路正在更新邏輯位址-實體位址映射表中的映射資訊，可複寫式非揮發性記憶體模組通常不會接收到來自記憶體管理電路下達的指令序列。也就是說，在執行更新邏輯位址-實體位址映射表的映射資訊的過程中，可複寫式非揮發性記憶體模組的控制電路是處於閒置的狀態，進而導致在在更新邏輯位址-實體位址映射表的映射資訊的過程中可複寫式非揮發性記憶體模組的使用率降低。

本發明提供一種映射表更新方法、記憶體控制電路單元與記憶體儲存裝置，可以有效地提高可複寫式非揮發性記憶體模組的使用率，並提升可複寫式非揮發性記憶體模組在寫入時的效能。

本發明提出一種映射表更新方法，適用於可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個實體程式化單元，多個邏輯位址-實體位址映射表被儲存在所述可複寫式非揮發性記憶體模組中以記錄多個邏輯位址與所述多個實體程式化單元之間的映射資訊，所述方法包括：從主機系統接收對應於第一資料的第一寫入指令，其中所述第一資料對應於所述多個邏輯位址中的第一邏輯位址；根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的第一邏輯位址-實體位址映射表至緩衝記憶體；發送指令序列至所述可複寫式非揮發性記憶體模組以指示所述可複寫式非揮發性記憶體模組的控制電路將所述第一資料寫入至所述多個實體程式化單元中的第一實體程式化單元；在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元的過程中，根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表；以及在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元之後，將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組。

在本發明的一實施例中，所述方法更包括：判斷第一資料是否是以循序寫入模式寫入至所述可複寫式非揮發性記憶體模組；以及當所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組時，執行根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的所述第一邏輯位址-實體位址映射表至所述緩衝記憶體的步驟。

在本發明的一實施例中，所述方法更包括：從所述主機系統接收對應於第二資料的第二寫入指令，其中所述第二資料對應於所述多個邏輯位址中的第二邏輯位址，且所述第一寫入指令與所述第二寫入指令是從所述主機系統接收到的連續的多個寫入指令。其中判斷所述第一資料是否是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組的步驟包括：判斷所述第一邏輯位址與所述第二邏輯位址是否連續；以及當所述第一邏輯位址與所述第二邏輯位址為連續時，判斷所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組。

在本發明的一實施例中，其中所述指令序列還用以指示所述可複寫式非揮發性記憶體模組的所述控制電路將所述第二資料寫入至所述多個實體程式化單元中的第二實體程式化單元。其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的步驟包括：根據所述第二邏輯位址以及所述第二實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表。

在本發明的一實施例中，其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的步驟包括：更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的所述映射資訊以使得所述第一邏輯位址映射至所述第一實體程式化單元。

在本發明的一實施例中，其中將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組的步驟包括：暫停從所述主機系統接收對應於所述多個邏輯位址中的第三邏輯位址的第三資料及/或暫停發送另一指令序列至所述可複寫式非揮發性記憶體模組。

本發明提供一種記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組，具有多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個實體程式化單元，多個邏輯位址-實體位址映射表被儲存在所述可複寫式非揮發性記憶體模組中以記錄多個邏輯位址與所述多個實體程式化單元之間的映射資訊。所述記憶體控制電路單元包括主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面以及記憶體介面。記憶體管理電路用以執行下述運作：從主機系統接收對應於第一資料的第一寫入指令，其中所述第一資料對應於所述多個邏輯位址中的第一邏輯位址；根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的第一邏輯位址-實體位址映射表至緩衝記憶體；發送指令序列至所述可複寫式非揮發性記憶體模組以指示所述可複寫式非揮發性記憶體模組的控制電路將所述第一資料寫入至所述多個實體程式化單元中的第一實體程式化單元；在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元的過程中，根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表；以及在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元之後，將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組。

在本發明的一實施例中，其中所述記憶體管理電路判斷所述第一資料是否是以循序寫入模式寫入至所述可複寫式非揮發性記憶體模組，以及當所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組時，所述記憶體管理電路執行根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的所述第一邏輯位址-實體位址映射表至所述緩衝記憶體的運作。

在本發明的一實施例中，其中所述記憶體管理電路從所述主機系統接收對應於第二資料的第二寫入指令，其中所述第二資料對應於所述多個邏輯位址中的第二邏輯位址，且所述第一寫入指令與所述第二寫入指令是從所述主機系統接收到的連續的多個寫入指令，其中判斷所述第一資料是否是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組的運作中，所述記憶體管理電路判斷所述第一邏輯位址與所述第二邏輯位址是否連續，以及當所述第一邏輯位址與所述第二邏輯位址為連續時，所述記憶體管理電路判斷所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組。

在本發明的一實施例中，其中所述指令序列還用以指示所述可複寫式非揮發性記憶體模組的所述控制電路將所述第二資料寫入至所述多個實體程式化單元中的第二實體程式化單元。其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的運作中，所述記憶體管理電路根據所述第二邏輯位址以及所述第二實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表。

在本發明的一實施例中，其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的運作中，所述記憶體管理電路更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的所述映射資訊以使得所述第一邏輯位址映射至所述第一實體程式化單元。

在本發明的一實施例中，其中將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組的運作中，所述記憶體管理電路暫停從所述主機系統接收對應於所述多個邏輯位址中的第三邏輯位址的第三資料及/或暫停發送另一指令序列至所述可複寫式非揮發性記憶體模組。

本發明提供一種記憶體儲存裝置。記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組，具有多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個實體程式化單元，多個邏輯位址-實體位址映射表被儲存在所述可複寫式非揮發性記憶體模組中以記錄多個邏輯位址與所述多個實體程式化單元之間的映射資訊。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元用以執行下述運作：從主機系統接收對應於第一資料的第一寫入指令，其中所述第一資料對應於所述多個邏輯位址中的第一邏輯位址；根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的第一邏輯位址-實體位址映射表至緩衝記憶體；發送指令序列至所述可複寫式非揮發性記憶體模組以指示所述可複寫式非揮發性記憶體模組的控制電路將所述第一資料寫入至所述多個實體程式化單元中的第一實體程式化單元；在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元的過程中，根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表；以及在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元之後，將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組。

在本發明的一實施例中，其中所述記憶體控制電路單元判斷所述第一資料是否是以循序寫入模式寫入至所述可複寫式非揮發性記憶體模組，以及當所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組時，所述記憶體控制電路單元執行根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的所述第一邏輯位址-實體位址映射表至所述緩衝記憶體的運作。

在本發明的一實施例中，其中所述記憶體控制電路單元從所述主機系統接收對應於第二資料的第二寫入指令，其中所述第二資料對應於所述多個邏輯位址中的第二邏輯位址，且所述第一寫入指令與所述第二寫入指令是從所述主機系統接收到的連續的多個寫入指令，其中判斷所述第一資料是否是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組的運作中，所述記憶體控制電路單元判斷所述第一邏輯位址與所述第二邏輯位址是否連續，以及當所述第一邏輯位址與所述第二邏輯位址為連續時，所述記憶體控制電路單元判斷所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組。

在本發明的一實施例中，其中所述指令序列還用以指示所述可複寫式非揮發性記憶體模組的所述控制電路將所述第二資料寫入至所述多個實體程式化單元中的第二實體程式化單元，其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的運作中，所述記憶體控制電路單元根據所述第二邏輯位址以及所述第二實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表。

在本發明的一實施例中，其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的運作中，所述記憶體控制電路單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的所述映射資訊以使得所述第一邏輯位址映射至所述第一實體程式化單元。

在本發明的一實施例中，其中將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組的運作中，所述記憶體控制電路單元暫停從所述主機系統接收對應於所述多個邏輯位址中的第三邏輯位址的第三資料及/或暫停發送另一指令序列至所述可複寫式非揮發性記憶體模組。

基於上述，本發明的映射表更新方法、記憶體控制電路單元與記憶體儲存裝置可以預先地載入邏輯位址-實體位址映射表至緩衝記憶體，並且在可複寫式非揮發性記憶體模組的控制電路將資料寫入至一實體程式化單元的同時，可以更新暫存於緩衝記憶體中的邏輯位址-實體位址映射表。也就是說，本發明的映射表更新方法可以讓記憶體管理電路與可複寫式非揮發性記憶體模組的控制電路兩者進行平行地運作，進而避免記憶體管理電路在執行更新邏輯位址-實體位址映射表的映射資訊的過程中可複寫式非揮發性記憶體模組的控制電路是處於閒置的狀態。因此，本發明的映射表更新方法可以有效地提高可複寫式非揮發性記憶體模組的使用率，並提升可複寫式非揮發性記憶體模組在寫入時的效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。

在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。

請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。

在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。

記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有多個實體抹除單元。例如，所述多個實體抹除單元可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。

更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含4個實體存取位址，且一個實體存取位址的大小為512位元組(byte)。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。

在本範例實施例中，可複寫式非揮發性記憶體模組406為多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是單階記憶胞（Single Level Cell，SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組406中的每一個記憶胞是基於電壓(亦稱為，臨界電壓)的改變來儲存一或多個位元。當從記憶體控制電路單元404接收到寫入指令序列或讀取指令序列時，可複寫式非揮發性記憶體模組406中的控制電路(未繪示)會控制施予至某一字元線與某一位元線(或位元線組)的電壓來改變至少一記憶胞的臨界電壓或偵測所述記憶胞的儲存狀態(state)。例如，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓(或程式化電壓)至某一個記憶胞的控制閘極，可以改變其電荷補捉層的電子量，進而改變此記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的記憶胞可具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。

請參照圖5，記憶體控制電路單元404包括記憶體管理電路202、主機介面204與記憶體介面206。

記憶體管理電路202用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路202或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。

在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。

主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組406所能接受的格式。

在本發明一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體208、電源管理電路210與錯誤檢查與校正電路212。

緩衝記憶體208是耦接至記憶體管理電路202並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。在一實施例中，緩衝記憶體208更用以儲存實體位址-邏輯位址映射表，所述實體位址-邏輯位址映射表用於記錄實體抹除單元之中的作動實體抹除單元的實體程式化單元與邏輯位址中的多個已更新邏輯位址之間的映射資訊。具體來說，當主機系統11欲寫入更新資料至可複寫式非揮發性記憶體模組406時，記憶體管理電路202會下達指令序列給可複寫式非揮發性記憶體模組406，並藉由可複寫式非揮發性記憶體模組406的控制電路根據該指令序列將更新資料儲存至可複寫式非揮發性記憶體模組406的閒置區的一作動實體抹除單元中，並在實體位址-邏輯位址映射表中紀錄關於此寫入操作的邏輯頁面以及該作動實體抹除單元中用於儲存其更新資料的實體程式化單元兩者間的映射資訊。之後，記憶體管理電路202可以再根據實體位址-邏輯位址映射表從可複寫式非揮發性記憶體模組40載入對應的邏輯位址-實體位址映射表來更新此邏輯位址-實體位址映射表中的映射資訊。

電源管理電路210是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置10的電源。

錯誤檢查與校正電路212是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統11中接收到寫入指令時，錯誤檢查與校正電路212會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code, ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路212會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。

圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。

請參照圖6，假設可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~410(N)。記憶體管理電路202會將實體抹除單元410(0)~410(N)邏輯地分組為資料區502、閒置區504、系統區506與取代區508。

邏輯上屬於資料區502與閒置區504的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區502的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區504的實體抹除單元是用以替換資料區502的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路202會從閒置區504中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區502的實體抹除單元。

邏輯上屬於系統區506的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。

邏輯上屬於取代區508中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區508中仍存有正常之實體抹除單元並且資料區502的實體抹除單元損壞時，記憶體管理電路202會從取代區508中提取正常的實體抹除單元來更換損壞的實體抹除單元。

特別是，資料區502、閒置區504、系統區506與取代區508之實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區502、閒置區504、系統區506與取代區508的分組關係會動態地變動。例如，當閒置區504中的實體抹除單元損壞而被取代區508的實體抹除單元取代時，則原本取代區508的實體抹除單元會被關聯至閒置區504。

請參照圖7，記憶體管理電路202會配置邏輯單元LBA(0)~LBA(H)以映射資料區502的實體抹除單元，其中每一邏輯單元具有多個邏輯頁面以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統100欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體管理電路202會從閒置區504中提取一個實體抹除單元作為作動實體抹除單元以用於寫入資料，以輪替資料區502的實體抹除單元。

為了識別資料每個邏輯單元的資料被儲存在哪個實體抹除單元，在本範例實施例中，記憶體管理電路202會記錄邏輯單元與實體抹除單元之間的映射關係。並且，當主機系統11欲在邏輯頁面中存取資料時，記憶體管理電路202會確認此邏輯頁面所屬的邏輯單元，並且在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體管理電路202會在可複寫式非揮發性記憶體模組406中儲存邏輯位址-實體位址映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體管理電路202會將邏輯位址-實體位址映射表載入至緩衝記憶體208來維護。

值得一提的是，由於緩衝記憶體208的容量有限無法儲存記錄了所有邏輯單元之映射關係的映射表，因此，在本範例實施例中，記憶體管理電路202會將邏輯單元LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯位址-實體位址映射表。特別是，當記憶體管理電路202欲更新某個邏輯單元的映射資訊時，對應此邏輯單元所屬之邏輯區域的邏輯位址-實體位址映射表會被載入至緩衝記憶體208來被更新。在本範例實施例中，儲存所有的邏輯位址-實體位址映射表所需的空間為對應於可複寫式非揮發性記憶體模組406中可用於儲存資料的空間的千分之一。也就是說，假設可複寫式非揮發性記憶體模組406的容量為1TB(Terabyte)，則儲存所有的邏輯位址-實體位址映射表所需的空間為1GB(Gigabyte)。然而，在其他範例實施例中，儲存所有的邏輯位址-實體位址映射表所需的空間可以隨著可複寫式非揮發性記憶體模組406的容量的不同而改變。

在本範例實施例中，當主機系統11欲執行寫入操作時，主機系統11可以下達寫入指令。記憶體管理電路202會從閒置區504中提取一作動實體抹除單元，並且將包含於來自主機系統11之寫入指令中的資料(亦稱為更新資料)寫入至此作動實體抹除單元中。

具體來說，當記憶體儲存裝置10從主機系統11接收到寫入指令時，來自於主機系統11之寫入指令中的資料可被寫入閒置區504中的一作動實體抹除單元中。並且，當此實體抹除單元已被寫滿時，記憶體管理電路202會再從閒置區504中提取空的實體抹除單元作為另一個作動實體抹除單元，以繼續寫入對應來自於主機系統11之寫入指令的更新資料。

圖8~圖10是根據本發明一實施例所繪示的更新邏輯位址-實體位址映射表的簡化範例。

為方便說明，在此假設資料區502具有3個實體抹除單元分別為實體抹除單元410(0)~410(2)，閒置區504具有2個實體抹除單元分別為實體抹除單元410(3)~410(4)。每一實體抹除單元具有3個實體程式化單元。

請參照圖8，假設在圖8的記憶體儲存裝置10的狀態中，邏輯單元LBA(0)~LBA(2)的邏輯頁面映射資料區502的實體抹除單元410(0)~410(2)的實體程式化單元，並且閒置區504具有實體抹除單元410(3)~410(4)。也就是說，記憶體管理電路202會在邏輯位址-實體位址映射表中記錄邏輯單元LBA(0)~LBA(2)與實體抹除單元410(0)~410(4)之間的映射關係，並且將實體抹除單元410(0)~410(2)的實體程式化單元視為已儲存屬於邏輯單元LBA(0)~LBA(2)的邏輯頁面的資料(即，初始資料ID1~ID9)。特別是，在此範例實施例中，假設目前的邏輯單元LBA(0) 的第0~2個邏輯頁面是分別映射至實體抹除單元410(0)的第0~2個實體程式化單元，邏輯單元LBA(1) 的第0~2個邏輯頁面是分別映射至實體抹除單元410(1)的第0~2個實體程式化單元，邏輯單元LBA(2) 的第0~2個邏輯頁面是分別映射至實體抹除單元410(2)的第0~2個實體程式化單元。此外，記憶體管理電路202會記錄閒置區504中可用的實體抹除單元410(3)~410(4)，且當主機系統11執行寫入操作時，在傳統的方法中，記憶體管理電路202會記錄對應此寫入操作的更新資料的映射資訊至緩衝記憶體208中的一實體位址-邏輯位址映射表。

須注意的是，在傳統的方法中，當主機系統11執行關於一邏輯頁面的寫入操作時，記憶體管理電路202會下達寫入指令序列給可複寫式非揮發性記憶體模組406。可複寫式非揮發性記憶體模組406中的控制電路會將此寫入操作對應的更新資料寫入從閒置區504選出的作動實體抹除單元中。於此同時，記憶體管理電路202並不會立即地更改邏輯位址-實體位址映射表中邏輯單元LBA(0)~LBA(2)與實體抹除單元410(0)~410(4)之間的映射關係，記憶體管理電路202會將作動實體抹除單元中，被用於儲存此更新資料的實體程式化單元的位址(亦稱，實體位址)，連同此寫入操作所對應的邏輯頁面的位址(亦稱，邏輯位址)記錄至緩衝記憶體208中的實體位址-邏輯位址映射表中。等到實體位址-邏輯位址映射表被寫滿後，才會根據實體位址-邏輯位址映射表中的映射資訊(即，更新資料所對應的邏輯位址)，載入對應的邏輯位址-實體位址映射表至緩衝記憶體208中，並且在更新邏輯單元LBA(0)~LBA(2)與實體抹除單元410(0)~410(4)之間的映射關係之後將更新後的邏輯位址-實體位址映射表回存至可複寫式非揮發性記憶體模組406。值得一提的是，當記憶體儲存裝置10屬於閒置狀態一段時間（例如，30秒未從主機系統11中接收到任何指令）時，記憶體管理電路202亦可以根據實體位址-邏輯位址映射表中的映射資訊，載入對應的邏輯位址-實體位址映射表至緩衝記憶體208中，並且在更新邏輯單元LBA(0)~LBA(2)與實體抹除單元410(0)~410(4)之間的映射關係之後，將更新後的邏輯位址-實體位址映射表回存至可複寫式非揮發性記憶體模組406。

也就是說，在傳統更新邏輯位址-實體位址映射表中的映射資訊的方法中，通常會依序執行以下三個步驟：載入邏輯位址-實體位址映射表至緩衝記憶體208中；更新邏輯位址-實體位址映射表的映射資訊；以及將更新後的邏輯位址-實體位址映射表回存至可複寫式非揮發性記憶體模組406。

然而，在前述更新邏輯位址-實體位址映射表的映射資訊的過程中，由於記憶體管理電路202正在更新邏輯位址-實體位址映射表中的映射資訊，可複寫式非揮發性記憶體模組406通常不會接收到來自記憶體管理電路202下達的指令序列。也就是說，在執行更新邏輯位址-實體位址映射表的映射資訊的過程中，可複寫式非揮發性記憶體模組406的控制電路是處於閒置的狀態，進而導致可複寫式非揮發性記憶體模組406的使用率降低。特別是，當主機系統11下達大量的寫入指令給記憶體管理電路202時，倘若在寫入的過程中需頻繁地更新邏輯位址-實體位址映射表中的映射資訊，則在更新邏輯位址-實體位址映射表的映射資訊的過程中會造成可複寫式非揮發性記憶體模組406的使用率降低，且會降低可複寫式非揮發性記憶體模組406在寫入時的效能。

因此，本發明提出一種映射表更新方法，可以預先地載入邏輯位址-實體位址映射表至緩衝記憶體208，並且在可複寫式非揮發性記憶體模組406的控制電路將資料寫入至實體程式化單元的同時，記憶體管理電路202可以更新暫存於緩衝記憶體208中的邏輯位址-實體位址映射表。也就是說，本發明的映射表更新方法可以讓記憶體管理電路202與可複寫式非揮發性記憶體模組406的控制電路兩者進行平行地運作，進而避免在記憶體管理電路202在執行更新邏輯位址-實體位址映射表的映射資訊的過程中可複寫式非揮發性記憶體模組406的控制電路是處於閒置的狀態。因此，本發明的邏輯位址-實體位址映射表的方法可以有效地提高可複寫式非揮發性記憶體模組406的使用率，並提升可複寫式非揮發性記憶體模組406在寫入時的效能。

以下使用圖9至圖10來描述本發明的映射表更新方法。

請參照圖9，接續圖8，在此假設主機系統11欲寫入更新資料UD1(亦稱為，第一資料)至可複寫式非揮發性記憶體模組406。更新資料UD1是屬於邏輯單元LBA(0)的第0個邏輯頁面。在此將邏輯單元LBA(0)的第0個邏輯頁面的位址稱為「第一邏輯位址」。此時，主機系統11可以下達對應於更新資料UD1的寫入指令(亦稱為，第一寫入指令)給記憶體管理電路202。當記憶體管理電路202接收到第一寫入指令時，可以將第一寫入指令中的更新資料UD1先暫存至緩衝記憶體208。

此外，假設主機系統11欲寫入更新資料UD2(亦稱為，第二資料)至可複寫式非揮發性記憶體模組406。更新資料UD2是屬於邏輯單元LBA(0)的第1個邏輯頁面。在此將邏輯單元LBA(0)的第1個邏輯頁面的位址稱為「第二邏輯位址」。此時，主機系統11可以下達對應於更新資料UD2的寫入指令(亦稱為，第二寫入指令)給記憶體管理電路202。當記憶體管理電路202接收到第二寫入指令時，可以將第二寫入指令中的更新資料UD2先暫存至緩衝記憶體208。

特別是，在本範例實施例中，假設記憶體管理電路202所接收的第一寫入指令與第二寫入指令是從主機系統11接收到的連續的多個寫入指令。

在本範例實施例中，當記憶體管理電路202接收到來自主機系統11的多個寫入指令時，記憶體管理電路202會判斷是否是以一循序寫入(sequential write)模式來將寫入指令的資料寫入至可複寫式非揮發性記憶體模組406。詳細來說，由於記憶體管理電路202連續地從主機系統11接收到上述的第一寫入指令與第二寫入指令，記憶體管理電路202可以判斷第一寫入指令中第一資料所對應的第一邏輯位址與第二寫入指令中第二資料所對應的第二邏輯位址是否連續。在本範例實施例中，由於第一邏輯位址(即，邏輯單元LBA(0)的第0個邏輯頁面的位址)與第二邏輯位址(即，邏輯單元LBA(0)的第1個邏輯頁面的位址)兩者為連續，因此記憶體管理電路202會判斷上述的更新資料U1與更新資料U2是以循序寫入(sequential write)模式寫入至可複寫式非揮發性記憶體模組406。此外，在一範例實施例中，當前述的第一邏輯位址與第二邏輯位址兩者為不連續時，記憶體管理電路202例如可以判斷上述的更新資料U1與更新資料U2是以隨機寫入(random write)模式寫入至可複寫式非揮發性記憶體模組406。

當記憶體管理電路202判斷上述的更新資料U1與更新資料U2是以循序寫入(sequential write)模式寫入至可複寫式非揮發性記憶體模組406時，記憶體管理電路202可以依據邏輯單元LBA(0)的第0個邏輯頁面的位址(或邏輯單元LBA(0)的第1個邏輯頁面的位址)，從可複寫式非揮發性記憶體模組406中載入對應的邏輯位址-實體位址映射表至緩衝記憶體208中。也就是說，記憶體管理電路202會對應地從可複寫式非揮發性記憶體模組406中載入邏輯單元LBA(0) 的邏輯位址-實體位址映射表(亦稱為，第一邏輯位址-實體位址映射表)至緩衝記憶體208中。

接著，請參照圖10，記憶體管理電路202會從閒置區504中提取例如實體抹除單元410(3)做為作動實體抹除單元，並且下達寫入指令序列以指示將可複寫式非揮發性記憶體模組406的控制電路將更新資料UD1與更新資料UD2分別寫入至實體抹除單元410(3)的第0個實體程式化單元(亦稱為，第一實體程式化單元)與實體抹除單元410(3)的第1個實體程式化單元(亦稱為，第二實體程式化單元)。

特別是，在可複寫式非揮發性記憶體模組406的控制電路將更新資料UD1與更新資料UD2分別寫入至實體抹除單元410(3)的第0個實體程式化單元與實體抹除單元410(3)的第1個實體程式化單元的同時，假設記憶體管理電路202沒有接收到來自主機系統11的其他指令(即，記憶體管理電路202處於閒置狀態時)，記憶體管理電路202可以根據第一指令中的第一邏輯位址以及實體抹除單元410(3)的第0個實體程式化單元更新暫存於緩衝記憶體中的第一邏輯位址-實體位址映射表，以及根據第二指令中的第二邏輯位址以及實體抹除單元410(3)的第1個實體程式化單元更新暫存於緩衝記憶體中的第一邏輯位址-實體位址映射表。具體來說，記憶體管理電路202會分別更新邏輯單元LBA(0) 的邏輯位址-實體位址映射表以將邏輯單元LBA(0)的第0個邏輯頁面映射至實體抹除單元410(3)的第0個實體程式化單元以及將邏輯單元LBA(0)的第1個邏輯頁面映射至實體抹除單元410(3)的第1個實體程式化單元。

當可複寫式非揮發性記憶體模組406的控制電路將更新資料UD1以及更新資料UD2分別寫入至實體抹除單元410(3)的第0個實體程式化單元以及實體抹除單元410(3)的第1個實體程式化單元之後，記憶體管理電路202會將更新後的第一邏輯位址-實體位址映射表從緩衝記憶體208回存至可複寫式非揮發性記憶體模組406中。而在將更新後的第一邏輯位址-實體位址映射表從緩衝記憶體208回存至可複寫式非揮發性記憶體模組406的運作中，記憶體管理電路202會暫停從主機系統11接收對應於其他邏輯位址的更新資料及/或暫停發送指令序列至可複寫式非揮發性記憶體模組406。

在此須說明的是，本範例實施例並不用於限定判斷是否是以循序寫入模式來進行寫入的執行時機以及判斷方式。在一範例實施例中，當記憶體管理電路202接收到上述對應於更新資料UD1的第一寫入指令時，記憶體管理電路202也可以直接地假設更新資料UD1是以循序寫入模式來進行寫入，進而執行載入第一邏輯位址-實體位址映射表的運作。此外，在一範例實施例中，當記憶體管理電路202接收到上述對應於更新資料UD1的第一寫入指令時，記憶體管理電路202也可以不執行判斷是否是以循序寫入模式來進行寫入的運作，進而直接地載入第一邏輯位址-實體位址映射表進行更新。

特別是，在映射表更新方法中，當更新資料是以循序寫入模式來進行寫入時，則由於此些更新資料所對映的邏輯位址-實體位址映射表已被載入至緩衝記憶體208中，故當可複寫式非揮發性記憶體模組406的控制電路將多個更新資料寫入至實體程式化單元的同時，記憶體管理電路202可以更新暫存於緩衝記憶體208中的邏輯位址-實體位址映射表中的多個映射資訊。也就是說，本發明的映射表更新方法在循序寫入模式下，可以有效地提高更新邏輯位址-實體位址映射表的效率，同時可以有效地提高可複寫式非揮發性記憶體模組406的使用率。

圖11是根據一範例實施例所繪示的映射表更新方法的流程圖。

請參照圖11，在步驟S1101中，記憶體管理電路202從主機系統11接收對應於第一資料的第一寫入指令。其中第一資料對應於多個邏輯位址中的第一邏輯位址。在步驟S1103中，記憶體管理電路202根據第一邏輯位址從可複寫式非揮發性記憶體模組406中載入多個邏輯位址-實體位址映射表之中的第一邏輯位址-實體位址映射表至緩衝記憶體208。在步驟S1105中，記憶體管理電路202發送指令序列至可複寫式非揮發性記憶體模組406以指示可複寫式非揮發性記憶體模組406的控制電路將第一資料寫入至多個實體程式化單元中的第一實體程式化單元。在可複寫式非揮發性記憶體模組406的控制電路將第一資料寫入至第一實體程式化單元的過程中，在步驟S1107中，記憶體管理電路202根據第一邏輯位址以及第一實體程式化單元更新暫存於緩衝記憶體208中的第一邏輯位址-實體位址映射表。而在可複寫式非揮發性記憶體模組406的控制電路將第一資料寫入至第一實體程式化單元之後，在步驟S1109中，記憶體管理電路202將更新後的第一邏輯位址-實體位址映射表從緩衝記憶體208回存至可複寫式非揮發性記憶體模組406中。

綜上所述，本發明的映射表更新方法、記憶體控制電路單元以及記憶體儲存裝置可以預先地載入邏輯位址-實體位址映射表至緩衝記憶體，並且在可複寫式非揮發性記憶體模組的控制電路將資料寫入至實體程式化單元的同時，可以更新暫存於緩衝記憶體中的邏輯位址-實體位址映射表。藉此，可以避免可複寫式非揮發性記憶體模組處於閒置的狀態，進而提高可複寫式非揮發性記憶體模組的使用率，並提升可複寫式非揮發性記憶體模組在寫入時的效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧記憶體儲存裝置

11‧‧‧主機系統

110‧‧‧系統匯流排

111‧‧‧處理器

112‧‧‧隨機存取記憶體

113‧‧‧唯讀記憶體

114‧‧‧資料傳輸介面

12‧‧‧輸入/輸出(I/O)裝置

20‧‧‧主機板

201‧‧‧隨身碟

202‧‧‧記憶卡

203‧‧‧固態硬碟

204‧‧‧無線記憶體儲存裝置

205‧‧‧全球定位系統模組

206‧‧‧網路介面卡

207‧‧‧無線傳輸裝置

208‧‧‧鍵盤

209‧‧‧螢幕

210‧‧‧喇叭

32‧‧‧SD卡

33‧‧‧CF卡

34‧‧‧嵌入式儲存裝置

341‧‧‧嵌入式多媒體卡

342‧‧‧嵌入式多晶片封裝儲存裝置

402‧‧‧連接介面單元

404‧‧‧記憶體控制電路單元

406‧‧‧可複寫式非揮發性記憶體模組

202‧‧‧記憶體管理電路

204‧‧‧主機介面

206‧‧‧記憶體介面

208‧‧‧緩衝記憶體

210‧‧‧電源管理電路

212‧‧‧錯誤檢查與校正電路

410(0)~410(N)‧‧‧實體抹除單元

502‧‧‧資料區

504‧‧‧閒置區

506‧‧‧系統區

508‧‧‧取代區

LBA(0)~LBA(H)‧‧‧邏輯單元

LZ(0)~LZ(M)‧‧‧邏輯區域

ID1~ID9‧‧‧初始資料

UD1~UD2‧‧‧更新資料

步驟S1101‧‧‧從主機系統接收對應於第一資料的第一寫入指令，其中第一資料對應於多個邏輯位址中的第一邏輯位址的步驟

步驟S1103‧‧‧根據第一邏輯位址從可複寫式非揮發性記憶體模組中載入多個邏輯位址-實體位址映射表之中的第一邏輯位址-實體位址映射表至緩衝記憶體的步驟

步驟S1105‧‧‧發送指令序列至可複寫式非揮發性記憶體模組以指示可複寫式非揮發性記憶體模組的控制電路將第一資料寫入至多個實體程式化單元中的第一實體程式化單元的步驟

步驟S1107‧‧‧在可複寫式非揮發性記憶體模組的控制電路將第一資料寫入至第一實體程式化單元的過程中，根據第一邏輯位址以及第一實體程式化單元更新暫存於緩衝記憶體中的第一邏輯位址-實體位址映射表的步驟

步驟S1109‧‧‧在可複寫式非揮發性記憶體模組的控制電路將第一資料寫入至第一實體程式化單元之後，將更新後的第一邏輯位址-實體位址映射表從緩衝記憶體回存至可複寫式非揮發性記憶體模組中的步驟

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖8~圖10是根據本發明一實施例所繪示的更新邏輯位址-實體位址映射表的簡化範例。 圖11是根據一範例實施例所繪示的映射表更新方法的流程圖。

Claims (18)

1. 一種映射表更新方法，適用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個實體程式化單元，多個邏輯位址-實體位址映射表被儲存在所述可複寫式非揮發性記憶體模組中以記錄多個邏輯位址與所述多個實體程式化單元之間的一映射資訊，所述方法包括： 從一主機系統接收對應於一第一資料的一第一寫入指令，其中所述第一資料對應於所述多個邏輯位址中的一第一邏輯位址； 根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的至少一第一邏輯位址-實體位址映射表至一緩衝記憶體； 發送一指令序列至所述可複寫式非揮發性記憶體模組以指示所述可複寫式非揮發性記憶體模組的一控制電路將所述第一資料寫入至所述多個實體程式化單元中的一第一實體程式化單元； 在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元的過程中，根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表；以及 在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元之後，將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組。
2. 如申請專利範圍第1項所述的映射表更新方法，更包括： 判斷所述第一資料是否是以一循序寫入模式寫入至所述可複寫式非揮發性記憶體模組；以及 當所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組時，執行根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的所述第一邏輯位址-實體位址映射表至所述緩衝記憶體的步驟。
3. 如申請專利範圍第2項所述的映射表更新方法，更包括： 從所述主機系統接收對應於一第二資料的一第二寫入指令，其中所述第二資料對應於所述多個邏輯位址中的一第二邏輯位址，且所述第一寫入指令與所述第二寫入指令是從所述主機系統接收到的連續的多個寫入指令， 其中判斷所述第一資料是否是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組的步驟包括： 判斷所述第一邏輯位址與所述第二邏輯位址是否連續；以及 當所述第一邏輯位址與所述第二邏輯位址為連續時，判斷所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組。
4. 如申請專利範圍第3項所述的映射表更新方法，其中所述指令序列還用以指示所述可複寫式非揮發性記憶體模組的所述控制電路將所述第二資料寫入至所述多個實體程式化單元中的一第二實體程式化單元， 其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的步驟包括： 根據所述第二邏輯位址以及所述第二實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表。
5. 如申請專利範圍第1項所述的映射表更新方法，其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的步驟包括： 更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的所述映射資訊以使得所述第一邏輯位址映射至所述第一實體程式化單元。
6. 如申請專利範圍第1項所述的映射表更新方法，其中將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組的步驟包括： 暫停從所述主機系統接收對應於所述多個邏輯位址中的一第三邏輯位址的一第三資料及/或暫停發送另一指令序列至所述可複寫式非揮發性記憶體模組。
7. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個實體程式化單元，多個邏輯位址-實體位址映射表被儲存在所述可複寫式非揮發性記憶體模組中以記錄多個邏輯位址與所述多個實體程式化單元之間的一映射資訊，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組； 一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面， 其中所述記憶體管理電路用以從所述主機系統接收對應於一第一資料的一第一寫入指令，其中所述第一資料對應於所述多個邏輯位址中的一第一邏輯位址， 其中所述記憶體管理電路更用以根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的至少一第一邏輯位址-實體位址映射表至一緩衝記憶體， 其中所述記憶體管理電路更用以發送一指令序列至所述可複寫式非揮發性記憶體模組以指示所述可複寫式非揮發性記憶體模組的一控制電路將所述第一資料寫入至所述多個實體程式化單元中的一第一實體程式化單元， 其中在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元的過程中，所述記憶體管理電路更用以根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表， 其中在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元之後，所述記憶體管理電路更用以將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組。
8. 如申請專利範圍第7項所述的記憶體控制電路單元，其中 所述記憶體管理電路判斷所述第一資料是否是以一循序寫入模式寫入至所述可複寫式非揮發性記憶體模組，以及 當所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組時，所述記憶體管理電路執行根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的所述第一邏輯位址-實體位址映射表至所述緩衝記憶體的運作。
9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中 所述記憶體管理電路從所述主機系統接收對應於一第二資料的一第二寫入指令，其中所述第二資料對應於所述多個邏輯位址中的一第二邏輯位址，且所述第一寫入指令與所述第二寫入指令是從所述主機系統接收到的連續的多個寫入指令， 其中判斷所述第一資料是否是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組的運作中， 所述記憶體管理電路判斷所述第一邏輯位址與所述第二邏輯位址是否連續，以及 當所述第一邏輯位址與所述第二邏輯位址為連續時，所述記憶體管理電路判斷所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組。
10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中所述指令序列還用以指示所述可複寫式非揮發性記憶體模組的所述控制電路將所述第二資料寫入至所述多個實體程式化單元中的一第二實體程式化單元， 其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的運作中， 所述記憶體管理電路根據所述第二邏輯位址以及所述第二實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表。
11. 如申請專利範圍第7項所述的記憶體控制電路單元，其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的運作中， 所述記憶體管理電路更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的所述映射資訊以使得所述第一邏輯位址映射至所述第一實體程式化單元。
12. 如申請專利範圍第7項所述的記憶體控制電路單元，其中將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組的運作中， 所述記憶體管理電路暫停從所述主機系統接收對應於所述多個邏輯位址中的一第三邏輯位址的一第三資料及/或暫停發送另一指令序列至所述可複寫式非揮發性記憶體模組。
13. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，具有多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元具有多個實體程式化單元，多個邏輯位址-實體位址映射表被儲存在所述可複寫式非揮發性記憶體模組中以記錄多個邏輯位址與所述多個實體程式化單元之間的一映射資訊；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以從所述主機系統接收對應於一第一資料的一第一寫入指令，其中所述第一資料對應於所述多個邏輯位址中的一第一邏輯位址， 其中所述記憶體控制電路單元更用以根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的至少一第一邏輯位址-實體位址映射表至一緩衝記憶體， 其中所述記憶體控制電路單元更用以發送一指令序列至所述可複寫式非揮發性記憶體模組以指示所述可複寫式非揮發性記憶體模組的一控制電路將所述第一資料寫入至所述多個實體程式化單元中的一第一實體程式化單元， 其中在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元的過程中，所述記憶體控制電路單元更用以根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表， 其中在所述可複寫式非揮發性記憶體模組的所述控制電路將所述第一資料寫入至所述第一實體程式化單元之後，所述記憶體控制電路單元更用以將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組。
14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元判斷所述第一資料是否是以一循序寫入模式寫入至所述可複寫式非揮發性記憶體模組，以及 當所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組時，所述記憶體控制電路單元執行根據所述第一邏輯位址從所述可複寫式非揮發性記憶體模組中載入所述多個邏輯位址-實體位址映射表之中的所述第一邏輯位址-實體位址映射表至所述緩衝記憶體的運作。
15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元從所述主機系統接收對應於一第二資料的一第二寫入指令，其中所述第二資料對應於所述多個邏輯位址中的一第二邏輯位址，且所述第一寫入指令與所述第二寫入指令是從所述主機系統接收到的連續的多個寫入指令， 其中判斷所述第一資料是否是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組的運作中， 所述記憶體控制電路單元判斷所述第一邏輯位址與所述第二邏輯位址是否連續，以及 當所述第一邏輯位址與所述第二邏輯位址為連續時，所述記憶體控制電路單元判斷所述第一資料是以所述循序寫入模式寫入至所述可複寫式非揮發性記憶體模組。
16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中所述指令序列還用以指示所述可複寫式非揮發性記憶體模組的所述控制電路將所述第二資料寫入至所述多個實體程式化單元中的一第二實體程式化單元， 其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的運作中， 所述記憶體控制電路單元根據所述第二邏輯位址以及所述第二實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表。
17. 如申請專利範圍第13項所述的記憶體儲存裝置，其中根據所述第一邏輯位址以及所述第一實體程式化單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的運作中， 所述記憶體控制電路單元更新暫存於所述緩衝記憶體中的所述第一邏輯位址-實體位址映射表的所述映射資訊以使得所述第一邏輯位址映射至所述第一實體程式化單元。
18. 如申請專利範圍第13項所述的記憶體儲存裝置，其中將更新後的所述第一邏輯位址-實體位址映射表從所述緩衝記憶體回存至所述可複寫式非揮發性記憶體模組的運作中， 所述記憶體控制電路單元暫停從所述主機系統接收對應於所述多個邏輯位址中的一第三邏輯位址的一第三資料及/或暫停發送另一指令序列至所述可複寫式非揮發性記憶體模組。