TW201904203A - 用於雙斜坡類比至數位轉換器之比較器 - Google Patents

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Abstract

本文所揭示之實例性比較器可包含：一第一比較器，其包括第一複數個裝置區域，其中該第一複數個裝置區域至少包含一第一比較器輸入裝置區域、一第一比較器疊接裝置區域及一第一比較器電流鏡區域；及一第二比較器，其包括第二複數個裝置區域，其中該第二複數個裝置區域至少包含一第二比較器輸入裝置區域、一第二比較器疊接裝置區域及一第二比較器電流鏡區域，其中該第二比較器輸入區域安置於該第一比較器輸入區域與該第一比較器疊接裝置區域之間，該第一比較器疊接裝置區域安置於該第二比較器輸入區域與該第二比較器疊接裝置區域之間，該第一比較器電流鏡區域安置於該第一比較器疊接裝置區域與該第二比較器電流鏡區域之間，該第二比較器疊接裝置區域安置於該第一比較器疊接裝置區域與該第二比較器電流鏡區域之間，且該第二比較器電流鏡區域安置於該第一比較器電流鏡區域與一第二比較器第二級輸入區域之間。

Description

用於雙斜坡類比至數位轉換器之比較器
本發明大體上係關於影像感測器，且特定而言(但非排他)，本發明係關於一影像感測器之類比至數位轉換器。
影像感測器已變得無處不在。其廣泛用於數位相機、蜂巢式電話、保全攝像機以及醫療、汽車及其他應用中。用於製造影像感測器之技術持續以迅猛速度進步。例如，對更高解析度及更低功耗之需求已促進此等裝置之進一步微型化及整合。 影像感測器通常在一像素陣列上接收光，此在像素中產生電荷。光之強度會影響各像素中所產生之電荷量，其中強度越高，產生之電荷量越高。可由影像感測器基於與一參考電壓信號之一比較來將電荷轉換為電荷之一數位表示。通常可由一比較器執行比較，比較器提供一輸出作為電荷之數位表示。然而，比較器會將雜訊注入至輸出中。另外，比較器之輸出會影響輸入且導致一些錯誤。
本文描述用於具有分散配置之類比至數位轉換器之一影像感測器之一設備及方法之實例。在以下描述中，闡述諸多特定細節以提供實例之一透徹理解。然而，熟習相關技術者將認識到，可在不具有一或多個特定細節之情況下或使用其他方法、組件、材料等等實踐本文所描述之技術。在其他例項中，未詳細展示或描述眾所周知之結構、材料或操作以免使特定態樣不清楚。 參考本說明書中之「一實例」或「一實施例」意謂結合實例所描述之一特定特徵、結構或特性包含於本發明之至少一實例中。因此，出現本說明書之各種位置中之片語「在一實例中」或「在一個實施例中」未必係指相同實例。此外，特定特徵、結構或特性可在一或多個實例中依任何適合方式組合。 在本說明書中，使用若干技術術語。除非本文具體定義或其使用背景另有明確指示，否則此等術語採用其所在技術領域之一般含義。應注意，元件名稱及符號在本發明種可互換使用(例如Si與矽)；然而，兩者具有相同含義。 圖1繪示根據本發明之一實施例之一成像系統100之一實例。成像系統100包含像素陣列102、控制電路104、讀出電路108及功能邏輯106。在一實例中，像素陣列102係光電二極體或影像感測器像素(例如像素P1、P2…Pn)之二維(2D)陣列。如圖中所繪示，光電二極體配置成列(例如列R1至Ry)及行(例如行C1至Cx)以獲取一個體、位置、物件等等之影像資料，接著可使用影像資料來呈現該個體、位置、物件等等之一2D影像。然而，光電二極體不必配置成列及行，而是可呈其他組態。 在一實例中，在像素陣列102中之各影像感測器光電二極體/像素已獲取其影像資料或影像電荷之後，影像資料由讀出電路108讀出且接著轉移至功能邏輯106。讀出電路108可經耦合以自像素陣列102中之複數個光電二極體讀出影像資料。在各種實例中，讀出電路108可包含放大電路、類比至數位(ADC)轉換電路或其他電路。在一些實施例中，可使讀出行之各者包含一或多個比較器110。例如，一或多個比較器110可包含於讀出電路108中所含之一各自類比至數位轉換器(ADC)中。功能邏輯106可僅儲存影像資料或甚至藉由應用後影像效果(例如裁剪、旋轉、移除紅眼、調整亮度、調整對比度或其他)操縱影像資料。在一實例中，讀出電路108可沿讀出行線一次讀出一列影像資料(如圖中所繪示)或可使用各種其他技術讀出影像資料(圖中未繪示)，諸如串列讀出或同時全並行讀出全部像素。 在一些實施例中，讀出電路108可包含用於各讀出行之兩個比較器110。針對各讀出行使用兩個比較器110可容許自多個列同時讀出影像資料。例如，可同時讀出兩個列，其中一列提供給一比較器110且另一列提供給另一比較器110。在一些實施例中，各比較器110可為一雙級比較器且進一步包含一第一級中之疊接裝置。兩個比較器110可經配置使得第一級之一部分(例如疊接裝置及電流鏡)可與第二級一起實體配置於半導體基板上。此實體配置可減小將第一級之輸出提供至第二級之輸入之一導體長度，此減小寄生電容。減小寄生電容可容許較快ADC操作，此可導致成像系統100之較快圖框速率。 在一實例中，控制電路104耦合至像素陣列102以控制像素陣列102中之複數個光電二極體之操作。例如，控制電路104可產生一快門信號來控制影像獲取。在一實例中，快門信號係一全域快門信號，其用於同時啟用像素陣列102內之所有像素以在一單個獲取窗期間同時擷取其各自影像資料。在另一實例中，快門信號係一滾動快門信號，使得像素之各列、各行或各群組在連續獲取窗期間循序啟用。在另一實例中，影像獲取與照明效果(例如一閃光)同步。 在一實例中，成像系統100可包含於數位相機、蜂巢式電話、膝上型電腦或其類似者中。另外，成像系統100可耦合至其他硬體部件，諸如處理器(通用或其他)、記憶體元件、輸出件(USB埠、無線發射器、HDMI埠等等)、照明/閃光、電輸入件(鍵盤、觸控顯示器、觸控板、滑鼠、麥克風等等)及/或顯示器。其他硬體部件可將指令傳送至成像系統100，自成像系統100提取影像資料，或操縱由成像系統100供應之影像資料。 圖2係根據本發明之一實施例之一比較器210。比較器210可為比較器110之一者之一實例。比較器210可回應於在BITLINE輸入上接收之一影像電荷信號與在VRAMP輸入上接收之一參考電壓信號VRAMP之一比較而提供一輸出信號。在一些實施例中，比較器210可包含於一類比至數位轉換器(ADC)中。另外，由比較器210接收之各種控制信號可由諸如控制電路104之成像系統控制電路提供。 比較器210之繪示實施例包含一第一級224及一第二級226。第一級224可經耦合以在BITLINE輸入上接收影像電荷電壓信號且進一步經耦合以在VRAMP輸入上接收VRAMP，例如參考電壓輸入。第一級224可將一第一輸出VOUT_1ST提供至第二級226，作為回應，第二級226可將一第二輸出VOUT_2ND提供至一選用緩衝器。選用緩衝器之一輸出可提供比較器210之輸出VOUT。第一級224可經偏壓以基於VRAMP與BITLINE輸入上之影像電荷電壓信號之間之一比較來翻轉，例如改變VOUT_1ST之位準。第二級226之一電容器290上之一電壓可提供第二級226設定點之參考電壓，第二級226可基於參考電壓來判定最終VOUT。 第一級224之繪示實施例包含PMOS電流鏡212、疊接裝置214、NMOS輸入電晶體216、NMOS尾部電晶體218及自動歸零開關AZQ1及AZQ2。PMOS電流鏡212可包含兩個PMOS電晶體，其等之閘極耦合在一起且其等並聯耦合於一參考電壓(表示為AVDD之一高參考電壓)與節點VON及VOP之間。此外，PMOS電流鏡212電晶體之閘極可耦合至節點VON。疊接裝置214可耦合於節點VON及VOP與節點VON_CASC及VOP_CASC之間。NMOS輸入電晶體216可耦合於節點VON_CASC及VOP_CASC與NMOS尾部電晶體218之間。 例如，疊接裝置214包含一個PMOS電晶體及兩個NMOS電晶體，其中PMOS電晶體及一個NMOS電晶體如一通過閘般耦合。一NMOS電晶體耦合於節點VON與VON_CASC之間且如通過閘般連接之PMOS及NMOS耦合於VOP與VOP_CASC之間，如圖2中所展示。NMOS電晶體之閘極可耦合至一偏壓電壓VBIAS，偏壓電壓VBIAS可使NMOS電晶體在第二級226之翻轉點周圍之飽和區域中保持操作。PMOS電晶體之閘極可經耦合以接收控制信號CASC_P_EN_B，控制信號CASC_P_EN_B可啟用/停用疊接裝置214之PMOS電晶體。啟用/停用疊接裝置214之PMOS會影響節點VOP與VOP_CASC之間之電壓差。當接通PMOS裝置時，PMOS及NMOS對充當通過閘，使得VOP及VOP_CASC之電壓相同。另一方面，當切斷PMOS裝置時，所有電流通過NMOS裝置，使得NMOS裝置在比較器之翻轉點周圍充當疊接級且限制VOP之電壓擺動。 自動歸零開關AZQ1及AZQ2可分別耦合於NMOS輸入電晶體216之閘極與節點VON_CASC及VOP_CASC之間。自動歸零開關AZQ1及AZQ2可經啟用以將其各自NMOS輸入電晶體216之閘極耦合至各自節點VON_CASC及VOP_CASC。使開關自動歸零(例如)將其各自NMOS輸入電晶體216之閘極電壓歸一化為各自節點上之電壓。疊接裝置中之PMOS可在自動歸零(例如歸一化)期間啟用，且VOP及VOP_CAC經耦合使得VOP及VOP_CAN耦合至比較器之BITLINE側上之NMOS輸入電晶體之閘極。 NMOS輸入電晶體216可經耦合以接收VRAMP及影像電荷電壓信號。第一級224可在一ADC操作期間基於BITLINE輸入上之影像電荷電壓信號與VRAMP之一比較來改變VOUT_1ST之一值。VOUT_1ST可為提供至第二級226之一中間電壓。 第二級226之繪示實施例包含一輸入PMOS電晶體220、一參考輸入電晶體222、一電容器290及一控制開關AZQ3。在第一級之自動歸零期間，控制開關AZQ3可經啟用使得NMOS電晶體222之汲極及閘極短接且NMOS電晶體222之閘極可經偏壓以汲取相同於PMOS輸入電晶體220輸出之電流的電流。且電容器290可被充電至偏壓電壓，NMOS電晶體222使用偏壓電壓來汲取相同於PMOS輸入裝置220之電流。以此方式，NMOS電晶體222可提供一電壓作為第二級226之重設點。例如，第二級226可在輸入(例如VOUT_1ST)下降至其自動歸零電壓(重設第一級時之電壓)以下時翻轉。若至第二級226之輸入電壓高於其自動歸零電壓，則PMOS輸入電晶體220之輸出電流可小於由NMOS電晶體222汲取之電流，使得VOUT_2ND變低。相反地，若至第二級226之輸入電壓低於其自動歸零電壓，則VOUT_2ND變高，因為由NMOS電晶體222汲取之電流可小於來自PMOS輸入電晶體220之輸出電流。 至第二級之輸入(例如VOUT_1ST)可透過疊接裝置214提供至PMOS輸入電晶體220之閘極。由於具有疊接裝置214，所以第一級之輸出VOP與VOP_CASC分離，使得VOP上之寄生電容可減小。且寄生電容越小，比較器之延遲越小及ADC週期越短。 圖3係根據本發明之一實施例之實體配置於一半導體晶粒上之兩個比較器之一實例性佈局305。佈局305可為包含兩個比較器(諸如兩個比較器210)之一半導體晶粒之功能區域之一實例。佈局305中所展示之各功能區域可表示用於形成一或若干各自裝置(其包含導體、絕緣體等等)之一或多種材料，且各功能區域可對應於比較器210之類似標記裝置。佈局305之各種功能區域可形成兩個比較器，其中兩個比較器之各種部分(例如功能區塊)經分解使得各比較器可為不連續的且可由另一比較器之區域分離。另外，比較器之第一級之功能區域可與第一級之其他功能區域分離。例如，比較器1輸入區段328可藉由比較器2輸入區段330與比較器1輸出區段332分離。由於使比較器1及2之各種區段分離，所以比較器1之輸出與比較器2輸入級之間之寄生電容可減小且自比較器1至比較器2之串擾可因此減少。但與耦合比較器1及2之功能區域之金屬跡線相關聯之寄生電容會增大，此可導致ADC週期延長。在一些實施例中，由於具有疊接裝置，所以對比較器之延遲影響最大之VOP上之寄生電容可變小且ADC週期可變短。 比較器1之繪示實施例包含一第一級及一第二級。第一級可包含一輸入電容區域336、一NMOS尾部區域338、一NMOS輸入區域340、一疊接裝置區域348及一PMOS電流鏡區域350。然而，形成第一級之區域之實體配置可分解成至少兩個區段。例如，輸入電容區域336、NMOS尾部區域338及NMOS輸入區域340可經連續配置以形成比較器1輸入區段328。第一級之剩餘區域(諸如疊接裝置區域348及PMOS電流鏡區域350)可單獨配置，但與第二級之區域形成一連續區塊。為便於論述，比較器1輸入區段328可指稱「輸入」，且可僅包含第一級之一部分，且此標記不應被視為限制。 比較器1之第二級可包含一PMOS輸入-第二區域352及一NMOS電流源-第二區域354。此等兩個區域可形成為一連續區塊。然而，在一些實施例中，NOMS電流源-第二區域352可不與比較器1輸出區段332之剩餘區域鄰接。另外，如上文所提及，第二級之區域亦可與未與比較器1輸入區段328之區域配置在一起之第一級之區域連續形成。由於定位疊接裝置區域348，所以PMOS電流鏡區域350及PMOS輸入-第二區域可容許比較器第一級輸出VOP上之寄生電容減小。 比較器1輸入區段328可藉由比較器2輸入區段330與比較器1輸出區段332分離。另外，NMOS輸入區域340可藉由延伸跨越/越過/穿過比較器2輸入區段330之區域之相對較長導體來耦合至疊接裝置區域348。導體由標記有比較器1之Vop_casc及Von_casc之箭頭描繪，其可由安置於比較器2輸入區段330之各種功能區域中之導電跡線形成。 比較器2可包含類似於比較器1之區域，且該等區域可經類似分離。例如，比較器2輸入區段330可包含一第一級之三個區域，諸如輸入電容區域342、NMOS尾部區域344及NMOS輸入區域346。另外，比較器2輸出區段334可包含第一級區域疊接裝置區域356及PMOS電流鏡區域358以及第二級區域PMOS輸入-第二區域360及NMOS電流源-第二區域362。然而，比較器2之輸入區段330及輸出區段332不是由比較器1輸入區段328分離，而是由比較器1輸出區段332分離。因而，將比較器2輸入區段330與比較器2輸出區段334耦合之導電跡線可延伸越過/跨越/穿過比較器1輸出區段332。 對於比較器1及2兩者，第一級之輸出可藉由自一疊接區域穿過一PMOS電流鏡區域而延伸至一PMOS輸入-第二區域之一短導電跡線來耦合至第二級之輸入。因為區域係相鄰配置的，所以導電跡線可延伸越過/跨越/穿過PMOS電流鏡區域。例如，比較器1之VOP可自疊接裝置區域348延伸至PMOS輸入-第二區域352，其延伸越過/跨越/穿過PMOS電流鏡區域350。由於將輸出區段330、334之此等各種區域共同定位在一起，所以可縮短自疊接裝置至第二級之輸入之VOP之導電路徑。導電路徑之縮短可減小相關聯寄生電容，此可縮短ADC週期且提高圖框速率。 圖4係根據本發明之一實施例之實體配置於一半導體晶粒上之兩個比較器之一實例性佈局415。除比較器1及2之各自NMOS電流源-第二區域468及470之位置之外，佈局415可類似於佈局305。此等兩個區域不是與輸出區段464及466鄰接，而是進一步經分離且配置於比較器2輸出區段466下方。 在佈局415之繪示實施例中，比較器1及2可具有類似佈局305之類似編號區段之輸入區段428及430。然而，比較器1輸出區段464及比較器2輸出區段466可不像佈局305之其對應物般分別包含NMOS電流源-第二區域。作為一替代，可與比較器1相關聯之NMOS電流源-第二區域468可配置成相鄰於比較器2輸出區段466。此外，可與比較器2相關聯之NMOS電流源-第二區域470可配置成相鄰於NMOS電流源-第二區域468。替代地，區域468及470之相關聯性可被切換。以此方式，可減小比較器1之輸出與比較器2輸出區段之間之耦合。 圖5係根據本發明之一實施例之實體配置於一半導體晶粒上之兩個比較器之一實例性佈局525。除比較器1及2之各自PMOS輸入-第二區域552及560之位置之外，佈局525可類似於佈局305及/或415。此等兩個區域不與其各自PMOS電流鏡區域550及558鄰接，而是彼此相鄰定位且安置於比較器2輸出區段566與比較器1之NMOS電流源-第二區域568之間。 在佈局425之繪示實施例中，比較器1及2可分別具有類似於佈局305及/或415之類似編號區段的輸入區段528及530。然而，與佈局305及415相比，比較器1及2兩者之第二級輸入區段已與各自比較器第一級輸出區段分離。例如，比較器1及2之PMOS輸入-第二區域552及560已被分別移動而不分別相鄰於比較器1輸出區段572及比較器2輸出區段574。因此，比較器1及2之輸入已被重新配置(如圖5中所指示)，此可減少比較器1及2之第二級輸入與第一級之間之耦合。 圖6係根據本發明之一實施例之實體配置於一半導體晶粒上之兩個比較器之一實例性佈局635。除比較器1及2之疊接裝置及PMOS電流鏡區域之位置之外，佈局635可類似於佈局305、415及/或525。各比較器之疊接裝置及電流鏡區域不是彼此連續的(例如相鄰)，而是經進一步分離及交錯。 在佈局635之繪示實施例中，比較器1及2可分別具有類似於佈局305、415及/或525之類似編號區段的輸入區段628及630。然而，比較器1及2兩者之第一級輸出區段已被進一步分離。例如，比較器1及2之PMOS-電流鏡區域650及658已被分別移動而不分別相鄰於疊接裝置區域648及656。因此，已重新組態疊接裝置區域648及656至其各自電流鏡區域650及658及各自第二級輸入652及660之耦合，如圖6中所展示。佈局635之第一比較器及第二比較器可受益於第一級輸入與第二級輸入之間之減少耦合。 另外，參考圖2，由於兩個比較器之類似區域相鄰配置，所以佈局635之比較器1及2可受益於共用電力線及共用VBIAS線。例如，相鄰配置疊接裝置區域648及656可容許兩個區域共用一VBIAS電力線。此外，配置PMOS電流鏡區域650及658可容許該等兩個區域共用一AVDD電力線。NMOS電流源-第二區域668及670同樣能夠共用一電力線。由於共用電力線，所以可比先前電力線增大各電力線之一寬度(例如變寬)，此可減小電力線電阻。此外，共用電力線可減少使半導體晶粒之各種層中之單獨電力線分離之空間之數目及/或大小。另外，共用電力線可降低設計之複雜度且在兩個比較器之間提供一些協同作用。 佈局635之又一益處可發生於相鄰類似區域本身內。例如，可共用疊接裝置區域648及656及PMOS電流鏡區域650及658中之N摻雜井，此亦可簡化製造及/或遮罩設計。 本發明之繪示實例之以上描述(其包含[中文]中所描述之內容)不意欲具窮舉性或使本發明受限於所揭示之具體形式。儘管本文已出於繪示目的而描述本發明之特定實例，但熟習技術者將認識到，可在本發明之範疇內進行各種修改。 可鑑於以上詳細描述對本發明作出此等修改。以下申請專利範圍中所使用之術語不應被解釋為使本發明受限於本說明書中所揭示之特定實例。確切而言，本發明之範疇完全取決於根據請求項解譯之確立原則來解釋之以下申請專利範圍。
100‧‧‧成像系統
102‧‧‧像素陣列
104‧‧‧控制電路
106‧‧‧功能邏輯
108‧‧‧讀出電路
110‧‧‧比較器
210‧‧‧比較器
212‧‧‧PMOS電流鏡
214‧‧‧疊接裝置
216‧‧‧NMOS輸入電晶體
218‧‧‧NMOS尾部電晶體
220‧‧‧PMOS輸入電晶體/PMOS輸入裝置
222‧‧‧參考輸入電晶體/NMOS電晶體
224‧‧‧第一級
226‧‧‧第二級
290‧‧‧電容器
305‧‧‧佈局
328‧‧‧比較器1輸入區段
330‧‧‧比較器2輸入區段
332‧‧‧比較器1輸出區段
334‧‧‧比較器2輸出區段
336‧‧‧輸入電容區域
338‧‧‧NMOS尾部區域
340‧‧‧NMOS輸入區域
342‧‧‧輸入電容區域
344‧‧‧NMOS尾部區域
346‧‧‧NMOS輸入區域
348‧‧‧疊接裝置區域
350‧‧‧PMOS電流鏡區域
352‧‧‧PMOS輸入-第二區域
354‧‧‧NMOS電流源-第二區域
356‧‧‧第一級區域疊接裝置區域
358‧‧‧PMOS電流鏡區域
360‧‧‧第二級區域PMOS輸入-第二區域
362‧‧‧NMOS電流源-第二區域
415‧‧‧佈局
428‧‧‧比較器1輸入區段
430‧‧‧比較器2輸入區段
464‧‧‧比較器1輸出區段
466‧‧‧比較器2輸出區段
468‧‧‧NMOS電流源-第二區域
470‧‧‧NMOS電流源-第二區域
525‧‧‧佈局
528‧‧‧比較器1輸入區段
530‧‧‧比較器2輸入區段
550‧‧‧PMOS電流鏡區域
552‧‧‧PMOS輸入-第二區域
558‧‧‧PMOS電流鏡區域
560‧‧‧PMOS輸入-第二區域
568‧‧‧NMOS電流源-第二區域
572‧‧‧比較器1輸出區段
574‧‧‧比較器2輸出區段
628‧‧‧比較器1輸入區段
630‧‧‧比較器2輸入區段
635‧‧‧佈局
648‧‧‧疊接裝置區域
650‧‧‧PMOS電流鏡區域
652‧‧‧第二級輸入
656‧‧‧疊接裝置區域
658‧‧‧PMOS電流鏡區域
660‧‧‧第二級輸入
668‧‧‧NMOS電流源-第二區域
670‧‧‧NMOS電流源-第二區域
AVDD‧‧‧高參考電壓
AZQ1‧‧‧自動歸零開關
AZQ2‧‧‧自動歸零開關
AZQ3‧‧‧控制開關
C1至Cx‧‧‧行
CASC_P_EN_B‧‧‧控制信號
R1至Ry‧‧‧列
VBIAS‧‧‧偏壓電壓
VON‧‧‧節點
VON_CASC‧‧‧節點
VOP‧‧‧節點
VOP_CASC‧‧‧節點
VOUT‧‧‧輸出
VOUT_1ST‧‧‧第一輸出
VOUT_2ND‧‧‧第二輸出
VRAMP‧‧‧參考電壓信號
參考下圖描述本發明之非限制性及非窮舉實例，其中除非另有規定，否則相同元件符號係指所有各種視圖中之相同部件。 圖1繪示根據本發明之一實施例之一成像系統之一實例。 圖2係根據本發明之一實施例之一比較器。 圖3係根據本發明之一實施例之實體配置於一半導體晶粒上之兩個比較器之一實例性佈局。 圖4係根據本發明之一實施例之實體配置於一半導體晶粒上之兩個比較器之一實例性佈局。 圖5係根據本發明之一實施例之實體配置於一半導體晶粒上之兩個比較器之一實例性佈局。 圖6係根據本發明之一實施例之實體配置於一半導體晶粒上之兩個比較器之一實例性佈局。 對應元件符號指示附圖之所有若干視圖中之對應組件。熟習技術者應瞭解，圖中之元件出於簡單及清楚之目的而繪示且未必按比例繪製。例如，圖中一些元件之尺寸可相對於其他元件放大以有助於促進本發明之各種實施例之理解。此外，為促進本發明之此等各種實施例之無障礙觀看，通常不描繪在商業上可行之實施例中有用或必需之常見且眾所周知之元件。

Claims (20)

  1. 一種比較器對，其包括： 一第一比較器，其包括第一複數個裝置區域，其中該第一複數個裝置區域至少包含一第一比較器輸入裝置區域、一第一比較器疊接裝置區域及一第一比較器電流鏡區域，且其中該第一比較器輸入區域電耦合至該第一比較器疊接裝置區域；及 一第二比較器，其包括第二複數個裝置區域，其中該第二複數個裝置區域至少包含一第二比較器輸入裝置區域、一第二比較器疊接裝置區域及一第二比較器電流鏡區域，且其中該第二比較器輸入區域電耦合至該第二比較器疊接裝置區域， 其中該第二比較器輸入區域安置於該第一比較器輸入區域與該第一比較器疊接裝置區域之間， 其中該第一比較器疊接裝置區域安置於該第二比較器輸入區域與該第二比較器疊接裝置區域之間， 其中該第一比較器電流鏡區域安置於該第一比較器疊接裝置區域與該第二比較器電流鏡區域之間， 其中該第二比較器疊接裝置區域安置於該第一比較器疊接裝置區域與該第二比較器電流鏡區域之間，且 其中該第二比較器電流鏡區域安置於該第一比較器電流鏡區域與一第二比較器第二級輸入區域之間。
  2. 如請求項1之比較器對，其中該第一複數個裝置區域包含電耦合至該第一比較器疊接裝置區域之一第一比較器第二級輸入裝置區域，且 其中該第二複數個裝置區域包含電耦合至該第二比較器疊接裝置區域之該第二比較器第二級輸入區域。
  3. 如請求項2之比較器對，其中該第一比較器第二級輸入裝置區域相鄰於該第一比較器電流鏡區域，且 其中該第二比較器第二級輸入裝置區域相鄰於該第二比較器電流鏡區域。
  4. 如請求項2之比較器對，其中該第一比較器第二級輸入裝置區域安置於該第二比較器電流鏡區域與該第二比較器第二級輸入裝置區域之間，且 其中該第二比較器第二級輸入裝置區域安置於該第一比較器第二級輸入裝置區域與一第一比較器第二級電流源裝置區域之間。
  5. 如請求項2之比較器對，其中該第一複數個裝置區域進一步包含一第一比較器第二級電流源區域，且其中該第二複數個裝置區域進一步包含一第二比較器第二級電流源區域。
  6. 如請求項5之比較器對，其中該第一比較器第二級電流源區域安置於該第一比較器第二級輸入裝置區域與該第二比較器疊接裝置區域之間，且 其中該第二比較器第二級電流源區域安置成相鄰於該第二比較器第二級輸入裝置區域。
  7. 如請求項5之比較器對，其中第一比較器第二級電流源區域安置於該第二比較器第二級輸入裝置區域與該第二比較器第二級電流源區域之間。
  8. 如請求項1之比較器對，其中該第一複數個裝置區域進一步包含一第一輸入電容區域及一第一尾部區域，其中該第一輸入電容區域及該第一尾部區域兩者電耦合至該第一比較器輸入裝置區域。
  9. 如請求項1之比較器對，其中該第二複數個裝置區域進一步包含一第二輸入電容區域及一第二尾部區域，其中該第二輸入電容區域及該第二尾部區域兩者電耦合至該第二比較器輸入裝置區域。
  10. 如請求項1之比較器對，其中該第一比較器及該第二比較器兩者係雙級比較器。
  11. 一種成像系統，其包括： 一像素陣列，其經耦合以光生影像資料；及 讀出電路，其經耦合以自該像素陣列接收該影像資料且將該影像資料轉換為該影像資料之數位表示，該讀出電路包含複數個比較器，其中該讀出電路包含用於複數個讀出行之各讀出行之該複數個比較器之兩個比較器，其中形成各讀出行之該兩個比較器之裝置區域係分散配置的，且其中該等分散配置比較器包括： 一第一比較器，其包括第一複數個裝置區域，其中該第一複數個裝置區域至少包含一第一比較器輸入裝置區域、一第一比較器疊接裝置區域及一第一比較器電流鏡區域，且其中該第一比較器輸入區域電耦合至該第一比較器疊接裝置區域；及 一第二比較器，其包括第二複數個裝置區域，其中該第二複數個裝置區域至少包含一第二比較器輸入裝置區域、一第二比較器疊接裝置區域及一第二比較器電流鏡區域，且其中該第二比較器輸入區域電耦合至該第二比較器疊接裝置區域， 其中該第二比較器輸入區域安置於該第一比較器輸入區域與該第一比較器疊接裝置區域之間， 其中該第一比較器疊接裝置區域安置於該第二比較器輸入區域與該第二比較器疊接裝置區域之間， 其中該第一比較器電流鏡區域安置於該第一比較器疊接裝置區域與該第二比較器電流鏡區域之間， 其中該第二比較器疊接裝置區域安置於該第一比較器疊接裝置區域與該第二比較器電流鏡區域之間，且 其中該第二比較器電流鏡區域安置於該第一比較器電流鏡區域與一第二比較器第二級輸入區域之間。
  12. 如請求項11之成像系統，其中該第一複數個裝置區域包含電耦合至該第一比較器疊接裝置區域之一第一比較器第二級輸入裝置區域，且 其中該第二複數個裝置區域包含電耦合至該第二比較器疊接裝置區域之該第二比較器第二級輸入區域。
  13. 如請求項12之成像系統，其中該第一比較器第二級輸入裝置區域相鄰於該第一比較器電流鏡區域，且 其中該第二比較器第二級輸入裝置區域相鄰於該第二比較器電流鏡區域。
  14. 如請求項12之成像系統，其中該第一比較器第二級輸入裝置區域安置於該第二比較器電流鏡區域與該第二比較器第二級輸入裝置區域之間，且 其中該第二比較器第二級輸入裝置區域安置於該第一比較器第二級輸入裝置區域與一第一比較器第二級電流源裝置區域之間。
  15. 如請求項12之成像系統，其中該第一複數個裝置區域進一步包含一第一比較器第二級電流源區域，且其中該第二複數個裝置區域進一步包含一第二比較器第二級電流源區域。
  16. 如請求項15之成像系統，其中該第一比較器第二級電流源區域安置於該第一比較器第二級輸入裝置區域與該第二比較器疊接裝置區域之間，且 其中該第二比較器第二級電流源區域安置成相鄰於該第二比較器第二級輸入裝置區域。
  17. 如請求項15之成像系統，其中第一比較器第二級電流源區域安置於該第二比較器第二級輸入裝置區域與該第二比較器第二級電流源區域之間。
  18. 如請求項11之成像系統，其中該第一複數個裝置區域進一步包含一第一輸入電容區域及一第一尾部區域，其中該第一輸入電容區域及該第一尾部區域兩者電耦合至該第一比較器輸入裝置區域。
  19. 如請求項11之成像系統，其中該第二複數個裝置區域進一步包含一第二輸入電容區域及一第二尾部區域，其中該第二輸入電容區域及該第二尾部區域兩者電耦合至該第二比較器輸入裝置區域。
  20. 如請求項11之成像系統，其中該第一比較器及該第二比較器兩者係雙級比較器。
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