TW201902136A - Ｌｄｐｃ速率相容設計中的行正交性 - Google Patents

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Abstract

本案內容的某些態樣大體而言係關於用於例如使用具有完全行正交性的同位元檢查矩陣來解碼低密度同位元檢查（LDPC）碼的方法和裝置。用於執行低密度同位元檢查（LDPC）解碼的示例性方法包括以下步驟：接收與LDPC編碼字元相關聯的軟位元，並使用同位元檢查矩陣來執行對軟位元的LDPC解碼，其中同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。

Description

LDPC速率相容設計中的行正交性
本專利申請案主張享有於2017年5月12日提出申請的美國臨時專利申請案第62/505,573和於2018年5月9日提出申請的美國專利申請案第15/975,440的優先權，兩者均轉讓給本案的受讓人，並由此經由引用的方式將其全部內容明確地併入本文。
本案內容的某些態樣大體而言係關於用於無線通訊的方法和裝置，具體而言，係關於低密度同位元檢查（LDPC）速率相容設計中的行正交性。
無線通訊系統被廣泛部署以提供各種類型的通訊內容，諸如語音、資料等。該等系統可以是能夠經由共享可用系統資源（例如，頻寬和傳輸功率）來支援與多個使用者的通訊的多工存取系統。此種多工存取系統的實例包括長期進化（LTE）系統、分碼多工存取（CDMA）系統、分時多工存取（TDMA）系統、分頻多工存取（FDMA）系統、第三代合作夥伴計畫（3GPP）長期進化（LTE）系統、高級長期進化（LTE-A）系統和正交分頻多工存取（OFDMA）系統。
通常，無線多工存取通訊系統可以同時支援多個無線節點的通訊。每個節點經由前向鏈路和反向鏈路上的傳輸與一或多個基地站進行通訊。前向鏈路（或下行鏈路）是指從基地站到節點的通訊鏈路，而反向鏈路（或上行鏈路）是指從節點到基地站的通訊鏈路。通訊鏈路可以經由單輸入單輸出、多輸入單輸出或多輸入多輸出（MIMO）系統來建立。
在現代資訊時代，二進位值（例如1和0）被用於表示和發送各種類型的資訊，諸如視訊、音訊、統計資訊等。不幸的是，在儲存、傳輸及/或處理二進位資料期間，可能會無意引入錯誤；例如，一可以變為零，反之亦然。
通常，在資料傳輸的情況下，接收器在存在雜訊或失真的情況下觀察每個接收的位元，並且僅獲得位元值的指示。在該等情況下，被觀察的值被解釋為「軟」位元的來源。軟位元指示該位元值的較佳估計（例如，1或0）以及該估計的可靠性的一些指示。儘管錯誤的數量可能相對較低，但即使少量的錯誤或失真程度亦會導致資料不可用，或者在傳輸錯誤的情況下可能迫使重傳資料。
為了提供檢查錯誤並且在一些情況下糾正錯誤的機制，可以對二進位資料進行編碼以引入精心設計的冗餘。資料單元的編碼產生通常稱為編碼字元的內容。由於其冗餘性，編碼字元通常會包含比產生編碼字元的輸入資料單元多的位元。
冗餘位元由編碼器添加到所傳輸的位元串流以建立編碼字元。當接收或處理從被傳輸的編碼字元產生的信號時，可以使用在信號中觀察到的編碼字元中包括的冗餘資訊來辨識及/或糾正接收信號中的錯誤或消除來自接收信號的失真，以便恢復原始資料單元。此種錯誤檢查及/或糾正可以作為解碼過程的一部分來實現。在沒有錯誤的情況下，或者在可糾正的錯誤或失真的情況下，解碼可用於從正在被處理的來源資料中恢復被編碼的原始資料單元。在不可恢復的錯誤的情況下，解碼過程可以產生不能完全恢復原始資料的一些指示。解碼失敗的此種指示可以用於啟動資料的重傳。
隨著用於資料通訊的光纖線路的使用增加以及可以從資料儲存設備（例如磁碟機、磁帶等）讀取資料並將資料儲存到資料儲存設備的速率的提高，不僅對高效利用資料儲存和傳輸容量的需求增加，而且對以高速率編碼和解碼資料的能力的需求亦增加。
儘管編碼效率和高資料速率是重要的，但是對於實際用於廣泛範圍的設備（例如，消費設備）的編碼及/或解碼系統，編碼器及/或解碼器能夠以合理的成本實現是重要的。
通訊系統通常需要以幾種不同的速率操作。保持實施方式儘可能簡單並且以不同速率提供編碼和解碼的一種方式是使用可調低密度同位元檢查（LDPC）碼。具體而言，可以經由對低速率碼進行刪餘來產生較高速率的LDPC碼。
已經在各種電信標準中採用上述多工存取技術，以提供使得不同的無線設備能夠在城市、國家、地區甚至全球級別上進行通訊的共用協定。新興電信標準的實例是新無線電技術（NR）。NR是第三代合作夥伴計畫（3GPP）頒佈的對LTE行動服務標準（例如，5G無線電存取）的一組增強。NR被設計為經由提高頻譜效率、降低成本、改良服務、利用新頻譜，並在下行鏈路（DL）和上行鏈路（UL）上使用具有循環字首（CP）的OFDMA與其他開放標準更好地整合，並支援波束成形、多輸入多輸出（MIMO）天線技術和載波聚合來更好地支援行動寬頻網際網路存取。
隨著對行動寬頻存取的需求不斷增加，存在對NR技術進一步改良的需求。較佳地，該等改良應當適用於其他多工存取技術和使用該等技術的電信標準。改良的一個領域是適用於NR的編碼/解碼領域。例如，用於NR的高效能LDPC碼的技術是希望的。
本案內容的系統、方法和設備各自具有幾個態樣，其中沒有一個態樣單獨對其期望的屬性負責。在不限制由所附請求項表達的本案內容的範疇的情況下，現在將簡要地論述一些特徵。在考慮了本論述之後，並且特別是在閱讀了題為「具體實施方式」的部分之後，將會理解本案內容的特徵如何提供包括無線網路中的存取點和站之間的改良的通訊的優點。
本案內容的某些態樣提供了一種用於執行低密度同位元檢查（LDPC）解碼的方法。該方法通常包括以下步驟：接收與LDPC編碼字元相關聯的軟位元，並使用同位元檢查矩陣來執行對軟位元的LDPC解碼，其中同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。
本案內容的某些態樣提供了一種用於執行低密度同位元檢查（LDPC）解碼的裝置。該裝置通常包括處理器，該處理器被配置為使該裝置接收與LDPC編碼字元相關聯的軟位元並使用同位元檢查矩陣來執行對軟位元的LDPC解碼，其中同位元檢查矩陣的每一行對應於被分層被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。該裝置通常亦包括與處理器耦合的記憶體。
本案內容的某些態樣提供了一種用於執行低密度同位元檢查（LDPC）解碼的裝置。該裝置通常包括用於接收LDPC編碼字元的軟位元的構件，以及用於使用同位元檢查矩陣來執行對軟位元的LDPC解碼的構件，其中同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。
本案內容的某些態樣提供了一種用於執行低密度同位元檢查（LDPC）解碼的電腦可讀取媒體。電腦可讀取媒體通常包括指令，在由至少一個處理器執行時，該等指令使得至少一個處理器執行以下操作：接收與LDPC編碼字元相關聯的軟位元，以及使用同位元檢查矩陣來執行對軟位元的LDPC解碼，其中同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。
本案內容的某些態樣提供了一種用於執行低密度同位元檢查（LDPC）編碼的方法。該方法通常包括以下步驟:獲得編碼字元的資訊位元並且根據同位元檢查矩陣執行對資訊位元的編碼以計算LDPC編碼字元的同位位元，其中同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。
本案內容的某些態樣提供了一種用於執行低密度同位元檢查（LDPC）編碼的裝置。該裝置通常包括處理器，該處理器被配置為使該裝置執行以下操作：獲得編碼字元的資訊位元並且根據同位元檢查矩陣執行對資訊位元的編碼以計算LDPC編碼字元的同位位元，其中同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。該裝置通常亦包括與處理器耦合的記憶體。
本案內容的某些態樣提供了一種用於執行低密度同位元檢查（LDPC）解碼的裝置。該裝置通常包括用於獲得編碼字元的資訊位元的構件以及用於根據同位元檢查矩陣執行對資訊位元的編碼以計算LDPC編碼字元的同位位元的構件，其中同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。
本案內容的某些態樣提供了一種用於執行低密度同位元檢查（LDPC）解碼的電腦可讀取媒體。電腦可讀取媒體通常包括指令，在由至少一個處理器執行時，該等指令使得至少一個處理器執行以下操作：獲得編碼字元的資訊位元並且根據同位元檢查矩陣執行對資訊位元的編碼以計算LDPC編碼字元的同位位元，其中同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。
在結合附圖閱讀本發明的具體示例性實施例的以下描述後，本發明的其他態樣、特徵和實施例對於一般技術者將變得顯而易見。儘管可以相對於下文某些實施例和附圖論述本發明的特徵，但是本發明的所有實施例可以包括本文論述的一或多個有利特徵。換言之，儘管一或多個實施例可以被論述為具有某些有利的特徵，但是根據本文論述的本發明的各種實施例，亦可以使用此種特徵中的一或多個。以類似的方式，儘管示例性實施例可以在下文被論述為設備、系統或方法實施例，但是應該理解，可以在各種設備、系統和方法中實現此種示例性實施例。
本案內容的各態樣提供了用於對新無線電技術（NR）（新無線電存取技術）進行編碼的裝置、方法、處理系統和電腦程式產品。新無線電技術（NR）可以指被配置為根據新的空中介面或固定傳輸層操作的無線電技術。NR可以包括目標為寬頻寬（例如80 MHz及更寬）通訊系統的增強型行動寬頻（eMBB）技術、目標為高載波頻率（例如27 GHz或更高）通訊系統的毫米波（mmW）技術、目標為非與舊版相容的機器類型通訊（MTC）系統的大規模機器類型通訊（mMTC）技術和目標為超可靠性低延時通訊（URLLC）的關鍵任務技術。對於該等一般主題，考慮了不同的技術，例如編碼技術，包括低密度同位元檢查（LDPC）編碼和極化編碼。NR細胞可以指根據新空中介面或固定傳輸層操作的細胞。NR節點B（例如，5G節點B）可以對應於一或多個傳輸接收點（TRP）。
本案內容的某些態樣大體而言係關於用於解碼經過低密度同位元檢查（LDPC）編碼的傳輸的方法和裝置，具體而言，係關於使用具有大量成對完全行正交的行的同位元檢查矩陣來解碼LDPC編碼傳輸。
在下文中參照附圖更全面地描述本案內容的各個態樣。然而，本案內容可以以許多不同的形式來體現，並且不應該被解釋為限於貫穿本案內容所呈現的任何具體結構或功能。相反，提供該等態樣使得本案內容將是徹底和完整的，並且將本案內容的範疇充分地傳達給熟習此項技術者。基於本文的教示，熟習此項技術者應該理解，本案內容的範疇意欲覆蓋本文揭示的本案內容的任何態樣，無論是獨立於本案內容的任何其他態樣還是與其組合實施。例如，可以使用本文闡述的任何數量的態樣來實現裝置或實踐方法。另外，本案內容的範疇意欲覆蓋使用附加於或不同於本文闡述的本案內容的各個態樣的其他結構、功能或結構和功能來實踐的此種裝置或方法。應該理解的是，本文所述的本案內容的任何態樣可以經由請求項的一或多個元素來體現。本文使用詞語「示例性」來表示「用作示例、實例或說明」。本文中被描述為「示例性」的任何態樣不一定被解釋為比其他態樣更佳或有利。
儘管本文描述了特定態樣，但是該等態樣的許多變化和置換屬於本案內容的範疇內。儘管提到了較佳態樣的一些益處和優點，但是本案內容的範疇並非意欲限於特定益處、用途或目標。相反，本案內容的各態樣意欲廣泛地適用於不同的無線技術、系統配置、網路和傳輸協定，其中的一些在附圖中以及以下對較佳態樣的描述中以實例的方式圖示。具體實施方式和附圖僅僅是對本案內容的說明而非限制，本案內容的範疇由所附請求項及其等同變換來限定。
本文描述的技術可以用於各種無線通訊網路，例如長期進化（LTE）、分碼多工存取（CDMA）網路、分時多工存取（TDMA）網路、分頻多工存取（FDMA）網路、正交FDMA（OFDMA）網路、單載波FDMA（SC-FDMA）網路等。術語「網路」和「系統」經常可互換地使用。CDMA網路可以實現諸如通用陸地無線電存取（UTRA）、CDMA 2000等的無線電技術。UTRA包括寬頻CDMA（W-CDMA）和低碼片速率（LCR）。CDMA 2000涵蓋IS-2000、IS-95和IS-856標準。TDMA網路可以實現諸如行動通訊全球系統（GSM）的無線電技術。OFDMA網路可以實現諸如NR（例如5G RA）、進化型UTRA（E-UTRA）、IEEE 802.11、IEEE 802.16、IEEE 802.20、Flash-OFDM®等的無線電技術。UTRA、E-UTRA和GSM是通用行動電信系統（UMTS）的一部分。長期進化（LTE）是使用E-UTRA的UMTS的版本。在名為「第三代合作夥伴計畫」（3GPP）的組織的文件中描述了UTRA、E-UTRA、GSM、UMTS和LTE。在名為「第三代合作夥伴計畫2」（3GPP2）的組織的文件中描述了CDMA 2000。NR是與5G技術論壇（5GTF）結合開發的新興無線通訊技術。該等通訊網路僅被列為其中可應用本案內容中描述的技術的網路的實例；然而，本案內容不限於上述通訊網路。
單載波分頻多工存取（SC-FDMA）是在傳輸器側利用單載波調制和在接收器側利用頻域均衡的傳輸技術。SC-FDMA具有與OFDMA系統相似的效能和基本相同的整體複雜性。然而，由於其固有的單載波結構，SC-FDMA信號具有較低的峰均功率比（PAPR）。SC-FDMA引起了很大的關注，特別是在上行鏈路（UL）通訊中，其中較低的PAPR在傳輸功率效率態樣極大地有利於無線節點。
存取點（AP）可以包括、被實現為或者被稱為節點B、無線電網路控制器（「RNC」）、進化型節點B（eNB）、節點B（例如，5G節點B）、傳輸接收點（「TRP」）、基地站控制器（「BSC」）、基地站收發機（「BTS」）、基地站（「BS」）、收發機功能（「TF」）、無線電路由器、無線電收發機、基本服務集（「BSS」）、擴展服務集（「ESS」）、無線電基地站（「RBS」），或某個其他術語。
存取終端（AT）可以包括、被實現為或被稱為存取終端、用戶站、用戶單元、行動站、遠端站、遠端終端機、使用者終端、使用者代理、使用者裝置、使用者設備（UE）、使用者站、無線節點或某個其他術語。在一些態樣，存取終端可以包括蜂巢式電話、智慧型電話、無線電話、通信期啟動協定（「SIP」）電話、無線區域迴路（「WLL」）站、個人數位助理（「PDA」）、平板電腦、小筆電、智慧型電腦、超極本、具有無線連接能力的手持設備、站（「STA」）或連接到無線數據機的某個其他合適的處理設備。因此，本文中教示的一或多個態樣可以被併入到電話（例如，蜂巢式電話、智慧型電話）、電腦（例如桌上型電腦）、可攜式通訊設備、可攜式計算設備（例如，膝上型電腦、個人資料助理、平板電腦、小筆電、智慧型電腦、超極本）、醫療裝置或設備、生物計量感測器/設備、娛樂設備（例如，音樂或視訊設備、衛星無線電設備）、車輛元件或感測器、智慧型儀器表/感測器、工業製造設備、全球定位系統設備或被配置為經由無線或有線媒體進行通訊的任何其他合適的設備。在一些態樣，該節點是無線節點。無線節點可以例如經由有線或無線通訊鏈路提供用於或者到網路（例如，諸如網際網路或蜂巢網路的廣域網路）的連接性。
儘管本文可以使用通常與3G及/或4G無線技術相關聯的術語來描述各態樣，但是本案內容的各態樣可以應用於基於其他代的通訊系統，例如5G和更高代，包括NR技術。 示例性無線通訊系統
圖1圖示其中可以執行本案內容的各態樣的示例性通訊網路100。如圖所示，節點B 102（例如TRP或5G節點B）可以包括多個天線群組，包括天線104和106的一群組，包括天線108和110的另一群組以及包括天線112和114的附加群組。在圖1中，對於每個天線群組僅圖示兩個天線，然而，對於每個天線群組可以使用更多或更少的天線。無線節點116可以與天線112和114通訊，其中天線112和114經由前向鏈路120向無線節點116傳輸資訊，並且經由反向鏈路118從無線節點116接收資訊。無線節點122可以與天線106和108通訊，其中天線106和108經由前向鏈路126向無線節點122傳輸資訊，並且經由反向鏈路124從無線節點122接收資訊。節點B 102亦可以與可以是例如物聯網路（IoT）設備的其他無線節點通訊。IoT設備136可以與節點B 102的一或多個其他天線通訊，其中天線經由前向鏈路140向IoT設備136傳輸資訊，並且經由反向鏈路138從IoT設備136接收資訊。IoT設備142可以與節點B 102的一或多個其他天線通訊，其中天線經由前向鏈路146向IoT設備142傳輸資訊，並經由反向鏈路144從IoT設備142接收資訊。在分頻雙工（FDD）系統中，通訊鏈路118、120、124、126、138、140、144和146可以使用不同的頻率進行通訊。例如，前向鏈路120可以使用與反向鏈路118所使用的頻率不同的頻率，並且前向鏈路140可以使用與反向鏈路138所使用的頻率不同的頻率。
每組天線及/或該等天線被設計為通訊的區域通常被稱為節點B的扇區。在本案內容的一個態樣中，每個天線群組可以被設計為與由節點B 102覆蓋的區域的扇區中的無線節點通訊。
無線節點130可以與節點B 102通訊，其中來自節點B 102的天線經由前向鏈路132向無線節點130傳輸資訊，並經由反向鏈路134從無線節點130接收資訊。
在經由前向鏈路120和126的通訊中，BS 102的傳輸天線可以利用波束成形以便改良不同無線節點116、122、136和142的前向鏈路的訊雜比。而且，使用波束成形向隨機散佈在其覆蓋範圍內的無線節點進行傳輸的節點B相比於經由單個天線向所有其無線節點進行傳輸的節點B對相鄰細胞中的無線節點造成的干擾較小。
儘管本文描述的實例的各態樣可以與LTE技術相關聯，但是本案內容的各態樣可以適用於其他無線通訊系統，諸如NR。NR可以在上行鏈路和下行鏈路上利用具有CP的正交分頻多工（OFDM），並且包括對使用分時雙工（TDD）的半雙工操作的支援。可以支援100 MHz的單分量載波頻寬。NR資源區塊可以在0.1 ms的持續時間內跨越12個次載波，其中次載波頻寬為75 kHz。每個無線電訊框可以由2個半訊框組成，每個半訊框由5個子訊框組成，長度為10 ms。因此，每個子訊框可以具有1 ms的長度。每個子訊框可以指示用於資料傳輸的鏈路方向（亦即，下行鏈路（DL）或上行鏈路（UL）），並且可以動態地切換每個子訊框的鏈路方向。每個子訊框可以包括DL/UL資料以及DL/UL控制資料。可以支援波束成形，並且波束方向可以被動態地配置。亦可以支援具有預編碼的MIMO傳輸。DL中的MIMO配置可以支援多達8個傳輸天線，其中具有多達8個串流的多層DL傳輸。可以支援每UE多達2個串流的多層傳輸。可以支援多達8個服務細胞的多個細胞的聚合。或者，除了基於OFDM的空中介面之外，NR可以支援不同的空中介面。NR網路可以包括諸如中央單元或分散式單元的實體。
圖2圖示其中可以實施本案內容的各態樣的多輸入多輸出（MIMO）系統200中的傳輸器系統210（例如，亦被稱為基地站）和接收器系統250（例如，亦被稱為無線節點）的一態樣的方塊圖。系統210和系統250中的每一個皆具有傳輸和接收的能力。系統210還是系統250進行傳輸、接收或同時傳輸和接收取決於應用。在傳輸器系統210處，從資料來源212向傳輸（TX）資料處理器214提供多個資料串流的訊務資料。
在本案內容的一個態樣，每個資料串流可以經由相應的傳輸天線傳輸。TX資料處理器214基於為該資料串流選擇的特定編碼方案（例如，低密度同位元檢查（LDPC））對每個資料串流的訊務資料進行格式化、編碼和交錯以提供編碼資料。
每個資料串流的經過編碼的資料可以使用OFDM技術與引導頻資料多工。引導頻資料通常是以已知方式處理的已知資料模式，並且可以在接收器系統處用於估計通道回應。隨後基於為該資料串流選擇的特定調制方案（例如，BPSK、QSPK、M-PSK或M-QAM）調制（例如，符號映射）每個資料串流的經多工的引導頻和經過編碼的資料以提供調制符號。可以由處理器230執行的指令來決定每個資料串流的資料速率、編碼和調制。記憶體232可以儲存用於傳輸器系統210的資料和軟體/韌體。
隨後將所有資料串流的調制符號提供給TX MIMO處理器220，其可以進一步處理調制符號（例如，用於OFDM）。TX MIMO處理器220隨後將NT （例如，其中NT 是正整數）個調制符號串流提供給NT 個傳輸器（TMTR）222a到222t。在本案內容的某些態樣，TX MIMO處理器220將波束成形權重應用於資料串流的符號以及正在傳輸該符號的天線。
每個傳輸器222接收並處理相應的符號串流以提供一或多個類比信號，並進一步調節（例如，放大、濾波和升頻轉換）類比信號以提供適合於經由MIMO通道傳輸的經過調制的信號。隨後，分別從NT 個天線224a到224t傳輸來自傳輸器222a到222t的NT 個經過調制的信號。
在接收器系統250處，可以經由NR （例如，其中NR 是正整數）個天線252a到252r來接收被傳輸的經過調制的信號，並且可以將來自每個天線252的被接收的信號提供給相應的接收器（RCVR）254a到254r。每個接收器254可以調節（例如，濾波、放大和降頻轉換）相應的被接收的信號，數位化經調節的信號以提供取樣，並進一步處理取樣以提供對應的「被接收的」符號串流。
接收（RX）資料處理器260隨後接收並基於特定的接收器處理技術處理來自NR 個接收器254的NR 個被接收的符號串流，以提供NT 個「經過偵測的」符號串流。RX資料處理器260隨後對每個偵測到的符號串流進行解調、解交錯和解碼以恢復資料串流的訊務資料。RX資料處理器260的處理可以與傳輸器系統210處的TX MIMO處理器220和TX資料處理器214所執行的處理互補。
處理器270週期性地決定要使用何者預編碼矩陣。處理器270制定包括矩陣索引部分和秩值部分的反向鏈路訊息。記憶體272可以儲存用於接收器系統250的資料和軟體/韌體。反向鏈路訊息可以包括關於通訊鏈路及/或所接收的資料串流的各種類型的資訊。隨後，由TX資料處理器238處理反向鏈路訊息，TX資料處理器238亦接收來自資料來源236的多個資料串流的訊務資料，由調制器280調制，由傳輸器（TMTR）254a到254r調節，並傳輸回傳輸器系統210。
在傳輸器系統210處，來自接收器系統250的經過調制的信號由天線224接收，由接收器（RCVR）222調節，由解調器240解調，並由RX資料處理器242處理，以提取由接收器系統250傳輸的反向鏈路訊息。處理器230隨後決定要使用何者預編碼矩陣來決定波束成形權重，隨後處理所提取的訊息。
接收器系統250的處理器270、RX資料處理器260、其他處理器/元件中的任何一個或其組合及/或傳輸器系統210的處理器230、RX資料處理器242、其他處理器/元件中的任何一個或其組合可以被配置為根據下文參考圖14論述的本案內容的某些態樣來執行用於低密度同位元檢查（LDPC）解碼的程序。在一態樣，處理器270和RX資料處理器260中的至少一個可以被配置為執行儲存在記憶體272中的演算法，用於執行本文描述的LDPC解碼。在另一態樣，處理器230和RX資料處理器242中的至少一個可以被配置為執行儲存在記憶體232中的演算法，以執行本文描述的LDPC解碼。
接收器系統250的處理器270、TX資料處理器238、其他處理器/元件中的任何一個或其組合及/或傳輸器系統210的處理器230、TX MIMO處理器220、TX資料處理器214、其他處理器/元件中的任何一個或其組合可以被配置為根據下文參考圖15論述的本案內容的某些態樣來執行用於低密度同位元檢查（LDPC）編碼的程序。在一態樣，處理器270和TX資料處理器238中的至少一個可以被配置為執行儲存在記憶體272中的演算法，以執行本文描述的LDPC編碼。在另一態樣，處理器230、TX MIMO處理器220和TX資料處理器214中的至少一個可被配置為執行儲存在記憶體232中的演算法，以執行本文描述的LDPC編碼。
圖3圖示可用於在圖1中所示的無線通訊系統100內可使用的無線設備302中的各種元件。無線設備302是可以被配置為實現本文描述的各種方法的設備的實例。無線設備302可以是節點B 102（例如TRP）或任何無線節點（例如，無線節點116、122、130或IoT設備136或142）。例如，無線設備302可以被配置為執行圖14和圖15中描述的操作1400和1500以及本文描述的其他操作。
無線設備302可以包括控制無線設備302的操作的處理器304。處理器304亦可以被稱為中央處理單元（CPU）。可以包括唯讀記憶體（ROM）和隨機存取記憶體（RAM）二者的記憶體306向處理器304提供指令和資料。記憶體306的一部分亦可以包括非揮發性隨機存取記憶體（NVRAM）。處理器304通常基於儲存在記憶體306內的程式指令來執行邏輯和算數運算。記憶體306中的指令可執行以實現本文描述的方法，例如以允許UE執行LDPC解碼及/或LDPC編碼。處理器304的一些非限制性實例可以包括驍龍處理器、特殊應用積體電路（ASIC）、可程式設計邏輯等。
無線設備302亦可以包括外殼308，其可以包括傳輸器310和接收器312以允許在無線設備302和遠端位置之間傳輸和接收資料。傳輸器310和接收器312可以組合成收發機314。單個或複數個傳輸天線316可以附接到外殼308並且電耦合到收發機314。無線設備302亦可以包括（未圖示）多個傳輸器、多個接收器和多個收發機。無線設備302亦可以包括無線電池充電設備。
無線設備302亦可以包括信號偵測器318，其可以用於嘗試偵測和量化由收發機314接收的信號的位準。信號偵測器318可以偵測諸如總能量、每符號的每次載波的能量、功率譜密度的此類信號和其他信號。無線設備302亦可以包括用於處理信號的數位信號處理器（DSP）320。
另外，無線設備亦可以包括用於編碼信號以供傳輸的編碼器322和用於解碼接收到的信號的解碼器324。根據某些態樣，編碼器322可以根據本文中呈現的某些態樣（例如，經由實現圖15中所示的操作1500）來執行編碼。根據某些態樣，解碼器324可以根據本文中呈現的某些態樣執行解碼（例如，經由實現圖14中所示的操作1400）。
無線設備302的各種元件可以經由匯流排系統326耦合在一起，除了資料匯流排之外，匯流排系統326亦可以包括電源匯流排、控制信號匯流排和狀態信號匯流排。根據下文論述的本案內容的各態樣，處理器304可以被配置為存取儲存在記憶體306中的指令以執行LDPC解碼及/或LDPC編碼。 示例性糾錯編碼
許多通訊系統使用糾錯碼。具體而言，糾錯碼經由在資料串流中引入冗餘來補償該等系統中固有的資訊傳輸不可靠性。低密度同位元檢查（LDPC）碼是使用反覆運算編碼系統的特定類型的糾錯碼。特別是，Gallager碼是正則LDPC碼的早期實例。LDPC碼是將其同位元檢查矩陣H的大多數元素設置為「0」的線性區塊碼。
LDPC碼可以由二分圖（通常被稱為「Tanner圖」）表示，其中變數節點集合對應於編碼字元的位元（例如，資訊位元或系統位元），並且檢查節點集合對應於定義代碼的同位元檢查約束集合。圖中的邊將變數節點連接到檢查節點。因此，圖的節點被分成兩個不同的集合，變數節點和檢查節點，其中邊連接兩種不同類型的節點。
經由將二分基本圖（G）（其亦可以被稱為原型圖）複製多次Z來建立提升圖。若變數節點和檢查節點由圖中的「邊」（亦即，連接變數節點和檢查節點的線）連接，則可以認為變數節點和檢查節點是「鄰點」。另外，對於二分基本圖（G）的每個邊（e），將置換應用於邊（e）的Z個副本以互連G的Z個副本。當且僅當對於每個檢查節點，與所有相鄰變數節點相關聯的位元總和為0以2取模（亦即，該等位元包括偶數個1）時，與變數節點序列具有一對一關聯的位元序列是有效編碼字元。若使用的置換是循環的，則所得到的LDPC碼可以是準循環（QC）的。
圖4A-圖4B圖示根據本案內容的某些態樣的示例性LDPC碼的圖形和矩陣表示。例如，圖4A圖示表示示例性LDPC碼的二分圖400。二分圖400包括連接到4個檢查節點420（由正方形表示）的5個變數節點410的集合（由圓圈表示）。圖400中的邊430將變數節點410連接到檢查節點420（由將變數節點410連接到檢查節點420的線表示）。該圖由經由|E|=12個邊連接的|V|=5個變數節點和|C|=4個檢查節點組成。
二分圖可以由簡化的鄰接矩陣來表示，該鄰接矩陣亦可以被稱為同位元檢查矩陣。圖4B圖示二分圖400的矩陣表示450。矩陣表示450包括同位元檢查矩陣H 和編碼字元向量x ，其中x 1 -x 5 表示編碼字元x 的位元。同位元矩陣H 用於決定是否正常解碼被接收的信號。同位元檢查矩陣H 具有對應於j個檢查節點的C行和對應於i個變數節點（亦即，經過解調的符號）的V列，其中行表示方程並且列表示編碼字元的位元。在圖4B中，矩陣H 具有分別對應於4個檢查節點和5個變數節點的4行和5列。若第j個檢查節點經由邊連接到第i個變數節點，亦即，該兩個節點是鄰點，則在同位元檢查矩陣H 的第i列和第j行的元素中為1。亦即，第i行和第j列的交點在邊連接對應頂點的情況下包含「1」，在沒有邊連接對應頂點的情況下包含「0」。當且僅當Hx =0時（例如，若對於每個約束節點，與約束相鄰的位元（經由該等位元與變數節點的關聯）總和為0以2取模，亦即該等位元包括偶數個1），該編碼字元向量x 表示有效編碼字元。因此，若正確接收編碼字元，則Hx =0(mod2)。當經過編碼的被接收的信號和同位元檢查矩陣H 的乘積變為「0」時，此情形表示沒有發生錯誤。同位元檢查矩陣是C行乘V列二進位矩陣。行表示方程，並且列表示編碼字元中的數位。
經過解調的符號或變數節點的數量是LDPC碼長度。行中的非零元素的數量被定義為行權重dc。列中的非零元素的數量被定義為列權重dv。
節點的度是指連接到該節點的邊的數量。該特徵在圖4B所示的H 矩陣中圖示，其中入射到變數節點410的邊的數量等於對應列中的1的數量，並且被稱為變數節點度d(v)。類似地，與檢查節點420連接的邊的數量等於對應行中的1的數量，並且被稱為檢查節點度d(c)。
正則圖或碼是所有變數節點具有相同的度j，並且所有約束節點具有相同的度k的圖或碼。在此種情況下，碼可以被稱為（j，k）正則碼。另一態樣，非規則碼具有度不同的約束節點及/或變數節點。例如，一些變數節點可以是度為4，其他的度為3，再其他的度為2。
「提升」使得LDPC碼能夠使用並行編碼及/或解碼實施方式來被實現，同時亦降低了典型地與大LDPC碼相關聯的複雜度。提升有助於實現LDPC解碼器的高效並行化，同時仍具有相對簡潔的描述。具體而言，提升是用於從較小基本碼的多個副本產生相對較大的LDPC碼的技術。例如，可以經由產生基本圖（例如原型圖）的Z個並行副本，隨後經由基本圖的每個副本的邊束的置換來互連該等並行副本，而產生被提升的LDPC碼。基本圖定義了代碼的（巨集）結構，並由多個（K）的資訊位元列和多個（N）的碼位元列組成。提升多（Z）個基本圖導致KZ的最終資訊區塊長度。可以縮短一些資訊位元（設置為0）以實現小於KZ的資訊區塊長度。
因此，經由「複製和置換」操作可以獲得更大的圖，其中得到基本圖的多個副本並連接以形成單個提升圖。對於多個副本，作為單個基本邊的複本集合的相似邊被置換並連接起來，以形成比基本圖大Z倍的連通圖。
圖5圖示了得到圖4A的圖的三個副本的效果。經由置換副本中的相似邊可以互連三個副本。若將置換限制為循環置換，則所得到的圖對應於具有提升Z=3的準循環LDPC。從中得到三個副本的原始圖在本文中被稱為基本圖。為了獲得不同大小的派生圖，可以將「複製和置換」操作應用於基本圖。
可以經由用Z×Z矩陣替換基本同位元檢查矩陣之每一者條目來從基本圖的同位元檢查矩陣構造提升圖的對應同位元檢查矩陣。0條目（沒有基本邊的彼等條目）用0矩陣替換，並且1條目（指示基本邊）用Z×Z置換矩陣替換。在循環提升的情況下，置換是循環置換。
被循環提升的LDPC碼亦可以被解釋為二進位多項式以取模的環上的碼。在該解釋中，二進位多項式可以與基本圖之每一者變數節點相關聯。二進位向量對應於與提升圖中的Z個對應變數節點（亦即，單個基本變數節點的Z個副本）相關聯的位元。二進位向量以k的循環置換是經由將相應的二進位多項式乘以來實現的，其中乘法以取模。基本圖中度為d的同位元檢查可被解釋為對相鄰二進位多項式的線性約束，記為，其中值是與相應邊相關聯的循環提升值。
此得到的方程等同於在循環提升的Tanner圖中對應於基本圖中的單個相關聯的同位元檢查的Z個同位元檢查。因此，提升圖的同位元檢查矩陣可以使用基本圖的矩陣表示，其中1條目被形式的單項式替換，並且0條目被提升為0，但是現在0被解釋為0二進位多項式以取模。此種矩陣可以經由提供值k來代替來寫出。在此種情況下，0多項式有時表示為-1，有時表示為另一個字元以便將該0多項式與區分。
通常，同位元檢查矩陣的方形子矩陣表示碼的同位位元。互補列對應於在編碼時被設置為等於要被編碼的資訊位元的資訊位元。編碼可以經由求解上述方形子矩陣中的變數以滿足同位元檢查方程來實現。同位元檢查矩陣H可以分成兩部分M和N，其中M是方形部分。因此，編碼簡化為求解，其中c和d包括x。在準循環碼或循環提升碼的情況下，上文的代數可以被解釋為在二進位多項式以取模的環上。在作為準循環的IEEE 802.11 LDPC碼的情況下，編碼子矩陣M具有如圖6所示的整數表示。
可以解碼被接收的LDPC編碼字元以產生原始編碼字元的重構版本。在沒有錯誤的情況下，或者在可糾正的錯誤的情況下，可以使用解碼來恢復被編碼的原始資料單元。解碼器可以使用冗餘位元來偵測和糾正位元錯誤。LDPC解碼器通常經由反覆運算地執行本端計算並經由沿著邊在二分圖400內交換訊息來傳遞彼等結果，並且經由基於傳入訊息在節點處執行計算來更新該等訊息來進行操作。該等步驟通常可以重複幾次並且可以被稱為訊息傳遞步驟。例如，圖400之每一者變數節點410可以最初被提供有表示由通訊通道的觀察決定的關聯位元的值的估計的「軟位元」（例如，表示編碼字元的被接收的位元）。使用該等軟位元，LDPC解碼器可以經由從記憶體中反覆運算地讀取訊息或其一部分並且將經過更新的訊息或其一部分寫回到記憶體來更新訊息。更新操作通常基於對應的LDPC碼的同位元檢查約束。在被提升的LDPC碼的實現中，通常並行處理相似的邊上的訊息。
被設計為用於高速應用的LDPC碼通常使用具有大提升因數和相對較小基本圖的準循環結構來支援編碼和解碼操作中的高並行性。具有較高碼率（例如，訊息長度與編碼字元長度的比率）的LDPC碼傾向於具有相對較少的同位元檢查。若基本同位元檢查的數量小於變數節點的度（例如，連接到變數節點的邊的數量），則在基本圖中，該變數節點經由兩條或更多條邊（例如，變數節點可能具有「雙邊」）連接到至少一個基本同位元檢查。或者，若基本同位元檢查的數量小於變數節點的度（例如，連接到變數節點的邊的數量），則在基本圖中，該變數節點經由兩條或更多條邊連接到至少一個基本同位元檢查。為了並行硬體實施方式，通常不希望使得基本變數節點和基本檢查節點經由兩條或更多條邊連接。例如，此種雙邊可以導致對同一記憶體位置的多個併發讀取和寫入操作，此情形又可以產生資料一致性問題。在單個並行同位元檢查更新期間，基本LDPC碼中的雙邊可以觸發並行讀取同一軟位元值記憶體位置兩次。因此，通常需要額外的電路系統來組合寫回到記憶體中的軟位元值，以正確地合併兩個更新。但是，消除LDPC碼中的雙邊有助於避免此種額外的複雜性。
在標準非規則LDPC碼集合（度分佈）的定義中，Tanner圖表示中的所有邊可以在統計上是可互換的。換言之，存在單個統計等效類的邊。例如，在由Tom Richardson和Ruediger Urbanke於2008年3月17日發表的題為「Modern Coding Theory」的書中可以找到關於被提升的LDPC碼的更詳細論述。對於多邊LDPC碼，可能有多個等效類的邊。而在標準的非規則LDPC集合定義中，圖中的節點（變數和約束）由該等節點的度（亦即該等節點所連接的邊的數量）指定，在多邊類型設置中，邊的度是向量；邊的度指定從每個邊等效類（類型）獨立地連接到節點的邊的數量。多邊類型集合由有限數量的邊類型組成。約束節點的度類型是（非負）整數的向量；該向量的第i個條目記錄連接到此種節點的第i個類型的通訊端的數量。該向量可以被稱為邊的度。儘管度類型可以視為（非負）整數的向量，但變數節點的度類型有兩個部分。第一部分係關於接收到的分佈，並且將被稱為接收的度，並且第二部分指定邊的度。邊的度與約束節點具有相同的作用。邊被歸類為該等邊將相同類型的通訊端配對。通訊端必須與相似類型的通訊端配對的該約束表徵了多邊類型概念。在多邊類型描述中，不同的節點類型可以具有不同的接收到的分佈（例如，相關聯的位元可以經由不同的通道）。
圖7圖示可以被配置為提供用於無線傳輸的經編碼的訊息的射頻（RF）數據機700的部分704。在一個實例中，基地站（例如，節點B 102及/或傳輸器系統210）（或反向路徑上的無線節點）中的編碼器706接收用於傳輸的訊息702的資訊位元。訊息702可以包含指向接收設備的資料及/或經過編碼的語音或其他內容。編碼器706使用適當的調制和編碼方案（MCS）對訊息進行編碼，該調制和編碼方案通常基於由基地站或另一網路實體定義的配置來選擇。在一些情況下，編碼器706可以例如根據本案內容的各態樣對訊息進行編碼（例如，經由實現圖15中所示的操作1500）。隨後可以將由編碼器706產生的經過編碼的位元串流708提供給映射器710，該映射器710產生Tx符號712的序列，Tx符號712的序列被Tx鏈714調制、放大並以其他方式處理，以產生RF信號716以供經由天線718傳輸。
圖8圖示可以被配置為接收和解碼包括經編碼的訊息（例如，使用如前述的LDPC碼編碼的訊息）的無線傳輸的信號的RF數據機800的部分814。在各種實例中，接收信號的數據機814可以常駐在無線節點（例如，無線節點116、接收器系統250）、基地站（例如，節點B 102、傳輸器系統210）或用於執行所述功能的任何其他合適的裝置或構件（例如無線設備302）處。天線802接收用於無線節點（例如，無線節點116、122及/或接收器系統250）的RF信號816（例如，在圖7中產生的RF信號716，由RF鏈700和RF鏈800之間的有效通道改變）。RF鏈804處理和解調RF信號816，並且可以將經過解調的符號806的序列提供給解映射器808，該解映射器808產生代表經過編碼的訊息的位元串流（例如，一系列被接收的值r_j，其可以被稱為軟位元或縮放軟位元並且可以由對數概度比來表示）810。
解碼器812隨後可以用於從已經使用編碼方案（例如，LDPC碼）編碼的位元串流中解碼m位元資訊串。解碼器812可以包括具有全並行、行並行或區塊並行架構的分層LDPC解碼器。LDPC解碼器通常經由反覆運算地執行本端計算，並經由沿著邊在二分圖400內交換訊息來傳遞彼等結果，並且經由基於傳入訊息在節點處執行計算來更新該等訊息來進行操作。該等步驟通常可以重複幾次並且可以被稱為訊息傳遞步驟。例如，圖400之每一者變數節點410可以最初被提供有表示由來自通訊通道的觀察決定的關聯位元的值的估計的「軟位元」（例如，表示編碼字元的接收位元r_j）。「軟位元」可以由對數概度比（LLR）表示，在一些態樣可以將對數概度比（LLR）定義為log（（該位元為0的概率）/（該位元為1的概率））。使用該等LLR，LDPC解碼器可以經由從記憶體中反覆運算地讀取訊息或其一部分並且將經過更新的訊息或其一部分寫回到記憶體來更新訊息。更新操作通常基於對應的LDPC碼的同位元檢查約束。在被提升的LDPC碼的實現中，通常並行處理相似的邊上的訊息。根據本案內容的各態樣，在該等解碼技術之後，解碼器812可以基於LLR解碼位元串流810以決定包含從基地站（例如，節點B 102及/或傳輸器系統210）傳輸的資料、經過編碼的語音及/或其他內容的訊息702。根據下文呈現的本案內容的各態樣（例如，經由實現圖14中所示的操作1400），解碼器可以解碼位元串流810。示例性 LDPC 解碼器架構
低密度同位元檢查（LDPC）編碼是在諸如無線通訊、儲存和乙太網路的幾種應用中使用的強大的糾錯編碼技術。例如，LDPC基於在二分圖上設計代碼，如前述並在圖4A中圖示。LDPC解碼通常使用如前述的置信傳播技術來實現，其中訊息沿著圖的邊傳遞，並且圖中的節點計算其邊緣分佈，從中可以對源符號做出決定。準循環（QC）碼是一種流行的結構化LDPC碼，其中基本LDPC同位元檢查矩陣（PCM）得到「提升」。例如，「提升」需要用Z×Z子矩陣替換每個基本PCM條目。Z×Z子矩陣可以是對於「0」基本PCM條目的全零矩陣，或者對於「1」基本PCM條目的循環旋轉的單位矩陣。QC LDPC碼經由啟用解碼器（諸如圖8中所示的解碼器）用切換式網路複製處理Z次以交換訊息來實現硬體中的並行處理。
LDPC解碼器實現訊息傳遞演算法，其通常是置信傳播（BP）演算法的相當準確的近似。用於LDPC解碼的對數BP演算法可以寫為：(方程1)(方程2)(方程3)(方程4)(方程5) 其中是與二進位變數c相關聯的對數概度比（LLR），其被定義為，其中概率以隨著演算法進行而擴展的訊息傳遞演算法中隱含的某些資訊為條件。函數由提供。索引m通常表示二進位同位元檢查節點或二進位PCM行索引，j和n通常表示位元節點或PCM列索引，表示與變數節點j關聯的位元值，等同於第j個二進位PCM列，並且表示與將變數節點n連接到檢查節點m的邊關聯的二進位值，是連接到同位元檢查節點m的位元的所有位元索引的集合，是連接到位元j的所有同位元檢查節點的所有同位元檢查節點索引的集合，並且是與位元j的傳輸觀察相關聯的位元j的LLR。例如，在AWGN通道上的標準BPSK傳輸中，得到，其中是接收到的值，並且是通道的附加雜訊的方差。該演算法可以經由設置等於來初始化，並且經由重複評估給定的方程來進行。根據本案內容的各態樣，方程1計算用於位元j 的同位元檢查度量，其經由變換Ψ將連接到同位元檢查節點m 的所有位元的輸入位元LLR（除了位元j 的LLR之外）相加。該運算與方程3一起，基於對屬於同位元檢查m 的其他位元的觀察來計算位元j 的後驗LLR。方程2基於輸入位元LLR的符號來計算後驗LLR的符號。方程4經由將位元j 的來自解碼器的所有後驗LLR（亦即，非本徵LLR）與來自通道的先驗LLR（亦即，本徵LLR）組合來計算經過更新的位元LLR。方程5在位元LLR和被傳遞回同位元檢查節點m 用於在下一次反覆運算中計算經過更新的後驗及/或非本徵LLR之前，從位元LLR和中減去同位元檢查節點m 的非本徵LLR。對於「泛洪」LDPC解碼器反覆運算，對所有同位元檢查節點執行步驟1-3（亦即，計算方程1-3），之後所有位元（變數）節點執行步驟4（亦即，計算方程4）以更新位元LLR。
分層LDPC解碼器執行類似於上文的方程1-5的步驟，但是略有修改。例如，分層對數BP演算法可以寫成：(方程6)(方程7)(方程8)(方程9)(方程10)
在上述分層解碼步驟（亦即方程6-10）中，利用通道位元LLR對位元LLR進行初始化。根據本案內容的某些態樣，分層解碼（方程6-10）和泛洪解碼（方程1-5）之間的關鍵區別在於在分層解碼反覆運算中，當在方程9中為特定同位元檢查節點（PCM行）計算後驗LLR時，在方程6-9中計算下一行的後驗LLR之前在方程10中用新的後驗LLR立即更新位元LLR。此情形與泛洪解碼器相反，其中在方程4中用後驗LLR更新所有位元LLR之前計算與PCM行相對應的所有後驗LLR（方程1-3對全部m 和j 循環）。結果，分層解碼允許以經過更新的後驗LLR形式的資訊經由比泛洪解碼器更快傳遞的置信傳播訊息傳播，此舉導致更快的解碼器收斂。
圖9圖示可以是圖8中所示的解碼器812的實例的通用分層LDPC解碼器900的高級方塊圖。如圖所示，分層LDPC解碼器包括用於儲存由通道位元LLR（例如，）初始化的位元LLR（例如，）（亦即，編碼字元的每位元的一位元LLR）的用於LLR儲存的記憶體902，通道位元LLR又被後驗LLR（例如，）更新。通道位元LLR或接收到的LLR亦稱為軟位元或縮放軟位元，並且接收值r_j是軟位元。分層LDPC解碼器900亦包括資料路徑處理器904，其並行操作以計算後驗LLR並更新用於LLR儲存的記憶體902中儲存的位元LLR。分層LDPC解碼器900另外包括用於度量儲存的記憶體906，以儲存由資料路徑處理器904計算的後驗LLR，以及置換網路908，置換網路908用於在記憶體902、906和資料路徑處理器904之間路由LLR（例如，位元LLR和後驗LLR）。
如前述，分層解碼沿著PCM中的行遍歷PCM列（位元LLR）以計算該行的後驗LLR。在計算該行的後驗LLR之後，當位元LLR被饋送到用於下一行的後驗LLR的計算時，位元LLR各被立即用其對應的後驗LLR更新。若經過更新的位元LLR的列索引連接到下一行，則經過更新的位元LLR被傳遞到該下一行的後驗LLR計算。若沒有連接，則經過更新的位元LLR可以被儲存在用於LLR儲存的記憶體902中。
圖10圖示用於計算/更新如前述的同位元檢查矩陣（PCM）1000中的位元LLR和後驗LLR的該過程的實例。具體而言，PCM的每個單元圖示經過計算的後驗LLR。例如，對於圖10中所示的PCM，一旦計算了標記為1002的行3的後驗LLR，則標記為1010的列5的位元LLR可以被更新（例如，使用上文的方程10）並用於標記為1006的行4的後驗LLR計算（例如使用上文的方程6-9），因為列5連接到行3和4（例如，標記為1020的PCM條目（3, 5），和標記為1022的（4, 5）是非零的）。然而，當用從行3（標記為1002）計算的後驗LLR更新標記為1012的列6的位元LLR時，經過更新的位元LLR被儲存在記憶體（例如，用於LLR儲存的記憶體902）中，因為若標記為1024的（4, 6）為空，則行4的後驗LLR計算不包括列6。當計算標記為1008的行5的後驗LLR時，從記憶體（例如，用於LLR儲存的記憶體902）讀取列6的位元LLR，而不是從先前的更新計算中傳遞。亦應該注意的是，由於方程6和10皆可以針對用於LLR儲存的記憶體902進行讀取和寫入，因此寫入和讀取衝突是可能的。若用於LLR儲存的記憶體902僅具有單個讀取和單個寫入埠，則此種衝突可以在處理流水線中產生延遲。
亦可能存在由於遞迴處理而引入的延遲，其中針對行（層）的位元LLR更新被傳遞到針對下一層的後驗LLR處理，針對該下一層使用所計算的後驗LLR來再次更新位元LLR。例如，給定非零處理流水線深度，位元LLR更新階段之間可能存在間隙，使得可以完成後驗LLR計算。
例如，圖11A圖示示例性處理流水線1100，該示例性處理流水線1100圖示用於計算後驗LLR並基於後驗LLR更新位元LLR的此種逐行處理。如圖11A所示，由於具有後驗計算（例如，方程6-9）與位元LLR更新步驟（例如，方程10）之間的相互依賴性的遞迴處理，存在流水線延遲（例如，處理中的間隙）1102、1104、1106和1108。流水線延遲隨著流水線深度的增加以及記憶體衝突而增長，例如，如圖11B所示的示例性處理流水線1150所示，其中可以看到，流水線深度增加到3個週期連同記憶體衝突增加了由於流水線延遲1152、1154、1156和1158而浪費的處理週期的數量。因此，本案內容的各態樣呈現了用於例如經由使用具有完全或準行正交性的同位元檢查矩陣來減輕LDPC解碼中的流水線延遲的技術，如下文更詳細地描述的。 LDPC速率相容設計中的行正交性
例如，如前述，分層LDPC解碼器通常在更新過程中具有延遲。例如，在檢查分層解碼器中，在完成檢查層更新（諸如，例如使用方程10的上述位元LLR更新步驟）之後，發生對變數節點和的更新（諸如，例如使用方程6-9的上述後驗計算），並且該等更新的合併可能由額外的處理步驟和記憶體存取而進一步延遲。若基本LDPC碼的邊連通性使得變數節點連接到兩個連續層，則可能對解碼器效能產生不利影響。當處理第二個此種層時，經過更新的變數節點和可能亦不可用，所以來自先前層處理的潛在收益不可用於該層並且不會有益於該層的效能。在一些情況下，此種缺少經過更新的變數節點和可以經由引入額外的延遲來迴避。但是，此種額外的延遲可以導致解碼器速度降低，並可能經由減少總可用反覆運算來降低效能。
在一些情況下，LDPC碼的後續層可以被約束為「正交的」，此情形意味著後續層沒有共同的基本變數節點。但是，此種約束可能會經由對基本圖結構的隱含約束而降低效能，此舉限制了圖的連通性。
用於5G NR的LDPC設計通常是速率相容的，並且具有高速率核心圖，該高速率核心圖由結構的前幾層（例如，大約6層或行），隨後是用於降低代碼速率的混合自動重傳請求（HARQ）位元層組成，例如，如圖12和圖12A至圖12H所示。請注意，圖12A到圖12H表示當如圖12所示排列時的同位元檢查矩陣。亦即，圖12A到圖12D圖示同位元檢查矩陣的行1-23，圖12E至圖12H圖示相同同位元檢查矩陣的行24-50。
在一些情況下，確保核心圖中的正交性可能是不可行的。在最近用於5G NR的LDPC設計中，基本圖通常包括兩個進行相對高度刪餘的被刪餘的變數節點（例如，列1和2），如圖12A和圖12E中的矩陣1200中的列1210和1212所示。圖的連通性的最佳化通常導致該等節點的高連通性（許多邊），特別是在被設計用於相對高速率傳輸的第一HARQ同位元層中。此舉導致了「準正交性」的概念，其意味著（例如，核心基本圖層之後的）後續層是正交的，除了在可以跨後續層重複連接的經過高度刪餘的節點（並且可能是由該兩個節點形成的核心同位位元）上。隨後大多數解碼器實施方式將吸收由於被高度刪餘的變數節點的延遲更新而導致的效能降低。
根據本案內容的各態樣，圖12A-圖12H圖示準行正交的被提升的同位元檢查矩陣1200的實例。例如，除了表示標籤的前三個定界行1202、1204和1206（參見圖12A-圖12D）之外，每行可以表示層。第一（頂部）行1202包含列舉矩陣的列的標籤。第二行1204包含作為編碼指示符的標籤，其中1表示系統（資訊）列，並且0表示同位元列。第三行1206包含作為傳輸指示符的標籤，其中0表示刪餘（亦即，不傳輸），並且1表示傳輸。
根據本案內容的各態樣，圖12A-圖12H中所示的同位元檢查矩陣的前兩列1210和1212（參見圖12A和圖12E）表示被高度刪餘的變數節點，並且標記為1214的列23（參見圖12B和圖12F）表示由兩個被刪餘的列形成的特殊同位位元。圖的核心部分由前6行（層）組成，並且HARQ行從標記為1220的第七行（參見圖12A-圖12D）開始向下。注意，除了標記為1210、1212和1214的列1、2和23之外，從第七行向下，沒有列在兩個連續行中具有非空的條目。因而，圖12和12A-圖12H中所示的同位元檢查矩陣是準行正交的。
隨著添加HARQ層並且相應的傳輸速率降低，可以放鬆該等節點的連通性。通常，隨著層數增加和目的碼率降低，超出某一點時，被刪餘的節點的連通密度會降低。具體而言，通常至多有一個被刪餘的節點會連接到每一層。另外，若設計具有兩個被刪餘的節點幾乎平衡的連通性，意味著該兩個被刪餘的節點各自連接到大約相同數量的層，則可以實現該等層的完全正交性，例如，如圖13和圖13A至圖13H所示。
如前述，圖13A-圖13H圖示當如圖13所示佈置時，與圖12A-圖12H所示的同位元檢查矩陣1200相似的同位元檢查矩陣1300，除了同位元檢查矩陣1300在第14行/層1322之後完全成對行正交（參見圖13A-圖13D）之外。例如，如圖所示，行/層14是連接兩個被刪餘的變數節點（標記為1310和1312的列1和2）的最後一層。所有後續行（層）皆是成對完全正交的。例如，如圖所示，在標記為1322的行14之後沒有兩個連續的行在同一列中具有矩陣中的條目，因此使得行14之後的行彼此完全成對地正交。注意，以交替方式連接被高度刪餘的變數節點，因此允許行完全正交。
根據本案內容的各態樣，使用圖13A-圖13H中所示的同位元檢查矩陣，例如，經由允許在對同位元檢查矩陣的行進行解碼的過程中使用最新的可變檢查和來增加解碼器效能。例如，由於沒有變數節點連接到兩個連續的層，所以解碼器有時間在需要被更新的變數檢查和用於處理另一行之前計算被更新的變數檢查和。
因此，本案內容的各態樣提出了用於以下內容的技術：例如，經由對於兩個被刪餘的基本變數節點皆連接到同一層的最後一層以下的所有層保持完全層正交性，在沒有與在解碼過程期間增加附加延遲相關聯的效能降低（如上所論述的）的情況下，增加在解碼期間使用的被更新的變數節點和的可用性。例如，此種約束（例如，完全行正交性）可以導致交替結構，其中兩個被刪餘的節點交替連接到後續層，例如，如圖13和圖13A-圖13H所示（注意，圖13A-圖13H圖示一個同位元檢查矩陣1300，其中圖13A-圖13D圖示同位元檢查矩陣1300的行1-21，並且圖13E-圖13H圖示同位元檢查矩陣1300的行22-50），並且可以導致所有層的大約2/3（例如，大於1/2）的正交性。
圖14圖示用於無線通訊的示例性操作1400，例如用於減少在解碼經過LDPC編碼的位元時的處理延遲。根據某些態樣，操作1400可以由無線通訊設備（例如，經由無線通訊設備中的接收器和解碼器（例如，解碼器812））執行，諸如基地站（例如，節點B 110及/或基地站210）、使用者設備（例如，UE 116及/或UE 250）及/或無線設備302。
操作1400經由無線通訊設備接收與LDPC編碼字元相關聯的軟位元而開始於方塊1402處。例如，UE 116（例如，UE 116的接收器）從基地站102接收與LDPC編碼字元相關聯的軟位元。
在1404處，無線通訊設備使用同位元檢查矩陣來執行對軟位元的LDPC解碼，其中：同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。繼續上文的實例，UE 116（例如，UE 116的解碼器）使用同位元檢查矩陣（例如，圖13和圖13A-圖13H中所示的同位元檢查矩陣1300）來執行對軟位元（亦即，方塊1402中接收的軟位元）的LDPC解碼，其中同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。
圖15圖示用於無線通訊的示例性操作1400，例如用於執行LDPC編碼。根據某些態樣，操作1500可以由無線通訊設備（例如，經由無線通訊設備中的傳輸器和編碼器（例如，編碼器706））執行，諸如基地站（例如，節點B 110及/或基地站210）、使用者設備（例如，UE 116及/或UE 250）及/或無線設備302。
操作1500經由無線通訊設備獲得編碼字元的資訊位元而從方塊1502處開始，。例如，UE 116（例如，UE 116的編碼器）獲得編碼字元的資訊位元（例如，來自執行在UE上的應用程式）。
在1504處，無線通訊設備根據同位元檢查矩陣執行對資訊位元的編碼以計算LDPC編碼字元的同位位元，其中：同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。繼續上文的實例，UE 116（例如，UE 116的編碼器）根據同位元檢查矩陣（例如，在圖13和圖13A-圖13H中圖示的同位元檢查矩陣1300）執行對資訊位元（亦即，在方塊1502中獲得的資訊位元）的編碼，其中同位元檢查矩陣的每一行對應於被提升的LDPC碼的被提升的同位元檢查，同位元檢查矩陣的至少兩列對應於被提升的LDPC碼的被刪餘的變數節點，並且同位元檢查矩陣在至少兩個被刪餘的變數節點皆連接到的行的下面的每對連續行之間具有行正交性。
本文揭示的方法包括用於實現所述方法的一或多個步驟或動作。方法步驟及/或動作可以彼此互換而不脫離請求項的範疇。換言之，除非指定了步驟或動作的特定順序，否則在不脫離請求項的範疇的情況下，可以修改具體步驟及/或動作的順序及/或使用。
如本文所使用的，術語「決定」包含各種各樣的動作。例如，「決定」可以包括計算、運算、處理、匯出、調查、檢視（例如在表、資料庫或其他資料結構中檢視）、查明等。此外，「決定」可以包括接收（例如，接收資訊）、存取（例如，存取記憶體中的資料）等。此外，「決定」可以包括求解、選擇、選取、建立等。
在一些情況下，設備可以具有用於輸出訊框以供傳輸的介面，而不是實際傳輸訊框。例如，處理器可以經由匯流排介面將訊框輸出到RF前端以供傳輸。類似地，設備可以具有用於獲得從另一設備接收到的訊框的介面，而不是實際接收訊框。例如，處理器可以經由匯流排介面從RF前端獲得（或接收）訊框以供傳輸。
上述方法的各種操作可以由能夠執行相應功能的任何合適的構件來執行。該等構件可以包括各種硬體及/或軟體元件及/或模組，包括但不限於電路、特殊應用積體電路（ASIC）或處理器。一般而言，在圖中圖示的操作的情況下，該等操作可以具有對應的具有相似編號的功能構件元件。
例如，用於計算的構件、用於決定的構件、用於利用的構件、用於更新的構件、用於讀取的構件、用於執行的構件及/或用於選擇的構件可以包括處理系統，處理系統包括一或多個處理器，諸如基地站210的處理器230及/或RX資料處理器242及/或使用者終端250的處理器270及/或RX資料處理器260。另外，用於儲存的構件可以包括記憶體，諸如基地站210的記憶體232及/或使用者終端250的記憶體272。此外，用於接收的構件可以包括接收器及/或天線，諸如基地站210的接收器222及/或天線224及/或使用者終端250的接收器254及/或天線252。
結合本案內容描述的各種說明性邏輯區塊、模組和電路可以用通用處理器、數位信號處理器（DSP）、特殊應用積體電路（ASIC）、現場可程式設計閘陣列（FPGA）或其他可程式設計邏輯設備（PLD）、個別閘門或電晶體邏輯、個別硬體元件或被設計為執行本文所述功能的其任何組合來實施或執行。通用處理器可以是微處理器，但是在可替換方案中，處理器可以是任何商業上可獲得的處理器、控制器、微控制器或狀態機。處理器亦可以實施為計算設備的組合，例如DSP和微處理器的組合、複數個微處理器、一或多個微處理器結合DSP核心或任何其他此種配置。
若在硬體中實施，則示例性硬體配置可以包括無線節點中的處理系統。處理系統可以用匯流排架構來實施。匯流排可以包括任何數量的互連匯流排和橋接器，該數量取決於處理系統的具體應用和整體設計約束。匯流排可以將各種電路連結在一起，包括處理器、機器可讀取媒體和匯流排介面。匯流排介面可以用於經由匯流排將網路配接器等連接到處理系統。網路配接器可以用於實施PHY層的信號處理功能。在無線節點（參見圖1）的情況下，使用者介面（例如鍵盤、顯示器、滑鼠、操縱桿等）亦可以連接到匯流排。匯流排亦可以連結諸如定時源、周邊設備、電壓調節器、電源管理電路等的各種其他電路，該等電路在本領域中是公知的，因此將不再進一步描述。處理器可以用一或多個通用及/或專用處理器實施。實例包括微處理器、微控制器、DSP處理器以及可以執行軟體的其他電路系統。熟習此項技術者將認識到，根據特定應用和施加在整體系統上的整體設計約束，如何最好地實現針對處理系統的所描述功能。
若以軟體實施，則可以作為電腦可讀取媒體上的一或多個指令或代碼來儲存或傳輸功能。不論被稱為軟體、韌體、中間軟體、微代碼、硬體描述語言或其他術語，軟體應被廣義地解釋為表示指令、資料或其任何組合。電腦可讀取媒體包括電腦儲存媒體和通訊媒體，通訊媒體包括促進將電腦程式從一個地方傳輸到另一個地方的任何媒體。處理器可以負責管理匯流排和一般處理，包括執行儲存在機器可讀取儲存媒體上的軟體模組。電腦可讀取儲存媒體可以耦合到處理器，使得處理器可以從儲存媒體讀取資訊和向儲存媒體寫入資訊。在替代方案中，儲存媒體可以整合到處理器。作為實例，機器可讀取媒體可以包括傳輸線、由資料調制的載波及/或與無線節點分離的其上儲存有指令的電腦可讀取儲存媒體，所有該等項皆可由處理器經由匯流排介面存取。可替換地或另外地，機器可讀取媒體或其任何部分可以整合到處理器中，例如可以是使用快取記憶體及/或通用暫存器檔案的情況。作為實例，機器可讀取儲存媒體的實例可以包括RAM（隨機存取記憶體）、快閃記憶體、ROM（唯讀記憶體）、PROM（可程式設計唯讀記憶體）、EPROM（可抹除可程式設計唯讀記憶體）、EEPROM（電子可抹除可程式設計唯讀記憶體）、暫存器、磁碟、光碟、硬碟或任何其他合適的儲存媒體或其任何組合。機器可讀取媒體可以體現在電腦程式產品中。
軟體模組可以包括單個指令或許多指令，並且可以分佈在幾個不同程式碼片段上、不同程式中，以及多個儲存媒體上。電腦可讀取媒體可以包括多個軟體模組。軟體模組包括當由諸如處理器的裝置執行時使處理系統執行各種功能的指令。軟體模組可以包括傳輸模組和接收模組。每個軟體模組可以常駐在單個儲存設備中或者分佈在多個儲存設備上。作為實例，當觸發事件發生時，軟體模組可以從硬碟載入到RAM中。在執行軟體模組期間，處理器可以將一些指令載入到快取記憶體中以增加存取速度。隨後可以將一或多個快取列載入到通用暫存器檔案中以供處理器執行。當下文提及軟體模組的功能時，應當理解，當從該軟體模組執行指令時，此種功能由處理器來實施。
此外，任何連接被適當地稱為電腦可讀取媒體。例如，若使用同軸電纜、光纖電纜、雙絞線、數位用戶線路（DSL）或諸如紅外（IR）、無線電和微波的無線技術從網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖電纜、雙絞線，DSL或諸如紅外、無線電和微波的無線技術包括在媒體的定義中。如本文所使用的磁碟和光碟包括壓縮光碟（CD）、鐳射光碟、光碟、數位多功能光碟（DVD）、軟碟和藍光®光碟，其中磁碟通常磁性地再現資料，而光碟用鐳射光學地再現資料。因此，在一些態樣，電腦可讀取媒體可以包括非暫時性電腦可讀取媒體（例如，實體媒體）。此外，對於其他態樣，電腦可讀取媒體可以包括暫時性電腦可讀取媒體（例如，信號）。上述的組合亦應當包括在電腦可讀取媒體的範疇內。
因此，某些態樣可以包括用於執行本文呈現的操作的電腦程式產品。例如，此種電腦程式產品可以包括其上儲存（及/或編碼）有指令的電腦可讀取媒體，該等指令可由一或多個處理器執行以執行本文所述的操作。
此外，應當理解，用於執行本文所描述的方法和技術的模組及/或其他適當的構件可以由無線節點及/或基地站適當地下載及/或以其他方式獲得。例如，此種設備可以耦合到伺服器以促進傳輸用於執行本文描述的方法的構件。或者，可以經由儲存構件（例如RAM、ROM、諸如壓縮光碟（CD）或軟碟等的實體儲存媒體等）來提供本文描述的各種方法，使得無線節點及/或基地站在將儲存構件耦合或提供給設備之後可以獲得各種方法。此外，可以利用用於將本文所述的方法和技術提供給設備的任何其他適合的技術。
應當理解，申請專利範圍不限於上文所示的精確配置和元件。在不脫離申請專利範圍的範疇的情況下，可以對上述方法和裝置的佈置、操作和細節進行各種修改、改變和變化。
100‧‧‧通訊網路
102‧‧‧節點B
104‧‧‧天線
106‧‧‧天線
108‧‧‧天線
110‧‧‧天線
112‧‧‧天線
114‧‧‧天線
116‧‧‧無線節點
118‧‧‧反向鏈路
120‧‧‧前向鏈路
122‧‧‧無線節點
124‧‧‧反向鏈路
126‧‧‧前向鏈路
130‧‧‧無線節點
132‧‧‧前向鏈路
134‧‧‧反向鏈路
136‧‧‧無線節點
138‧‧‧反向鏈路
140‧‧‧前向鏈路
142‧‧‧無線節點
144‧‧‧反向鏈路
146‧‧‧前向鏈路
200‧‧‧多輸入多輸出（MIMO）系統
210‧‧‧傳輸器系統
212‧‧‧資料來源
214‧‧‧傳輸（TX）資料處理器
220‧‧‧TX MIMO處理器
222a‧‧‧傳輸器/接收器
222t‧‧‧傳輸器/接收器
224a‧‧‧天線
224t‧‧‧天線
230‧‧‧處理器
232‧‧‧記憶體
236‧‧‧資料來源
238‧‧‧TX資料處理器
240‧‧‧解調器
242‧‧‧RX資料處理器
250‧‧‧接收器系統
252a‧‧‧天線
252r‧‧‧天線
254a‧‧‧接收器/傳輸器
254r‧‧‧接收器/傳輸器
260‧‧‧RX資料處理器
270‧‧‧處理器
272‧‧‧記憶體
280‧‧‧調制器
302‧‧‧無線設備
304‧‧‧處理器
306‧‧‧記憶體
308‧‧‧外殼
310‧‧‧傳輸器
312‧‧‧接收器
314‧‧‧收發機
316‧‧‧傳輸天線
318‧‧‧信號偵測器
320‧‧‧數位信號處理器（DSP）
322‧‧‧編碼器
324‧‧‧解碼器
326‧‧‧匯流排系統
400‧‧‧二分圖
410‧‧‧變數節點
420‧‧‧檢查節點
430‧‧‧邊
450‧‧‧矩陣表示
700‧‧‧射頻（RF）數據機
702‧‧‧訊息
704‧‧‧部分
706‧‧‧編碼器
708‧‧‧經過編碼的位元串流
710‧‧‧映射器
712‧‧‧Tx符號
714‧‧‧Tx鏈
716‧‧‧RF信號
718‧‧‧天線
800‧‧‧RF數據機
802‧‧‧天線
804‧‧‧RF鏈
806‧‧‧經過解調的符號
808‧‧‧解映射器
810‧‧‧位元串流
812‧‧‧解碼器
814‧‧‧部分
900‧‧‧通用分層LDPC解碼器
902‧‧‧用於LLR儲存的記憶體
904‧‧‧資料路徑處理器
906‧‧‧用於度量儲存的記憶體
908‧‧‧置換網路
1000‧‧‧同位元檢查矩陣（PCM）
1002‧‧‧標記
1006‧‧‧標記
1008‧‧‧標記
1010‧‧‧標記
1012‧‧‧標記
1020‧‧‧標記
1022‧‧‧標記
1100‧‧‧處理流水線
1102‧‧‧流水線延遲
1104‧‧‧流水線延遲
1106‧‧‧流水線延遲
1108‧‧‧流水線延遲
1150‧‧‧處理流水線
1152‧‧‧流水線延遲
1154‧‧‧流水線延遲
1156‧‧‧流水線延遲
1158‧‧‧流水線延遲
1200‧‧‧矩陣
1202‧‧‧定界行
1204‧‧‧定界行
1206‧‧‧定界行
1210‧‧‧列
1212‧‧‧列
1214‧‧‧標記
1220‧‧‧標記
1300‧‧‧同位元檢查矩陣
1310‧‧‧標記
1312‧‧‧標記
1322‧‧‧標記
1400‧‧‧操作
1402‧‧‧方塊
1404‧‧‧方塊
1500‧‧‧操作
1502‧‧‧方塊
1504‧‧‧方塊
為了能夠詳細理解本案內容的上述特徵的方式，可以經由參考其中的一些在附圖中圖示的各態樣來獲得上文簡要概述的更具體的描述。然而，附圖僅圖示本案內容的某些典型態樣，因此不應被認為是對其範疇的限制，因為該描述可以允許其他等效的態樣。
圖1圖示根據本案內容的某些態樣的示例性多工存取無線通訊系統。
圖2圖示根據本案內容的某些態樣的基地站和無線節點的方塊圖。
圖3圖示根據本案內容的某些態樣的可以在無線設備中使用的各種元件。
圖4A-圖4B圖示根據本案內容的某些態樣的示例性低密度同位元檢查（LDPC）碼的圖形和矩陣表示。
圖5圖示了根據本案內容的某些態樣的圖4A的LDPC碼的提升。
圖6是準循環IEEE 802.11 LDPC碼的矩陣的整數表示。
圖7是圖示根據本案內容的某些態樣的編碼器的簡化方塊圖。
圖8是圖示根據本案內容的某些態樣的解碼器的簡化方塊圖。
圖9圖示根據本案內容的某些態樣的通用分層LDPC解碼器的高級方塊圖。
圖10圖示根據本案內容的某些態樣的用於計算/更新同位元檢查矩陣中的位元LLR和後驗LLR的該過程的實例。
圖11A和圖11B圖示根據本案內容的某些態樣的示例性分層解碼器流水線處理等時線。
圖12和圖12A至圖12H圖示根據本案內容的某些態樣的具有準行正交性的同位元檢查矩陣。
圖13和圖13A至圖13H圖示根據本案內容的某些態樣的具有完全行正交性的同位元檢查矩陣。
圖14是圖示根據本案內容的某些態樣的用於解碼低密度同位元檢查（LDPC）碼的示例性操作的流程圖。
圖15是圖示根據本案內容的某些態樣的用於執行低密度同位元檢查（LDPC）編碼的示例性操作的流程圖。
為了促進理解，在可能的情況下使用相同的元件符號來指示圖中共有的相同元件。可以預計到在一個實施例中揭示的元件可以有利地用於其他實施例而無需特別敘述。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

Claims (48)

  1. 一種用於執行低密度同位元檢查（LDPC）解碼的方法，該方法包括以下步驟： 接收與一LDPC編碼字元相關聯的軟位元；及使用一同位元檢查矩陣來執行對該等軟位元的LDPC解碼，其中：該同位元檢查矩陣的每一行對應於一被提升的LDPC碼的一被提升的同位元檢查，該同位元檢查矩陣的至少兩列對應於該被提升的LDPC碼的被刪餘的變數節點，以及該同位元檢查矩陣在該至少兩個被刪餘的變數節點皆連接到的一行的下面的每對連續行之間具有行正交性。
  2. 根據請求項1之方法，其中在每一對連續行中，該兩個被刪餘的變數節點交替連接到後續行。
  3. 根據請求項1之方法，其中該同位元檢查矩陣的所有連續行的對中的至少1/2的連續行的對具有行正交性。
  4. 根據請求項3之方法，其中所有連續行的對中的該1/2的連續行的對包括該同位元檢查矩陣的所有行的該後1/2的行，並且其中該同位元檢查矩陣的所有行的該後1/2的行對應於與該LDPC編碼字元的混合自動重傳請求（HARQ）資訊相關聯的行。
  5. 根據請求項1之方法，其中該同位元檢查矩陣包括： 前N行的一核心部分；及在該等前N行之後的混合自動重傳請求（HARQ）行。
  6. 根據請求項5之方法，其中： 對於該至少兩個被刪餘的變數節點皆連接到的該行下面的每一行，沒有列在兩個連續行中具有一非空條目。
  7. 一種用於無線通訊的裝置，包括： 一處理器，其被配置為：使該裝置接收與一低密度同位元檢查（LDPC）編碼字元相關聯的軟位元；及使用一同位元檢查矩陣來執行對該等軟位元的LDPC解碼，其中：該同位元檢查矩陣的每一行對應於一被提升的LDPC碼的一被提升的同位元檢查，該同位元檢查矩陣的至少兩列對應於該被提升的LDPC碼的被刪餘的變數節點，以及該同位元檢查矩陣在該至少兩個被刪餘的變數節點皆連接到的一行的下面的每對連續行之間具有行正交性；及一記憶體，其與該處理器耦合。
  8. 根據請求項7之裝置，其中在每一對連續行中，該兩個被刪餘的變數節點交替連接到後續行。
  9. 根據請求項7之裝置，其中該同位元檢查矩陣的所有連續行的對中的至少1/2的連續行的對具有行正交性。
  10. 根據請求項9之裝置，其中所有連續行的對中的該1/2的連續行的對包括該同位元檢查矩陣的所有行的該後1/2的行，並且其中該同位元檢查矩陣的所有行的該後1/2的行對應於與該LDPC編碼字元的混合自動重傳請求（HARQ）資訊相關聯的行。
  11. 根據請求項7之裝置，其中該同位元檢查矩陣包括： 前N行的一核心部分；及在該等前N行之後的混合自動重傳請求（HARQ）行。
  12. 根據請求項11之裝置，其中： 對於該至少兩個被刪餘的變數節點皆連接到的該行下面的每一行，沒有列在兩個連續行中具有一非空條目。
  13. 一種用於執行低密度同位元檢查（LDPC）解碼的裝置，該裝置包括： 用於接收與一LDPC編碼字元相關聯的軟位元的構件；及用於使用一同位元檢查矩陣來執行對該等軟位元的LDPC解碼的構件，其中：該同位元檢查矩陣的每一行對應於一被提升的LDPC碼的一被提升的同位元檢查，該同位元檢查矩陣的至少兩列對應於該被提升的LDPC碼的被刪餘的變數節點，以及該同位元檢查矩陣在該至少兩個被刪餘的變數節點皆連接到的一行的下面的每對連續行之間具有行正交性。
  14. 根據請求項13之裝置，其中在每一對連續行中，該兩個被刪餘的變數節點交替連接到後續行。
  15. 根據請求項13之裝置，其中該同位元檢查矩陣的所有連續行的對中的至少1/2的連續行的對具有行正交性。
  16. 根據請求項15之裝置，其中所有連續行的對中的該1/2的連續行的對包括該同位元檢查矩陣的所有行的該後2/3的行，並且其中該同位元檢查矩陣的所有行的該後1/2的行對應於與該LDPC編碼字元的混合自動重傳請求（HARQ）資訊相關聯的行。
  17. 根據請求項13之裝置，其中該同位元檢查矩陣包括： 前N行的一核心部分；及在該等前N行之後的混合自動重傳請求（HARQ）行。
  18. 根據請求項17之裝置，其中： 對於該至少兩個被刪餘的變數節點皆連接到的該行下面的每一行，沒有列在兩個連續行中具有一非空條目。
  19. 一種用於執行低密度同位元檢查（LDPC）解碼的電腦可讀取媒體，該電腦可讀取媒體包括指令，在由至少一個處理器執行時，該等指令使得該至少一個處理器執行包括如下內容的操作： 接收與一LDPC編碼字元相關聯的軟位元；及使用一同位元檢查矩陣來執行對該等軟位元的LDPC解碼，其中：該同位元檢查矩陣的每一行對應於一被提升的LDPC碼的一被提升的同位元檢查，該同位元檢查矩陣的至少兩列對應於該被提升的LDPC碼的被刪餘的變數節點，以及該同位元檢查矩陣在該至少兩個被刪餘的變數節點皆連接到的一行的下面的每對連續行之間具有行正交性。
  20. 根據請求項19之電腦可讀取媒體，其中在每一對連續行中，該兩個被刪餘的變數節點交替連接到後續行。
  21. 根據請求項19之電腦可讀取媒體，其中該同位元檢查矩陣的所有連續行的對中的至少1/2的連續行的對具有行正交性。
  22. 根據請求項21之電腦可讀取媒體，其中所有連續行的對中的該1/2的連續行的對包括該同位元檢查矩陣的所有行的該後1/2的行，並且其中該同位元檢查矩陣的所有行的該後1/2的行對應於與該LDPC編碼字元的混合自動重傳請求（HARQ）資訊相關聯的行。
  23. 根據請求項19之電腦可讀取媒體，其中該同位元檢查矩陣包括： 前N行的一核心部分；及在該等前N行之後的混合自動重傳請求（HARQ）行。
  24. 根據請求項23之電腦可讀取媒體，其中： 對於在其中該至少兩個被刪餘的變數節點皆連接到該相同行的該行下面的每一行，沒有列在兩個連續行中具有一非空條目。
  25. 一種用於執行低密度同位元檢查（LDPC）編碼的方法，該方法包括以下步驟： 獲得一編碼字元的資訊位元；及根據一同位元檢查矩陣執行對該等資訊位元的編碼以計算一LDPC編碼字元的同位位元，其中：該同位元檢查矩陣的每一行對應於一被提升的LDPC碼的一被提升的同位元檢查，該同位元檢查矩陣的至少兩列對應於該被提升的LDPC碼的被刪餘的變數節點，以及該同位元檢查矩陣在該至少兩個被刪餘的變數節點皆連接到的一行的下面的每對連續行之間具有行正交性。
  26. 根據請求項25之方法，其中在每一對連續行中，該兩個被刪餘的變數節點交替連接到後續行。
  27. 根據請求項25之方法，其中該同位元檢查矩陣的所有連續行的對中的至少1/2的連續行的對具有行正交性。
  28. 根據請求項27之方法，其中所有連續行的對中的該1/2的連續行的對包括該同位元檢查矩陣的所有行的該後1/2的行，並且其中該同位元檢查矩陣的所有行的該後1/2的行對應於與該LDPC編碼字元的混合自動重傳請求（HARQ）資訊相關聯的行。
  29. 根據請求項25之方法，其中該同位元檢查矩陣包括： 前N行的一核心部分；及在該等前N行之後的混合自動重傳請求（HARQ）行。
  30. 根據請求項29之方法，其中： 對於該至少兩個被刪餘的變數節點皆連接到的該行下面的每一行，沒有列在兩個連續行中具有一非空條目。
  31. 一種用於無線通訊的裝置，包括： 一處理器，其被配置為：獲得一編碼字元的資訊位元；及根據一同位元檢查矩陣執行對該等資訊位元的編碼以計算一LDPC編碼字元的同位位元，其中：該同位元檢查矩陣的每一行對應於一被提升的LDPC碼的一被提升的同位元檢查，該同位元檢查矩陣的至少兩列對應於該被提升的LDPC碼的被刪餘的變數節點，以及該同位元檢查矩陣在該至少兩個被刪餘的變數節點皆連接到的一行的下面的每對連續行之間具有行正交性；及一記憶體，其與該處理器耦合。
  32. 根據請求項31之裝置，其中在每一對連續行中，該兩個被刪餘的變數節點交替連接到後續行。
  33. 根據請求項31之裝置，其中該同位元檢查矩陣的所有連續行的對中的至少1/2的連續行的對具有行正交性。
  34. 根據請求項33之裝置，其中所有連續行的對中的該1/2的連續行的對包括該同位元檢查矩陣的所有行的該後1/2的行，並且其中該同位元檢查矩陣的所有行的該後1/2的行對應於與該LDPC編碼字元的混合自動重傳請求（HARQ）資訊相關聯的行。
  35. 根據請求項31之裝置，其中該同位元檢查矩陣包括： 前N行的一核心部分；及在該等前N行之後的混合自動重傳請求（HARQ）行。
  36. 根據請求項35之裝置，其中： 對於該至少兩個被刪餘的變數節點皆連接到的該行下面的每一行，沒有列在兩個連續行中具有一非空條目。
  37. 一種用於執行低密度同位元檢查（LDPC）編碼的裝置，該裝置包括： 用於獲得一編碼字元的資訊位元的構件；及用於根據一同位元檢查矩陣執行對該等資訊位元的編碼以計算一LDPC編碼字元的同位位元的構件，其中：該同位元檢查矩陣的每一行對應於一被提升的LDPC碼的一被提升的同位元檢查，該同位元檢查矩陣的至少兩列對應於該被提升的LDPC碼的被刪餘的變數節點，以及該同位元檢查矩陣在該至少兩個被刪餘的變數節點皆連接到的一行的下面的每對連續行之間具有行正交性。
  38. 根據請求項37之裝置，其中在每一對連續行中，該兩個被刪餘的變數節點交替連接到後續行。
  39. 根據請求項37之裝置，其中該同位元檢查矩陣的所有連續行的對中的至少1/2的連續行的對具有行正交性。
  40. 根據請求項39之裝置，其中所有連續行的對中的該1/2的連續行的對包括該同位元檢查矩陣的所有行的該後2/3的行，並且其中該同位元檢查矩陣的所有行的該後1/2的行對應於與該LDPC編碼字元的混合自動重傳請求（HARQ）資訊相關聯的行。
  41. 根據請求項37之裝置，其中該同位元檢查矩陣包括： 前N行的一核心部分；及在該等前N行之後的混合自動重傳請求（HARQ）行。
  42. 根據請求項41之裝置，其中： 對於該至少兩個被刪餘的變數節點皆連接到的該行下面的每一行，沒有列在兩個連續行中具有一非空條目。
  43. 一種用於執行低密度同位元檢查（LDPC）編碼的電腦可讀取媒體，該電腦可讀取媒體包括指令，在由至少一個處理器執行時，該等指令使得該至少一個處理器執行包括以下內容的操作： 獲得一編碼字元的資訊位元；及根據一同位元檢查矩陣執行對該等資訊位元的編碼以計算一LDPC編碼字元的同位位元，其中：該同位元檢查矩陣的每一行對應於一被提升的LDPC碼的一被提升的同位元檢查，該同位元檢查矩陣的至少兩列對應於該被提升的LDPC碼的被刪餘的變數節點，以及該同位元檢查矩陣在該至少兩個被刪餘的變數節點皆連接到的一行的下面的每對連續行之間具有行正交性。
  44. 根據請求項43之電腦可讀取媒體，其中在每一對連續行中，該兩個被刪餘的變數節點交替連接到後續行。
  45. 根據請求項43之電腦可讀取媒體，其中該同位元檢查矩陣的所有連續行的對中的至少1/2的連續行的對具有行正交性。
  46. 根據請求項45之電腦可讀取媒體，其中所有連續行的對中的該1/2的連續行的對包括該同位元檢查矩陣的所有行的該後1/2的行，並且其中該同位元檢查矩陣的所有行的該後1/2的行對應於與該LDPC編碼字元的混合自動重傳請求（HARQ）資訊相關聯的行。
  47. 根據請求項43之電腦可讀取媒體，其中該同位元檢查矩陣包括： 前N行的一核心部分；及在該等前N行之後的混合自動重傳請求（HARQ）行。
  48. 根據請求項47之電腦可讀取媒體，其中： 對於該至少兩個被刪餘的變數節點皆連接到該相同行的該行下面的每一行，沒有列在兩個連續行中具有一非空條目。
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