TW201843770A - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TW201843770A
TW201843770A TW106140526A TW106140526A TW201843770A TW 201843770 A TW201843770 A TW 201843770A TW 106140526 A TW106140526 A TW 106140526A TW 106140526 A TW106140526 A TW 106140526A TW 201843770 A TW201843770 A TW 201843770A
Authority
TW
Taiwan
Prior art keywords
layer
mandrel
hard mask
resist
semiconductor device
Prior art date
Application number
TW106140526A
Other languages
English (en)
Inventor
黃彥智
陳育裕
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201843770A publication Critical patent/TW201843770A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體裝置的製造方法，包含：在半導體裝置的裝置層上形成硬罩幕層；在硬罩幕層的上方形成心軸底層；以及在心軸底層的上方形成心軸層。心軸層具有沿著第一方向延伸的複數個心軸線。在心軸底層中形成在實質上正交於第一方向的第二方向延伸的複數個開口。在心軸底層與心軸層的上方形成間隔物層，間隔物層填充在心軸底層中的開口。移除部分的間隔物層，以曝露心軸底層的上表面及心軸層的上表面，並移除心軸層。藉由使用間隔物層的留下的部分作為罩幕，將心軸底層與硬罩幕層圖形化，以形成硬罩幕圖形，硬罩幕圖形具有沿著第一方向延伸的複數個第一硬罩幕圖形線與沿著第二方向延伸的複數個第二硬罩幕圖形線。

Description

半導體裝置及其製造方法
本發明是關於半導體積體電路，特別是關於在半導體裝置上的線路層與互連結構及其製造方法。
隨著在半導體裝置中的構件密度的增加，在半導體裝置中，其導線的寬度及生產線後段(back-end of line；BEOL)互連結構的導線之間的間隔亦需要縮小。在5nm/7nm的節點及其以外的節點，由下層的線路及裝置的密度造成的沉積薄膜的形貌變化會使生產線後段互連結構的製程更加困難。由於形貌的變化，將絕緣材料填入藉由微影作業形成的間隔物開口時，絕緣材料的量可能會有變化。如果在上述間隔物開口填入過少的絕緣材料，在後續的互連結構形成作業中，可能會導致短路的發生。如果在上述間隔物開口填入過多的絕緣材料，在後續的互連結構形成作業中，可能會導致斷路的發生。
本揭露的一實施例是提供一種半導體裝置的製造方法，包含：在一半導體裝置的一裝置層上形成一硬罩幕層；在上述硬罩幕層的上方形成一心軸(mandrel)底層；以及在上述心軸底層的上方形成一心軸層。上述心軸層具有沿著一第一方向延伸的複數個心軸線。在上述心軸底層中形成複數個開口， 上述開口在一第二方向延伸，上述第二方向實質上正交於上述第一方向。在上述心軸底層中形成複數個開口，上述開口在一第二方向延伸，上述第二方向實質上正交於上述第一方向。在上述心軸底層與上述心軸層的上方形成一間隔物層，其中上述間隔物層填充在上述心軸底層中的上述開口。移除部分的上述間隔物層，以曝露上述心軸底層的上表面及上述心軸層的上表面，並移除上述心軸層。藉由使用上述間隔物層的留下的部分作為罩幕，將上述心軸底層與上述硬罩幕層圖形化，以形成一硬罩幕圖形，上述硬罩幕圖形具有沿著上述第一方向延伸的複數個第一硬罩幕圖形線與沿著上述第二方向延伸的複數個第二硬罩幕圖形線。在一實施例中，在上述心軸底層的上方形成上述心軸層，包括：在上述心軸底層的上方形成一第一心軸層；在上述第一心軸層的上方形成一第二心軸層；以及將上述第一心軸層與上述第二心軸層圖形化，以形成上述複數個心軸線。在一實施例中，上述第一心軸層包括無晶形矽、無晶形碳或氧氮化鋁，而上述第二心軸層包括一絕緣材料。在一實施例中，上述絕緣材料包括氧化矽、氮化矽、氧化鋁、氧氮化矽或SiCOH。在一實施例中，「在上述心軸底層中形成複數個開口，上述開口在一第二方向延伸，上述第二方向實質上正交於上述第一方向」，包含：在上述心軸層與上述心軸底層的上方形成一阻劑層；圖形化上述阻劑層，以在上述阻劑層中形成開口而曝露部分的上述心軸底層；蝕刻上述心軸底層的被曝露的部分，以在上述心軸底層中形成在實質上正交於上述第一方向的上述第二方向延伸的複數個開口；以及移除上述阻劑層。在一 實施例中，上述阻劑層是三層阻劑，其包括：一底層、一中間層以及一上層。在一實施例中，上述底層填充在上述心軸線之間的區域且具有一實質上平坦的上表面，上述中間層是一抗反射層，且上述上層是一光阻。在一實施例中，上述間隔物層是圍繞上述心軸線而共形地形成。在一實施例中，上述心軸層的移除，包括：在上述心軸層、上述間隔物層與上述心軸底層的上方形成一阻劑層；圖形化上述阻劑層以形成曝露上述心軸層的複數個開口；蝕刻上述心軸層，以移除上述心軸層；以及移除上述阻劑層。在一實施例中，上述阻劑層是三層阻劑，其包括：一底層、一抗反射的中間層以及一光阻的上層，上述底層填充在上述心軸線之間的區域。在一實施例中，上述方法包括在上述裝置層與上述硬罩幕層之間，形成一蝕刻停止層。在一實施例中，上述心軸底層是由選自氧化矽、氮化矽、氧化鈦、氮化鈦及上述之組合所組成之族群的材料所構成。在一實施例中，上述間隔物層是由選自氧化矽、氧化鋁、氧化鈦、氮化矽、氮化鈦、氧氮化矽、氧碳化矽、碳氮化矽及上述之組合所組成之族群的材料所形成。
本揭露的另一實施例提供是一種半導體裝置的製造方法，包括：在置於一半導體基底上的一或多個裝置的上方，形成一層間介電層。在上述層間介電層的上方，形成一硬罩幕層。在上述層間介電層的上方，形成一心軸底層。在上述心軸底層的上方，形成複數個心軸線，上述複數個心軸線在一第一方向延伸。在上述心軸底層中，形成一合併斷開構件(merge cut)，上述合併斷開構件在一第二方向延伸，上述第二 方向實質上正交於上述第一方向。在上述心軸線的上方，形成一間隔物層，其中上述間隔物層填充上述合併斷開構件。異向性地蝕刻上述間隔物層，以形成沿著上述心軸線在上述第一方向延伸的複數個間隔物。使用上述間隔物作為罩幕，將上述心軸底層與上述硬罩幕層圖形化。上述心軸底層、上述心軸線及上述硬罩幕層是以不同材料製成。在一實施例中，將上述心軸底層與上述硬罩幕層圖形化，包括：施行異向性蝕刻，以形成沿著上述第一方向延伸的複數個第一硬罩幕圖形線以及沿著上述第二方向延伸的複數個第二硬罩幕圖形線。在一實施例中，在形成上述硬罩幕層之前，在上述層間介電層的上方，形成一蝕刻停止層。在一實施例中，上述心軸底層是由選自氧化矽、氮化矽、氧化鋁、氧氮化矽、SiCOH、無晶形矽、無晶形碳、氧氮化鋁及上述之組合所組成之族群的材料所構成。在一實施例中，異向性地蝕刻上述間隔物層以形成複數個間隔物的步驟，曝露出上述心軸底層的上表面及上述心軸線的上表面。在一實施例中，上述心軸底層是由選自氧化矽、氮化矽、氧化鈦、氮化鈦及上述之組合所組成之族群的材料所構成。
本揭露的又另一實施例是提供一種半導體裝置的製造方法，包括：在一裝置層的上方形成一層間介電層，上述裝置層具有嵌於其內的一或多個裝置。在上述層間介電層的上方形成層堆疊，上述層堆疊從上述層間介電層依序包括：一蝕刻停止層、一硬罩幕層、一心軸底層及一心軸層。在上述層堆疊的上方，形成一第一阻劑層。將上述第一阻劑層圖形化，且使上述第一阻劑層中的圖形延伸至上述心軸層中，以曝露上述 心軸底層的一部分，藉此形成包含在一第一方向延伸的複數個心軸線的心軸層。移除上述第一阻劑層，形成一第二阻劑層。將上述第二阻劑層圖形化，以在上述第二阻劑層中形成一開口，上述開口在一第二方向延伸，上述第二方向實質上正交於上述第一方向。在上述第二阻劑層中的圖形延伸至上述心軸底層中，以曝露上述硬罩幕層的一部分。在上述硬罩幕層的被曝露的部分、上述心軸底層及上述心軸層的上方，形成一共形的(conformal)間隔物層。移除部分的間隔物層，以曝露上述心軸底層的一上表面及上述心軸層的一上表面。在上述心軸底層、上述心軸層與上述間隔物層的上方，形成一第三阻劑層。將上述第三阻劑層圖形化，以形成在上述心軸線的上方延伸的複數個開口。在上述第三阻劑層中的圖形延伸而穿過上述心軸線，以移除上述心軸層；以及移除上述第三阻劑層。藉由使用上述間隔物層的留下來的部分作為一罩幕，將上述心軸底層與上述硬罩幕層圖形化，以形成一硬罩幕圖形，上述硬罩幕圖形具有一第一硬罩幕圖形線與一第二硬罩幕圖形線，上述第一硬罩幕圖形線沿著上述第一方向延伸，上述第二硬罩幕圖形線沿著上述第二方向延伸。將上述間隔物層的留下來的部分移除。在一實施例中，上述第一阻劑層、上述第二阻劑層及上述第三阻劑層各為三層阻劑，各包括一平坦化的底層、一抗反射中間層與一光阻上層。
5‧‧‧半導體基底
10‧‧‧裝置層
15‧‧‧層間介電層
20‧‧‧蝕刻停止層
25‧‧‧硬罩幕層
30‧‧‧心軸底層
35‧‧‧心軸層
40‧‧‧第一心軸層
45‧‧‧第二心軸層
50‧‧‧第一阻劑層
55、55’、55’‧‧‧底層
60、60’、60’‧‧‧中間層
65、65’、65’‧‧‧上層
70、90‧‧‧開口
75‧‧‧合併斷開構件(開口)
80‧‧‧間隔物層
85‧‧‧第二阻劑層
95‧‧‧第三阻劑層
100‧‧‧層堆疊
105‧‧‧第一硬罩幕圖形線
110‧‧‧第二硬罩幕圖形線
115‧‧‧硬罩幕圖形
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比 例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的剖面圖。
第2A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的剖面圖。
第2B圖是根據第2A圖的線A-A的一系列製程的上述階段的剖面圖。
第3A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。
第3B圖是第3A圖繪示的一系列製程的上述階段的平面圖。
第3C圖是根據第3A圖的線B-B的一系列製程的上述階段的剖面圖。
第4A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。
第4B圖是第4A圖繪示的一系列製程的上述階段的平面圖。
第4C圖是根據第4A圖的線C-C的一系列製程的上述階段的剖面圖。
第5A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。
第5B圖是第5A圖繪示的一系列製程的上述階段的平面圖。
第5C圖是根據第5A圖的線D-D的一系列製程的上述階段的剖面圖。
第6A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。
第6B圖是第6A圖繪示的一系列製程的上述階段的平面圖。
第6C圖是根據第6A圖的線E-E的一系列製程的上述階段的剖面圖。
第7A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。
第7B圖是第7A圖繪示的一系列製程的上述階段的平面圖。
第7C圖是根據第7A圖的線F-F的一系列製程的上述階段的剖面圖。
第8A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。
第8B圖是第8A圖繪示的一系列製程的上述階段的平面圖。
第8C圖是根據第8A圖的線G-G的一系列製程的上述階段的剖面圖。
第9A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。
第9B圖是第9A圖繪示的一系列製程的上述階段的平面圖。
第9C圖是根據第9A圖的線H-H的一系列製程的上述階段的剖面圖。
第10A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。
第10B圖是第10A圖繪示的一系列製程的上述階段的平面圖。
第10C圖是根據第10A圖的線I-I的一系列製程的上述階段的剖面圖。
要瞭解的是，以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例或範例，以簡化本揭露的說明。當然，這些特定的範例並非用以限定。例如，元件的尺寸並非受限於所揭露的範圍或值，但可能依存於製程條件及/或裝置所需求的性質。此外，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。為了簡潔，可能以任意的比例繪示各種特徵。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞 意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。此外，”以......(所)構成”的用語可意指”包含”或”由......(所組成)”。
本揭露的實施例是針對硬罩幕圖形化的線相交(line cuts)。隨著技術的進展，線相交製程(line cut process)變得更具挑戰性且對產品良率的控制變得更重要。根據本揭露的底層合併斷開(merge cut)技術，改善了硬罩幕圖形的製程範圍(process window)。在此，敘述根據本揭露的底層合併斷開製程。
本揭露的各種實施例是關於半導體裝置及其形成方法。在各種實施例中，上述半導體裝置包括鰭式場效電晶體(FinFET)及其他金屬-氧化物-半導體(MOS)電晶體。鰭式場效電晶體是在形成於一基底的上方的鰭狀物結構之上形成的場效電晶體。在某些實施例中，上述鰭狀物是形成為一陣列。在某些實施例中，上述半導體裝置包括全環繞式閘極場效電晶體(gate-all-around field effect transistors；GAA FET)。
上述半導體裝置包括互連結構，其包括複數個互連圖形(線路)層，上述互連圖形(線路)層具有導體圖形並將上述半導體裝置的一部分中的各種構件與晶片的其他構件互連。上述互連結構是以例如金屬等的導體材料所形成，且上述半導體裝置具有在各種階層(高度)的數個互連層。上述互連層通常被稱為「金屬1」或「M1」(代表最低的互連階層)、「金屬2」、「金屬3」等等。這些表示法在本技術領域為習知且常 用，以從半導體裝置的各種位置指明特定的導線互連構件。在某些實施例中，上述金屬互連線將一個陣列的鰭式場效電晶體連接於其他陣列或其他構件。在不同層的互連層圖形亦會經由垂直延伸於一或多個互連層之間的介層構件而彼此連接。上述互連層圖形會被連接於外部構件，並在某些實施例中，可表為位元線、訊號線、字元線及各種輸入/輸出連接。
第1至10C圖是顯示根據本揭露的一實施例之用以製造半導體裝置的例示的一系列的製程。要瞭解的是，在由第1至10C圖顯示的製程之前、過程中與之後可以放入附加的作業，且後文敘述的某些作業可為了上述方法的特定實施例而被取代或刪減。上述作業/製程的順序可互換。
如第1圖所示，其是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的剖面圖，其中在半導體基底5之上，一層間介電層15是形成在一裝置層10的上方，裝置層10具有嵌於其內的一或多個裝置。層堆疊(layer stack)100是形成在層間介電層15的上方。層堆疊100從層間介電層15依序包括：一蝕刻停止層20、一硬罩幕層25、一心軸(mandrel)底層30以及一心軸層35。
在某些實施例中，半導體基底5在至少其表面部分上，包括一單晶半導體層。半導體基底5可包括一單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在特定實施例中，半導體基底5是由結晶矽構成。
在某些實施例中，裝置層10包括例如以下等裝 置：靜態隨機存取記憶體(static random access memory；SRAM)及/或其他邏輯電路；例如電阻器、電容器及電感器等的被動元件；例如P通道場效電晶體(P-channel field effect transistors；PFETs)、N通道場效電晶體(N-channel FETs；NFETs)、金屬-氧化物-半導體場效電晶體(metal-oxide semiconductor field effect transistors；MOSFETs)、互補式金屬-氧化物-半導體(complementary metal-oxide semiconductor；CMOS)電晶體、鰭式場效電晶體、雙極性電晶體(bipolar transistors)、高電壓電晶體、高頻電晶體、其他記憶胞及上述之組合等的主動元件。上述半導體裝置可包括可彼此互連的複數個半導體裝置(例如為電晶體)。然而，要瞭解的是，上述應用不應被限於特定形態的裝置，除了有特別宣告以外。
在某些實施例中，層間介電層15是以包括Si、O、C、N及/或H的材料形成，例如氧化矽、SiCOH、SiOC、磷矽玻璃(phosphosilicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、摻氟的二氧化矽(fluorosilicate glass；FSG)、旋塗玻璃(spin-on-glass；SOG)及上述之組合。在其他實施例中，例如聚合物等的有機材料，可用於層間介電層15。層間介電層15可藉由任何適當的方法形成，包括旋轉塗佈法(spin-on coating)、化學氣相沉積(chemical vapor deposition；CVD)及電漿增益化學氣相沉積(plasma-enhanced CVD；PECVD)。
在某些實施例中，在層間介電層15的上方沉積一 蝕刻停止層20。蝕刻停止層20可包括任何已知的蝕刻停止材料，包括氧化矽、氮化矽、氧氮化矽、氧化鋁、氮化鋁、氟化鋁、氮化鈦、氧化鉭、氟化鎂及氮化鈦矽。蝕刻停止層20可藉由任何適當的方法形成，包括化學氣相沉積、電漿增益化學氣相沉積、原子層沉積(atomic layer deposition；ALD)及例如濺鍍等的一物理氣相沉積(physical vapor deposition；PVD)作業。
在某些實施例中，在蝕刻停止層20的上方沉積一硬罩幕層25。硬罩幕層25可包括任何適當的硬罩幕材料，包括氧化物或氮化物，例如氧化矽、氮化矽、氧化鈦、氮化鈦及SiOC。硬罩幕層25可藉由任何適當的方法形成，包括化學氣相沉積、電漿增益化學氣相沉積、原子層沉積及物理氣相沉積。在某些實施例中，硬罩幕層25的厚度是在約10nm至約50nm的範圍。
在某些實施例中，在硬罩幕層25的上方形成一心軸底層30。心軸底層30可包括氧化物或氮化物，例如氧化矽、氮化矽、氧化鈦或氮化鈦。心軸底層30可藉由任何適當的方法形成，包括化學氣相沉積、電漿增益化學氣相沉積、原子層沉積及物理氣相沉積。在某些實施例中，心軸底層30的厚度是在約10nm至約50nm的範圍。
在某些實施例中，在心軸底層30的上方形成一心軸層35。心軸層35可包括無晶形矽、無晶形碳、氧氮化鋁、氧化矽、氮化矽、氧化鋁、氧碳化矽、SiCOH或上述之組合。心軸層35可藉由任何適當的方法形成，包括化學氣相沉積、電漿增益化學氣相沉積、原子層沉積及物理氣相沉積。在某些實施 例中，心軸層35的厚度是在約50nm至約1500nm的範圍。
在某些實施例中，心軸層35包括形成在心軸底層30的上方的一第一心軸層40與一第二心軸層45。在某些實施例中，第一心軸層40是以例如無晶形碳與無晶形矽等的一無晶形材料、氧氮化鋁或上述之組合形成。在某些實施例中，第一心軸層40的厚度是在約25nm至約1400nm的範圍。在某些實施例中，第二心軸層45是以氧化矽、氮化矽、氧化鋁、氧碳化矽、SiCOH或上述之組合形成。在某些實施例中，第二心軸層45的厚度是在約25nm至約1000nm的範圍。
第2A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的平面圖。第2B圖是根據第2A圖的線A-A的一系列製程的上述階段的剖面圖。
如第2A與2B圖所示，在上述層堆疊的上方形成一第一阻劑層50。為了簡化本揭露內容，在其餘圖式中，未顯示上述半導體裝置的下層，包括半導體基底5與裝置層10。
在某些實施例中，第一阻劑層50是三層阻劑，其包括一底層55、一中間層60及一上層65。在某些實施例中，底層55是一有機材料，其具有實質上平坦的上表面；中間層60是一抗反射層；以及上層65是一光阻。如第2A與2B圖所示，是使用適當的微影作業，將阻劑上層65圖形化。
在某些實施例中，底層55是有機材料。上述有機材料可包括未交聯的複數個單體或聚合物。在某些實施例中，底層55包含可圖形化及/或具有被調整為提供抗反射性質的成分的一材料。用於底層55之例示的材料包括以碳為主鏈的聚合 物(carbon backbone polymers)。取決於在裝置層10中的裝置的結構，底層結構可能會不均勻，此時底層55是被用於將此結構平坦化。在某些實施例中，是藉由一旋轉塗佈製程來形成底層55。在其他實施例中，是藉由其他適當的沉積製程來形成底層55。在特定的實施例中，底層55的厚度是在約50nm至約500nm的範圍。
上述多層阻劑結構的中間層60可具有提供用於微影作業的抗反射性質及/或硬罩幕性質的一成分。在某些實施例中，中間層60包括一含矽層(例如：一矽硬罩幕材料)。中間層60可包含一含矽的無機聚合物。在其他實施例中，中間層60包括一矽氧烷聚合物。在其他實施例中，中間層60包括氧化矽(例如：旋塗玻璃(spin-on glass；SOG))、氮化矽、氧氮化矽、多晶矽、包含例如鈦等的金屬的一含金屬有機聚合物材料、氮化鈦、鋁及/或鉭及/或其他適當材料。中間層60可鍵結於相鄰的層，例如藉由共價鍵、氫鍵或親水到親水力(hydrophilic-to-hydrophilic force)。
因此，中間層60可包含一成分，此成分可在一曝光製程及/或後續的烘烤製程之後，使共價鍵形成於此一中間層60與其上的光阻上層65之間。在某些實施例中，中間層60包括一加成化合物(additive compound)或具有一光鹼起始劑(photo base generator；PBG)的成分。這個光鹼起始劑產生一鹼性物質，此鹼性物質與曝露的光阻交互作用並在中間層60與其上的光阻的一成分之間提供共價鍵結。在某些實施例中，中間層60包括一矽氧烷聚合物與一光鹼起始劑。
例示的光鹼起始劑包括會產生胺類與硫(硫離子S2-)鹼基類(sulfur bases)。其他的光鹼起始劑包括胺甲酸酯類(carbamates)、O-醯基肟類(O-acyloximes)、銨鹽(ammonium salts)類、胺醯亞胺類(amineimides)、α-胺酮類(α-aminoketones)、脒(amidine)前驅物、芳香族脲類(aromatic ureas)以及碘化三甲基二苯甲基銨(trimethylbenzhydrylammonium iodide)。
中間層60可藉由一旋轉塗佈法製程、一化學氣相沉積chemical vapor deposition；CVD)製程、一物理氣相沉積(physical vapor deposition；PVD)製程及/或其他適當的方法形成。在某些實施例中，中間層60的厚度是在約20nm至約100nm的範圍。
光阻上層65可以是一光阻層，如在本技術領域所習知，光阻層可藉由光化輻射(actinic radiation)而被圖形化。通常，被入射的輻射撞擊的光阻區的化學性質，會某種程度依存於所使用的光阻的形式而變化。在某些實施例中，光阻上層65為一正型阻劑。正型阻劑所指稱的光阻材料曝露於輻射(通常為紫外光)時，則變得可溶解於一顯影劑，而此光阻材料之未被曝光(或較小程度曝光)的部分則不可溶解於上述顯影劑。在其他實施例中，光阻上層65是一負型阻劑。負型阻劑所指稱的光阻材料曝露於輻射時，則變得不可溶解於一顯影劑，而此光阻材料之未被曝光的部分則可以溶解於上述顯影劑。
光阻上層65可包括以碳為主鏈的聚合物以及例如一溶劑及/或光酸起始劑(photo acid generator)等的其他適當的 成分。例如在某些實施例中，光阻上層65是一已知的化學放大阻劑(chemical amplified resist)。在某些實施例中，光阻上層65的厚度是在約50nm至約400nm的範圍。
在某些實施例中，在塗佈之後，對光阻上層65施行一軟烤製程(soft bake process)。後續以成為圖形狀的形式，將光阻上層65曝露於光化輻射，藉此在光阻上層65中形成一潛伏性的影像。上述光化輻射可以是由一微影系統產生，上述微影系統提供根據一積體電路設計佈局而提供的輻射圖形。在某些實施例中，上述輻射系統包括紫外線(ultraviolet；UV)輻射、深紫外線(deep ultraviolet；DUV)輻射、極紫外線(extreme ultraviolet；EUV)輻射、X射線輻射及/或其他適用的輻射形式。在替代性的實施例中，一微影系統包括例如為一電子束微影系統或一離子束微影系統等的一帶電粒子微影系統。
在某些實施例中，在上述曝光作業之後，施作一硬烤(hard baking)作業。如第2A與2B圖所示，藉由將一顯影劑塗佈於曝光後的光阻上層65，將曝光後的光阻上層65在後續予以顯影而形成一圖形。上述顯影劑是一溶劑，亦可將其噴灑在曝光後的光阻上層65上。第2A與2B圖所示的圖形是為了敘述的目的。根據本揭露的圖形並不限於任何特定的圖形。
在光阻上層65中的圖形可在後續使用傳統的微影作業，而被轉移至上述多層阻劑結構的其他層。藉由使用適當的蝕刻作業，上述圖形在之後會延伸至心軸層35中，而分別適用於各阻劑層的複數個移除作業，移除上述複數個阻劑層。
在某些實施例中，在光阻上層65中的圖形是延伸 而穿過心軸層35，藉此如第3A至3C圖所示，將心軸層35形成為複數個心軸線，上述心軸線是在一第一方向延伸。在某些實施例中，心軸層35包括形成在心軸底層30的上方的一第一心軸層40與一第二心軸層45。在某些實施例中，第一心軸層40是以例如無晶形碳與無晶形矽等的一無晶形材料、氧氮化鋁或上述之組合形成。在某些實施例中，第一心軸層40的厚度是在約25nm至約1400nm的範圍。在某些實施例中，第二心軸層45是以氧化矽、氮化矽、氧化鋁、氧碳化矽、SiCOH或上述之組合形成。在某些實施例中，第二心軸層45的厚度是在約25nm至約1000nm的範圍。
心軸層35的複數個心軸線，是藉由使用第一阻劑層50作為一罩幕的一或多道適當的蝕刻作業而形成。上述一或多道適當的蝕刻作業可包含溼蝕刻作業、異向性的乾蝕刻作業或上述之組合。在某些實施例中，對心軸層35的蝕刻是使用包括O2、CO2、CxHyFz、Ar、N2、H2、HBr、Cl2及上述之組合的蝕刻製程氣體的一乾蝕刻作業。
在後續，如第4A至4C圖所示，在心軸層35的複數個心軸線及心軸底層30的上方，形成一第二阻劑層85。第4A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。第4B圖是第4A圖繪示的一系列製程的上述階段的平面圖。第4C圖是根據第4A圖的線C-C的一系列製程的上述階段的剖面圖。在某些實施例中，第二阻劑層85是三層阻劑，其包括一底層55’、一中間層60’及一上層65’，其中各層材料及厚度範圍是分別相同於對第2A與2B圖討 論的底層55、中間層60及上層65。在某些實施例中，底層55’填充心軸層35的複數個心軸線之間的區域並具有一實質上平坦的上表面，中間層60’是一抗反射層，而上層65’是一光阻。如第4A至4C圖所示，使用適當的微影作業來將光阻上層65’圖形化，以在光阻上層65’形成複數個開口70。
如第5A至5C圖所示，使用適當的蝕刻作業，將開口70經由第二阻劑層85而延伸至心軸底層30。第5A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。第5B圖是第5A圖繪示的一系列製程的上述階段的平面圖。第5C圖是根據第5A圖的線D-D的一系列製程的上述階段的剖面圖。
使用第二阻劑層85作為一罩幕，藉由使用一或多道蝕刻作業，在心軸底層30中形成一合併斷開構件(merge cut)，以在心軸底層30中形成複數個開口75(合併斷開構件)。硬罩幕層25被曝露於合併斷開構件75中。在後續，在某些實施例中使用適當的剝除或灰化技術，將第二阻劑層85移除。上述一或多道適當的蝕刻作業可包含溼蝕刻作業、異向性的乾蝕刻作業或上述之組合。在某些實施例中，對心軸底層30的蝕刻是使用包括O2、CO2、CxHyFz、Ar、N2、H2、HBr、Cl2及上述之組合的蝕刻製程氣體的一乾蝕刻作業。
在某些實施例中，心軸底層30、心軸層35及硬罩幕層25是以不同的材料所構成，因此當使用對心軸底層30具有選擇性的蝕刻劑時，心軸層35及硬罩幕層35的被曝露的部分不會被蝕刻。
可以將針對第4A至4C圖及第5A至5C圖所敘述的作業，重複複數次，以產生不同的合併斷開圖形。
在後續，如第6A至6C圖所示，將一間隔物層80共形地形成在心軸層35的複數個心軸線及心軸底層30的上方。第6A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。第6B圖是第6A圖繪示的一系列製程的上述階段的平面圖。第6C圖是根據第6A圖的線E-E的一系列製程的上述階段的剖面圖。
在某些實施例中，間隔物層80是由選自氧化矽、氧化鋁、氧化鈦、氮化矽、氮化鈦、氧氮化矽、氧碳化矽、碳氮化矽及上述之組合所組成之族群的材料所形成。可藉由化學氣相沉積、電漿增益化學氣相沉積、原子層沉積或物理氣相沉積來形成間隔物層80。間隔物層80的材料亦填充在心軸底層30中的開口75。上述間隔物層80的沉積，是將斷開的片段(開口)合併。
如第7A至7C圖所示，使用異向性蝕刻，在後續蝕刻間隔物層80，藉此曝露出：心軸層35的上表面、心軸底層30的一部分的上表面以及填充在心軸底層30中的開口75的間隔物層80的材料。第7A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。第7B圖是第7A圖繪示的一系列製程的上述階段的平面圖。第7C圖是根據第7A圖的線F-F的一系列製程的上述階段的剖面圖。上述蝕刻作業可包含溼蝕刻作業、異向性的乾蝕刻作業或上述之組合。在某些實施例中，對間隔物層80的蝕刻是使用包括O2、CO2、 CxHyFz、Ar、N2、H2、HBr、Cl2及上述之組合的蝕刻製程氣體的一乾蝕刻作業。如第7A至7C圖所示，在這個蝕刻作業之後，一部分的間隔物層80會留在開口75中。
如第8A至8C圖所示，在後續，在心軸層35、間隔物層80及心軸底層30的上方，形成一第三阻劑層95。第8A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。第8B圖是第8A圖繪示的一系列製程的上述階段的平面圖。第8C圖是根據第8A圖的線C-C的一系列製程的上述階段的剖面圖。在某些實施例中，第三阻劑層95是三層阻劑，其包括一底層55”、一中間層60”及一上層65”，其中各層材料及厚度範圍是分別相同於對第2A與2B圖討論的底層55、中間層60及上層65。在某些實施例中，底層55”填充間隔物層80之間的區域並具有一實質上平坦的上表面，中間層60”是一抗反射層，而上層65”是一光阻。如第8A至8C圖所示，使用適當的微影作業來將光阻上層65”圖形化，以在光阻上層65”形成複數個開口90。開口90是對準於心軸層35的複數個心軸線的上方。
在後續，將光阻上層65”中的開口90延伸而穿過中間層60”與底層55”，然後使用第三阻劑層95作為一罩幕，藉由使用一適當的蝕刻作業，移除心軸層35的複數個心軸線。上述蝕刻作業可包含溼蝕刻作業、異向性的乾蝕刻作業或上述之組合。在某些實施例中，對心軸層35的複數個心軸線的蝕刻是使用包括O2、CO2、CxHyFz、Ar、N2、H2、HBr、Cl2及上述之組合的蝕刻製程氣體的一乾蝕刻作業。在移除上述心軸線之 後，如第9A至9C圖所示，藉由例如灰化或剝除等的適當的技術，移除第三阻劑層95，在心軸底層30的表面上留下間隔物層80的複數個間隔物線。對於心軸層35的蝕刻，曝露出：心軸底層30的上表面以及間隔物層80之填充心軸底層30中的合併斷開構件75的部分。
如第10A至10C圖所示，在後續，使用間隔物層80的上述複數個間隔物線及填有間隔物層80的材料的合併斷開構件75作為一罩幕，用在對於心軸底層30及硬罩幕層25的一或多道蝕刻作業，藉此形成一硬罩幕圖形115，硬罩幕圖形115具有複數個第一硬罩幕圖形線105與複數個第二硬罩幕圖形線110，第一硬罩幕圖形線105沿著上述第一方向延伸，第二硬罩幕圖形線110沿著上述第二方向延伸。第10A圖是根據本揭露的一實施例之用以製造一半導體裝置的一系列製程的一個階段的等角視圖。第10B圖是第10A圖繪示的一系列製程的上述階段的平面圖。第10C圖是根據第10A圖的線I-I的一系列製程的上述階段的剖面圖。
對於間隔物層80的複數個間隔物線、被填充的合併斷開構件75、心軸底層30及硬罩幕層25蝕刻的作業，可包括一或多道的蝕刻作業，其包括溼蝕刻作業、異向性的乾蝕刻作業或上述之組合。在某些實施例中，上述一或多道的蝕刻作業是使用包括O2、CO2、CxHyFz、Ar、N2、H2、HBr、Cl2及上述之組合的蝕刻製程氣體的一乾蝕刻作業。上述蝕刻作業移除了作為一罩幕使用的間隔物層80的複數個間隔物線以及填充合併斷開構件75的間隔物層80的材料。在某些實施例中，硬罩幕 層25、心軸底層30及間隔物層80是以不同的材料所構成，因此當使用對間隔物層80具有選擇性的蝕刻劑時，心軸底層30及硬罩幕層25之被曝露的部分不會被蝕刻，且當使用對心軸底層30具有選擇性的蝕刻劑時，硬罩幕層25不會被蝕刻。此外，蝕刻停止層20是以不同於硬罩幕層25的材料構成，因此在蝕刻硬罩幕層25時，蝕刻停止層20不會被蝕刻。
在特定的實施例中，硬罩幕圖形115可在後續用於形成互連結構。例如，在某些實施例中，可以在後續的作業中使用硬罩幕圖形115，以選擇性地對蝕刻停止層20及層間介電層15作蝕刻，以形成複數個介層結構(vias)(未繪示)，因此可以對嵌於裝置層10中的裝置製造電性接點。在移除上述介層結構之後，在上述介層結構沉積一導體材料，以形成接點與互連結構。可在後續藉由一化學機械研磨作業或回蝕作業，將上述導體材料平坦化。上述導體材料可以是一金屬，其沉積是使用包括物理氣相沉積、原子層沉積及電鍍的傳統技術。在特定的實施例中，除了上述導體材料之外，會在上述介層結構中沉積阻障層及金屬種子層。在特定的實施例中，上述阻障層是一氮化鉭或氮化鈦層。在特定的實施例中，上述導體材料包括鋁、鎢或銅。
要瞭解的是，可能會施行附加的製程。根據本揭露的實施例的後續製程可能亦會在上述裝置上，形成各種額外的接點/介層結構/線及多層互連構件(例如：複數個金屬層與複數個介電層)，其被配置來連接上述半導體裝置的各種構件或結構。例如，一多層互連結構包括垂直互連結構與水平互連結 構，上述垂直互連結構例如為傳統的介層結構或接點等，上述水平互連結構例如為金屬線等。
在此敘述的各種實施例或範例相對於現有技術提供了許多優點。本揭露的上述底層合併斷開技術改善了硬罩幕圖形的製程範圍。藉由改善硬罩幕圖形的製程範圍，將由底層圖形化構件的密度差異造成的阻劑形貌的差異的影響最小化。本揭露的方法減少了生產線後段互連結構的短路與斷路缺陷，藉此增加裝置良率。
要瞭解的是在此不一定需要討論所有的優點，沒有一個特定的優點是被所有的實施例或範例所需求的，且其他實施例或範例可提供不同的優點。
本揭露的一實施例是一種半導體裝置的製造方法，包括：在一半導體裝置的一裝置層上形成一硬罩幕層；在上述硬罩幕層的上方形成一心軸(mandrel)底層；以及在上述心軸底層的上方形成一心軸層。上述心軸層具有沿著一第一方向延伸的複數個心軸線。在上述心軸底層中形成複數個開口，上述開口在一第二方向延伸，上述第二方向實質上正交於上述第一方向。在上述心軸底層中形成複數個開口，上述開口在一第二方向延伸，上述第二方向實質上正交於上述第一方向。在上述心軸底層與上述心軸層的上方形成一間隔物層，其中上述間隔物層填充在上述心軸底層中的上述開口。移除部分的上述間隔物層，以曝露上述心軸底層的上表面及上述心軸層的上表面，並移除上述心軸層。藉由使用上述間隔物層的留下的部分作為罩幕，將上述心軸底層與上述硬罩幕層圖形化，以形成一 硬罩幕圖形，上述硬罩幕圖形具有沿著上述第一方向延伸的複數個第一硬罩幕圖形線與沿著上述第二方向延伸的複數個第二硬罩幕圖形線。在一實施例中，在上述心軸底層的上方形成上述心軸層，包括：在上述心軸底層的上方形成一第一心軸層；在上述第一心軸層的上方形成一第二心軸層；以及將上述第一心軸層與上述第二心軸層圖形化，以形成上述複數個心軸線。在一實施例中，上述第一心軸層包括無晶形矽、無晶形碳或氧氮化鋁，而上述第二心軸層包括一絕緣材料。在一實施例中，上述絕緣材料為氧化矽、氮化矽、氧化鋁、氧氮化矽或SiCOH。在一實施例中，「在上述心軸底層中形成複數個開口，上述開口在一第二方向延伸，上述第二方向實質上正交於上述第一方向」，包括：在上述心軸層與上述心軸底層的上方形成一阻劑層；圖形化上述阻劑層，以在上述阻劑層中形成開口而曝露部分的上述心軸底層；蝕刻上述心軸底層的被曝露的部分，以在上述心軸底層中形成在實質上正交於上述第一方向的上述第二方向延伸的複數個開口；以及移除上述阻劑層。在一實施例中，上述阻劑層是三層阻劑，其包括：一底層、一中間層以及一上層。在一實施例中，上述底層填充在上述心軸線之間的區域且具有一實質上平坦的上表面，上述中間層是一抗反射層，且上述上層是一光阻。在一實施例中，上述間隔物層是圍繞上述心軸線而共形地形成。在一實施例中，上述心軸層的移除，包括：在上述心軸層、上述間隔物層與上述心軸底層的上方形成一阻劑層；圖形化上述阻劑層以形成曝露上述心軸層的複數個開口；蝕刻上述心軸層，以移除上述心軸層；以及移 除上述阻劑層。在一實施例中，上述阻劑層是三層阻劑，其包括：一底層、一抗反射的中間層以及一光阻的上層，上述底層填充在上述心軸線之間的區域。在一實施例中，上述方法包括在上述裝置層與上述硬罩幕層之間，形成一蝕刻停止層。在一實施例中，上述心軸底層是由選自氧化矽、氮化矽、氧化鈦、氮化鈦及上述之組合所組成之族群的材料所構成。在一實施例中，上述間隔物層是由選自氧化矽、氧化鋁、氧化鈦、氮化矽、氮化鈦、氧氮化矽、氧碳化矽、碳氮化矽及上述之組合所組成之族群的材料所形成。
本揭露的另一實施例是一種半導體裝置的製造方法，包括：在置於一半導體基底上的一或多個裝置的上方，形成一層間介電層。在上述層間介電層的上方，形成一硬罩幕層。在上述層間介電層的上方，形成一心軸底層。在上述心軸底層的上方，形成複數個心軸線，上述複數個心軸線在一第一方向延伸。在上述心軸底層中，形成一合併斷開構件(merge cut)，上述合併斷開構件在一第二方向延伸，上述第二方向實質上正交於上述第一方向。在上述心軸線的上方，形成一間隔物層，其中上述間隔物層填充上述合併斷開構件。異向性地蝕刻上述間隔物層，以形成沿著上述心軸線在上述第一方向延伸的複數個間隔物。使用上述間隔物作為罩幕，將上述心軸底層與上述硬罩幕層圖形化。上述心軸底層、上述心軸線及上述硬罩幕層是以不同材料製成。在一實施例中，將上述心軸底層與上述硬罩幕層圖形化，包括：施行異向性蝕刻，以形成沿著上述第一方向延伸的複數個第一硬罩幕圖形線以及沿著上述第 二方向延伸的複數個第二硬罩幕圖形線。在一實施例中，在形成上述硬罩幕層之前，在上述層間介電層的上方，形成一蝕刻停止層。在一實施例中，上述心軸線是由選自氧化矽、氮化矽、氧化鋁、氧氮化矽、SiCOH、無晶形矽、無晶形碳、氧氮化鋁及上述之組合所組成之族群的材料所構成。在一實施例中，異向性地蝕刻上述間隔物層以形成複數個間隔物的步驟，曝露出上述心軸底層的上表面及上述心軸線的上表面。在一實施例中，上述心軸底層是由選自氧化矽、氮化矽、氧化鈦、氮化鈦及上述之組合所組成之族群的材料所構成。
在本揭露的另一實施例中，一種半導體裝置的製造方法，包括：在一裝置層的上方形成一層間介電層，上述裝置層具有嵌於其內的一或多個裝置。在上述層間介電層的上方形成層堆疊，上述層堆疊從上述層間介電層依序包括：一蝕刻停止層、一硬罩幕層、一心軸底層及一心軸層。在上述層堆疊的上方，形成一第一阻劑層。將上述第一阻劑層圖形化，且使上述第一阻劑層中的圖形延伸至上述心軸層中，以曝露上述心軸底層的一部分，藉此形成包含在一第一方向延伸的複數個心軸線的心軸層。移除上述第一阻劑層，形成一第二阻劑層。將上述第二阻劑層圖形化，以在上述第二阻劑層中形成一開口，上述開口在一第二方向延伸，上述第二方向實質上正交於上述第一方向。將在上述第二阻劑層中的圖形延伸至上述心軸底層中，以曝露上述硬罩幕層的一部分。在上述硬罩幕層的被曝露的部分、上述心軸底層及上述心軸層的上方，形成一共形的(conformal)間隔物層。移除部分的間隔物層，以曝露上述心軸 底層的一上表面及上述心軸層的一上表面。在上述心軸底層、上述心軸層與上述間隔物層的上方，形成一第三阻劑層。將上述第三阻劑層圖形化，以形成在上述心軸線的上方延伸的複數個開口。在上述第三阻劑層中的圖形延伸而穿過上述心軸線，以移除上述心軸層；以及移除上述第三阻劑層。藉由使用上述間隔物層的留下來的部分作為一罩幕，將上述心軸底層與上述硬罩幕層圖形化，以形成一硬罩幕圖形，上述硬罩幕圖形具有一第一硬罩幕圖形線與一第二硬罩幕圖形線，上述第一硬罩幕圖形線沿著上述第一方向延伸，上述第二硬罩幕圖形線沿著上述第二方向延伸。將上述間隔物層的留下來的部分移除。在一實施例中，上述第一阻劑層、上述第二阻劑層及上述第三阻劑層各為三層阻劑，各包括一平坦化的底層、一抗反射中間層與一光阻上層。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (20)

  1. 一種半導體裝置的製造方法，包含：在一半導體裝置的一裝置層上形成一硬罩幕層；在該硬罩幕層的上方形成一心軸(mandrel)底層；在該心軸底層的上方形成一心軸層，其中該心軸層具有沿著一第一方向延伸的複數個心軸線；在該心軸底層中形成複數個開口，該些開口在一第二方向延伸，該第二方向實質上正交於該第一方向；在該心軸底層與該心軸層的上方形成一間隔物層，其中該間隔物層填充在該心軸底層中的該些開口；移除部分的該間隔物層，以曝露該心軸底層的上表面及該心軸層的上表面；移除該心軸層；以及藉由使用該間隔物層的留下的部分作為罩幕，將該心軸底層與該硬罩幕層圖形化，以形成一硬罩幕圖形，該硬罩幕圖形具有沿著該第一方向延伸的複數個第一硬罩幕圖形線與沿著該第二方向延伸的複數個第二硬罩幕圖形線。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中，在該心軸底層的上方形成該心軸層，包含：在該心軸底層的上方形成一第一心軸層；在該第一心軸層的上方形成一第二心軸層；以及將該第一心軸層與該第二心軸層圖形化，以形成上述複數個心軸線。
  3. 如申請專利範圍第2項所述之半導體裝置的製造方法，其 中，該第一心軸層包含無晶形矽、無晶形碳或氧氮化鋁，而該第二心軸層包含一絕緣材料。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中，該絕緣材料為氧化矽、氮化矽、氧化鋁、氧氮化矽或SiCOH。
  5. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中，在該心軸底層中形成複數個開口，該些開口在一第二方向延伸，該第二方向實質上正交於該第一方向，包含：在該心軸層與該心軸底層的上方形成一阻劑層；圖形化該阻劑層，以在該阻劑層中形成開口而曝露部分的該心軸底層；蝕刻該心軸底層的被曝露的部分，以在該心軸底層中形成在實質上正交於該第一方向的該第二方向延伸的複數個開口；以及移除該阻劑層。
  6. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中，該阻劑層是三層阻劑，其包括：一底層、一中間層以及一上層，該底層填充在上述心軸線之間的區域。
  7. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中，該間隔物層是圍繞該心軸線而共形地形成。
  8. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中，該心軸層的移除，包含：在該心軸層、該間隔物層與該心軸底層的上方形成一阻劑層； 圖形化該阻劑層以形成曝露該心軸層的複數個開口；蝕刻該心軸層，以移除該心軸層；以及移除該阻劑層。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中，該阻劑層是三層阻劑，其包括：一底層、一抗反射的中間層以及一光阻的上層，該底層填充在該心軸線之間的區域。
  10. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包含在該裝置層與該硬罩幕層之間，形成一蝕刻停止層。
  11. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中，該心軸底層是由選自氧化矽、氮化矽、氧化鈦、氮化鈦及上述之組合所組成之族群的材料所構成。
  12. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中，該間隔物層是由選自氧化矽、氧化鋁、氧化鈦、氮化矽、氮化鈦、氧氮化矽、氧碳化矽、碳氮化矽及上述之組合所組成之族群的材料所形成。
  13. 一種半導體裝置的製造方法，包含：在置於一半導體基底上的一或多個裝置的上方，形成一層間介電層；在該層間介電層的上方，形成一硬罩幕層；在該層間介電層的上方，形成一心軸底層；在該心軸底層的上方，形成複數個心軸線，該些心軸線在一第一方向延伸；在該心軸底層中，形成一合併斷開構件(merge cut)，該合併 斷開構件在一第二方向延伸，該第二方向實質上正交於該第一方向；在該心軸線的上方，形成一間隔物層，其中該間隔物層填充該合併斷開構件；異向性地蝕刻該間隔物層，以形成沿著該心軸線在該第一方向延伸的複數個間隔物；以及使用該間隔物作為罩幕，將該心軸底層與該硬罩幕層圖形化；其中，該心軸底層、該心軸線及該硬罩幕層是以不同材料構成。
  14. 如申請專利範圍第13項所述之半導體裝置的製造方法，其中，將上述心軸底層與上述硬罩幕層圖形化，包含：施行異向性蝕刻，以形成沿著該第一方向延伸的複數個第一硬罩幕圖形線以及沿著該第二方向延伸的複數個第二硬罩幕圖形線。
  15. 如申請專利範圍第13項所述之半導體裝置的製造方法，更包含：在形成該硬罩幕層之前，在該層間介電層的上方，形成一蝕刻停止層。
  16. 如申請專利範圍第13項所述之半導體裝置的製造方法，其中，該些心軸線是由選自氧化矽、氮化矽、氧化鋁、氧氮化矽、SiCOH、無晶形矽、無晶形碳、氧氮化鋁及上述之組合所組成之族群的材料所構成。
  17. 如申請專利範圍第13項所述之半導體裝置的製造方法，其中，異向性地蝕刻該間隔物層以形成複數個間隔物的步 驟，曝露出該心軸底層的上表面及該心軸線的上表面。
  18. 如申請專利範圍第13項所述之半導體裝置的製造方法，其中，該心軸底層是由選自氧化矽、氮化矽、氧化鈦、氮化鈦及上述之組合所組成之族群的材料所構成。
  19. 一種半導體裝置的製造方法，包含：在一裝置層的上方形成一層間介電層，該裝置層具有嵌於其內的一或多個裝置；在該層間介電層的上方形成層堆疊，上述層堆疊從該層間介電層依序包含：一蝕刻停止層；一硬罩幕層；一心軸底層；一心軸層；在該層堆疊的上方，形成一第一阻劑層；將該第一阻劑層圖形化；使該第一阻劑層中的圖形延伸至該心軸層中，以曝露該心軸底層的一部分，藉此形成包含在一第一方向延伸的複數個心軸線的心軸層；移除該第一阻劑層；形成一第二阻劑層；將該第二阻劑層圖形化，以在該第二阻劑層中形成一開口，該開口在一第二方向延伸，該第二方向實質上正交於該第一方向；將在該第二阻劑層中的圖形延伸至該心軸底層中，以曝露 該硬罩幕層的一部分；在該硬罩幕層的被曝露的部分、該心軸底層及該心軸層的上方，形成一共形的(conformal)間隔物層；移除該部分的間隔物層，以曝露該心軸底層的一上表面及該心軸層的一上表面；在該心軸底層、該心軸層與該間隔物層的上方，形成一第三阻劑層；將該第三阻劑層圖形化，以形成在該些心軸線的上方延伸的複數個開口；將在該第三阻劑層中的圖形延伸而穿過該些心軸線，以移除該心軸層；移除該第三阻劑層；藉由使用該間隔物層的留下來的部分作為一罩幕，將該心軸底層與該硬罩幕層圖形化，以形成一硬罩幕圖形，該硬罩幕圖形具有一第一硬罩幕圖形線與一第二硬罩幕圖形線，該第一硬罩幕圖形線沿著該第一方向延伸，該第二硬罩幕圖形線沿著該第二方向延伸；以及將該間隔物層的留下來的部分移除。
  20. 如申請專利範圍第19項所述之半導體裝置的製造方法，其中，該第一阻劑層、該第二阻劑層及該第三阻劑層各為三層阻劑，各包括一平坦化的底層、一抗反射中間層與一光阻上層。
TW106140526A 2017-03-15 2017-11-22 半導體裝置的製造方法 TW201843770A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762471700P 2017-03-15 2017-03-15
US62/471,700 2017-03-15
US15/800,444 2017-11-01
US15/800,444 US10157776B2 (en) 2017-03-15 2017-11-01 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
TW201843770A true TW201843770A (zh) 2018-12-16

Family

ID=63519610

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106140526A TW201843770A (zh) 2017-03-15 2017-11-22 半導體裝置的製造方法

Country Status (4)

Country Link
US (3) US10157776B2 (zh)
KR (1) KR101981867B1 (zh)
CN (1) CN108630597A (zh)
TW (1) TW201843770A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157776B2 (en) * 2017-03-15 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102017127686A1 (de) * 2017-03-15 2018-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Verfahren zu deren Herstellung
US20180323061A1 (en) * 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
JP2019134107A (ja) * 2018-02-01 2019-08-08 東京エレクトロン株式会社 エッチング方法及びエッチング装置
US11150391B2 (en) * 2018-11-30 2021-10-19 Moxtek, Inc. Flexible wire grid polarizer
US12040176B2 (en) * 2022-03-28 2024-07-16 Tokyo Electron Limited Technologies for high aspect ratio carbon etching with inserted charge dissipation layer

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US8629040B2 (en) 2011-11-16 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for epitaxially growing active regions between STI regions
WO2015126812A1 (en) * 2014-02-23 2015-08-27 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers
US9633907B2 (en) * 2014-05-28 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned nanowire formation using double patterning
US9859423B2 (en) * 2014-12-31 2018-01-02 Stmicroelectronics, Inc. Hetero-channel FinFET
US9412655B1 (en) * 2015-01-29 2016-08-09 Globalfoundries Inc. Forming merged lines in a metallization layer by replacing sacrificial lines with conductive lines
US9991132B2 (en) * 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9929023B2 (en) * 2015-11-19 2018-03-27 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
KR102524806B1 (ko) * 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
US9911619B1 (en) * 2016-10-12 2018-03-06 Globalfoundries Inc. Fin cut with alternating two color fin hardmask
US10157776B2 (en) * 2017-03-15 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US20210043501A1 (en) 2021-02-11
CN108630597A (zh) 2018-10-09
US20190115251A1 (en) 2019-04-18
KR101981867B1 (ko) 2019-05-23
KR20180105558A (ko) 2018-09-28
US20180269100A1 (en) 2018-09-20
US10157776B2 (en) 2018-12-18
US11355388B2 (en) 2022-06-07
US10804142B2 (en) 2020-10-13

Similar Documents

Publication Publication Date Title
JP7137045B2 (ja) リソ・フリーズ・リソ・エッチプロセスを用いる伸長コンタクト
US11355388B2 (en) Semiconductor device and manufacturing method thereof
US10854542B2 (en) Via structure and methods thereof
US10957581B2 (en) Self aligned via and pillar cut for at least a self aligned double pitch
US10833013B2 (en) Memory device interconnects and method of manufacture
US9099530B2 (en) Methods of patterning small via pitch dimensions
US9659811B1 (en) Manufacturing method of semiconductor device
US11282712B2 (en) Method for preventing bottom layer wrinkling in a semiconductor device
US8841214B2 (en) Dual damascene process
TWI581348B (zh) 形成導電特徵的方法
US11676822B2 (en) Self-aligned double patterning process and semiconductor structure formed using thereof
US20220301927A1 (en) Semiconductor device and manufacturing method thereof
US9997453B2 (en) Antifuse having comb-like top electrode
US10204861B2 (en) Structure with local contact for shorting a gate electrode to a source/drain region
US20230377956A1 (en) Method of forming an interconect structure of a semiconductor device