TW201834240A - Ｐｎ二極體及連接的ｉｉｉ－ｎ裝置以及其製造方法 - Google Patents

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山薩塔克 達斯古塔
漢威 陳
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Abstract

一種半導體結構包括配置於矽基底上之III-N族半導體材料。III-N族電晶體結構被配置於該III-N族半導體材料上。井被配置於矽基底中。該井具有第一導電類型。摻雜區被配置於該井中。該摻雜區具有第二導電類型，其係相反於該第一導電類型。第一電極被連接至第二導電類型之該井，而第二電極被連接至具有第一導電類型之該摻雜區。該井和該摻雜區形成PN二極體。該井或該摻雜區被連接至該III-N族電晶體之該突起汲極結構。

Description

PN二極體及連接的III-N裝置以及其製造方法
本發明之實施例一般係有關於微電子裝置及其製造方法，而更特別地係有關於PN二極體與III-N族電晶體結構的共集成以及設計。
於無線通訊及電力管理之領域中，各種組件可使用固態裝置而被實施。例如，於射頻(RF)通訊中，RF前端為介於天線與數位基帶系統間之電路的一般性術語。此類RF前端組件可包括一或更多二極體，結合一或更多電晶體，諸如一或更多場效電晶體(FET)。由於(部分地)其大的帶隙及高的移動率，氮化鎵(GaN)和其他III-N族半導體材料係適於諸如高頻及高功率等應用之積體電路。然而，電晶體閘極(特別地)可能易遭受損害，由於製造程序期間之程序引發充電、由於其發生在封裝期間及在正常使用期間之靜電放電(ESD)事件。產生此類積體電路之可靠的製造程序可能需要用以防止組件損害之某形式的靜電放電 (ESD)保護。一種形式的ESD保護可藉由製造一連接至一電晶體的二極體或者多數連接至單一或多數電晶體的二極體而獲得。
100‧‧‧III-N族電晶體
101‧‧‧III-N族電晶體結構
102‧‧‧矽基底
104‧‧‧圖案化絕緣體層
104A、104B、104C‧‧‧圖案化絕緣體層之部分
105A、105B、105C、105D、105E‧‧‧開口
108‧‧‧井
110‧‧‧摻雜區
112‧‧‧第一電極
114‧‧‧第二電極
116‧‧‧III-N族半導體材料
117‧‧‧虛線
118A‧‧‧突起源極結構
118B‧‧‧突起汲極結構
120‧‧‧移動率加強層
122‧‧‧極化電荷感應層
122A‧‧‧第一部分
122B‧‧‧第二部分
124‧‧‧間隙
126‧‧‧閘極電介質層
128‧‧‧閘極電極
130‧‧‧遮蔽層
132‧‧‧絕緣體層
134A‧‧‧源極接點
134B‧‧‧汲極接點
140‧‧‧電介質層
151‧‧‧PN二極體
200‧‧‧III-N族電晶體區
202‧‧‧基底
204‧‧‧絕緣體層
204A、204B‧‧‧圖案化絕緣體層
204C‧‧‧絕緣體層
205A、205B、205C、205D、205E‧‧‧開口
206‧‧‧電介質層
207‧‧‧遮罩
210‧‧‧III-N族半導體材料
210A、210B‧‧‧側壁
210C‧‧‧最上表面
212‧‧‧移動率加強層
214‧‧‧極化電荷感應層
216‧‧‧第二遮蔽層
217‧‧‧虛線
218‧‧‧第二絕緣體層
219‧‧‧電晶體開口
222‧‧‧井
223‧‧‧虛線
224‧‧‧犧牲層
226A、226B‧‧‧溝槽開口
228A‧‧‧突起源極結構
228B‧‧‧突起汲極結構
230‧‧‧犧牲遮蔽層
232‧‧‧閘極開口
234‧‧‧間隙
236‧‧‧閘極電介質層
240‧‧‧第二電介質層
242‧‧‧閘極開口
244‧‧‧工作函數層
246‧‧‧閘極電極
246A‧‧‧源極開口
246B‧‧‧汲極開口
248A‧‧‧源極接點
248B‧‧‧汲極接點
250‧‧‧PN二極體區
252‧‧‧開口
254‧‧‧摻雜區
256‧‧‧第一電極
258‧‧‧井開口
260‧‧‧第二電極
326‧‧‧閘極電介質層
328‧‧‧犧牲遮蔽材料
330‧‧‧電介質層
336‧‧‧閘極電介質層
344‧‧‧工作函數層
346‧‧‧閘極電極
348A‧‧‧源極接點
348B‧‧‧汲極接點
356‧‧‧第一電極
360‧‧‧第二電極
401A、401B‧‧‧二極體
410‧‧‧ESD保護電路
420‧‧‧ESD來源
430‧‧‧電路
440‧‧‧電路元件
500‧‧‧行動計算平台
505‧‧‧顯示螢幕
510‧‧‧SoC
511‧‧‧控制器
513‧‧‧電池
515‧‧‧電力管理積體電路(PMIC)
521‧‧‧延伸視圖
525‧‧‧RF積體電路(RFIC)
530、531‧‧‧中央處理器核心
532‧‧‧慣性感應器
600‧‧‧計算系統
602‧‧‧主機板
604‧‧‧處理器
606‧‧‧通訊晶片
700‧‧‧插入器
702‧‧‧第一基底
704‧‧‧第二基底
706‧‧‧球柵陣列(BGA)
708‧‧‧金屬互連
710‧‧‧通孔
712‧‧‧穿越矽通孔(TSV)
714‧‧‧嵌入式裝置
圖1闡明形成於共同基底上之PN二極體及III-N族電晶體的橫斷面視圖，依據本發明之實施例。
圖2A-2S闡明橫斷面視圖，其表示依據本發明之實施例之一種製造PN二極體及III-N族電晶體的方法中之各種操作。
圖2A闡明一形成於基底之上的第一絕緣體層中之複數溝槽的形成。
圖2B闡明圖2A之結構，接續在基底上之複數溝槽中所形成的第一電介質層之形成以後。
圖2C闡明圖2B之結構，接續在PN二極體區中之第一電介質層上的遮蔽層之形成及III-N族電晶體區中之第二電介質層的移除以後。
圖2D闡明圖2C之結構，接續在基底上之III-N族半導體材料的形成、III-N族半導體上之移動率加強層的形成、及移動率加強層上之極化電荷感應層材料的形成。
圖2E闡明圖2D之結構，接續在III-N族電晶體區中之極化電荷感應層上的第一絕緣體層之形成以後。
圖2F闡明圖2E之結構，接續在從PN二極體區之第一電介質層的移除及PN二極體區中之井的形成以 後。
圖2G闡明圖2F之結構，接續在第二絕緣體層之覆蓋層形成以後。
圖2H闡明圖2G之結構，接續在一用以暴露III-N族電晶體區中之極化電荷感應層的一部分之開口的形成以後。
圖2I闡明圖2H之結構，接續在極化電荷感應層中之源極-汲極溝槽、III-N族電晶體區中之移動率加強層及III-N族半導體材料的形成以後。
圖2J闡明圖2I之結構，接續在III-N族電晶體區中之III-N族半導體材料中的突起汲極結構和突起源極結構之形成以後。
圖2K闡明圖2J之結構，接續在III-N族電晶體區中之極化電荷感應層中的間隙之形成以後。
圖2L闡明圖2K之結構，接續在III-N族電晶體區中之間隙極化電荷感應層中及PN二極體區上的閘極電介質層之形成以後。
圖2M闡明圖2L之結構，接續在用以暴露閘極電介質層於III-N族電晶體區中之間隙上方的第二電介質層中之第一開口的形成以後。
圖2N闡明圖2M之結構，接續在III-N族電晶體區中之第二電介質層中之第一開口中的閘極電極之形成以後。
圖2O闡明圖2N之結構，接續在III-N族電晶體 區中之(個別地)第二開口和第三開口中的源極接點和汲極接點之形成以後。
圖2P闡明圖2O之結構，接續在用以暴露PN二極體區中之井的第二電介質中之摻雜區開口的形成以後，接續在井區中之摻雜區的形成以後。
圖2Q闡明圖2P之結構，接續在PN二極體區中之摻雜區上的第一電極之形成以後。
圖2R闡明圖2Q之結構，接續在用以暴露PN二極體區中之井的第二電介質中之井開口的形成以後。
圖2S闡明圖2R之結構，接續在PN二極體區之井上的第二電極之形成以後。
圖3A-3C闡明橫斷面視圖，其表示一種形成被侷限至極化電荷感應層中之間隙的閘極電介質層和閘極電極之方法中的各種操作。
圖3A闡明圖2K之結構，接續在III-N族電晶體區中之極化電荷感應層中的間隙之形成以後。
圖3B闡明圖3A之結構，接續在間隙中之閘極電介質層及III-N族電晶體區中的閘極電介質層上之閘極電極的形成以後。
圖3C闡明圖3B之結構，接續在(個別地)突起源極結構和突起汲極結構上之接點、及摻雜區和井上之第一和第二電極的形成以後。
圖4闡明一種電路佈局，其展示連接於ESD來源與包括複數電晶體的ESD保護電路元件之間的PN二極 體。
圖5為III-N族SoC之功能性方塊圖，該III-N族SoC包括具有行動計算平台之III-N族電晶體的PN二極體，依據本發明之實施例。
圖6闡明一計算裝置，依據本發明之實施例。
圖7闡明一插入器，依據本發明之實施例。
【發明內容】及【實施方式】
描述用於邏輯、系統單晶片(SoC)、射頻(RF)組件和記憶體應用之二極體和III-N族電晶體及其製造方法。於下列描述中，提出多項特定細節，諸如新穎的結構技術及詳細的製造方法，以提供本發明之實施例的透徹瞭解。熟悉此項技術人士將清楚本發明之實施例可被實施而無這些特定細節。於其他例子中，眾所周知的特徵(諸如與III-N族電晶體相關的操作)被較不詳細地描述，以免非必要地混淆本發明之實施例。再者，應理解其圖形中所示之各個實施例為說明性表示且不一定依比例描繪。
如文中所使用之術語「上方」、「下方」、「之間」及「上」指的是一材料層相對於其他層之相對位置。例如，配置於另一層上方(或下方)之一層可直接地接觸該另一層或者可具有一或更多中間層。再者，配置於兩層間之一層可直接地接觸該兩層或者可有一或更多中間層。相對地，於第二層「上」之第一層係直接接觸與該第二層。
靜電放電(ESD)是對於電子組件之最普遍的威脅之一。於ESD事件中，大量電荷被轉移在針對微晶片之組件(例如，電晶體、電容等等)的製造程序期間或者在已製造之SoC裝置的使用期間。ESD事件可導致大量電流於極短的時間週期內通過微晶片之組件。大量不受控制的電流可造成裝置退化以及(於某些情況下)使得裝置故障。因此，用以保護積體電路對抗ESD事件之設計和集成結構是半導體裝置製造程序之一重要構成要素。ESD之問題在當其用以建立電子組件之基底無法將額外電荷充分地放電時變得又更大。諸如SOI(或絕緣體上之矽)等浮動基底特別易受到由ESD事件所造成的破壞。本質III-N族半導體材料可比得上SOI基底，由於其抵抗高電介質崩潰之能力。在這方面，電子裝置(諸如在本質III-N族半導體材料上所製造的III-N族電晶體)可能需要用於保護對抗ESD事件之額外的組件。半導體裝置(諸如矽二極體)可被輕易地集成入電路並可協助保護組件(諸如III-N族電晶體)。可於共同矽基底上共製造III-N族電晶體連同二極體之集成技術可提供ESD保護、提供顯著的製程優點及潛在地提供成本利益。
於一實施例中，半導體結構包括配置於矽基底上之III-N族半導體材料。III-N族電晶體結構被製造於III-N族半導體材料上。井被配置於矽基底中。該井具有第一導電類型。摻雜區被配置於該井中。該摻雜區具有第二導電類型，其係相反於該井之第一導電類型。第一電極被連接至具有第二導電類型之該摻雜區，而第二電極被連接 至具有第一導電類型之該井。該井和該摻雜區形成PN二極體。於一實施例中，PN二極體被連接至III-N族電晶體。
圖1闡明半導體結構之橫斷面視圖，該半導體結構包括形成於矽基底102上之PN二極體151及形成於III-N族半導體材料中之III-N族電晶體100，該III-N族半導體材料係配置於矽基底102上，依據本發明之實施例。於一實施例中，圖案化絕緣體層104被配置於矽基底102上。圖案化絕緣體層104具有複數開口105A、105B、105C、105D及105E。PN二極體151具有第一導電類型之井108，其被配置於圖案化絕緣體層104之開口105E中的矽基底102上。具有第二導電類型之摻雜區110被配置於圖案化絕緣體層104之開口105E中的第一導電類型之井108中。第一電極112被連接至第二導電類型之井110而第二電極114被連接至PN二極體151的第一導電類型之井108。
於一實施例中，井108具有與p型種類相關的第一導電性而摻雜區110具有與n型種類相關的第二導電性。於一不同實施例中，井108具有與n型種類相關的第一導電類型而摻雜區108具有與p型種類相關的第二導電類型110。
III-N族電晶體結構101被製造於III-N族半導體材料116(其被配置在矽基底上)上。III-N族電晶體結構101被製造於III-N族半導體材料116上。III-N族半導體材料116被配置於圖案化絕緣體層104中之開口105A、105B、 105C、105D中的矽基底102上以及於圖案化絕緣體層104上。III-N族電晶體結構101包括配置於III-N族半導體材料116中之突起源極結構118A和突起汲極結構118B。移動率加強層120被配置於III-N族半導體材料116上。極化電荷感應層122被配置於突起源極結構118A與突起汲極結構118B之間的移動率加強層116上。極化電荷感應層122具有第一部分122A及第二部分122B，其係由間隙124所分離。閘極電介質層126被配置於間隙124中之移動率加強層120上。閘極電極128被配置於間隙124上方之閘極電介質層126上且介於突起源極結構118A與突起汲極結構118B之間。源極接點134A被配置於突起源極結構118A上而汲極接點134B被配置於突起汲極結構118B上。
於一實施例中，閘極電介質層126被配置於極化電荷感應層122之第一部分122A及第二部分122B上，如圖1中所示。於一實施例中，閘極電介質層126亦被配置於斜側壁上以及於突起汲極結構118B之最上表面上。於一實施例中，閘極電介質層126被配置於斜側壁上以及於突起源極結構118A之最上表面上，如圖1中所示。於實施例中，閘極電介質層126被配置於間隙124上方之電介質層140中的開口中，而並非於極化電荷感應層122之第一部分122A和第二部分122B上，或於突起汲極結構118B上，或於突起源極結構118A上。
於一實施例中，III-N族電晶體101具有閘極電極128，其具有以距離LOV延伸於間隙124之相反側上的部 分。於一此類實施例中，閘極電極128與極化電荷感應層122重疊。於一實施例中，重疊距離LOV，導致雜散閘極電容。於一實施例中，少於10nm之重疊可限制雜散閘極電容至低於10%。閘極電極128係遠離突起汲極結構118B以距離LGD，指示為閘極至汲極分離距離。閘極電極128係遠離突起源極結構118A以距離LGS，指示為閘極至源極分離距離。於一實施例中，距離LGD與LGS為相同長度，如圖1中所示。於其他實施例中，距離LGS係小於距離LGD。距離LGD影響介於閘極電極128與突起汲極結構118B之間的崩潰電壓VBD。於一實施例中，至少100nm之LGD致能III-N族電晶體101具有大於8V之崩潰電壓。
於III-N族電晶體中，電場係藉由將閘極電極偏壓高於臨限電壓VT而被產生。當閘極電壓等於或大於臨限電壓VT時，為了形成通道於III-N族半導體材料110中，在第二間隙111B下方，電流將從第二突起汲極結構118B流至突起源極結構118A。
於一實施例中，極化電荷感應層122引入極化差於III-N族半導體材料116之頂部表面中，導致III-N族半導體材料116中之2維電子氣體(2DEG-由虛線117所表示)的形成。極化電荷感應層122中之間隙124導致III-N族半導體材料116中之間隙124底下的2DEG之缺乏。當大於或等於臨限電壓VT之正偏壓被施加於閘極電極128上時，通道被形成於間隙124下方之III-N族半導體材料116中，且電流從突起汲極結構118B流至突起源極結構118A。
於一實施例中，圖案化絕緣體層104具有部分104C，其被配置於III-N族電晶體101與PN二極體151之間的矽基底102上，如圖1中所示。於一實施例中，遮蔽層130被配置於圖案化絕緣體層之部分104A、104C、104B上以及於極化電荷感應層122之部分上。於一實施例中，絕緣體層132被配置於圖案化絕緣體層104之部分104C上、被配置於III-N族半導體材料116上方、及被配置於井108之最上表面上。於一實施例中，閘極電介質層126被配置於絕緣體層132上，於開口105E中，於井108上方。
於一實施例中，井108包括p型摻雜物，諸如(但不限定於)硼、鋁、氮、鎵及銦；而摻雜區110包括n型摻雜物，諸如(但不限定於)磷、砷、銻、鉍或鋰。於一不同實施例中，井108包括n型摻雜物，諸如(但不限定於)磷、砷、銻、鉍或鋰；而摻雜區110包括p型摻雜物種類，諸如(但不限定於)硼、鋁、氮、鎵及銦。
於一實施例中，PN二極體151之第一金屬電極112及第二金屬電極114包括適當金屬，諸如(但不限定於)Ni，Ti，Pt或W。
於一實施例中，閘極電極128包括工作函數層，諸如(但不限定於)Pt，Ni，TiN或TaN。於一實施例中，閘極電極128包括工作函數層上之閘極蓋金屬。於一此類實施例中，閘極蓋金屬為鎢。於一實施例中，當閘極電極128包括工作函數層及閘極蓋金屬時，則工作函數層具有至少20nm之厚度。
於一實施例中，閘極電介質層126包括閘極電介質材料，諸如(但不限定於)Al2O3，HfO2，ZrO2，TiSiO，HfSiO或Si3N4。於一實施例中，閘極電介質層126具有約於2nm-10nm之範圍中的厚度。於一實施例中，閘極電介質層126為複合堆疊，包括選自閘極電介質材料之上述群組的閘極電介質材料之兩分離且不同的層。於一此類實施例中，一種類型的閘極電介質材料之層被配置於不同類型的閘極電介質材料之層上。
參考圖1，III-N族半導體材料116被配置於基底上方。於一實施例中，III-N族半導體材料116為GaN層。於一此類實施例中，III-N族半導體材料116具有相當高的載子移動率(大於500cm2V-1)。於一此類實施例中，III-N族半導體材料116為實質上未摻雜的III族氮化物材料(亦即，O2雜質濃度被最小化)以利最小的雜質散射。於其他實施例中，III-N族半導體材料116包括GaN之一或更多三元合金(諸如AlGaN，AlInN或InGaN)或者包括至少一III族元素和氮的GaN之四元合金(諸如InxAlyGa1-x-yN)，其中x範圍係從0.01至0.1而y範圍係從0.01至0.1。於一實施例中，III-N族半導體材料116具有100nm至5微米之範圍中的材料厚度。
參考圖1，移動率加強層120被配置於III-N族半導體材料116上。於一實施例中，移動率加強層120包括III-N族半導體材料，諸如(但不限定於)AlN，InAlN或AlGaN。於一實施例中，移動率加強層120具有不足夠的 厚度以形成2DEG於III-N族半導體材料116中。於一實施例中，移動率加強層120具有少於1nm之厚度以防止下方III-N族半導體材料116上之極化差的引入。於一實施例中，移動率加強層120及下方III-N族半導體材料116為二元合金。於一此類實施例中，當移動率加強層120及下方III-N族半導體材料116為二元合金時，會有減少的合金散射於III-N族半導體材料116中。
於一實施例中，移動率加強層120具有大於III-N族半導體材料116之帶隙的帶隙。於一此類實施例中，量子井被形成於移動率加強層120與III-N族半導體材料116之間的介面底下。於一實施例中，移動率加強層120為AlN層而下方III-N族半導體材料116為GaN。於一此類實施例中，量子井的存在以及減少的合金散射係增強III-N族半導體材料116GaN中之電子移動率。
再次參考圖1，於一實施例中，極化電荷感應層122包括適當III-N族材料，其係感應III-N族半導體材料116中之極化差。極化差之存在導致III-N族半導體材料116中之2DEG效應的形成。於一實施例中，極化電荷感應層122包括極化差感應材料，諸如(但不限定於)AlzGa1-zN、AlwIn1-wN、或AlN，其中Z範圍從0.2至0.3而W範圍從0.7至0.85。於一實施例中，極化電荷感應層122具有大於最小厚度之厚度，該最小厚度為用以感應足夠極化差以形成III-N族半導體材料116之最上部分中的2DEG所需者。於一此類實施例中，極化電荷感應層122具有約於3至20nm之 範圍中的厚度。於一實施例中，極化電荷感應層122為AlGaN而III-N族半導體材料116為GaN。於一此類實施例中，AlGaN極化電荷感應層122具有約於3nm至5nm之範圍中的厚度。於一實施例中，移動率加強層120為AlN，極化電荷感應層122為AlGaN，而III-N族半導體材料116為GaN。於一此類實施例中，AlN移動率加強層120具有小於1.1nm之厚度，而AlGaN極化電荷感應層122具有於3nm至5nm之範圍中的厚度。
於一實施例中，突起源極結構118A及突起汲極結構118B具有最上表面，其係高於極化電荷感應層122及絕緣體層132之位準，如圖1中所示。於一實施例中，突起源極結構118A及突起汲極結構118B包括III-N族半導體材料，諸如(但不限定於)GaN或InGaN。於一實施例中，突起源極結構118A及突起汲極結構118B包括摻雜物，其為n型摻雜物，諸如Si或Ge。於一此類實施例中，n型摻雜物材料為矽。於一實施例中，突起源極結構118A及突起汲極結構118B具有至少1e19/cm3之n摻雜物密度。於一實施例中，突起源極結構118A及突起汲極結構118B具有約於100-200nm之範圍中的厚度及約100nm-200nm之寬度。於一實施例中，突起源極結構118A或突起汲極結構118B之任一者的高度和寬度與n型摻雜物密度之組合被選擇以具有每側200ohms-micron之接觸電阻，來實現具有至少1mA/um之驅動電流的III-N族電晶體101。於一實施例中，突起源極結構118A及突起汲極結構118B之各者具有小於 每側200ohms-micron之接觸電阻值。
於一實施例中，源極接點134A、及汲極接點134B包括金屬，諸如(但不限定於)Ni，Ti，Pt或W。於一實施例中，第一金屬電極112、第二金屬電極114、及源極接點130包括金屬層，其包括上述金屬之一及導電蓋。於一此類實施例中，導電蓋包括導電金屬(諸如鎢)或導電合金(諸如TiN)。
於一實施例中，PN二極體151被電耦合至III-N族電晶體101。於一此類實施例中，PN二極體151之第一或第二電極114被耦合至III-N族電晶體101之突起汲極結構118B。於一實施例中，PN二極體151被電耦合與其他PN二極體以形成PN二極體陣列。類似地，III-N族電晶體101可被電耦合與其他III-N族電晶體以形成積體電路。
圖2A-2S闡明橫斷面視圖，其表示一種製造PN二極體及III-N族電晶體的方法中之各種操作，依據本發明之實施例。
圖2A闡明絕緣體層204中之基底202上的複數開口205A、205B、205C、205D及205E之形成。於一實施例中，複數開口205A、205B、205C、205D及205E係藉由電漿蝕刻程序來形成。於一實施例中，開口205A、205B、205C、205D提供一位置，其中圖1中所示之類型的後續III-N族電晶體將被製造。於一實施例中，開口205E提供一位置，其中圖1中所示之類型的後續PN二極體將被製造。
於一實施例中，基底202包括半導體材料，諸如(但不限定於)矽、矽鍺(SiGe)或碳化矽(SiC)。於一實施例中，絕緣體層204包括材料，諸如(但不限定於)二氧化矽(SiO2)、碳摻雜的氧化物(CDO)、氮化矽。於一實施例中，絕緣體層204係使用沈積技術而被形成，諸如(但不限定於)電漿加強化學氣相沈積(PECVD)、化學氣相沈積(CVD)或垂直擴散爐(VDF)。於一實施例中，絕緣體層204具有於50nm-200nm之範圍中的厚度，而複數開口205A、205B、205C、205D及205E之各者具有至少100nm之寬度。
圖2B闡明圖2A之結構，接續在絕緣體層204中之複數開口205A、205B、205C、205D及205E中的基底202上之電介質層206的形成以後。於一實施例中，電介質層206被配置於基底202上、於絕緣體層204之最上表面上並填充複數開口205A、205B、205C、205D及205E。於一實施例中，絕緣體層204之最上表面上的過量電介質層206係藉由平坦化程序而被後續地移除。平坦化程序留存複數開口205A、205B、205C、205D及205E之各者中的電介質層206之部分。
圖2C闡明圖2B之結構，接續在用以保護PN二極體區250中之電介質層206的遮罩207之形成以後，及接續在III-N族電晶體區200中之基底202的一部分之暴露以後。基底202之暴露係致能III-N族電晶體區200中之III-N族半導體材料210的形成。於一實施例中，遮蔽層被首先 沈積於圖2B之結構上且被後續地圖案化以形成遮罩207於開口205E中所形成之電介質層206的部分之上，但並未覆蓋複數開口205A、205B、205C及205D中所形成的電介質層206。於一實施例中，遮罩207之部分延伸於絕緣體層204C及204B的部分之上。於一實施例中，遮罩207為氮化矽或碳摻雜的氮化矽且具有10nm-15nm之範圍中的厚度。在形成遮罩207之後，藉由濕式蝕刻程序，未由遮罩207所覆蓋之電介質層206的部分係針對絕緣體層204及針對遮罩207而被選擇性地移除。
圖2D闡明圖2C之結構，接續在基底202上之III-N族半導體材料210的形成、III-N族半導體材料210上之移動率加強層212的形成、及移動率加強層212上之極化電荷感應層214的形成以後。於一實施例中，III-N族半導體材料210被形成於基底上，於複數開口205A、205B、205C及205D中且於III-N族電晶體區200中之圖案化絕緣體層204A和204B的最上表面上。於一實施例中，III-N族半導體材料210係使用金屬有機化學氣相沈積(MOCVD)程序而被形成。於一實施例中，III-N族半導體材料210係藉由MOCVD程序而被生長於攝氏1000-1100度之範圍中的溫度。MOCVD程序係以III-N族半導體材料210填充複數開口205A、205B、205C及205D。III-N族半導體材料210亦生長於絕緣體層204的最上表面之上，一種已知為橫向外延過生長(LEO)之程序。於一實施例中，III-N族半導體材料210被生長以具有側壁210A和210B(其為傾斜的)、及最上 表面210C(其為實質上平坦的)。於一實施例中，斜側壁210A和210B各具有一側壁角，其相對於絕緣體層204之頂部表面為至少50度。於一實施例中，III-N族半導體材料210具有一種材料組成，諸如有關III-N族半導體材料110而描述於上者。於一實施例中，III-N族半導體材料210為GaN層。於一此類實施例中，GaN III-N族半導體材料210之斜側壁210A和210B具有半極性結晶平面(11-22)而GaN層210C之最上表面具有(110-1)定向。於一此類實施例中，III-N族電晶體被形成於其具有(110-1)結晶平面定向之最上表面210C上。於一實施例中，GaN III-N族半導體材料210被生長至約於100nm至5微米之範圍中的厚度。於一實施例中，III-N族半導體材料210具有小於(1e10/cm2)之缺陷密度。
移動率加強層212被形成於III-N族半導體材料210上。於一實施例中，移動率加強層係藉由MOCVD程序而被形成。於一實施例中，移動率加強層212係藉由MOCVD程序而被生長於攝氏1000-1100度之範圍中的溫度。於一實施例中，MOCVD生長程序導致斜側壁210A和210B上與III-N族半導體材料210之最上表面210C上的移動率加強層212的共形生長。於一實施例中，移動率加強層212被生長以具有一厚度，該厚度係不足以感應III-N族半導體材料210上極化差。於一實施例中，移動率加強層212具有約1nm或更小的厚度。於其他實施例中，MOCVD生長條件不會導致移動率加強層212之共形生長。於一此類 實施例中，MOCVD生長程序導致移動率加強層212具有約1nm之厚度於III-N族半導體材料210之最上表面210C上以及0埃至4埃的範圍中之厚度於III-N族半導體材料210之側壁210A和210B上。於一實施例中，移動率加強層包括一種材料，諸如(但不限定於)AlN，InAlN或AlGaN。於一實施例中，移動率加強層212為AlN。於一實施例中，移動率加強層212為AlN且具有III-N族半導體材料210之最上表面210C上的厚度，其係小於或等於1nm。
極化電荷感應層214被形成於移動率加強層212上。於一實施例中，極化電荷感應層214係使用MOCVD程序而被形成。於一實施例中，極化電荷感應層214係藉由MOCVD程序而被生長於攝氏1000-1100度之範圍中的溫度。於一實施例中，MOCVD生長程序導致移動率加強層212上之極化電荷感應層214的共形生長。於一實施例中，極化電荷感應層214包括一種材料，諸如(但不限定於)AlN，AlInN或AlyGa1-yN(其中y為0.24-0.36)，而III-N族半導體材料包括一種材料，諸如(但不限定於)InGaN或GaN。於一此類實施例中，極化電荷感應層具有從3nm至20nm之範圍的厚度。於一實施例中，極化電荷感應層214為AlInN。於一實施例中，極化電荷感應層214為AlInN且具有從3nm至10nm之範圍的厚度。於一實施例中，極化電荷感應層214之存在係感應極化差於移動率加強層212之表面底下以及於III-N族半導體材料210之最上部分中。III-N族半導體材料210中之足夠極化差的存在導致III-N族半 導體材料210之最上部分中的2DEG之形成。於一實施例中，III-N族半導體材料210、移動率加強層212及極化電荷感應層214被依序地生長於單一程序引入，於MOCVD生長室中，而不中斷真空。
圖2E闡明圖2D之結構，接續在極化電荷感應層214上以及圖案化絕緣體層204之部分上的第二遮蔽層216之形成以後。於一實施例中，第二遮蔽層216被形成以保護極化電荷感應層214於一涉及具有高能量離子之植入的後續井製造程序期間。於一實施例中，第二遮蔽層216被覆蓋層沈積於極化電荷感應層214之上，於圖案化絕緣體層204之部分上以及於遮罩207上。於一實施例中，PN二極體區250中之第二遮蔽層216的一部分(連同遮罩207)被後續地藉由電漿蝕刻程序來移除。遮罩207之移除係暴露開口205E中之電介質層206A以及絕緣體層204B和204C之部分。於一實施例中，用以形成第二遮蔽層216之適當材料包括材料，諸如(但不限定於)氮化矽(Si3N4)、碳摻雜的氮化矽(CDN)及氧氮化矽。於一實施例中，第二遮蔽層216具有於10nm-100nm之範圍中的厚度。
圖2F闡明圖2E之結構，接續在從PN二極體區250中之電介質層206的移除及井222的形成以後。形成井222之程序係發生在形成III-N族半導體材料210、移動率加強層212及極化電荷感應層214之延長高溫程序以後。假如井222接受高溫處理(於攝氏900-1100度之範圍中)一段從5至10分鐘之範圍的延長時間週期，則可能導致諸如井變寬 及摻雜物濃度減少(由於井變寬)等不利的影響，因而導致功能異常的PN二極體之形成。
於一實施例中，電介質層206係藉由一種選擇性地針對遮蔽層216、絕緣體層204B和204C之部分以及針對下方基底202的濕式蝕刻程序而被移除。電介質層206之移除係導致開口205E(於文中係稱之為井開口205E)中之下方基底202的暴露。於一實施例中，電介質層206為二氧化矽材料，而第二遮蔽層216和絕緣體層204係由氮化矽所組成。於一此類實施例中，電介質層206係由一種含有氫氟酸和水之溶液所移除，該溶液對於其中將形成井222之下方基底202具有極少至沒有損害。
於一後續操作中，由井開口205所暴露之矽基底202的部分係接受摻雜物植入。於一實施例中，摻雜物包括n型雜質或p型雜質。於一實施例中，p型摻雜物包括雜質種類，諸如(但不限定於)硼、鋁、氮、鎵及銦。於一實施例中，n型摻雜物包括雜質種類，諸如(但不限定於)磷、砷、銻、鉍或鋰。於一實施例中，n或p型摻雜物係使用離子植入器而被植入矽基底202。於一實施例中，n或p型摻雜物被植入矽基底202至介於1e19/cm3-5e20/cm3之間的濃度位準。於一實施例中，摻雜物接著由一種高溫退火之程序所活化以形成具有n導電類型或p導電類型之井222。於一實施例中，高溫退火程序造成基底202中之摻雜物種類的進一步擴散，以橫向地從10-20nm之範圍的距離及垂直地約略相等的距離，進入基底202而超過井222之初 始空間程度(如由虛線223所示)。於一實施例中，高溫退火係使用快速熱處理(RTP)而被執行於從攝氏500至1500度之處理溫度以及於一段從50s至100s之範圍的歷時。於一實施例中，RTP被履行於一環境，包括諸如(但不限定於)H2、N2、O2等氣體之一或更多組合。於一實施例中，退火程序被執行在形成第二絕緣體層之後，將被進一步討論如下。
圖2G闡明圖2F之結構，接續在III-N族電晶體區200中及PN二極體區250中之第二絕緣體層218的覆蓋層形成以後。於一實施例中，第二絕緣體層218被共形地沈積於III-N族電晶體區200中之第二遮蔽層216上、於圖案化絕緣體層204之絕緣體層204B和204C上以及於PN二極體區250中之井222上。於一實施例中，第二絕緣體層218係保護井222自後續的III-N族電晶體製造程序操作，諸如(例如)於溝槽之蝕刻期間以暴露該井，如針對圖2P所述者。於一實施例中，第二絕緣體層218包括材料，諸如(但不限定於)二氧化矽(SiO2)、碳摻雜的氧化物(CDO)或氧氮化矽。於一實施例中，第二絕緣體層218具有於10nm-100nm之範圍中的厚度。
於一實施例中，RTA退火程序可被執行在第二絕緣體層218之形成以後。於退火程序期間，第二絕緣體層218之存在可協助防止摻雜物種類之出擴散。
圖2H闡明圖2G之結構，接續在一用以暴露III-N族電晶體區200中之極化電荷感應層214的一部分之第二 絕緣體層218及第二遮蔽層216中的電晶體開口219之形成以後。於一實施例中，電晶體開口219被形成於第二絕緣體層218中以及於遮蔽層216中且藉由電漿蝕刻程序。電晶體開口219係界定用於一或更多III-N族電晶體之後續形成的位置。藉由電漿蝕刻程序所形成的電晶體開口219係暴露極化電荷感應層214之部分，其係高於III-N族半導體材料210之最上表面210C。於一實施例中，第二絕緣體層218及第二遮蔽層216係藉由利用電漿蝕刻程序而針對下方極化電荷感應層214被選擇性地蝕刻。於一此類實施例中，第二絕緣體層218及第二遮蔽層216係藉由電漿蝕刻程序而被蝕刻，該電漿蝕刻程序包括諸如(但不限定於)CFX、CHXFY、CO、O2、N2或Ar等處理氣體。
圖2I闡明圖2H之結構，接續在極化電荷感應層214中之溝槽開口226A和226B、III-N族電晶體區200中之移動率加強層212及III-N族半導體材料210的形成以後。溝槽開口226A和226B係暴露下方III-N族半導體材料210以利最終地、個別地形成突起源極和突起汲極結構。於一實施例中，犧牲層224被首先沈積於圖2H之結構上。於一實施例中，溝槽開口226A和226B係藉由電漿蝕刻程序來形成。於一實施例中，電漿蝕刻程序具有第一及第二蝕刻部分。於一實施例中，犧牲層224被電漿蝕刻於蝕刻程序之第一部分期間以暴露極化電荷感應層214之最上表面的一部分。極化電荷感應層214之暴露部分、及下方移動率加強層212和下方III-N族半導體材料210被後續地蝕刻於電漿 蝕刻程序之第二部分期間。於一實施例中，極化電荷感應層214、移動率加強層212及III-N族半導體材料210被電漿蝕刻以低至中能量離子和自由基(<0.3eV離子能量)以形成具有錐形輪廓之溝槽開口226A及226B，如圖3F中所示。於其他實施例中，溝槽開口226A及226B被蝕刻以具有垂直輪廓。
於一實施例中，在溝槽開口226A及226B之形成後，犧牲遮蔽材料328被移除。
圖2J闡明圖2I之結構，接續在III-N族電晶體區200中之III-N族半導體材料210中的突起源極結構228A和突起汲極結構228B之形成以後。於一實施例中，突起源極結構228A和突起汲極結構228B係使用金屬有機化學氣相沈積MOCVD程序而被生長。於一實施例中，突起源極結構228A和突起汲極結構228B係藉由MOCVD程序而被生長於攝氏1000-1100度之範圍中的溫度。於一實施例中，突起源極結構228A和突起汲極結構228B被外延地生長至足夠厚以個別地填充溝槽開口226A及226B。於一實施例中，突起源極結構228A和突起汲極結構228B橫向地生長並延伸至絕緣體層218之一部分上以及至極化電荷感應層214之暴露部分的最上表面上，如圖2J中所示。
突起源極結構228A和突起汲極結構228B之範例材料及組成為配合突起源極結構118A和突起汲極結構118B之如上所述者。於一實施例中，突起源極結構228A和突起汲極結構228B為n摻雜的InGaN。於一實施例中， 突起源極結構228A和突起汲極結構228B被外延地生長至約於150-200nm之範圍中的厚度。
圖2K闡明圖2J之結構，接續在突起汲極結構228B與突起源極結構228A之間的極化電荷感應層214中之間隙234的形成以後。於一實施例中，犧牲遮蔽層230被首先沈積於圖2J之結構上。於一實施例中，閘極開口232和間隙234係藉由電漿蝕刻程序來形成。於一實施例中，犧牲遮蔽層230被電漿蝕刻於蝕刻程序之第一部分期間以形成閘極開口232。於一實施例中，極化電荷感應層214之暴露部分被蝕刻於電漿蝕刻程序之第二部分期間以形成間隙234。於一實施例中，下方移動率加強層212之一部分係藉由形成間隙234而被暴露。於一實施例中，極化電荷感應層214係藉由間隙234之形成而被分離為極化電荷感應層214之第一部分214A及第二部分214B。再者，間隙234中之極化電荷感應層214的缺乏係導致來自間隙234底下之2DEG的耗盡(如由間隙234下方之虛線217中的斷裂所示)。
於一實施例中，極化電荷感應層214為AlGaN而下方移動率加強層212為AlN。於一此類實施例中，AlGaN極化電荷感應層214被選擇性地電漿蝕刻至下方AlN移動率加強層212，使用處理氣體，諸如(但不限定於)SF6，BCl3，Cl2，Ar或N2。於一實施例中，為了確保其AlN移動率加強層212之薄層不被移除於形成間隙234之程序期間，至少10：1之蝕刻選擇性是理想的，以AlGaN極化電荷感應層214比AlN移動率加強層212更快地蝕刻。
於一實施例中，間隙234具有一寬度(在開口之底部上)，WB，其約於30nm-500nm之範圍中。特別地，間隙234之寬度，WB，係定義一重要的電晶體參數，已知為閘極長度或LG。於一實施例中，間隙234被形成於突起源極結構228A與突起汲極結構228B之間的中途。於其他實施例中，間隙234被形成更接近突起源極結構228A，相較於突起汲極結構228B。
於一實施例中，間隙234中之極化電荷感應層214的一小部分未被電漿蝕刻程序所移除。於一此類實施例中，下方移動率加強層212未被間隙234所暴露。於一此類實施例中，極化電荷感應層214之餘留部分具有一厚度，其係小於欲感應間隙234底下之III-N族半導體材料210中的2DEG所需之厚度。根據電漿蝕刻程序參數，該蝕刻可(a)留下極化電荷感應層214之一均勻薄層或(b)產生碗狀輪廓於極化電荷感應層214中。
接續在間隙234之形成以後，犧牲遮蔽層230被移除自III-N族電晶體區200及PN二極體區250。於其他實施例中，犧牲遮蔽層230為餘留以供後續處理之電介質層，如將針對圖3A-3C所討論者。
圖2L闡明圖2K之結構，接續在III-N族電晶體區200中及PN二極體區250中之閘極電介質層236的形成以後。於一實施例中，閘極電介質層236被覆蓋層沈積於間隙234中之移動率加強層212的暴露部分上、於極化電荷感應層214之第一214A和第二部分214B上、於突起汲極結構 228B和突起源極結構228A上、以及於III-N族電晶體區200中之第二絕緣體層218的上表面上。於一此類實施例中，閘極電介質層236亦被形成於第二絕緣體層218之部分(其被形成於PN二極體區250中)上。用以形成閘極電介質層236之適當材料包括電介質材料，諸如(但不限定於)Al2O3，HfO2，ZrO2，TiSiO，HfSiO或Si3N4。於一實施例中，閘極電介質層236係藉由原子層沈積(ALD)程序來形成。於一實施例中，閘極電介質層326具有約於2nm-10nm之範圍中的厚度。
圖2M闡明圖2L之結構，接續在用以暴露III-N族電晶體區200中之間隙234上方之閘極電介質層236的第二電介質層240中之閘極開口242的形成以後。於一實施例中，第二電介質層240被首先覆蓋層沈積於圖2L的結構之上。於一實施例中，閘極開口242係藉由電漿蝕刻程序而被形成於第二電介質層240。由電漿蝕刻程序所形成的閘極開口242係暴露間隙234上方之閘極電介質層236的一部分。於一實施例中，形成第二電介質層240之範例材料、組成及方法為相關於形成絕緣體層204之材料、組成及方法之如上所述者。
於一替代實施例中，閘極電介質層236並未遭受來自第二電介質層240之電漿蝕刻的離子轟擊效應。此一實施例將針對圖3A-3C而被討論。
圖2N闡明圖2M之結構，接續在III-N族電晶體區200中之閘極電極開口242中的閘極電介質層236上之閘 極電極246的形成以後。於一實施例中，工作函數層244被沈積入並填充閘極開口242以及於第二電介質層240之最上表面上。於一實施例中，工作函數層244係藉由PVD或ALD覆蓋層沈積程序而被沈積。ALD或PVD沈積程序亦沈積過量的工作函數層244於第二電介質層240之表面上。於一實施例中，閘極電極246之範例材料及組成為如針對閘極電極128而描述如上者。於一實施例中，過量工作函數層244係藉由平坦化程序而被移除自第二電介質層240之最上表面。於一實施例中，平坦化程序包括CMP程序。於一實施例中，CMP程序係留下工作函數層244於閘極開口242中以形成閘極電極244。於一實施例中，第二電介質層240及閘極電極246之最上表面為共平面或實質上共平面，在CMP程序之後。
圖2O闡明圖2N之結構，接續在用以形成III-N族電晶體201的突起源極結構228A上之源極接點248A和突起汲極結構228B上之汲極接點248B的形成以後。應理解：雖然閘極電極246被形成在源極接點248A和汲極接點248B的形成之後，但形成之順序可被反轉。於一實施例中，源極開口246B和汲極開口246B係藉由電漿蝕刻程序而被形成於第二電介質層240中以及於閘極電介質層236中。於一實施例中，接觸金屬層係藉由覆蓋層PVD金屬沈積程序而被沈積入並填充源極開口246A和汲極開口246B之各者。過量的接觸金屬層亦藉由覆蓋層PVD金屬沈積程序而被沈積於第二電介質層240之最上層上以及於閘極電 極層244之最上表面上。於一實施例中，過量接觸金屬層被拋光回以形成突起源極結構228A上之源極接點248A和突起汲極結構228B上之汲極接點248B。於一實施例中，適當的接觸金屬包括諸如(但不限定於)Ti、Al或Ni等金屬。於一實施例中，源極接點248A和汲極接點248B可包括由鎢之層所覆蓋的接觸金屬層。於一實施例中，源極接點248A和汲極接點248B具有從50nm-200nm之範圍的寬度。
圖2P闡明圖2O之結構，接續在用以形成井222中之摻雜區254的第二電介質層240中之開口252的形成以後。於一實施例中，摻雜區254被形成於閘極電極層244之形成以後，如圖2P中所示。然而，摻雜區254可被形成於閘極電極244、突起源極接點248A或突起汲極接點248B之形成以前。
於一實施例中，開口252係藉由電漿蝕刻程序而被形成於第二電介質層240中、於閘極電介質層236中以及於第二絕緣體層218中。開口252係暴露其已形成的井222之一部分。於一實施例中，閘極電介質層236底下之絕緣體層218係作用為閘極電介質層236之蝕刻期間的蝕刻停止並保護基底202中所形成的下方井222。於一實施例中，絕緣體層218被電漿蝕刻以一種將對於下方井222之損害減至最小的方式。於一實施例中，第二絕緣體層218為氮化矽，井222被形成於矽基底202中且被植入以n型或p型雜質。於一此類實施例中，第二絕緣體層218被蝕刻以一種 對於下方井222有選擇性之電漿蝕刻程序(具有至少20：1之選擇性)，以第二絕緣體層218比井222更快地蝕刻。於一實施例中，電漿蝕刻程序包括O2、N2、Ar、及氟碳(諸如CHXFY、CXFY)且具有小於0.5eV之離子能量。
於後續操作中，由開口252所暴露之井222的一部分係接受摻雜物植入及活化程序以形成摻雜區254。用以摻雜並活化摻雜物來形成摻雜區254之摻雜物類型及方法係類似於上述用以形成井222之方法。然而，應理解：為了形成PN二極體，用以形成摻雜區254之摻雜物屬於一種與井222之導電類型相反的導電類型。應進一步理解：其被注入以形成摻雜區254之摻雜物具有相較於井222中之原始摻雜物濃度更高的濃度。更高的濃度係確保其摻雜區254具有與井222之導電類型相反的導電類型。於一實施例中，n摻雜區254被形成於p摻雜井222中。於第二實施例中，p摻雜區254被形成於n摻雜井222中。
圖2Q闡明圖2P之結構，接續在PN二極體區250中之摻雜區254上的第一電極256之形成以後。第一電極256係由一種類似於如上所述用以形成源極接點248A和汲極接點248B之程序的程序來形成。適於第一電極256之形成的金屬包括諸如(但不限定於)Ni、Ti、Pt或W等金屬。於一實施例中，摻雜區254被形成於矽井222中。於一實施例中，在第一電極256之形成後，一種中至高溫退火程序被執行以形成金屬矽化物於摻雜區254的最上表面與第一電極256的底部之間的介面上。於一實施例中，退火 係使用一種快速熱退火程序而被履行，該快速熱退火程序具有攝氏300-950度之範圍中的程序溫度以及約30-45秒的程序時間。於一實施例中，金屬矽化物被形成於電極256底下以減少電極電阻位準低於30ohms/square。
圖2R闡明圖2Q之結構，接續在用以暴露PN二極體區250中之井222的一部分之於第二電介質層中、於閘極電介質層236中及於第二絕緣體層218中的井開口258之形成以後。於一實施例中，井開口258係由一種類似於用以形成上述開口252之方法的方法來形成。
圖2S闡明圖2R之結構，接續在井222上的第二電極260之形成以後以完成PN二極體251之製造。於一實施例中，第二電極260係使用類似於用以形成上述第一電極256之材料和方法的材料和方法來形成。
圖3A-3C闡明一種形成閘極電介質層326和閘極電極346(其係侷限於間隙而非如圖2L中所示之被覆蓋層沈積)之方法。
圖3A闡明圖2K之結構，其中極化電荷感應層214中之間隙234(介於突起汲極結構228B與突起源極結構228A之間)係使用電介質層230而被形成。相較於犧牲層230，電介質層230未在間隙234之形成後被移除。於一實施例中，間隙234具有如上所述之特徵，於各個實施例中。
圖3B闡明圖3A之結構，接續在閘極電介質層326和閘極電極346之形成以後。於一實施例中，閘極電介 質層326被形成於間隙234中、於移動率加強層212上、於由閘極開口232所暴露之電介質層230的側壁上、以及於電介質層230之最上表面上。於一實施例中，閘極電介質層被侷限於間隙234之上的開口且不會延伸超過間隙234上至極化電荷感應層214或高於PN二極體區250中之井222。於一實施例中，閘極電介質層326係使用類似於用以形成閘極電介質層236之材料和方法的材料和方法來形成。
工作函數層344被接著沈積於閘極開口232中之閘極電介質層326上，以及於電介質層230之最上表面上所形成的閘極電介質層326上。應理解：閘極電介質層326不會暴露至來自圖案化閘極開口(如以上針對圖2M所述者)之任何離子轟擊效應。於一實施例中，工作函數層344係藉由PVD或ALD程序而被沈積。於一實施例中，工作函數層344具有類似於閘極電極層244之材料組成的材料組成。
於一實施例中，電介質層330之最上表面上所形成的過量工作函數層344和閘極電介質層326係藉由平坦化程序而被移除。於一實施例中，平坦化程序包括CMP。於一實施例中，CMP係移除工作函數層344，而拋光程序係繼續以移除閘極電介質層336自電介質層330之最上表面來形成閘極電極346。於一實施例中，電介質層330、閘極電極346及閘極電介質層326之最上表面為共平面或實質上共平面，在CMP程序之後。
應理解：相對於閘極電極244，閘極電極346不會延伸超過極化電荷感應層214之第一部分214A或第二 部分214B上方，因此限制由於LOV(配合圖1所述)之雜散閘極電容的任何不利影響。
圖3C闡明圖3B之結構，接續在用以形成源極接點348A、汲極接點348B、摻雜區254、第一電極356和第二電極360之程序以後。於一實施例中，源極接點348A和汲極接點348B係使用類似於用以形成源極接點248A和汲極接點248B之材料及方法的材料及方法來形成。於一實施例中，摻雜區254、第一電極256、和第二電極260係使用類似於配合圖2P-2S所述之程序操作的一連串程序操作來形成。於一實施例中，沒有閘極電介質層336以蝕刻高於第二絕緣體層218，當形成井開口258和開口252以形成摻雜區254時。
圖4闡明一種電路佈局，其展示連接於ESD來源與包括其需要ESD保護的電晶體(或電晶體之陣列)的電路元件之間的PN二極體。於一實施例中，二極體401A和401B被串連為ESD保護電路410之部分。二極體401A之陽極被連接至接地而二極體401B之陰極被連接至正軌(電池)。ESD來源420之位置被連接至二極體401A之陰極及二極體401B之陽極(點C)。於一實施例中，用於ESD來源420的位置為連接至ESD保護電路410之天線。電路410上之點C亦被連接至電路元件440，其係裝入需要保護自ESD事件之電路430。電路元件440可包括半導體裝置，諸如電路430中之電晶體或電路430中之電晶體及電容。二極體401A和401B提供低電阻電流路徑，相較於電路元件440，並可 於ESD事件中極快速地導通電流。二極體401B被前向偏壓而二極體401A被反向偏壓。於ESD事件期間，高電流可流向兩個方向。假如ESD事件傳遞具有正極性之電壓，則二極體401B將提供閘道給電荷以流經而至電池終端(+V)。假如ESD事件傳遞具有負極性之電壓，則高電流可從二極體401A流至接地。因為二極體401A和401B提供低電路徑(當操作於ESD事件期間時)，根據電壓極性，二極體401A和401B將使高電流轉向離開電路元件440，因此提供對ESD事件之保護給諸如電晶體430等內部組件。於一實施例中，電路元件440包括多數電晶體，其被連接在一起以形成諸如放大器等功能性電路。於一此類實施例中，電晶體430之汲極接點被連接至二極體電路410上之點C。於ESD事件中，因為二極體401B提供較小電阻的電流路徑(相較於電路元件430中之電晶體的汲極接點)，所以電流將流經二極體401B，提供了對於電晶體之保護。於一實施例中，二極體401A和401B包括諸如PN二極體151等PN二極體，依據本發明之實施例。於一實施例中，電路元件430中之電晶體包括諸如III-N族電晶體101等複數III-N族電晶體，依據本發明之實施例。
圖5為行動計算平台之III-N族SoC實施方式的功能性方塊圖，依據本發明之實施例。行動計算平台500可為任何可攜式裝置，其係針對電子資料顯示、電子資料處理、及無線電子資料傳輸之各者而被組態。例如，行動計算平台500可為：輸入板、智慧型手機、膝上型電腦等 等之任一者。並包括顯示螢幕505，其於範例實施例中為允許接收使用者輸入之觸控螢幕(例如，電容式、電感式、電阻式，等等)、SoC 510、及電池513。如圖所示，SoC 510之集成等級越大，則其可由電池513所佔據(以供介於充電之間的最長操作壽命)、或由記憶體(未顯示)所佔據之行動計算平台500內的形狀因數越大，諸如固態硬碟，以供最大的功能性。
根據其應用，行動計算平台500可包括其他組件，包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
SoC 510被進一步闡明於延伸視圖521中。根據實施例，SoC 510包括基底100(亦即，晶片)之一部分，於其上製造電力管理積體電路(PMIC)515、包括RF傳輸器及/或接收器之RF積體電路(RFIC)525、其控制器511、及一或更多中央處理器核心530和531以及慣性感應器532之二或更多者。RFIC 525可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi(IEEE 502.11家族)、WiMAX(IEEE 502.16家族)、IEEE 502.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、 CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。RFIC 525可包括複數通訊晶片。例如，第一通訊晶片可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
如熟悉本技術人士所將理解：在這些功能性獨特的電路模組中，CMOS電晶體通常被專屬地利用，除了於PMIC 515及RFIC 525中之外。於本發明之實施例中，PMIC 515及RFIC 525係利用如文中所述之PN二極體及III-N族電晶體(例如，III族氮化物電晶體100)的一或更多者。於進一步實施例中，利用文中所述之PN二極體和III族氮化物電晶體的PMIC 515及RFIC 525係集成與控制器511和處理器核心530、531之一或更多者，其係提供於單石地集成與PMIC 515及/或RFIC 525而至(矽)基底101上之矽CMOS技術中。將理解：於PMIC 515及/或RFIC 525內，文中所述之能處理高電壓、高頻的III族氮化物電晶體無須被利用以排除CMOS，反之矽CMOS可被進一步包括於PMIC 515及RFIC 525之各者中。
文中所述之PN二極體及III族氮化物電晶體可被明確地利用，當高電壓擺動存在時(例如，8-10V電池電力調節、DC至DC轉換，等等，於PMIC 515內)。如圖所示，於範例實施例中，PMIC 515具有一耦合至電池513之輸入且具有一輸出以提供電流供應至SoC 510中之所有其 他功能模組。於進一步實施例中，當額外IC被提供於行動計算平台500內於SoC 510之外時，PMIC 515輸出係進一步提供電流供應至SoC 510外之所有這些額外IC。文中所述之III族氮化物電晶體的特定實施例係允許PMIC操作於較高的頻率(例如，於LDMOS實施方式中之那些可能者的50倍)。於某些此類實施例中，PMIC內之電感元件(例如，降壓升壓轉換器，等等)可被縮小至更小的尺寸。如此一來，PMIC中之電感元件係佔據晶片區域之60-50%，文中所述之III族氮化物電晶體中所實施的PMIC實施例提供超越其他PMIC架構之顯著的縮小。
如進一步所闡明，於範例實施例中，PMIC 515具有一耦合至天線之輸出並可進一步具有一耦合至SoC 510上之通訊模組的輸入，諸如RF類比及數位基帶模組(未顯示)。替代地，此類通訊模組可被提供於來自SoC 510之IC外晶片上並耦合入SoC 510以供傳輸。根據所利用的III族氮化物材料，文中所述之PN二極體及III族氮化物電晶體(例如，PN二極體151及III-N族電晶體101)可進一步提供大功率附加效率(PAE)，其為來自具有至少十倍載波頻率之Ft的功率放大器電晶體所需者(例如，於針對3G或GSM蜂巢式通訊所設計的RFIC 525中之1.9GHz)。
圖6闡明一種以積體電路結構所實施的範例計算裝置600，依據本發明之一些實施例。如圖可見，計算裝置600包含主機板602。主機板602可包括數個組件，包括(但不限定於)處理器604(其包括與矽CMOS電晶體集成 之PN二極體和III族氮化物電晶體)及至少一通訊晶片606，其各可被實體地及電氣地耦合至主機板602、或者被集成於其中。如將理解者，主機板602可為(例如)任何印刷電路板，無論是主機板、安裝於主機板上之子板、或者計算裝置600之唯一板，等等。
根據其應用，計算裝置600可包括一或更多其他組件，其可或可不被實體地及電氣地耦合至主機板602。這些其他組件可包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。計算裝置600中所包括之組件的任一者可包括一或更多集成PN二極體和III族氮化物電晶體(其係使用依據範例實施例之揭露技術所形成)或者PN二極體和III族氮化物電晶體(其係與矽CMOS電晶體裝置所集成)。於某些實施例中，多重功能可被集成入一或更多晶片(例如，注意：通訊晶片606可為處理器604之部分或者被集成入處理器604)。
通訊晶片606致能無線通訊，以供資料之轉移至及自計算裝置600。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等， 其可經由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片606可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置500可包括複數通訊晶片506。例如，第一通訊晶片506可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片606可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。於某些實施例中，通訊晶片606可被實施以文中各處所述之技術及/或結構，舉例而言，以致通訊晶片606包括一或更多PN二極體及III族氮化物電晶體，其包括雙汲極/閘極和單源極異質結構設計。
計算裝置600之處理器604包括封裝於處理器604內之積體電路晶粒。於某些實施例中，處理器之積體電路晶粒包括板上電路，其被實施以一或更多使用所揭露技術來形成的積體電路結構或裝置，如文中多處所述者。術語「處理器」可指稱任何裝置或裝置之部分，其處理(例如)來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片606亦可包括封裝於通訊晶片606內之積體電路晶粒。依據某些此等範例實施例，通訊晶片之積體電路晶粒包括使用如文中多處所述之已揭露技術所形成的一或更多積體電路結構或裝置。如根據本說明書所將理解者，注意：多重標準無線能力可被直接地集成入處理器604(例如，其中任何通訊晶片606之功能被集成入處理器604，而非具有分離的通訊晶片)。進一步注意：處理器604可為具有此類無線能力之晶片組。簡言之，任何數目的處理器604及/或通訊晶片606可被使用。類似地，任一晶片或晶片組可具有集成入其中之多重功能。
於各種實施方式中，計算裝置600可為膝上型電腦、小筆電、筆記型電腦、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位錄影機、或任何其他電子裝置，其係處理資料或利用使用已揭露技術所形成的一或更多積體電路結構或裝置，如文中多處描述者。
圖7闡明一插入器700，依據本發明之實施例。插入器700包括本發明之一或更多實施例。插入器700為中間基底，用以橋接第一基底702至第二基底704。第一基底702可為(例如)積體電路晶粒。第二基底704可為(例如)一種邏輯模組，其包括PN二極體之陣列和III族氮化物電晶體之陣列、記憶體模組、電腦主機板、或另一積體電路晶粒。通常，插入器700之目的係為了將連接延伸至較 寬的節距或者將連接重新路由至不同連接。例如，插入器700可將積體電路晶粒耦合至球柵陣列(BGA)706，其可後續地被耦合至第二基底704。於某些實施例中，第一及第二基底702/704被安裝至插入器700之相反側。於其他實施例中，第一及第二基底702/704被安裝至插入器700之相同側。以及於進一步實施例中，三或更多基底係經由插入器700而被互連。
插入器700可由以下所形成：環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料(諸如聚醯亞胺)。於進一步實施方式中，插入器可被形成以替代的堅硬或彈性材料，其可包括用於半導體基底之上述的相同材料，諸如矽、鍺、及其他III-V族或IV族材料。
插入器可包括金屬互連708及通孔710，包括(但不限定於)穿越矽通孔(TSV)712。插入器700可進一步包括嵌入式裝置714，包括被動和主動裝置兩者。此等裝置包括(但不限定於)電容、解耦電容、電阻、電感、熔絲、二極體、變壓器、感應器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感應器、及MEMS裝置等更複雜的裝置亦可被形成於插入器700上。依據本發明之實施例，文中所揭露之設備或程序可被用於插入器700之製造。
因此，本發明之實施例包括PN二極體及連接的III-N族裝置以及其製造方法。
範例1：一種半導體結構，包括矽基底，其中 III-N族半導體材料被配置於該矽基底上。III-N族電晶體結構被配置於該III-N族半導體材料上。井被配置於該矽基底中，其中該井具有第一導電類型。摻雜區被配置於該井中，其中該摻雜區具有與該第一導電類型相反的第二導電類型。第一電極被連接至該第二導電類型之該井。第二電極被連接至具有第一導電類型之該摻雜區，其中該井和該摻雜區形成PN二極體。
範例2：範例1之半導體結構，其中該III-N族電晶體具有閘極、源極和汲極，且其中該汲極被耦合至該第一電極或該第二電極之一。
範例3：範例1之半導體結構，進一步包括具有複數配置於該矽基底上之開口的圖案化絕緣體，其中該III-N族材料被配置於該絕緣層中之該些開口的一部分中之該矽基底上以及於該絕緣層上，及其中該井區和該摻雜區被配置於該矽基底上之該絕緣層中的該複數開口之一中。
範例4：範例1或範例2之半導體結構，其中該矽基底是未摻雜的。
範例5：範例1之半導體結構，其中該第一導電類型為n型而第二導電類型為p型。
範例6：範例1之半導體結構，其中該第一導電類型為p型而第二導電類型為n型。
範例7：範例1或範例4之半導體結構，其中該III-N族電晶體包含閘極電介質層，其中該閘極電介質層被配置於該井上方之該開口中。
範例8：一種半導體結構，包括矽基底及配置於該矽基底上之圖案化絕緣體層，其中該圖案化絕緣體層具有複數開口。該半導體結構進一步包括PN二極體結構，其中該PN二極體結構包括該圖案化絕緣體層之該複數開口之一者中的井以及該複數開口之該一者中的該井中之摻雜區。第一電極被連接至該摻雜區。第二電極被連接至該井。該半導體結構進一步包括III-N族電晶體結構，其中該III-N族電晶體結構包括配置於該複數開口之一部分中的該矽基底上之III-N族半導體材料。突起源極結構和突起汲極結構被配置於該III-N族半導體材料中。移動率加強層被配置於該突起源極結構與突起汲極結構之間的該III-N族半導體材料上。極化電荷感應層被配置於該移動率加強層上方，其中該極化電荷感應層具有由間隙所分離的第一部分和第二部分。閘極電介質層被配置於該間隙中之該移動率加強層上方。閘極電極被配置於該間隙上方之該閘極電介質層上且介於該突起汲極結構與該突起源極結構之間。
範例9：範例8之半導體結構，其中該圖案化絕緣體層具有介於該PN二極體結構與該III-N族電晶體結構之間的一部分。
範例10：範例8或範例9之半導體結構，進一步包括該圖案化絕緣體層之該部分上的絕緣體層，於該III-N族半導體材料上方，且於該井上。
範例11：範例8之半導體結構，其中該III-N族半導體材料包括氮化鎵(GaN)而該極化電荷感應層包括其 包括鋁之III-N族半導體材料。
範例12：範例8之半導體結構，其中該移動率加強層為AlN。
範例13：範例8之半導體結構，其中該突起源極結構和該突起汲極結構包括n型雜質摻雜物。
範例14：範例8之半導體結構，其中該閘極電極包含工作函數層及閘極金屬蓋。
範例15：範例8之半導體結構，其中該第一金屬電極和該第二金屬電極包含金屬和金屬合金之一或更多層。
範例16：範例8之半導體結構，其中該摻雜區含有磷而該井含有硼。
範例17：一種製造半導體結構之方法，其中製造半導體結構包括提供基底及形成III-N族半導體材料於該基底上。該方法進一步包括形成移動率加強層於該III-N族半導體材料上。該方法進一步包括形成極化電荷感應層於該移動率加強層上。該方法進一步包括形成井於該基底中，在形成該極化電荷感應層之後。該方法進一步包括形成突起源極結構和突起汲極結構於該III-N族半導體材料上。該方法進一步包括形成凹陷於該極化電荷感應層中，該凹陷係提供分離該極化電荷感應層之第一部分與該極化電荷感應層之第二部分的間隙。該方法進一步包括形成閘極電介質層於該間隙中之該移動率加強層上。該方法進一步包括形成第一開口於電介質層中，該開口係暴露該間隙 之上的該閘極電介質層。該方法進一步包括形成閘極電極於該III-N族電晶體區中之該第一開口中。該方法進一步包括形成摻雜區於該井中。該方法進一步包括形成第一電極於該摻雜區上及形成第二電極於該井上。
範例18：範例17的製造半導體結構之方法，其中形成該半導體結構包括形成具有介於該III-N族電晶體與該井間之該基底上的複數開口之圖案化絕緣體層。
範例19：範例17的製造半導體結構之方法，其中形成該半導體結構包括形成該III-N族半導體材料於矽基底上。
範例20：範例17的製造半導體結構之方法，其中形成該井和該摻雜區包括形成具有與該井之該第一導電類型相反的第二導電類型之該摻雜區。
範例21：一種製造半導體結構之方法，其中製造半導體結構包括提供基底及形成絕緣體層於該基底上以分離III-N族電晶體區與PN二極體區。該方法進一步包括形成III-N族半導體材料於該III-N族電晶體區中之該基底中。該方法進一步包括形成移動率加強層於該III-N族半導體材料上。該方法進一步包括形成極化電荷感應層於該移動率加強層上。該方法進一步包括形成極化電荷感應層，在形成井於該PN二極體區中之該矽基底中以後。該方法進一步包括形成第一絕緣體層於該極化電荷感應層上。該方法進一步包括形成第二絕緣體層於該III-N族電晶體區中之該第一絕緣體層上，及形成該第二絕緣體層於該 PN二極體區之該井上。該方法進一步包括形成開口於該III-N族電晶體區中之該些第一和第二絕緣體層中，於該III-N族半導體材料之最上表面上方。該方法進一步包括形成突起源極結構和突起汲極結構於該III-N族電晶體區中。該方法進一步包括形成凹陷於該極化電荷感應層中，其中該凹陷係提供分離該極化電荷感應層之第一部分與該極化電荷感應層之第二部分的間隙。該方法進一步包括形成閘極電介質層於該間隙中之該移動率加強層上。該方法進一步包括形成第一開口於電介質層中，其中該開口係暴露該間隙之上的該閘極電介質層。該方法進一步包括形成閘極電極於該III-N族電晶體區中之該第一開口中。該方法進一步包括形成第二開口於該電介質層中，其中該第二開口係暴露該PN二極體區中之該井的一部分。該方法進一步包括履行摻雜區植入通過該第二開口以形成摻雜區於該井中。該方法進一步包括形成第一電極於該摻雜區上之該第二開口中。該方法進一步包括形成第三開口於該電介質層中，其中該第三開口係暴露該PN二極體區中之該井的一部分。該方法進一步包括形成第二電極於該井上之該第三開口中。
範例22：範例21的製造半導體結構之方法，其中形成該第二開口和該第三開口於該電介質中包括蝕刻該PN二極體區中之該閘極電介質層及該第二絕緣體。
範例23：範例21的製造半導體結構之方法，其中形成該突起汲極結構和該突起源極結構包括形成溝槽 於該極化電荷感應層中、於該移動率加強層中及於該III-N族半導體材料中。
範例24：範例21的製造半導體結構之方法，其中形成該井和該摻雜區包括形成具有與該井之該第一導電類型相反的第二導電類型之該摻雜區。

Claims (24)

  1. 一種半導體結構，包含：矽基底；配置於該矽基底上之III-N族半導體材料；配置於該III-N族半導體材料上之III-N族電晶體結構；配置於該矽基底中之井，其中該井具有第一導電類型；配置於該井中之摻雜區，其中該摻雜區具有與該第一導電類型相反的第二導電類型；連接至該第二導電類型之該井的第一電極；及連接至具有第一導電類型之該摻雜區的第二電極，其中該井和該摻雜區形成PN二極體。
  2. 如申請專利範圍第1項之半導體結構，其中該III-N族電晶體具有閘極、源極和汲極，其中該汲極被耦合至該第一電極或該第二電極之一。
  3. 如申請專利範圍第1項之半導體結構，進一步包含具有複數配置於該矽基底上之開口的圖案化絕緣體，其中該III-N族材料被配置於該絕緣層中之該些開口的一部分中之該矽基底上以及於該絕緣層上，及其中該井區和該摻雜區被配置於該矽基底上之該絕緣層中的該複數開口之一中。
  4. 如申請專利範圍第1項之半導體結構，其中該矽基底是未摻雜的。
  5. 如申請專利範圍第1項之半導體結構，其中該第一導電類型為n型而第二導電類型為p型。
  6. 如申請專利範圍第1項之半導體結構，其中該第一導電類型為p型而第二導電類型為n型。
  7. 如申請專利範圍第1項之半導體結構，其中該III-N族電晶體包含閘極電介質層，其中該閘極電介質層被配置於該井上方之該開口中。
  8. 一種半導體結構，包含：矽基底；配置於該矽基底上之圖案化絕緣體層，該圖案化絕緣體層具有複數開口；PN二極體結構，包含：該圖案化絕緣體層的該複數開口之一者中的井；該複數開口之該一者中的該井中之摻雜區；連接至該摻雜區之第一電極；連接至該井之第二電極；III-N族電晶體結構，包含： 配置於該複數開口之一部分中的該矽基底上之III-N族半導體材料；配置於該III-N族半導體材料中之突起源極結構和突起汲極結構；配置於該突起源極結構與突起汲極結構之間的該III-N族半導體材料上之移動率加強層；配置於該移動率加強層上方之極化電荷感應層，該極化電荷感應層具有由間隙所分離的第一部分和第二部分；配置於該間隙中之該移動率加強層上方的閘極電介質層；及配置於該間隙上方之該閘極電介質層上且介於該突起汲極結構與該突起源極結構之間的閘極電極。
  9. 如申請專利範圍第8項之半導體結構，其中該圖案化絕緣體層具有介於該PN二極體結構與該III-N族電晶體結構之間的一部分。
  10. 如申請專利範圍第8項之半導體結構，進一步包含該圖案化絕緣體層之該部分上的絕緣體層，於該III-N族半導體材料上方，且於該井上。
  11. 如申請專利範圍第8項之半導體結構，其中該III-N族半導體材料包括氮化鎵(GaN)而該極化電荷感應層包括其 包括鋁之III-N族半導體材料。
  12. 如申請專利範圍第8項之半導體結構，其中該移動率加強層為AlN。
  13. 如申請專利範圍第8項之III-N族電晶體結構，其中該突起源極結構和該突起汲極結構包括n型雜質摻雜物。
  14. 如申請專利範圍第8項之III-N族電晶體結構，其中該閘極電極包含工作函數層及閘極金屬蓋。
  15. 如申請專利範圍第8項之半導體結構，其中該第一金屬電極和該第二金屬電極包含金屬和金屬合金之一或更多層。
  16. 如申請專利範圍第8項之半導體結構，其中該摻雜區含有磷而該井含有硼。
  17. 一種製造半導體結構之方法，該方法包含：提供基底；形成III-N族半導體材料於該基底上；形成移動率加強層於該III-N族半導體材料上；形成極化電荷感應層於該移動率加強層上；形成井於該基底中，在形成該極化電荷感應層之後； 形成突起源極結構和突起汲極結構於該III-N族半導體材料上；形成凹陷於該極化電荷感應層中，該凹陷係提供分離該極化電荷感應層之第一部分與該極化電荷感應層之第二部分的間隙；形成閘極電介質層於該間隙中之該移動率加強層上；形成第一開口於電介質層中，該開口係暴露該間隙之上的該閘極電介質層；形成閘極電極於該III-N族電晶體區中之該第一開口中；形成摻雜區於該PN二極體區中之該井中；形成第一電極於該摻雜區上；及形成第二電極於該井上。
  18. 如申請專利範圍第17項之方法，其中形成該半導體結構包括形成具有介於該III-N族電晶體與該井間之該基底上的複數開口之圖案化絕緣體層。
  19. 如申請專利範圍第17項之方法，其中形成該半導體結構包括形成該III-N族半導體材料於矽基底上。
  20. 如申請專利範圍第17項之方法，其中形成該井和該摻雜區包括形成具有與該井之該第一導電類型相反的第二導電類型之該摻雜區。
  21. 一種製造半導體結構之方法，該方法包含：提供基底；形成絕緣體層於該基底上以分離III-N族電晶體區與PN二極體區；形成III-N族半導體材料於該III-N族電晶體區中之該基底上；形成移動率加強層於該III-N族半導體材料上；形成極化電荷感應層於該移動率加強層上；在形成極化電荷感應層之後，形成井於該PN二極體區中之該矽基底中；形成第一絕緣體層於該極化電荷感應層上；形成第二絕緣體層於該III-N族電晶體區中之該第一絕緣體層上，及形成該第二絕緣體層於該PN二極體區之該井上；形成開口於該III-N族電晶體區中之該些第一和第二絕緣體層中，於該III-N族半導體材料之最上表面上方；形成突起源極結構和突起汲極結構於該III-N族電晶體區中；形成凹陷於該極化電荷感應層中，該凹陷係提供分離該極化電荷感應層之第一部分與該極化電荷感應層之第二部分的間隙；形成閘極電介質層於該間隙中之該移動率加強層上；形成第一開口於電介質層中，該開口係暴露該間隙之 上的該閘極電介質層；形成閘極電極於該III-N族電晶體區中之該第一開口中；形成第二開口於該電介質層中，其中該第二開口係暴露該PN二極體區中之該井的一部分；履行摻雜區植入通過該第二開口以形成摻雜區於該井中；形成第一電極於該摻雜區上之該第二開口中；形成第三開口於該電介質層中，其中該第三開口係暴露該PN二極體區中之該井的一部分；及形成第二電極於該井上之該第三開口中。
  22. 如申請專利範圍第21項之方法，其中形成該第二開口和該第三開口於該電介質中包括蝕刻該PN二極體區中之該閘極電介質層及該第二絕緣體。
  23. 如申請專利範圍第21項之方法，其中形成該突起汲極結構和該突起源極結構包括形成溝槽於該極化電荷感應層中、於該移動率加強層中及於該III-N族半導體材料中。
  24. 如申請專利範圍第21項之方法，其中形成該井和該摻雜區包括形成具有與該井之該第一導電類型相反的第二導電類型之該摻雜區。
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