TW201804597A

TW201804597A - 半導體晶片及積體電路製造方法

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Publication number: TW201804597A
Application number: TW106138883A
Authority: TW
Inventors: T 貝克史考特; 史麥林麥克Ｃ
Original assignee: 泰拉創新股份有限公司
Priority date: 2006-03-09
Filing date: 2007-03-09
Publication date: 2018-02-01
Also published as: TW201721836A; TW200805647A; TWI521678B; TWI615944B; TW201606987A; TW201214670A; TWI596739B; TW201731074A; TWI362748B; TWI614879B; TWI644412B; TWI472015B; TW201507103A; TW201842647A; TWI671882B

Abstract

一種半導體裝置，包含基板及若干經定義於基板內之擴散區，該擴散區係藉由基板之非主動區而彼此分離。該半導體裝置包含若干經定義成以單一共同方向在基板上方延伸之線形閘極軌道，各線形閘極軌道係藉由一或更多線形閘極片段加以定義。將在基板之擴散區及非主動區兩者上方延伸之每一線形閘極軌道，定義成可使線形閘極軌道內之相鄰線形閘極片段的端部之間的分隔距離最小化，同時確保相鄰線形閘極片段之間的適當電隔離。

Description

半導體晶片及積體電路製造方法

本發明係關於一種半導體裝置，尤有關於具有可改善微影製程解析度之動態陣列結構之半導體裝置。

關於較高性能及較小晶粒尺寸之推動，迫使半導體產業每兩年便減少約50%的電路晶片面積，減少晶片面積為移動至更新技術提供了經濟利益。減少50%的晶片面積係藉由將特徵部尺寸縮小至25%與30%之間來達成，而能夠縮小特徵部尺寸係藉由改良製造設備與材料而來，例如改良光微影製程已能夠達到更小的特徵部尺寸，而改良化學機械研磨(CMP)在某種程度上已能夠使互連線層之數目增加。

在光微影之發展中，當最小特徵部尺寸接近用來將特徵部形狀曝光之光源的波長時，相鄰特徵部之間便會發生非預期之交互作用。如今最小特徵尺寸正接近45nm(奈米)，而在光微影製程中所使用之光源的波長仍維持於193nm。在最小特徵尺寸與光微影製程中所使用之光源的波長之間的差值即定義為光微影差距。當光微影差距增加時，光微影製程的解析能力便會下降。

當遮罩上之每一形狀與光互相作用時，即產生干涉圖案；來自鄰近形狀之干涉圖案可產生建設性或破壞性干涉。在建設性干涉的情況下，可能不慎地產生不必要的形狀；在破壞性干涉的情況下，可能不慎地移動期望之形狀。在任一種情況下，均以與所預期者不同之方式印刷出特別的形狀，如此可能引起裝置故障。修正方法例如光學近接修正法(OPC)嘗試由鄰近形狀預測並修改遮罩，使可依需求來製造所印刷之形狀。隨著製程幾何收縮及光交互作用愈形複雜，光交互作用預測的品質正在下降。

有鑑於上述，當科技繼續朝向更小半導體裝置特徵部尺寸發展時，吾人需要一解決之道以處理微影間隙議題。

在一實施例中揭露了一種半導體裝置，該裝置包含一基板及定義於該基板內之一些擴散區，該等擴散區係藉由該基板之非主動區而彼此分離。該裝置亦包含一些線形閘極軌道，其係經定義成沿單一共同方向而延伸越過基板上方，每一線形閘極軌道係藉由一或多個線形閘極片段加以定義。將延伸越過該基板之擴散區及非主動區上方之每一線形閘極軌道定義成用以最小化該線形閘極軌道內之相鄰線形閘極片段的端部之間的分隔距離，同時確保相鄰線形閘極片段之間有適當的電絕緣；此外，將線形閘極片段定義成具有可變長度，以賦予邏輯閘功能。

在另一實施例中揭露了一種半導體裝置，該裝置包含一基板。將一些擴散區定義於該基板內，以界定電晶體裝置所用之主動區。半導體裝置亦包含一些沿一共同方向而定位於該基板上方之線形閘極片段，若干線形閘極片段係設置於擴散區上方，而設置於擴散區上方之每一線形閘極片段包含經定義於該擴散區上方之必要主動部分及經定義成在該基板除了該擴散區以外之上方延伸之均勻性延伸部分；此外，將線形閘極片段定義成具有可變長度，以賦予邏輯閘功能。該半導體裝置更包含一些設置於該線形閘極片段上方之一高度內之線形導體片段，以便可以一實質上垂直之方向與該線形閘極片段之共同方向相交叉。將該些線形導體片段定義成可最小化在基板上方之共同線內之相鄰線形導體片段之間的端至端(end-to-end)間距。

在另一實施例中揭露了一種閘極接點，該閘極接點包含由一長度及沿其長度之一實質上均勻的橫截面形狀加以定義之線形導電性片段。將該線形導電性片段定位成使其長度沿實質上垂直於其上設有該線形導電性片段之下層閘極的方向延伸，將該線形導電性片段之長度定義成大於該下層閘極的寬度，使該線形導電性片段與該下層閘極重疊。

在另一實施例中揭露了一種接點布局，該接點布局包含一些定義在映射越過基板之共用柵上之接點。該接點布局亦包含一些次解析度接點，其係定義於共用柵上以圍繞每一接點。將每一次解析度接點加以定義，以避免在微影製程中之描繪(rendering)，同時強化接點之解析度。

本發明之其他態樣及優點將由下列結合附圖的詳細說明、及藉由本發明之實施例加以闡明而變得更明顯。

在下列說明中敘述了許多特殊細節，以便提供對本發明之徹底了解。然而，熟悉此項技藝者應明瞭：本發明在無這些特殊細節之全部或某部分的情況下仍可加以實施。在其他例子中，為避免不必要地混淆本發明，並未詳細描述已熟知之製程操作。

一般而言，吾人設置動態陣列結構以因應與持續增加之微影間隙相關聯之半導體製程變化性。在半導體製造領域中，係將微影間隙定義成待定義之特徵部的最小尺寸與用以在微影製程中產生特徵部之光波長之間的差距，其中特徵部尺寸小於光波長。目前微影製程係利用193nm之光波長；然而，目前特徵部尺寸小至65nm，且預期不久便會逼近小至45nm之尺寸。儘管是65nm的尺寸，形狀仍小於用以定義形狀之光波長的3倍；又，考慮到光的交互作用半徑約為5個光波長，吾人應明瞭以193nm之光源加以曝光的形狀將影響形狀之曝光約5*193nm(1965nm)遠，在考慮特徵部尺寸為65nm時，關於90nm的特徵部尺寸，應明瞭：相較於90nm尺寸的特徵部，約有多至兩倍之尺寸為65nm的特徵部可能位在193nm光源之交互作用半徑1965nm內。

由於在光源之交互作用半徑內之特徵部數目增加，對一特定特徵部的曝光有影響之光干涉之程度及複雜性相形重要；此外，與在光源之交互作用半徑內之特徵部相關聯的特殊形狀便對所發生之光交互作用的類型有重大影響。習知上，只要滿足一組設計規則，容許設計者本質上定義任何特徵部形狀的二維拓樸。例如，在晶片的一特定膜層中(亦即在一特定遮罩中)，設計者可能已定義具有互相圍繞之彎曲(bends)的二維變化特徵部。當此種二維變化特徵部之位置彼此緊鄰時，用以使特徵部曝光的光將會以複雜且通常無法預測之方式發生交互作用，隨著特徵部尺寸及相對間距變小，光交互作用愈形複雜且無法預測。

習知上，若設計者遵循所建立之設計規則組，可製造出將在具有與設計規則組相關聯之特定機率之結果之產品；否則，就違反設計規則組之設計而言，成功製造結果之產品的機率未知。在關注成功產品製造方面，為說明鄰近二維變化特徵部之間的複雜光交互作用，便將設計規則組大幅擴張，以適當地說明二維變化特徵部之可能組合。此擴張之設計規則組迅速地變得如此複雜且不易使用，以致於應用此擴張之設計規則組變得過於費時、昂貴且容易出錯。例如，擴張之設計規則組需要複雜的驗證；又，擴張之設計規則組可能無法處處適用；此外，即使滿足所有設計規則，亦無法保證製造產率。

應明瞭：在產生任意形狀之二維特徵部時精確地預測所有可能之光交互作用通常無法實行；此外，亦可調整設計規則組而包含增大之邊緣，以說明鄰近二維變化特徵部之間的無法預測之光交互作用，而作為。因為建立設計規則係為嘗試涵蓋隨機二維特徵部拓樸，故設計規則可包含大量邊際(margin)；雖然將邊際加入設計規則組中協助了包含相鄰二維變化特徵部之布局部分，但加入此類全域之邊際卻使得不包含相鄰二維變化特徵部之布局部分發生超規格設計(overdesign)的情形，如此導致晶片區域利用及電力效能之最佳化變差。

有鑑於上述，應明瞭半導體產率會因來自於由設計相依無約束特徵部拓樸(亦即彼此緊鄰設置之任意二維變化特徵部)所引來之變化性之參數失誤而降低。舉例而言，這些參數失誤可能由無法精確地印刷接點及通孔以及製造程序中之變化性而產生；製造程序中之變化性可包含CMP碟形效應、因光微影、閘極失真、氧化物厚度變化性、佈植變化性、及其他製造相關現象所致之布局特徵部形狀失真。本發明之動態陣列結構係經定義成可說明上述半導體製造程序變化性。

圖1顯示根據本發明一實施例之若干布局特徵部及用以產生每一布局特徵部之光強度，尤其所顯示之三相鄰線形布局特徵部(101A-101C)係以實質上平行之關係而設置於一特定遮罩層內。來自一布局特徵部形狀之光強度的分佈係由sinc函數加以表示，sinc函數(103A-103C)表示來自布局特徵部中每一者(分別為101A-101C)之光強度的分佈，相鄰線形布局特徵部(101A-101C)在對應於sinc函數(103A-103C)之波峰的位置處相隔開，如此，與相鄰線形布局特徵部(101A-101C)相關聯之光能量之間的建設性干涉，亦即在sinc函數(103A-103C)之波峰處，可以增強所例示之布局特徵部間距之相鄰形狀(101A-101C)的曝光。與前述一致，在圖1中所示之光交互作用表示一同步的情況。

如圖1所示，當吾人以一規則重複圖案及一適當間距來定義線形布局特徵部時，與各種不同布局特徵部有關聯之光能量之建設性干涉可增強每一布局特徵部之曝光。由建設性光干涉所提供之增強布局特徵部之曝光，可大幅地降低甚至消除使用充份地產生布局特徵部所用之光學近接修正(OPC)及/或初縮遮罩增強技術之需求。

當相鄰布局特徵部(101A-101C)相隔之程度使得與一布局特徵部相關聯之sinc函數之波峰對齊與另一布局特徵部相關聯之sinc函數之波谷時，便產生禁止間距(亦即禁止布局特徵部間隔)，如此導致光能量的破壞性干涉。光能量的破壞性干涉使得集中在一特定位置處之光能量減少，因此，為實現與相鄰布局特徵部相關聯之有利建設性光干涉，必須預測將發生sinc函數波峰之建設性重疊之處的布局特徵部間隔。若布局特徵部形狀為矩形、幾近相同尺寸、且朝同一位向，如圖1之布局特徵部(101A-101C)所示，則可實現sinc函數波峰之可預測建設性重疊及相對應之布局特徵部形狀增強。以此方式，可利用來自相鄰布局特徵部形狀之共振光能量，以增強特殊布局特徵部形狀之曝光。

圖2顯示根據本發明一實施例之用以定義動態陣列結構之一般化疊層。應明瞭：吾人並非欲以如關於圖2所示之用以定義動態陣列結構之一般化疊層來完全代表CMOS製造程序；然而，吾人將根據標準CMOS製造程序來建立動態陣列。一般而言，動態陣列結構包含動態陣列之下層結構之定義及用以將區域使用最佳化之動態陣列之組裝技術兩者。因此，吾人設計動態陣列以將半導體製造能力最佳化。

關於動態陣列之下層結構之定義，係將動態陣列以層狀方式設置於基底基板201上，例如在矽基板或絕緣層上覆矽(SOI)基板上。將擴散區203定義於基底基板201上，擴散區203代表基底基板201之選定區，為調整基底基板201之電氣性質的目的而將雜質引入該選定區內部。將擴散接點205定義在擴散區203上方，以連接擴散區203與導體線，例如定義擴散接點205以連接源極及汲極擴散區203與其個別導體網；又，將閘極特徵部207定義於擴散區203上方以形成電晶體閘極。定義閘極接點209以連接閘極特徵部207與導體線，例如定義閘極接點209以連接電晶體閘極與其個別導體網。

將互連線層定義於擴散接點205層及閘極接點層209上方。互連線層包含第一金屬(金屬1)層211、第一通孔(通孔1)層213、第二金屬(金屬2)層215、第二通孔(通孔2)層217、第三金屬(金屬3)層219、第三通孔(通孔3)層221、及第四金屬(金屬4)層223，金屬及通孔層能夠電連接各種不同擴散接點205與閘極接點209，使電路的邏輯功能得以實現。應明瞭動態陣列結構並不限於特定數目之互連線層(亦即金屬及通孔層)，在一實施例中，除了第四金屬(金屬4)層223以外，動態陣列尚可包含額外互連線層225；或者，在另一實施例中，動態陣列可包含少於四個金屬層。

定義動態陣列，使(除了擴散區層203以外的)膜層在關於可定義於其中之布局特徵部形狀受到限制。具體而言，在除了擴散區層203以外的各層中，僅容許線形布局特徵部。在一特定膜層中之線形布局特徵部之特徵在於具有一致的垂直橫截面形狀且沿單一方向延伸越過基板，因此，線形布局特徵部定義出一維變化之結構。擴散區203不需要為一維變化，然而必要時卻容許其為一維變化。具體而言，可將基板內之擴散區203定義成具有關於與基板之頂面一致之平面的任何二維變化形狀。在一實施例中，限制了擴散彎曲拓樸之數目，使擴散區中之彎曲與形成電晶體閘極之導電材料(例如多晶矽)之間的交互作用可加以預測且可準確地加以模型化。將在一特定膜層中之線形布局特徵部設置成彼此互相平行，如此，在一特定膜層中之線形布局特徵部即沿一共同方向延伸於基板上方並與基板平行。茲將參照圖3~15C以更進一步討論在各種不同層207~223中之線形布局特徵部之特殊結構及相關聯需求。

動態陣列之下層布局方法係利用微影製程中光波的建設性干涉來強化一特定膜層中之相鄰形狀之曝光。因此，係將一特定膜層中之平行、線形布局特徵部之間隔設計成可迴避光駐波之建設性光干涉，使微影修正(例如OPC/RET)最小化或消除。如此，相較於習知基於OPC/RET之微影製程，此處所定義之動態陣列利用了相鄰特徵部之間的光交互作用，而非嘗試補償相鄰特徵部之間的光交互作用。

因為可將一特定線形布局特徵部之光駐波精確地模型化，故可預測與在一特定膜層中平行設置之相鄰線形布局特徵部相關聯之光駐波將如何互相作用，因而可預測用以曝露一線形特徵部之光駐波將如何促成其相鄰線形特徵部之曝光。預測相鄰線形特徵部之間的光交互作用能夠鑑別使得用以產生特定形狀之光將強化其相鄰形狀的最佳特徵部間之間隔，將在一特定膜層中之特徵部間之間隔定義成特徵部間距，其中該間距為一特定膜層中之相鄰線形特徵部之間的中心至中心之分隔距離。

為了在相鄰特徵部之間提供所期望之曝光強化，將在一特定膜層中之線形布局特徵部彼此隔開，俾將來自相鄰特徵部之光的建設性及破壞性干涉最佳化，以產生所有附近特徵部之最佳呈現。在一特定膜層中之特徵部至特徵部間隔係正比於用以使特徵部曝光之波長，用以曝光在距一特定特徵部約五個光波長距離內之每一特徵部的光將可強化該特定特徵部之曝光至某種程度。用以曝光相鄰特徵部之光駐波之建設性干涉能夠使製造設備性能最大化，且不會受到關於微影製程期間之光交互作用影響所限制。

如上所述，動態陣列包含限制拓樸，其中各膜層內之特徵部必須為以平行方式排列而以一共同方向橫越基板之線形特徵部。在光微影製程中之光交互作用可利用動態陣列之限制拓樸(restricted topology)加以最佳化，使得印刷於遮罩上之圖像本質上與布局中所繪製的形狀相同，亦即本質上達成將布局100%精確地轉印於光阻上。

圖3A顯示根據本發明一實施例之待映射至動態陣列以輔助定義限制拓樸之例示基本網格。可利用基本網格加以輔助，而將線形特徵部以適當之最佳化間距平行排列於動態陣列之各層中。雖然物理上並未將基本網格定義成動態陣列的一部分，但其可被視為在動態陣列之各層上的映射；此外，應瞭解：基本網格係以關於在動態陣列之各層上之位置實質上一致的方式而被映射，如此輔助精確特徵部疊層及排列。

在圖3A之示範實施例中，係根據第一參考方向(x)及第二參考方向(y)而將基本網格定義成矩形網格(亦即直角基本網格)。可依需要而定義在第一及第二參考方向上之格點至格點之間隔，以便能夠定義具有最佳特徵部至特徵部之間隔的線形特徵部；此外，在第一方向(x)上之格點間隔可與在第二方向(y)上者不同。在一實施例中，係將單一基本網格映射遍及整個晶粒，以便能夠使在每一層中之各種不同之線形特徵部設置遍及整個晶粒；然而，在其他實施例中，可將個別基本網格映射遍及晶粒之獨立區域，以支援在晶粒之獨立區域內之特徵部間的不同間距要求。圖3B顯示根據本發明一例示實施例之待映射至整個晶粒之獨立區域的獨立基本網格。

基本網格係考慮光交互作用功能(亦即sinc函數及製造性能)而加以定義，其中，該製造性能係藉由待用於製造動態陣列之設備及製程加以定義。關於光交互作用功能，係將基本網格定義成使得格點之間的間距能夠將波峰排列成描述映射於相鄰格點上之光能量之sinc函數。因此，可藉由自第一格點拉一直線至第二格點，具體指定針對微影強化而加以最佳化之線形特徵部，其中該直線係代表一特定寬度之矩形結構。應明瞭：可根據其在基本網格上之端點位置及其長度，具體指定在每一層中之各種線形特徵部。

圖3C顯示根據本發明一實施例之例示線形特徵部，其經定義成可與動態陣列相容。線形特徵部301具有一由寬度303及高度307所定義之實質上矩形之橫截面，線形特徵部301沿直線方向延伸至一長度305。在一實施例中，線形特徵部301之橫截面，如同由其寬度303及高度307所定義者，沿著其長度方向實質上為均勻狀；然而，應了解：微影效應可能引起線形特徵部301之端部的圓化。圖3A所示之第一及第二參考方向(x)及(y)分別用以說明動態陣列上之線形特徵部之例示位向，應明瞭：可將線形特徵部301定位成使其長度305沿第一參考方向(x)、第二參考方向(y)或相對於第一及第二參考方向(x)及(y)之對角線方向延伸。不論線形特徵部關於第一及第二參考方向(x)及(y)之特別位向為何，應明瞭線形特徵部係被定義在實質上平行於設置動態陣列之基板之頂面的平面上。又，應瞭解：線形特徵部在由第一及第二參考方向所定義之平面上並無彎曲部分(亦即方向變化)。

圖3D顯示根據本發明一實施例之另一例示線形特徵部317，其經定義成可與動態陣列相容。線形特徵部317具有由下寬313、上寬315、及高309所定義之梯形橫截面，線形特徵部317係沿直線方向延伸至長度311。在一實施例中，線形特徵部317之橫截面在其長度311方向上為實質上均勻；然而，應瞭解：微影效應可能會引起線形特徵部317之端部的圓化。圖3A所示之第一及第二參考方向(x)及(y)分別用以說明動態陣列上之線形特徵部之例示位向，應明瞭：可將線形特徵部317定位成使其長度311沿第一參考方向(x)、第二參考方向(y)或相對於第一及第二參考方向(x)及(y)之對角線方向延伸。不論線形特徵部317關於第一及第二參考方向(x)及(y)之特別位向為何，應明瞭線形特徵部317係被定義在實質上平行於設置動態陣列之基板之頂面的平面上。又，應瞭解：線形特徵部317在由第一及第二參考方向所定義之平面上並無彎曲部分(亦即方向變化)。

雖然圖3C及3D分別清楚地討論了具有矩形及梯形橫截面之線形特徵部，應瞭解亦可將具有其他橫截面類型之線形特徵部定義於動態陣列內。因此，本質上任何適合橫截面形狀之線形特徵部均可使用，只要將線形特徵部定義成具有在一方向上延伸之長度，且定位成使其長度沿第一參考方向(x)、第二參考方向(y)或相對於第一及第二參考方向(x)及(y)之對角線方向延伸即可。

動態陣列之布局架構遵循基本網格圖案。因此，可利用格點來代表在擴散時方向變化發生於何處、閘極及金屬特徵部設置於何處、接點位於何處、在線形閘極及金屬特徵部中之開口位於何處等。應針對一特定特徵部線寬(例如圖3C中之寬度303)而設定格點之間距(亦即格點至格點之間隔)，使該特定特徵部線寬之相鄰線形特徵部之曝光將彼此強化，其中該線形特徵部係集中於格點上。在一實施例中，參照圖2之動態陣列疊層及圖3A之例示基本網格，第一參考方向(x)上之格點間隔係藉由所需之閘極間距加以設定。在此相同之實施例中，係藉由金屬1及金屬3間距來設定第二參考方向(y)上之格點間距，例如在90nm製程技術(亦即最小特徵部尺寸等於90nm)中，第二參考方向(y)上之格點間距約為0.24微米。在一實施例中，金屬1及金屬2層將具有一共同間距及間隔，但在金屬2層上方亦可使用不同間距及間隔。

將各種不同之動態陣列層定義成使鄰近層中之線形特徵部係以彼此交叉之方式延伸。舉例而言，鄰近層之線形特徵部可以正交方式延伸，亦即彼此垂直；此外，一層之線形特徵部可以一角度(例如約45度)延伸越過鄰近層之線形特徵部。例如，在一實施例中，一層之線形特徵部沿第一參考方向(x)延伸，而鄰近層之線形特徵部則關於第一(x)及第二(y)參考方向之對角線方向延伸。應明瞭：為了在具有以交叉方式設置於相鄰膜層上之線形特徵部之動態陣列中進行設計，可將開口定義於線形特徵部中，而接點及通孔則可依需要加以定義。

動態陣列將對於布局形狀中彎曲部分之利用最小化，以消除無法預測之微影交互作用。具體而言，在施行OPC或其他RET處理之前，動態陣列容許擴散層中之彎曲能夠控制裝置尺寸，但不容許在擴散層上方之膜層中之彎曲部分。在擴散層上方之各層中之布局特徵部為直線形(例如圖3C)，且係彼此平行設置。布局特徵部之直線形狀及平行設置方式係施行於必須具有建設性光干涉之可預測性之每一疊層的動態陣列中，以確保可製造性。在一實施例中，布局特徵部之直線形狀及平行設置方式係施行於擴散穿金屬(diffusion through metal)2上方之每一層之動態陣列中。在金屬2上方，布局特徵部可具有不需要建設性光干涉之充分尺寸及形狀，以確保可製造性；然而，在對金屬2上方之布局特徵部圖案化時，存在建設性光干涉可能有益。

茲參照圖4至14來說明由擴散穿金屬2增建動態陣列層之範例。應明瞭：關於圖4至14說明之動態陣列僅提供作為例子，不應視為傳達動態陣列結構之限制。可根據此處所述之原理使用動態陣列，以便實質上定義任何積體電路設計。

圖4顯示根據本發明一實施例之例示動態陣列之擴散層布局。圖4之擴散層顯示出一p擴散區401及n擴散區403，當根據下層基本網格來定義擴散區時，擴散區並不受到與擴散層上方之膜層相關聯之線形特徵部限制。擴散區401及403包含定義於將於該處設置擴散接點的擴散方塊405，擴散區401及403不包含無關之凸出部或稜角，如此可改善微影解析度之使用並致能更精確之裝置取出。此外，係將n+遮罩區(412及416)及p+遮罩區(410及414)定義成在(x), (y)網格上無無關之凸出部或缺口之矩形，此類型容許採用較大擴散區、不需要OPC/RET，且能夠使用較低解析度及較少成本之微影系統，例如在365nm下之i線照明(i-line illumination)。應明瞭如圖4所示之n+遮罩區416及p+遮罩區410係用於並未使用充分偏壓(well-biasing)之實施例，而在使用充分偏壓之另一實施例中，圖4中所示之n+遮罩區416實際上將會被定義成p+遮罩區。此外，在此可供選擇之實施例中，圖4中所示之p+遮罩區410實際上將會被定義成n+遮罩區。

圖5顯示根據本發明一實施例之閘極層及擴散接點層，其係位於圖4的擴散層上方並與該擴散層相鄰。如熟悉CMOS技藝人士將明瞭者，閘極特徵部501定義電晶體閘極，而吾人將閘極特徵部501定義成以平行關係沿第二參考方向(y)橫越動態陣列之線形特徵部。在一實施例中，係將閘極特徵部501定義成具有一共同寬度；然而，在另一實施例中，可將一或更多閘極特徵部定義成具有不同寬度，例如圖5即顯示相對於其他閘極特徵部501具有更大寬度之閘極特徵部501A。使閘極特徵部501之間距(中心至中心的間隔)最小化，同時確保由相鄰閘極特徵部501提供最佳微影強化(亦即共振成像)。為討論故，將沿一特定直線延伸越過動態陣列之閘極特徵部501稱為閘極軌道。

當閘極特徵部501穿過擴散區403及401時，便分別形成n通道及p通道電晶體。最佳閘極特徵部501印刷係藉由在每一網格位置處繪製出閘極特徵部501而達成，即使在相同網格位置處可能並無擴散區存在亦然；此外，在動態陣列內部中，長的連續閘極特徵部501易於在閘極特徵部之端部處改良線端縮短效應(line end shortening effect)。又，當所有彎曲部分均自閘極特徵部501移除時，便會明顯地改善閘極印刷。

為提供用於待施行之特殊邏輯功能之所需電連接，每一閘極軌道可沿直線地橫貫動態陣列之方式被中斷(亦即打斷)任意次數。當需要中斷一特定閘極軌道時，使在中斷點處之閘極軌道片段的端部之間的間隔最小化至可能考慮製造效應及電效應的程度。在一實施例中，當在特定層內之特徵部之間採用一共同之端部至端部間距時，便達到最佳可製造性。

將在中斷點處之閘極軌道片段的端部之間的間隔最小化可使由鄰近閘極軌道所提供之微影強化及其均勻性最大化。此外，在一實施例中，若相鄰閘極軌道需要加以中斷，即以使個別中斷點彼此偏移之方式來中斷相鄰閘極軌道，以儘量避免鄰近點發生中斷。更具體而言，係將相鄰閘極軌道內之中斷點分別設置成使得視線不存在於所有中斷點，其中該視線被視為以與閘極軌道於基板上方延伸之方向垂直之方式延伸。另外，在一實施例中，閘極可延伸越過在格子(亦即PMOS或NMOS格)之頂部或底部處的邊界，此實施例會使得鄰近格能夠橋接。

再關於圖5，擴散接點503係被定義於每一擴散方塊405處，以經由共振成像而增強擴散接點之印刷。擴散方塊405存在於每一擴散接點503附近，以增強在擴散接點503處之電源及接地連線多邊形之印刷。

閘極特徵部501及擴散接點503共用一共同網格間距；更具體而言，閘極特徵部501之配置相對於擴散接點503而言偏移1/2網格間距。例如若閘極特徵部501及擴散接點503之網格間距為0.36µm，則擴散接點被設置成使其中心之x坐標落在0.36µm之整數倍上，而每一閘極特徵部501中心之x坐標減去0.18µm應該為0.36µm之整數倍。在本實施例中，x坐標係由下列式子加以表示：擴散接點中心之x坐標=I*0.36µm，其中I為網格數目；閘極特徵部中心之x坐標=0.18µm +I*0.36µm，其中I為網格數目。

動態陣列之基本網格系統確保了所有接點(擴散及閘極)將會落在等於擴散接點網格之一半之倍數的水平網格及由金屬1間距所設定之垂直網格上。在上述實施例中，閘極特徵部及擴散接點網格為0.36µm，擴散接點及閘極接點將會落在為0.18µm之倍數的水平網格上；又，90nm製程技術之垂直網格約為0.24µm。

圖6顯示根據本發明一實施例之閘極接點層，其係經定義於圖5之閘極層上方且與之相鄰。在閘極接點層中，係將閘極接點601繪製成俾能夠將閘極特徵部501連接至上覆金屬導線。一般而言，設計規則將會指定閘極接點601之最佳配置，在一實施例中，係將閘極接點繪製於電晶體末端護套區之頂部上，當設計規則指定長形電晶體末端護套時，此實施例係將動態陣列中之白空間(white space)最小化。在某些製程技術中，可藉由置放若干格子之閘極接點於該格子的中心內而將白空間最小化；此外，應明瞭：在本實施例中，閘極接點601在垂直於閘極特徵部501之方向上係具有超大尺寸，以確保閘極接點601與閘極特徵部501之間有重疊。

圖7A顯示用以與閘極接觸之習知方法，例如多晶矽特徵部。在圖7A之習知結構中，定義了其中設置有閘極接點709之放大矩形閘極區707，此放大矩形閘極區707在閘極中引進了距離705之彎曲，與放大矩形閘極區707相關聯之彎曲產生了非期望之光交互作用，且扭曲了閘極線711。當閘極寬度約與電晶體長度相同時，閘極線的扭曲尤其會引起問題。

圖7B顯示根據本發明一實施例加以定義之閘極接點601(例如多晶矽接點)。將閘極接點601繪製成與閘極特徵部501之邊緣重疊，且沿實質上垂直於閘極特徵部501之方向延伸。在一實施例中，係將閘極接點601繪製成使得垂直維度703與用於擴散接點503之垂直維度相同。例如若將擴散接點503之開口設定在0.12µm x 0.12µm，則閘極接點601之垂直維度繪製於0.12µm。然而，在其他實施例中，可將閘極接點601繪製成使得垂直維度703與用於擴散接點503之垂直維度不同。

在一實施例中，係將閘極接點601在閘極特徵部501以外的延長部分701設定成使最大重疊係發生在閘極接點601與閘極特徵部501之間，延長部分701係定義成可適應閘極接點601之線端縮短效應以及閘極接點層與閘極特徵部層之間的失準。閘極接點601之長度係定義成可確保閘極接點601與閘極特徵部501之間有最大表面積接觸，其中該最大表面積接觸係由閘極特徵部501之寬度加以定義。

圖8A顯示根據本發明一實施例之金屬1層，其係經定義於圖6之閘極接點層上方並與之相鄰。金屬1層包含若干金屬1軌道801-821，其經定義成可包含以平行關係延伸越過動態陣列之線形特徵部。在圖5之下方閘極層中，金屬1軌道801-821係沿實質上垂直於閘極特徵部501之方向延伸，如此，在本例中，金屬1軌道801-821沿第一參考方向(x)直線地延伸越過動態陣列，金屬1軌道801-821之間距(中心至中心的間隔)得以最小化，同時確保由鄰近金屬1軌道801-821所提供之微影強化之最佳化(亦即共振成像)。例如在一實施例中，金屬1軌道801-821集中在用於90nm製程技術之約0.24µm之垂直網格上。

為提供用於待施行之特殊邏輯功能之所需電連接，每一金屬1軌道801-821可沿直線地橫貫動態陣列之方式被中斷(亦即打斷)任意次數。當需要中斷一特定金屬1軌道801-821時，使在中斷點處之金屬1軌道片段的端部之間的間隔最小化至可能考慮製造效應及電效應的程度。將在中斷點處之金屬1軌道片段的端部之間的間隔最小化，可使由鄰近金屬1軌道所提供之微影強化及其均勻性最大化。此外，在一實施例中，若相鄰金屬1軌道需要加以中斷，即以使個別中斷點彼此偏移之方式來中斷相鄰金屬1軌道，以儘量避免鄰近點發生中斷。更具體而言，係將相鄰金屬1軌道內之中斷點分別設置成使得視線不存在於所有中斷點，其中該視線被視為以與金屬1軌道於基板上方延伸之方向垂直之方式延伸。

在圖8A之實施例中，金屬1軌道801係連接至接地供應器，且金屬1軌道821係連接至電力供應電壓。在圖8A之實施例中，金屬1軌道801及821之寬度與其他金屬1軌道803-819相同；然而，在另一實施例中，金屬1軌道801及821之寬度大於其他金屬1軌道803-819之寬度。圖8B顯示圖8A之金屬1層，其金屬1接地及電力軌道(801A及821A)相對於其他金屬1軌道803-819而言具有較大之軌道寬度。

金屬1軌道圖案最佳地係用以將「白空間」(未被電晶體佔據的空間)之使用最佳化。圖8A之實施例包含兩個共享金屬1電力軌道801、821及九個金屬1訊號軌道803-819。金屬1軌道803, 809, 811及819被定義成閘極接點軌道，以便將白空間最小化；定義金屬1軌道813, 815及817以連接p通道源極及汲極；此外，若不需要連接，則可利用九個金屬1訊號軌道803-809中任一者來作為饋通，例如金屬1軌道813及815係用作饋通連接。

圖9顯示根據本發明一實施例之通孔1層，其係經定義於圖8A之金屬1層上方且與之相鄰。通孔901被定義於通孔1層中，以使金屬1軌道801-821連接至較高高度之導線。

圖10顯示根據本發明一實施例之金屬2層，其係經定義於圖9之通孔1層上方且與之相鄰。金屬2層包含若干經定義成以水平方向延伸跨越動態陣列之線形特徵部之金屬2軌道1001，金屬2軌道1001係以實質上垂直於在圖8A之下方金屬1層中之金屬1軌道801-821的方向、且以實質上平行於在圖5之下方閘極層中之閘極軌道501的方向延伸。如此，在本實施例中，金屬2軌道1001係在第二參考方向(y)上直線延伸跨越動態陣列。

將金屬2軌道1001之間距(中心至中心間隔)最小化，同時確保由相鄰金屬2軌道所提供之微影強化可達最佳化(亦即共振成像)。應明瞭：可以與在閘極及金屬1層中相同之施行方式，將規則性維持於較高高度之互連線層上。在一實施例中，閘極特徵部501間距及金屬2軌道間距相同。在另一實施例中，接觸閘極間距(例如其間具有擴散接點之多晶矽至多晶矽間隔)大於金屬2軌道間距。在此實施例中，係將金屬2軌道間距任意地設定為接觸閘極間距之2/3或3/4，如此，在此實施例中，閘極軌道及金屬2軌道在每兩個閘極軌道間距及每三個金屬2軌道間距處對齊。例如，在90nm製程技術中，最佳接觸閘極軌道間距為0.36µm，最佳金屬2軌道間距為0.24µm。在另一實施例中，閘極軌道及金屬2軌道在每三個閘極間距及每四個金屬2間距處對齊。例如，在90nm製程技術中，最佳接觸閘極軌道間距為0.36µm，最佳金屬2軌道間距為0.27µm。

為提供用於待施行之特殊邏輯功能之所需電連接，每一金屬2軌道1001可沿直線地橫貫動態陣列之方式被中斷(亦即打斷)任意次數。當需要中斷一特定金屬2軌道1001時，使在中斷點處之金屬2軌道片段的端部之間的間隔最小化至可能考慮製造效應及電效應的程度。將在中斷點處之金屬2軌道片段的端部之間的間隔最小化，可使由鄰近金屬2軌道所提供之微影強化及其均勻性最大化。此外，在一實施例中，若相鄰金屬2軌道需要加以中斷，即以使個別中斷點彼此偏移之方式來中斷相鄰金屬2軌道，以儘量避免鄰近點發生中斷。更具體而言，係將相鄰金屬2軌道內之中斷點分別設置成使得視線不存在於所有中斷點，其中該視線被視為以與金屬2軌道於基板上方延伸之方向垂直之方式延伸。

如上所述，在閘極層上方之一特定金屬層中之導線可以與第一參考方向(x)或第二參考方向(y)一致之方向貫穿動態陣列；應更明瞭：根據本發明之一實施例，在閘極層上方之一特定金屬層中之導線可以相對於第一參考方向(x)及第二參考方向(y)之第一對角線方向橫貫動態陣列。圖12顯示根據本發明一實施例之導體軌道1201，其係沿相對於第一及第二參考方向(x)及(y)之第二對角線方向橫貫動態陣列。

如同以上所討論之關於金屬1及金屬2軌道，為提供用於待施行之特殊邏輯功能之所需電連接，圖11及12之橫貫對角線之導體軌道1101及1201可沿直線地橫貫動態陣列之方式被中斷(亦即打斷)任意次數。當需要中斷一特定橫貫對角線之導體軌道時，使在中斷點處之對角線導體軌道的端部之間的間隔最小化至可能考慮製造效應及電效應的程度。將在中斷點處之對角線導體軌道的端部之間的間隔最小化，可使由鄰近對角線導體軌道所提供之微影強化及其均勻性最大化。

動態陣列內之最佳布局密度係藉由施行下列設計規則而達到：設置至少兩金屬1軌道橫跨n通道裝置區；設置至少兩金屬1軌道橫跨p通道裝置區；針對n通道裝置設置至少兩閘極軌道；針對n通道裝置設置至少兩閘極軌道。

由微影之觀點來看，接點及通孔變成最困難之遮罩，此乃由於接點及通孔日益縮小、相距更近、且更雜亂分佈。切痕(接點或通孔)之間距及密度使得可靠地印出形狀變得極為困難，例如切痕形狀可能由於來自相鄰形狀之破壞性干涉或在單獨形狀上缺乏能量而被不正確地印出。若係將切痕正確地印出，相關聯接點或通孔之製造產率極高。可設置次解析度接點以強化真實接點之曝光，只要次解析度接點不會解體即可；又，次解析度接點可具有任何形狀，只要其小於微影製程之解析能力即可。

圖13A顯示根據本發明一實施例之次解析度接點布局之實施例，該布局係用以透過微影方式來強化擴散接點及閘極接點。次解析度接點1301係以使其在微影系統之解析度以下且將不會被印出之方式形成，次解析度接點1301之功能為透過共振成像而增加在期望接點位置上(例如503, 601)之光能量。在一實施例中，係將次解析度接點1301設置在網格上，使閘極接點601及擴散接點503兩者均被微影強化，例如係將次解析度接點1301設置在等於擴散接點503網格間距之一半的網格上，以對閘極接點601及擴散接點503兩者造成正面影響。在一實施例中，次解析度接點1301之垂直間距係依循閘極接點601及擴散接點503之垂直間距。

在圖13A中之網格位置1303表示相鄰閘極接點601之間的位置。根據在製造程序中之微影參數，在此網格位置上之次解析度接點1301將可能於兩相鄰閘極接點601之間建立非期望橋接。若可能產生橋接，則可省略在位置1303上之次解析度接點1301。雖然圖13A為顯示將次解析度接點1301設置於與待解析之真實特徵部相鄰之處的實施例，應明瞭另一實施例可將次解析度接點設置於每一可利用之網格位置上，以便填滿網格。

圖13B顯示根據本發明一實施例之圖13A之次解析度接點布局，其將次解析度接點定義成可填滿網格至可能的程度。應明瞭：雖然圖13B之實施例以次解析度接點儘可能地填滿網格，仍避免將次解析度接點設置於極可能在相鄰全解析特徵部之間引起非期望橋接之位置處。

圖13C顯示根據本發明一實施例之次解析度接點布局之實施例，其係利用各種不同形狀之次解析度接點。可利用另外之次解析度接點形狀，只要次解析度接點在製造程序之解析能力以下即可。圖13C顯示可將光能量集中於相鄰接點之角落上之「X形」次解析度接點1305的使用。在一實施例中，係將「X形」次解析度接點1305之端部延伸，以更強化光能量於相鄰接點之角落處之沉積。

圖13D顯示根據本發明一實施例之具有次解析度接點之轉換相移遮罩(APSM)的例示完成圖。如同在圖13A中一般，係利用次解析度接點以微影強化擴散接點503及閘極接點601，當鄰近之形狀產生破壞性干涉圖案時，利用APSM來改善解析度。APSM技術修改遮罩使得行進通過鄰近形狀上之遮罩的光之相位為180度反相，此相偏移之功用為去除破壞性干涉並容許較大之接點密度。例如圖13D中標以正號「+」之接點代表以第一相位之光波加以曝光之接點，而標以減號「-」之接點則代表以相對於第一相位之相位偏移180度之光波加以曝光之接點。應明瞭吾人利用APSM技術以確保相鄰接點係彼此分開。

隨著特徵部尺寸減少，半導體晶粒能夠包含更多閘極；然而，隨著包含更多閘極，互連線層之密度開始支配晶粒尺寸。此在互連線層上日益增加之需求迫使產生較高高度之互連線層；然而，互連線層之堆疊因下層之拓樸而部分受限，例如當建立互連線層時，可產生島、脊、及溝槽，這些島、脊、及溝槽會導致越過其之互連線中斷。

為減少這些島及溝槽，半導體製程利用化學機械研磨(CMP)程序，以機械地且化學地研磨半導體晶圓之表面，使每一後續互連線層位於實質上平坦之表面上。如同光微影程序，CMP程序之品質與布局圖案有關；具體而言，整個晶粒或晶圓上之布局特徵部分佈不均勻，會使得某些地方去除過多材料而其他地方去除過少材料，如此導致在互連線厚度上之變化及在互連線層之電容及電阻上無法接受之變化，在互連線層內之電容及電阻變化可能改變造成設計失敗之關鍵網之時序。

CMP程序要求將虛擬填充(dummy fill)添加於無互連線形狀之區域中，以使可設置實質上均勻之晶圓拓樸，避免碟形效應並改善中心至邊緣之均勻性。習知上，虛擬填充係設置於設計後階段(post-design)，如此，在習知方法中，設計者並不知道虛擬填充特徵。因此，在設計後階段所設置之虛擬填充可能以尚未被設計者所評估之方式，對設計效能產生不利影響；此外，因在虛擬填充之前的習知拓樸為無約束(亦即非均勻)者，故設計後虛擬填充將不均勻且不可預測。因此，在習知技術中，虛擬填充區域與鄰近主動網之間的電容耦合無法被設計者預測。

如先前所述，此處所揭露之動態陣列藉由自閘極層向上最大地填充所有互連線軌道而提供最佳規則性。若在單一互連線軌道中需要多重網，則以最小分離間隙分開該互連軌道。例如在圖8A中代表金屬1導線之軌道809即代表在相同軌道中之三個獨立網，各網係對應至一特殊軌道片段；更具體而言，有兩多接點網及一浮點網，以填充在軌道片段之間具有最小間距之軌道。實質上完整之軌道填充維持了在整個動態陣列中產生共振圖像之規則圖案；此外，具有最大填充互連線軌道之動態陣列的規則結構確保了虛擬填充係以一均勻方式而設置於整個晶粒中。因此，動態陣列的規則結構協助CMP程序，以在整個晶粒/晶圓中產生實質上均勻之結果。又，動態陣列的規則結構有助於閘極蝕刻均勻性(微負載)；此外，結合最大填充互連線軌道之動態陣列的規則結構，容許設計者在設計相位期間及製造前分析與最大填充軌道相關聯之電容耦合效應

因為動態陣列設定在每一遮罩層中之線形特徵部(亦即軌道及接點)之尺寸及間距，故可針對製造設備及程序之最大性能將動態陣列最佳化。換言之，由於就擴散層上方之每一層而言，係將動態陣列限制在規則結構，故製造商能夠針對規則結構之具體特徵而將製造程序最佳化。應明瞭：利用此動態陣列，製造商不需要如在習知無約束布局中一般須關心考慮到大幅變化之任意形狀布局特徵部組合的製造條件。

茲提供如何可將製造設備之性能最佳化之範例如下。考慮一90nm製程具有280nm之金屬2間距，此280nm之金屬2間距並非以設備之最大性能來設定；確切而言，其係由通孔之微影加以設定。去除通孔微影之爭議，設備之最大性能容許約220nm之金屬2間距，如此，金屬2間距之設計規則包含約25%之容限以說明在通孔微影中之光交互作用的不可預測性。

在動態陣列內所執行之規則結構容許將通孔微影中之光交互作用的不可預測性去除，如此使得金屬2間距之容限減少。此一金屬2間距之容限上之減少允許較密集之設計，亦即容許晶片面積利用之最佳化；另外，利用由動態陣列所提供之限定(亦即規則)拓樸，可減少設計規則上的容限；再者，不僅可減少程序性能以外的超額容限，由動態陣列所提供之限定拓樸亦使得所需設計規則之數目實質上得以減少。例如，無約束拓樸之典型設計規則組可能具有超過600條設計規則，但使用動態陣列所需之設計規則組可能僅有約45條設計規則。因此，利用動態陣列之限定拓樸，可將對照設計規則來分析及確認設計所需之努力減少超過10倍。

當處理動態陣列之遮罩層之特定軌道中的線端至線端(line end-to-line end)間隙(亦即軌道片段至軌道片段間隙)時，係存在有限數目之光交互作用。此有限數目之光交互作用可事先加以識別、預測並準確地補償，如此可戲劇性地減少或完全消除對OPC/RET之需求。針對在線端至線端間隙處之光交互作用的補償係代表如圖所示之特徵部之微影修正，其適與基於(與如圖所示之特徵部相關聯之)交互作用的模型化之修正(例如OPC/RET)相反。

此外，利用動態陣列，對於如圖所示之布局的改變僅在有必要之處施行；反之，OPC係於習知設計流程中之整個布局上施行。在一實施例中，可將一修正模型當作動態陣列之部分布局產生來施行，例如由於有限數目之可能線端間隙交互作用，可將路由器(router)加以程式化，以嵌入具有經定義成其環境之函數(亦即其特殊線端間隙交互作用之函數)之特徵的斷路(line break)。應更明瞭：動態陣列之規則結構使得線端可藉由改變頂點而非增加頂點以進行調整，如此，對照於根據OPC程序之無約束拓樸，動態陣列明顯地降低遮罩生產之成本及風險。又，因為動態陣列中之線端間隙交互作用可在設計相中加以準確地預測，故針對在設計相期間之預測線端間隙交互作用之補償不致增加設計失敗的風險。

在習知無約束拓樸中，由於存在設計相依之失敗，故設計者必須具備與製造程序相關聯之物理學知識；而利用此處所揭露之動態陣列之基本網格系統，即可將邏輯設計與物理設計分開。更具體而言，利用動態陣列之規則結構，待於動態陣列內加以評估之有限數目之光交互作用以及動態陣列與設計無關之本質，可利用坐標格點網路連線表(netlist)來代表設計，與物理網路連線表相反。

利用動態陣列，設計不需要以物理資訊來表示；而且，設計可以符號布局來表示。如此，設計者可由純邏輯觀點來表示設計，而不需要表示物理特徵(例如設計之尺寸)。應明瞭：當基本網格網路連線被翻譯成物理網路連線時，與確實用於動態陣列平台之最適設計規則相匹配。當基本網格動態陣列移至新技術(亦即較小型技術)時，因為在設計表示方式中無物理資料，基本網格網路連線可被直接移至新技術。在一實施例中，基本網格動態陣列系統包含規則資料庫、基本網格(符號的)網路連線、及動態陣列結構。

應明瞭：基本網格動態陣列消除了與習知無約束結構相關聯之拓樸相關失誤；此外，因為基本網格動態陣列之可製造性無關於設計，故施行於動態陣列上之設計之良率亦無關於設計。因此，由於預先確認了動態陣列之正確性及良率，可以預先確認之良率效能而將基本網格網路連線施行於動態陣列上。

圖14顯示根據本發明一實施例之半導體晶片結構1400。半導體晶片結構1400代表半導體晶片之示範部分，其包含具有若干定義於其上之導線1403A-1403G之擴散區1401。吾人係將擴散區1401定義於基板1405中，以針對至少一電晶體裝置而定義一主動區，可定義擴散區1401以覆蓋相對於基板1405表面之任意形狀區。

設置導線1403A-1403G，以沿一共同方向1407而延伸於基板1405上方，亦應瞭解吾人限制了若干導線1403A-1403G中之每一者，以使其沿共同方向1407而延伸於擴散區1401上方。在一實施例中，直接地定義於基板1405上方之導線1403A-1403G為多晶矽線。在一實施例中，係定義導線1403A-1403G中之每一者，以在垂直於共同延伸方向1407之方向上具有實質上相同之寬度1409。在另一實施例中，定義了導線1403A-1403G中的某些導線相對於其他導線具有不同之寬度。然而，不論導線1403A-1403G之寬度為何，導線1403A-1403G中之每一者係根據實質上相同之中心至中心間距1411而與相鄰導線分隔開。

如圖14所示，某些導線(1403B-1403E)在擴散區1401上方延伸，而其他導線(1403A, 1403F, 1403G)在基板1405之非擴散部分上方延伸。應瞭解：不論是否將導線1403A-1403G定義於擴散區1401上方，導線1403A-1403G仍維持其寬度1409及間距1411；此外，亦應瞭解：不論是否將導線1403A-1403G定義於擴散區1401上方，導線1403A-1403G實質上仍維持其相同長度1413，藉此使整個基板上導線1403A-1403G之間的微影強化最大化。以此方式，定義於擴散區1401上方之某些導線(例如1403D)包含一必要主動部分1415及一個以上的均勻性延伸部分1417。

應瞭解半導體晶片結構1400代表上述關於圖2-13D之動態陣列之一部分，因此，應瞭解係存在導線(1403B-1403E)之均勻性延伸部分1417，以提供相鄰導線1403A-1403G之微影強化。另外，雖然其並非電路操作所需要，但存在導線1403A, 1403F, 1403G中之每一者，以提供相鄰導線1403A-1403G之微影強化。

必要主動部分1415及均勻性延伸部分1417亦適用於較高高度之互連線層。如先前關於動態陣列結構所述者，相鄰互連線層沿橫截方向(例如垂直或對角線方向)橫貫越過基板，以使施行於動態陣列內之邏輯裝置所需要之選路(routing)/連接性(connectivity)成為可能。如同導線1403A-1403G一般，在互連線層內之每一導線可包含必須部分(必要主動部分)，以使選路/連接性成為可能；且可包含非必須部分(均勻性延伸部分)，以對相鄰導線提供微影強化。又，如同導線1403A-1403G，互連線層內之導線沿一共同方向延伸於基板上方，且其具有實質上相同之寬度，並根據實質上固定之間距而彼此隔開。

在一實施例中，互連線層內之導線在線寬與線距之間實質上遵循著相同比率，例如在90nm之情況下，金屬間距為280nm，線寬與線距均等於140nm。若線寬等於線距，則可將較大導線印刷於較大線間距上。

可將此處所述之發明以電腦可讀碼之形式在電腦可讀媒體上加以具體化，電腦可讀媒體為可儲存之後能被電腦系統讀取之資料的資料儲存裝置，電腦可讀媒體的例子包含硬碟、網路附接儲存器(NAS)、唯讀記憶體、隨機存取記憶體、CD-ROMs、CD-Rs、CD-RWs、磁帶、及其他光學或非光學資料儲存裝置。亦可將電腦可讀媒體分散於與電腦系統相耦合之網路上，使電腦可讀碼以分散方式加以儲存並執行；此外，可開發以電腦可讀碼之形式而施行於電腦可讀媒體上之圖形使用者介面(GUI)，以提供用以施行本發明之任何實施例之使用者介面。

雖然已就數個實施例來說明本發明，但應瞭解熟悉此項技藝者在閱讀以上說明書及研究圖式時將會實現各種不同之修改、增加、變更及其均等物。因此，本發明意欲包含落入本發明之真實精神及範圍內之所有此類修改、增加、變更及其均等物。

101A~103C‧‧‧線形布局特徵部
103A~103C‧‧‧sinc函數
201‧‧‧基板
203‧‧‧擴散區
205‧‧‧擴散接點
207‧‧‧閘極特徵部
209‧‧‧閘極接點
211‧‧‧金屬1
213‧‧‧通孔1
215‧‧‧金屬2
217‧‧‧通孔2
219‧‧‧金屬3
221‧‧‧通孔3
223‧‧‧金屬4
225‧‧‧額外互連線層
301‧‧‧線形特徵部
303‧‧‧線形特徵部之寬度
305‧‧‧線形特徵部之長度
307‧‧‧線形特徵部之高度
309‧‧‧線形特徵部之高度
311‧‧‧線形特徵部之長度
313‧‧‧線形特徵部之下寬
315‧‧‧線形特徵部之上寬
317‧‧‧線形特徵部
401‧‧‧擴散區
403‧‧‧擴散區
405‧‧‧擴散方塊
410‧‧‧p+遮罩區
412‧‧‧n+遮罩區
414‧‧‧p+遮罩區
416‧‧‧n+遮罩區
501‧‧‧閘極特徵部
501A‧‧‧具有更大寬度之閘極特徵部
503‧‧‧擴散接點
601‧‧‧閘極接點
701‧‧‧閘極接點在閘極特徵部以外的延長部分
703‧‧‧垂直維度
705‧‧‧彎曲之距離
707‧‧‧放大矩形閘極區
709‧‧‧閘極接點
711‧‧‧閘極線
801~821‧‧‧金屬1軌道
801A‧‧‧金屬 1之接地軌道
821A‧‧‧金屬1之電力軌道
901‧‧‧通孔
1001‧‧‧金屬2軌道
1101‧‧‧導體軌道
1201‧‧‧導體軌道
1301‧‧‧次解析度接點
1303‧‧‧網格位置
1305‧‧‧「X形」之次解析度接點
1400‧‧‧半導體晶片結構
1401‧‧‧擴散區
1403A-1403G‧‧‧導線
1405‧‧‧基板
1407‧‧‧導線之延伸方向
1409‧‧‧導線之寬度
1411‧‧‧導線之間距
1413‧‧‧導線之長度
1415‧‧‧導線之必要主動部分
1417‧‧‧導線之均勻性延伸部分

圖1顯示根據本發明一實施例之若干布局特徵部及用以產生每一布局特徵部之光強度；

圖2顯示根據本發明一實施例之用以定義動態陣列結構之一般化疊層；

圖3A顯示根據本發明一實施例之待映射至動態陣列以輔助定義限制拓樸(restricted topology)之例示基本網格；

圖3B顯示根據本發明一例示實施例之待映射至整個晶粒之獨立區域的獨立基本網格；

圖3C顯示根據本發明一實施例之例示線形特徵部，其經定義成可與動態陣列相容；

圖3D顯示根據本發明一實施例之另一例示線形特徵部，其經定義成可與動態陣列相容；

圖4顯示根據本發明一實施例之例示動態陣列之擴散層布局；

圖5顯示根據本發明一實施例之閘極層及擴散接點層，其係位於圖4的擴散層上方並與該擴散層相鄰；

圖6顯示根據本發明一實施例之閘極接點層，其係經定義於圖5之閘極層上方且與之相鄰；

圖7A顯示用以與閘極相接觸之習知方法；

圖7B顯示根據本發明一實施例加以定義之閘極接點；

圖8A顯示根據本發明一實施例之金屬1層，其係經定義於圖6之閘極接點層上方並與之相鄰；

圖8B顯示圖8A之金屬1層；

圖9顯示根據本發明一實施例之通孔1層，其係經定義於圖8A之金屬1層上方且與之相鄰；

圖10顯示根據本發明一實施例之金屬2層，其係經定義於圖9之通孔1層上方且與之相鄰；

圖11顯示根據本發明一實施例之導體軌道，其係沿相對於第一及第二參考方向(x)及(y)之第一對角線方向橫貫動態陣列；

圖12顯示根據本發明一實施例之導體軌道，其係沿相對於第一及第二參考方向(x)及(y)之第二對角線方向橫貫動態陣列；

圖13A顯示根據本發明一實施例之次解析度接點布局之實施例，該布局係用以透過微影方式來強化擴散接點及閘極接點；

圖13B顯示根據本發明一實施例之圖13A之次解析度接點布局，其將次解析度接點定義成可填滿網格至可能的程度；

圖13C顯示根據本發明一實施例之次解析度接點布局之實施例，其係利用各種不同形狀之次解析度接點；

圖13D顯示根據本發明一實施例之具有次解析度接點之轉換相移遮罩(APSM)的例示完成圖；

圖14顯示根據本發明一實施例之半導體晶片結構。

1400‧‧‧半導體晶片結構

1401‧‧‧擴散區

1403A-1403G‧‧‧導線

1405‧‧‧基板

1407‧‧‧導線之延伸方向

1409‧‧‧導線之寬度

1411‧‧‧導線之間距

1413‧‧‧導線之長度

1415‧‧‧導線之必要主動部分

1417‧‧‧導線之均勻性延伸部分

Claims

一種半導體晶片，包含：　　包含複數電晶體的一區域，在該區域中的該複數電晶體每一者形成與一個以上邏輯功能之執行相關聯的電路的一部分，該區域包含形成在該半導體晶片之內的至少八個導電結構，該至少八個導電結構其中一些形成至少一個電晶體閘極電極，　　該至少八個導電結構每一者分別具有一對應的頂面，其中該對應的頂面的整個周緣係藉由一對應的第一端部、一對應的第二端部、一對應的第一邊緣、及一對應的第二邊緣加以界定，使得沿著該對應的頂面的整個周緣的總距離係等於沿著該對應的第一邊緣的總距離、與沿著該對應的第二邊緣的總距離、與沿著該對應的第一端部的總距離、與沿著該對應的第二端部的總距離之和，　　其中該沿著該對應的第一邊緣的總距離係大於二倍之該沿著該對應的第一端部的總距離，　　其中該沿著該對應的第一邊緣的總距離係大於二倍之該沿著該對應的第二端部的總距離，　　其中該沿著該對應的第二邊緣的總距離係大於二倍之該沿著該對應的第一端部的總距離，　　其中該沿著該對應的第二邊緣的總距離係大於二倍之該沿著該對應的第二端部的總距離，其中該對應的第一端部係自該對應的第一邊緣延伸至該對應的第二邊緣，且主要位在介於該對應的該第一與第二邊緣之間的一空間之內，其中該對應的第二端部係自該對應的第一邊緣延伸至該對應的第二邊緣，且主要位在介於該對應的該第一與第二邊緣之間的該空間之內，　　該至少八個導電結構的該等頂面係彼此共平面，　　該至少八個導電結構每一者具有沿其頂面且自其第一端部延伸至其第二端部而定向在一第一方向的一對應的縱向中心線，　　該至少八個導電結構每一者具有從其第一端部至其第二端部沿其縱向中心線加以量測的長度，　　其中該至少八個導電結構每一者的該第一邊緣係實質筆直的，　　其中該至少八個導電結構每一者的該第二邊緣係實質筆直的，　　該至少八個導電結構每一者其第一邊緣和第二邊緣皆定向成實質平行於其縱向中心線，　　該至少八個導電結構每一者具有在其縱向中心線的中點於垂直該第一方向的一第二方向加以量測的寬度，　　該第一方向和該第二方向每一者係定向成與該至少八個導電結構的該等共平面頂面實質平行，　　其中該至少八個導電結構係以並排的方式加以配置，使得該至少八個導電結構每一者係配置成使其長度的至少一部分係在該至少八個導電結構其中另一者的長度的至少一部分的旁邊，　　其中該至少八個導電結構每一者的寬度係小於45奈米，當在該第二方向量測時該區域具有約965奈米的尺寸，該至少八個導電結構每一者係配置成使得於其縱向中心線與該至少八個導電結構其中至少其他一者的縱向中心線之間在該第二方向所測得的距離係實質等於一第一間距，該第一間距係小於或等於約193奈米，其中該至少八個導電結構包含一第一導電結構，該第一導電結構包含形成第一電晶體類型之第一電晶體之閘極電極的一部分，該第一導電結構包含形成第二電晶體類型之第一電晶體之閘極電極的一部分，其中該至少八個導電結構包含一第二導電結構，該第二導電結構包含形成第一電晶體類型之第二電晶體之閘極電極的一部分，其中具有由該第二導電結構所形成的閘極電極之任何電晶體係該第一電晶體類型，其中該至少八個導電結構包含一第三導電結構，該第三導電結構包含形成該第二電晶體類型之第二電晶體之閘極電極的一部分，其中具有由該第三導電結構所形成的閘極電極之任何電晶體係該第二電晶體類型，其中該至少八個導電結構包含一第四導電結構，該第四導電結構包含形成該第一電晶體類型之第三電晶體之閘極電極的一部分，其中具有由該第四導電結構所形成的閘極電極之任何電晶體係該第一電晶體類型，其中該至少八個導電結構包含一第五導電結構，該第五導電結構包含形成該第二電晶體類型之第三電晶體之閘極電極的一部分，其中具有由該第五導電結構所形成的閘極電極之任何電晶體係該第二電晶體類型，其中該第一電晶體類型的第一電晶體包含一第一擴散終端，且該第一電晶體類型的第二電晶體包含一第一擴散終端，該第一電晶體類型的第一電晶體的第一擴散終端係經由一第一電連接件加以電連接至該第一電晶體類型的第二電晶體的第一擴散終端，其中該第二電晶體類型的第一電晶體包含一第一擴散終端且該第二電晶體類型的第二電晶體包含一第一擴散終端，該第二電晶體類型的第一電晶體的第一擴散終端係經由一第二電連接件加以電連接至該第二電晶體類型的第二電晶體的第一擴散終端，其中該第一電晶體類型的第二電晶體包含一第二擴散終端且該第一電晶體類型的第三電晶體包含一第一擴散終端，該第一電晶體類型的第二電晶體的第二擴散終端係經由一第三電連接件加以電連接至該第一電晶體類型的第三電晶體的第一擴散終端，其中該第二電晶體類型的第二電晶體包括一第二擴散終端且該第二電晶體類型的第三電晶體包括一第一擴散終端，該第二電晶體類型的第二電晶體的第二擴散終端係經由一第四電連接件加以電連接至該第二電晶體類型的第三電晶體的第一擴散終端，其中該第一電晶體類型的第三電晶體包括一第二擴散終端，經由一第五電連接件加以電連接至該第一電晶體類型的第四電晶體的一第一擴散終端，其中該第二電晶體類型的第三電晶體包括一第二擴散終端，經由一第六電連接件加以電連接至該第二電晶體類型的第四電晶體的一第一擴散終端，其中該第三電連接件係經由一第七電連接件加以電連接至該第四電連接件，其中該第七電連接件包含一或多個上覆互連線導電結構，各上覆互連線導電結構係在該半導體晶片之內的一各別的垂直位置、上覆於該至少八個導電結構其中一些而加以形成，俾以藉由至少一介電材料而與該至少八個導電結構的該等共平面頂面分隔開，其中作為該第七電連接件一部分的各個上覆互連線導電結構具有一各別的頂面，該各別的頂面的整個周緣係藉由一相應第一端部、一相應第二端部、一相應第一邊緣、及一相應第二邊緣加以界定，使得沿著該各別的頂面的整個周緣的總距離係等於沿著該相應第一邊緣的總距離、與沿著該相應第二邊緣的總距離、與沿著該相應第一端部的總距離、與沿著該相應第二端部的總距離之和，其中該沿著該相應第一邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，其中該沿著該相應第二邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，其中該相應第一端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，其中該相應第二端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，其中作為該第七電連接件一部分的各個上覆互連線導電結構具有沿其各別的頂面且自其相應第一端部延伸至其相應第二端部而定向的一各別的縱向中心線，該相應第一邊緣和該相應第二邊緣每一者係實質筆直的且定向成實質平行於該各別的縱向中心線，其中該第一電晶體類型的第二電晶體的閘極電極係經由一第八電連接件加以電連接至該第二電晶體類型的第三電晶體的閘極電極，其中具有由該至少八個導電結構任一者所形成之閘極電極的該第一電晶體類型的各個電晶體係被包括在一第一電晶體集合，且其中具有由該至少八個導電結構任一者所形成之閘極電極的該第二電晶體類型的各個電晶體係被包括在一第二電晶體集合，其中該第一電晶體集合係藉由該區域的一內部子區域而與該第二電晶體集合分隔開，其中該內部子區域不包含任何電晶體的源極或汲極。
如申請專利範圍第1項之半導體晶片，其中該區域包含一第一互連線導電結構，配置在一第一互連線層、一第二互連線層、一第三互連線層、或一第四互連線層其中任一者之內，　　該第一互連線導電結構具有一頂面，該第一互連線導電結構的該頂面的整個周緣係藉由該第一互連線導電結構的一第一端部、該第一互連線導電結構的一第二端部、該第一互連線導電結構的一第一邊緣、及該第一互連線導電結構的一第二邊緣加以界定，使得沿著該第一互連線導電結構的該頂面的整個周緣的總距離係等於沿著該第一互連線導電結構的該第一邊緣的總距離、與沿著該第一互連線導電結構的該第二邊緣的總距離、與沿著該第一互連線導電結構的該第一端部的總距離、與沿著該第一互連線導電結構的該第二端部的總距離之和，　　其中該沿著該第一互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的該第一端部的總距離，　　其中該沿著該第一互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的該第二端部的總距離，　　其中該沿著該第一互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的該第一端部的總距離，　　其中該沿著該第一互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的該第二端部的總距離，　　其中該第一互連線導電結構的該第一端部係自該第一互連線導電結構的該第一邊緣延伸至該第一互連線導電結構的該第二邊緣，且主要位在介於該第一互連線導電結構的該第一與第二邊緣之間的一空間之內，　　其中該第一互連線導電結構的該第二端部係自該第一互連線導電結構的該第一邊緣延伸至該第一互連線導電結構的該第二邊緣，且主要位在介於該第一互連線導電結構的該第一與第二邊緣之間的該空間之內，　　該第一互連線導電結構具有沿其頂面且自其第一端部延伸至其第二端部而定向在該第一方向的一縱向中心線，　　其中該第一互連線導電結構的該第一邊緣係實質筆直的，且定向成實質平行於該第一互連線導電結構的該縱向中心線，　　其中該第一互連線導電結構的該第二邊緣係實質筆直的，且定向成實質平行於該第一互連線導電結構的該縱向中心線，　　其中該第一互連線導電結構具有從其第一端部至其第二端部沿其縱向中心線加以量測的長度，　　其中該第一互連線導電結構具有在該第一互連線導電結構的該縱向中心線的中點於垂直該第一方向的該第二方向加以量測的寬度，　　其中該第一互連線層係形成於該半導體晶片內在該至少八個導電結構上方的一垂直位置，其中該第一互連線層係藉由至少一介電材料而與該至少八個導電結構的該等共平面頂面加以分隔開，　　其中該第二互連線層係形成於該半導體晶片內在該第一互連線層上方的一垂直位置，　　其中該第三互連線層係形成於該半導體晶片內在該第二互連線層上方的一垂直位置，且　　其中該第四互連線層係形成於該半導體晶片內在該第三互連線層上方的一垂直位置。
如申請專利範圍第2項之半導體晶片，其中該區域包含一第二互連線導電結構，配置在與該第一互連線導電結構相同的互連線層之中並且與該第一互連線導電結構相鄰且分隔開，　　該第二互連線導電結構具有一頂面，該第二互連線導電結構的該頂面的整個周緣係藉由該第二互連線導電結構的一第一端部、該第二互連線導電結構的一第二端部、該第二互連線導電結構的一第一邊緣、及該第二互連線導電結構的一第二邊緣加以界定，使得沿著該第二互連線導電結構的該頂面的整個周緣的總距離係等於沿著該第二互連線導電結構的該第一邊緣的總距離、與沿著該第二互連線導電結構的該第二邊緣的總距離、與沿著該第二互連線導電結構的該第一端部的總距離、與沿著該第二互連線導電結構的該第二端部的總距離之和，　　其中該沿著該第二互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的該第一端部的總距離，　　其中該沿著該第二互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的該第二端部的總距離，　　其中該沿著該第二互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的該第一端部的總距離，　　其中該沿著該第二互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的該第二端部的總距離，　　其中該第二互連線導電結構的該第一端部係自該第二互連線導電結構的該第一邊緣延伸至該第二互連線導電結構的該第二邊緣，且主要位在介於該第二互連線導電結構的該第一與第二邊緣之間的一空間之內，　　其中該第二互連線導電結構的該第二端部係自該第二互連線導電結構的該第一邊緣延伸至該第二互連線導電結構的該第二邊緣，且主要位在介於該第二互連線導電結構的該第一與第二邊緣之間的該空間之內，　　該第二互連線導電結構具有沿其頂面且自其第一端部延伸至其第二端部而定向在該第一方向的一縱向中心線，　　其中該第二互連線導電結構的該第一邊緣係實質筆直的，且定向成實質平行於該第二互連線導電結構的該縱向中心線，　　其中該第二互連線導電結構的該第二邊緣係實質筆直的，且定向成實質平行於該第二互連線導電結構的該縱向中心線，　　其中該第二互連線導電結構具有從其第一端部至其第二端部沿其縱向中心線加以量測的長度，　　其中該第二互連線導電結構具有在該第二互連線導電結構的該縱向中心線的中點於垂直該第一方向的該第二方向加以量測的寬度。
如申請專利範圍第3項之半導體晶片，其中該第一與第二互連線導電結構係配置成使得介於它們縱向中心線之間於該第二方向上測得的距離係實質等於一第二間距，其中該第二間距係該第一間距的分數倍。
如申請專利範圍第4項之半導體晶片，其中該第二間距係小於或等於該第一間距。
如申請專利範圍第5項之半導體晶片，其中該區域之內該至少八個導電結構其中至少一者不形成任何電晶體之閘極電極，且在該第二方向測得的寬度實質等於該至少八個導電結構其中另一者在該第二方向測得的寬度。
如申請專利範圍第6項之半導體晶片，其中該第一與第二互連線導電結構係配置在該第一互連線層、該第二互連線層、或該第三互連線層任一者之內。
如申請專利範圍第1項之半導體晶片，其中該區域包含一第一互連線導電結構，配置在一第一互連線層、一第二互連線層、一第三互連線層、或一第四互連線層其中任一者之內，　　該第一互連線導電結構具有一頂面，該第一互連線導電結構的該頂面的整個周緣係藉由該第一互連線導電結構的一第一端部、該第一互連線導電結構的一第二端部、該第一互連線導電結構的一第一邊緣、及該第一互連線導電結構的一第二邊緣加以界定，使得沿著該第一互連線導電結構的該頂面的整個周緣的總距離係等於沿著該第一互連線導電結構的該第一邊緣的總距離、與沿著該第一互連線導電結構的該第二邊緣的總距離、與沿著該第一互連線導電結構的該第一端部的總距離、與沿著該第一互連線導電結構的該第二端部的總距離之和，　　其中該沿著該第一互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的該第一端部的總距離，　　其中該沿著該第一互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的該第二端部的總距離，　　其中該沿著該第一互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的該第一端部的總距離，　　其中該沿著該第一互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的該第二端部的總距離，　　其中該第一互連線導電結構的該第一端部係自該第一互連線導電結構的該第一邊緣延伸至該第一互連線導電結構的該第二邊緣，且主要位在介於該第一互連線導電結構的該第一與第二邊緣之間的一空間之內，　　其中該第一互連線導電結構的該第二端部係自該第一互連線導電結構的該第一邊緣延伸至該第一互連線導電結構的該第二邊緣，且主要位在介於該第一互連線導電結構的該第一與第二邊緣之間的該空間之內，　　該第一互連線導電結構具有沿其頂面且自其第一端部延伸至其第二端部而定向在該第二方向的一縱向中心線，　　其中該第一互連線導電結構的該第一邊緣係實質筆直的，且定向成實質平行於該第一互連線導電結構的該縱向中心線，　　其中該第一互連線導電結構的該第二邊緣係實質筆直的，且定向成實質平行於該第一互連線導電結構的該縱向中心線，　　其中該第一互連線導電結構具有從其第一端部至其第二端部沿其縱向中心線加以量測的長度，　　其中該第一互連線導電結構具有在該第一互連線導電結構的該縱向中心線的中點於垂直該第二方向的該第一方向加以量測的寬度，　　其中該第一互連線層係形成於該半導體晶片內在該至少八個導電結構上方的一垂直位置，其中該第一互連線層係藉由至少一介電材料而與該至少八個導電結構的該等共平面頂面加以分隔開，　　其中該第二互連線層係形成於該半導體晶片內在該第一互連線層上方的一垂直位置，　　其中該第三互連線層係形成於該半導體晶片內在該第二互連線層上方的一垂直位置，且　　其中該第四互連線層係形成於該半導體晶片內在該第三互連線層上方的一垂直位置。
如申請專利範圍第8項之半導體晶片，其中該區域包含一第二互連線導電結構，配置在與該第一互連線導電結構相同的互連線層之中，　　該第二互連線導電結構具有一頂面，該第二互連線導電結構的該頂面的整個周緣係藉由該第二互連線導電結構的一第一端部、該第二互連線導電結構的一第二端部、該第二互連線導電結構的一第一邊緣、及該第二互連線導電結構的一第二邊緣加以界定，使得沿著該第二互連線導電結構的該頂面的整個周緣的總距離係等於沿著該第二互連線導電結構的該第一邊緣的總距離、與沿著該第二互連線導電結構的該第二邊緣的總距離、與沿著該第二互連線導電結構的該第一端部的總距離、與沿著該第二互連線導電結構的該第二端部的總距離之和，　　其中該沿著該第二互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的該第一端部的總距離，　　其中該沿著該第二互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的該第二端部的總距離，　　其中該沿著該第二互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的該第一端部的總距離，　　其中該沿著該第二互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的該第二端部的總距離，　　其中該第二互連線導電結構的該第一端部係自該第二互連線導電結構的該第一邊緣延伸至該第二互連線導電結構的該第二邊緣，且主要位在介於該第二互連線導電結構的該第一與第二邊緣之間的一空間之內，　　其中該第二互連線導電結構的該第二端部係自該第二互連線導電結構的該第一邊緣延伸至該第二互連線導電結構的該第二邊緣，且主要位在介於該第二互連線導電結構的該第一與第二邊緣之間的該空間之內，　　該第二互連線導電結構具有沿其頂面且自其第一端部延伸至其第二端部而定向在該第二方向的一縱向中心線，　　其中該第二互連線導電結構的該第一邊緣係實質筆直的，且定向成實質平行於該第二互連線導電結構的該縱向中心線，　　其中該第二互連線導電結構的該第二邊緣係實質筆直的，且定向成實質平行於該第二互連線導電結構的該縱向中心線，　　其中該第二互連線導電結構具有從其第一端部至其第二端部沿其縱向中心線加以量測的長度，　　其中該第二互連線導電結構具有在該第二互連線導電結構的該縱向中心線的中點於垂直該第二方向的該第一方向加以量測的寬度，　　其中該第一與第二互連線導電結構係配置成彼此相鄰且分隔開，使得介於它們縱向中心線之間在該第一方向上測得的距離係實質等於一第二間距。
如申請專利範圍第9項之半導體晶片，其中該區域包含一第三互連線導電結構，配置在與該第一和第二互連線導電結構相同的互連線層之中，　　該第三互連線導電結構具有一頂面，該第三互連線導電結構的該頂面的整個周緣係藉由該第三互連線導電結構的一第一端部、該第三互連線導電結構的一第二端部、該第三互連線導電結構的一第一邊緣、及該第三互連線導電結構的一第二邊緣加以界定，使得沿著該第三互連線導電結構的該頂面的整個周緣的總距離係等於沿著該第三互連線導電結構的該第一邊緣的總距離、與沿著該第三互連線導電結構的該第二邊緣的總距離、與沿著該第三互連線導電結構的該第一端部的總距離、與沿著該第三互連線導電結構的該第二端部的總距離之和，　　其中該沿著該第三互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第三互連線導電結構的該第一端部的總距離，　　其中該沿著該第三互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第三互連線導電結構的該第二端部的總距離，　　其中該沿著該第三互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第三互連線導電結構的該第一端部的總距離，　　其中該沿著該第三互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第三互連線導電結構的該第二端部的總距離，　　其中該第三互連線導電結構的該第一端部係自該第三互連線導電結構的該第一邊緣延伸至該第三互連線導電結構的該第二邊緣，且主要位在介於該第三互連線導電結構的該第一與第二邊緣之間的一空間之內，　　其中該第三互連線導電結構的該第二端部係自該第三互連線導電結構的該第一邊緣延伸至該第三互連線導電結構的該第二邊緣，且主要位在介於該第三互連線導電結構的該第一與第二邊緣之間的該空間之內，　　該第三互連線導電結構具有沿其頂面且自其第一端部延伸至其第二端部而定向在該第二方向的一縱向中心線，　　其中該第三互連線導電結構的該第一邊緣係實質筆直的，且定向成實質平行於該第三互連線導電結構的該縱向中心線，　　其中該第三互連線導電結構的該第二邊緣係實質筆直的，且定向成實質平行於該第三互連線導電結構的該縱向中心線，　　其中該第三互連線導電結構具有從其第一端部至其第二端部沿其縱向中心線加以量測的長度，　　其中該第三互連線導電結構具有在該第三互連線導電結構的該縱向中心線的中點於垂直該第二方向的該第一方向加以量測的寬度，　　其中該區域包含一第四互連線導電結構，配置在與該第一、第二及第三互連線導電結構相同的互連線層之中，　　該第四互連線導電結構具有一頂面，該第四互連線導電結構的該頂面的整個周緣係藉由該第四互連線導電結構的一第一端部、該第四互連線導電結構的一第二端部、該第四互連線導電結構的一第一邊緣、及該第四互連線導電結構的一第二邊緣加以界定，使得沿著該第四互連線導電結構的該頂面的整個周緣的總距離係等於沿著該第四互連線導電結構的該第一邊緣的總距離、與沿著該第四互連線導電結構的該第二邊緣的總距離、與沿著該第四互連線導電結構的該第一端部的總距離、與沿著該第四互連線導電結構的該第二端部的總距離之和，　　其中該沿著該第四互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第四互連線導電結構的該第一端部的總距離，　　其中該沿著該第四互連線導電結構的該第一邊緣的總距離係大於二倍之該沿著該第四互連線導電結構的該第二端部的總距離，　　其中該沿著該第四互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第四互連線導電結構的該第一端部的總距離，　　其中該沿著該第四互連線導電結構的該第二邊緣的總距離係大於二倍之該沿著該第四互連線導電結構的該第二端部的總距離，　　其中該第四互連線導電結構的該第一端部係自該第四互連線導電結構的該第一邊緣延伸至該第四互連線導電結構的該第二邊緣，且主要位在介於該第四互連線導電結構的該第一與第二邊緣之間的一空間之內，　　其中該第四互連線導電結構的該第二端部係自該第四互連線導電結構的該第一邊緣延伸至該第四互連線導電結構的該第二邊緣，且主要位在介於該第四互連線導電結構的該第一與第二邊緣之間的該空間之內，　　該第四互連線導電結構具有沿其頂面且自其第一端部延伸至其第二端部而定向在該第二方向的一縱向中心線，　　其中該第四互連線導電結構的該第一邊緣係實質筆直的，且定向成實質平行於該第四互連線導電結構的該縱向中心線，　　其中該第四互連線導電結構的該第二邊緣係實質筆直的，且定向成實質平行於該第四互連線導電結構的該縱向中心線，　　其中該第四互連線導電結構具有從其第一端部至其第二端部沿其縱向中心線加以量測的長度，　　其中該第四互連線導電結構具有在該第四互連線導電結構的該縱向中心線的中點於垂直該第二方向的該第一方向加以量測的寬度，　　其中該第三與第四互連線導電結構係配置成彼此相鄰且分隔開，使得介於它們縱向中心線之間在該第一方向上測得的距離係實質等於該第二間距。
如申請專利範圍第10項之半導體晶片，其中該區域之內該至少八個導電結構其中至少一者不形成任何電晶體之閘極電極，且在該第二方向測得的寬度實質等於該至少八個導電結構其中另一者在該第二方向測得的寬度。
如申請專利範圍第11項之半導體晶片，其中該第一、第二、第三及第四互連線導電結構係配置在該第一互連線層、該第二互連線層、或該第三互連線層任一者之內。
如申請專利範圍第1項之半導體晶片，其中該第八電連接件包含一或多個上覆互連線導電結構，或該第九電連接件包含一或多個上覆互連線導電結構，或該第八和該第九電連接件皆包含一或多個上覆互連線導電結構，其中各上覆互連線導電結構係在該半導體晶片之內的一各別的垂直位置，上覆於該至少八個導電結構其中一些而加以形成，俾以藉由至少一介電材料而與該至少八個導電結構的該等共平面頂面分隔開，　　其中作為該第八或第九電連接件一部分的各個上覆互連線導電結構具有一各別的頂面，該各別的頂面的整個周緣係藉由一相應第一端部、一相應第二端部、一相應第一邊緣、及一相應第二邊緣加以界定，使得沿著該各別的頂面的整個周緣的總距離係等於沿著該相應第一邊緣的總距離、與沿著該相應第二邊緣的總距離、與沿著該相應第一端部的總距離、與沿著該相應第二端部的總距離之和，　　其中該沿著該相應第一邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，其中該沿著該相應第二邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，　　其中該相應第一端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，其中該相應第二端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，　　其中作為該第八或第九電連接件一部分的各個上覆互連線導電結構具有沿其各別的頂面且自其相應第一端部延伸至其相應第二端部而定向的一各別的縱向中心線，該相應第一邊緣和該相應第二邊緣每一者係實質筆直的且定向成實質平行於該各別的縱向中心線。
如申請專利範圍第1項之半導體晶片，其中該第二導電結構的縱向中心線係實質對齊該第三導電結構的縱向中心線，且其中該第四導電結構的縱向中心線係實質對齊該第五導電結構的縱向中心線。
如申請專利範圍第14項之半導體晶片，其中該第一電晶體類型的第四電晶體的閘極電極和該第二電晶體類型的第四電晶體的閘極電極係由該至少八個導電結構其中單獨一個的各別部分加以形成。
如申請專利範圍第15項之半導體晶片，其中在該區域內的該至少八個導電結構其中至少一者係一無閘極形成導電結構，其不形成任何電晶體的閘極電極，　　該無閘極形成導電結構係配置在該至少八個導電結構的至少二個鄰近導電結構之間，該至少二個鄰近導電結構其中至少一者形成至少一電晶體的至少一閘極電極，　　該無閘極形成導電結構係加以配置，使得當在該第二方向量測時其縱向中心線係與該至少二個鄰近導電結構每一者的縱向中心線間隔該第一間距，　　該無閘極形成導電結構具有在該第二方向測得的寬度，該寬度實質等於該至少二個鄰近導電結構其中至少一者之在該第二方向上測得的寬度，該無閘極形成導電結構具有在該第一方向測得的整體長度，該整體長度度實質等於該至少二個鄰近導電結構其中至少一者之在該第一方向上測得的整體長度。
如申請專利範圍第16項之半導體晶片，其中該區域包含一第一連接形成導電結構，配置成物理性連結該第二導電結構的頂面，其中該第一連接形成導電結構係配置成與該第二導電結構的最接近閘極電極形成部分相距一第一連接距離，該第一連接距離係於該第一方向上在該第一連接形成導電結構與該第二導電結構的該最接近閘極電極形成部分的位置最靠近部分之間加以測得，　　其中該區域包含一第二連接形成導電結構，配置成物理性連結該第三導電結構的頂面，其中該第二連接形成導電結構係配置成與該第三導電結構的最接近閘極電極形成部分相距一第二連接距離，該第二連接距離係於該第一方向上在該第二連接形成導電結構與該第三導電結構的該最接近閘極電極形成部分的位置最靠近部分之間加以測得，　　其中該區域包含一第三連接形成導電結構，配置成物理性連結該第四導電結構的頂面，其中該第三連接形成導電結構係配置成與該第四導電結構的最接近閘極電極形成部分相距一第三連接距離，該第三連接距離係於該第一方向上在該第三連接形成導電結構與該第四導電結構的該最接近閘極電極形成部分的位置最靠近部分之間加以測得，　　其中該區域包含一第四連接形成導電結構，配置成物理性連結該第五導電結構的頂面，其中該第四連接形成導電結構係配置成與該第五導電結構的最接近閘極電極形成部分相距一第四連接距離，該第四連接距離係於該第一方向上在該第四連接形成導電結構與該第五導電結構的該最接近閘極電極形成部分的位置最靠近部分之間加以測得，　　其中該第一、第二、第三、及第四連接距離其中至少二者係不同的。
如申請專利範圍第18項之半導體晶片，其中該第八電連接件包含一或多個上覆互連線導電結構，各上覆互連線導電結構係在該半導體晶片之內的一各別的垂直位置，上覆於該至少八個導電結構其中一些而加以形成，俾以藉由至少一介電材料而與該至少八個導電結構的該等共平面頂面分隔開，　　其中作為該第八電連接件一部分的各個上覆互連線導電結構具有一各別的頂面，該各別的頂面的整個周緣係藉由一相應第一端部、一相應第二端部、一相應第一邊緣、及一相應第二邊緣加以界定，使得沿著該各別的頂面的整個周緣的總距離係等於沿著該相應第一邊緣的總距離、與沿著該相應第二邊緣的總距離、與沿著該相應第一端部的總距離、與沿著該相應第二端部的總距離之和，　　其中該沿著該相應第一邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，其中該沿著該相應第二邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，　　其中該相應第一端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，其中該相應第二端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，　　其中作為該第八電連接件一部分的各個上覆互連線導電結構具有沿其各別的頂面且自其相應第一端部延伸至其相應第二端部而定向的一各別的縱向中心線，該相應第一邊緣和該相應第二邊緣每一者係實質筆直的且定向成實質平行於該各別的縱向中心線。
如申請專利範圍第14項之半導體晶片，其中該第八電連接件包含一或多個上覆互連線導電結構，各上覆互連線導電結構係在該半導體晶片之內的一各別的垂直位置，上覆於該至少八個導電結構其中一些而加以形成，俾以藉由至少一介電材料而與該至少八個導電結構的該等共平面頂面分隔開，　　其中作為該第八電連接件一部分的各個上覆互連線導電結構具有一各別的頂面，該各別的頂面的整個周緣係藉由一相應第一端部、一相應第二端部、一相應第一邊緣、及一相應第二邊緣加以界定，使得沿著該各別的頂面的整個周緣的總距離係等於沿著該相應第一邊緣的總距離、與沿著該相應第二邊緣的總距離、與沿著該相應第一端部的總距離、與沿著該相應第二端部的總距離之和，　　其中該沿著該相應第一邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，其中該沿著該相應第二邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，　　其中該相應第一端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，其中該相應第二端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，　　其中作為該第八電連接件一部分的各個上覆互連線導電結構具有沿其各別的頂面且自其相應第一端部延伸至其相應第二端部而定向的一各別的縱向中心線，該相應第一邊緣和該相應第二邊緣每一者係實質筆直的且定向成實質平行於該各別的縱向中心線。
如申請專利範圍第14項之半導體晶片，其中該第一、第二、第三、第四、及第五導電結構其中三者具有不同的長度。
如申請專利範圍第20項之半導體晶片，其中該區域包含一第一連接形成導電結構，配置成物理性連結該第二導電結構的頂面，　　其中該區域包含一第二連接形成導電結構，配置成物理性連結該第三導電結構的頂面，　　其中該區域包含一第三連接形成導電結構，配置成物理性連結該第四導電結構的頂面，　　其中該區域包含一第四連接形成導電結構，配置成物理性連結該第五導電結構的頂面，　　其中該第一、第二、第三、及第四連接形成導電結構其中至少一者係配置在一各別的位置，該各別的位置係不在該第一電晶體集合的任何電晶體的任何閘極電極的正上方，且不在該第二電晶體集合的任何電晶體的任何閘極電極的正上方，且不在該區域的該內部子區域的正上方。
如申請專利範圍第21項之半導體晶片，其中該第一連接形成導電結構係配置成與該第二導電結構的最接近閘極電極形成部分相距一第一連接距離，該第一連接距離係於該第一方向上在該第一連接形成導電結構與該第二導電結構的該最接近閘極電極形成部分的位置最靠近部分之間加以測得，　　其中該第二連接形成導電結構係配置成與該第三導電結構的最接近閘極電極形成部分相距一第二連接距離，該第二連接距離係於該第一方向上在該第二連接形成導電結構與該第三導電結構的該最接近閘極電極形成部分的位置最靠近部分之間加以測得，　　其中該第三連接形成導電結構係配置成與該第四導電結構的最接近閘極電極形成部分相距一第三連接距離，該第三連接距離係於該第一方向上在該第三連接形成導電結構與該第四導電結構的該最接近閘極電極形成部分的位置最靠近部分之間加以測得，　　其中該第四連接形成導電結構係配置成與該第五導電結構的最接近閘極電極形成部分相距一第四連接距離，該第四連接距離係於該第一方向上在該第四連接形成導電結構與該第五導電結構的該最接近閘極電極形成部分的位置最靠近部分之間加以測得，　　其中該第一、第二、第三、及第四連接距離其中至少二者係不同的。
如申請專利範圍第22項之半導體晶片，其中該第一連接形成導電結構係配置成與該第二導電結構的延伸端部相距一第一延伸距離，其中該第二導電結構的該延伸端部為該第二導電結構的第一端部或第二端部，該第一延伸距離係從最靠近該第二導電結構之該延伸端部的該第一連接形成導電結構上的位置、於該第一方向上離開該第一電晶體類型之第二電晶體之閘極電極加以測得，　　其中該第二連接形成導電結構係配置成與該第三導電結構的延伸端部相距一第二延伸距離，其中該第三導電結構的該延伸端部為該第三導電結構的第一端部或第二端部，該第二延伸距離係從最靠近該第三導電結構之該延伸端部的該第二連接形成導電結構上的位置、於該第一方向上離開該第二電晶體類型之第二電晶體之閘極電極加以測得，　　其中該第三連接形成導電結構係配置成與該第四導電結構的延伸端部相距一第三延伸距離，其中該第四導電結構的該延伸端部為該第四導電結構的第一端部或第二端部，該第三延伸距離係從最靠近該第四導電結構之該延伸端部的該第三連接形成導電結構上的位置、於該第一方向上離開該第一電晶體類型之第三電晶體之閘極電極加以測得，　　其中該第四連接形成導電結構係配置成與該第五導電結構的延伸端部相距一第四延伸距離，其中該第五導電結構的該延伸端部為該第五導電結構的第一端部或第二端部，該第四延伸距離係從最靠近該第五導電結構之該延伸端部的該第四連接形成導電結構上的位置、於該第一方向上離開該第二電晶體類型之第三電晶體之閘極電極加以測得，　　其中該第一、第二、第三、及第四延伸距離其中至少二者係不同的。
如申請專利範圍第21項之半導體晶片，其中該第一、第二、第三、及第四連接形成導電結構其中至少二者係配置在一各別的位置，該各別的位置係不在該第一電晶體集合的任何電晶體的任何閘極電極的正上方，且不在該第二電晶體集合的任何電晶體的任何閘極電極的正上方，且不在該區域的該內部子區域的正上方。
如申請專利範圍第24項之半導體晶片，其中在該區域內的該至少八個導電結構其中至少一者係一無閘極形成導電結構，其不形成任何電晶體的閘極電極，　　該無閘極形成導電結構係配置在該至少八個導電結構的至少二個鄰近導電結構之間，該至少二個鄰近導電結構其中至少一者形成至少一電晶體的至少一閘極電極，　　該無閘極形成導電結構係加以配置，使得當在該第二方向量測時其縱向中心線係與該至少二個鄰近導電結構每一者的縱向中心線間隔該第一間距，　　該無閘極形成導電結構具有在該第二方向測得的寬度，該寬度實質等於該至少二個鄰近導電結構其中至少一者之在該第二方向上測得的寬度。
如申請專利範圍第25項之半導體晶片，其中該區域包含一第一閘極接點，配置成物理性接觸該第一導電結構的頂面，該第一閘極接點係實質在該第二方向上該第一導電結構的中心，該第一閘極接點係以實質垂直於該半導體晶片的基板的垂直方向從該第一導電結構的頂面延伸穿過一介電材料而接觸至少一互連線導電結構，　　其中該區域包含一第二閘極接點，配置成物理性接觸該第二導電結構的頂面，該第二閘極接點係實質在該第二方向上該第二導電結構的中心，該第二閘極接點係以實質垂直於該半導體晶片的基板的該垂直方向從該第二導電結構的頂面延伸穿過該介電材料而接觸至少一互連線導電結構，　　其中該區域包含一第三閘極接點，配置成物理性接觸該第三導電結構的頂面，該第三閘極接點係實質在該第二方向上該第三導電結構的中心，該第三閘極接點係以實質垂直於該半導體晶片的基板的該垂直方向從該第三導電結構的頂面延伸穿過該介電材料而接觸至少一互連線導電結構，　　其中該區域包含一第四閘極接點，配置成物理性接觸該第四導電結構的頂面，該第四閘極接點係實質在該第二方向上該第四導電結構的中心，該第四閘極接點係以實質垂直於該半導體晶片的基板的該垂直方向從該第四導電結構的頂面延伸穿過該介電材料而接觸至少一互連線導電結構，　　其中該區域包含一第五閘極接點，配置成物理性接觸該第五導電結構的頂面，該第五閘極接點係實質在該第二方向上該第五導電結構的中心，該第五閘極接點係以實質垂直於該半導體晶片的基板的該垂直方向從該第五導電結構的頂面延伸穿過該介電材料而接觸至少一互連線導電結構。
如申請專利範圍第25項之半導體晶片，其中該第一連接形成導電結構係配置成與該第二導電結構的延伸端部相距一第一延伸距離，其中該第二導電結構的該延伸端部為該第二導電結構的第一端部或第二端部，該第一延伸距離係從最靠近該第二導電結構之該延伸端部的該第一連接形成導電結構上的位置、於該第一方向上離開該第一電晶體類型之第二電晶體之閘極電極加以測得，　　其中該第二連接形成導電結構係配置成與該第三導電結構的延伸端部相距一第二延伸距離，其中該第三導電結構的該延伸端部為該第三導電結構的第一端部或第二端部，該第二延伸距離係從最靠近該第三導電結構之該延伸端部的該第二連接形成導電結構上的位置、於該第一方向上離開該第二電晶體類型之第二電晶體之閘極電極加以測得，　　其中該第三連接形成導電結構係配置成與該第四導電結構的延伸端部相距一第三延伸距離，其中該第四導電結構的該延伸端部為該第四導電結構的第一端部或第二端部，該第三延伸距離係從最靠近該第四導電結構之該延伸端部的該第三連接形成導電結構上的位置、於該第一方向上離開該第一電晶體類型之第三電晶體之閘極電極加以測得，　　其中該第四連接形成導電結構係配置成與該第五導電結構的延伸端部相距一第四延伸距離，其中該第五導電結構的該延伸端部為該第五導電結構的第一端部或第二端部，該第四延伸距離係從最靠近該第五導電結構之該延伸端部的該第四連接形成導電結構上的位置、於該第一方向上離開該第二電晶體類型之第三電晶體之閘極電極加以測得，　　其中該第一、第二、第三、及第四延伸距離其中至少二者係不同的。
一種半導體晶片內的積體電路製造方法，包含：　　形成複數電晶體於半導體晶片的一區域之內，該區域中的該複數電晶體每一者形成與一個以上邏輯功能之執行相關聯的電路的一部分，該複數電晶體具有由該區域內存在的至少八個導電結構其中一些所形成的各別閘極電極，其中形成該複數電晶體的步驟包括形成該至少八個導電結構每一者以分別具有一對應的頂面，其中該對應的頂面的整個周緣係藉由一對應的第一端部、一對應的第二端部、一對應的第一邊緣、及一對應的第二邊緣加以界定，使得沿著該對應的頂面的整個周緣的總距離係等於沿著該對應的第一邊緣的總距離、與沿著該對應的第二邊緣的總距離、與沿著該對應的第一端部的總距離、與沿著該對應的第二端部的總距離之和，　　其中該沿著該對應的第一邊緣的總距離係大於二倍之該沿著該對應的第一端部的總距離，　　其中該沿著該對應的第一邊緣的總距離係大於二倍之該沿著該對應的第二端部的總距離，　　其中該沿著該對應的第二邊緣的總距離係大於二倍之該沿著該對應的第一端部的總距離，　　其中該沿著該對應的第二邊緣的總距離係大於二倍之該沿著該對應的第二端部的總距離，　　其中該對應的第一端部係自該對應的第一邊緣延伸至該對應的第二邊緣，且主要位在介於該對應的該第一與第二邊緣之間的一空間之內，　　其中該對應的第二端部係自該對應的第一邊緣延伸至該對應的第二邊緣，且主要位在介於該對應的該第一與第二邊緣之間的該空間之內，　　該至少八個導電結構的該等頂面係彼此共平面，其中形成該複數電晶體的步驟包括形成該至少八個導電結構每一者以具有沿其頂面且自其第一端部延伸至其第二端部而定向在一第一方向的一對應的縱向中心線，　　該至少八個導電結構每一者具有從其第一端部至其第二端部沿其縱向中心線加以量測的長度，　　其中該至少八個導電結構每一者的該第一邊緣係實質筆直的，　　其中該至少八個導電結構每一者的該第二邊緣係實質筆直的，　　該至少八個導電結構每一者其第一邊緣和第二邊緣皆定向成實質平行於其縱向中心線，　　該至少八個導電結構每一者具有在其縱向中心線的中點於垂直該第一方向的一第二方向加以量測的寬度，其中該至少八個導電結構每一者的寬度係小於45奈米，　　該第一方向和該第二方向每一者定向成與該至少八個導電結構的該等共平面頂面實質平行，其中形成該複數電晶體的步驟包括以並排的方式配置該至少八個導電結構，使得該至少八個導電結構每一者係配置成使其長度的至少一部分係在該至少八個導電結構其中另一者的長度的至少一部分的旁邊，且其中該至少八個導電結構每一者係配置成使得於其縱向中心線與該至少八個導電結構其中至少一其他者的縱向中心線之間在該第二方向所測得的距離係實質等於一第一間距，該第一間距係小於或等於約193奈米，　　該至少八個導電結構包括一第一導電結構，該第一導電結構包括形成一第一電晶體類型的第一電晶體的一閘極電極的部分，該第一導電結構包括形成一第二電晶體類型的一第一電晶體的一閘極電極的部分，　　該至少八個導電結構包括一第二導電結構，該第二導電結構包括形成該第一電晶體類型的一第二電晶體的一閘極電極的部分，其中由該第二導電結構形成閘極電極的任何電晶體係該第一電晶體類型，　　該至少八個導電結構包括一第三導電結構，該第三導電結構包括形成該第二電晶體類型的第二電晶體的一閘極電極的部分，其中由該第三導電結構形成閘極電極的任何電晶體係該第二電晶體類型，　　該至少八個導電結構包括一第四導電結構，該第四導電結構包括形成該第一電晶體類型的第三電晶體的一閘極電極的部分，其中由該第四導電結構形成閘極電極的任何電晶體係該第一電晶體類型，　　該至少八個導電結構包括一第五導電結構，該第五導電結構包括形成該第二電晶體類型的第三電晶體的一閘極電極的部分，其中由該第五導電結構形成閘極電極的任何電晶體係該第二電晶體類型，　　該第一電晶體類型的第一電晶體包括一第一擴散終端，其係經由一第一電連接件加以電連接至該第一電晶體類型的第二電晶體的第一擴散終端，　　該第二電晶體類型的第一電晶體包括一第一擴散終端，其係經由一第二電連接件加以電連接至該第二電晶體類型的第二電晶體的第一擴散終端，　　該第一電晶體類型的第二電晶體包括一第二擴散終端，其係經由一第三電連接件加以電連接至該第一電晶體類型的第三電晶體的第一擴散終端，　　該第二電晶體類型的第二電晶體包括一第二擴散終端，其係經由一第四電連接件加以電連接至該第二電晶體類型的第三電晶體的第一擴散終端，　　該第一電晶體類型的第三電晶體包括一第二擴散終端，經由一第五電連接件加以電連接至該第一電晶體類型的第四電晶體的一第一擴散終端，　　該第二電晶體類型的第三電晶體包括一第二擴散終端，經由一第六電連接件加以電連接至該第二電晶體類型的第四電晶體的一第一擴散終端，　　其中該第三電連接件係經由一第七電連接件加以電連接至該第四電連接件，其中該第七電連接件包含一或多個上覆互連線導電結構，各上覆互連線導電結構係在該半導體晶片之內的一各別的垂直位置、上覆於該至少八個導電結構其中一些而加以形成，俾以藉由至少一介電材料而與該至少八個導電結構的該等共平面頂面分隔開，其中作為該第七電連接件一部分的各個上覆互連線導電結構具有一各別的頂面，該各別的頂面的整個周緣係藉由一相應第一端部、一相應第二端部、一相應第一邊緣、及一相應第二邊緣加以界定，使得沿著該各別的頂面的整個周緣的總距離係等於沿著該相應第一邊緣的總距離、與沿著該相應第二邊緣的總距離、與沿著該相應第一端部的總距離、與沿著該相應第二端部的總距離之和，其中該沿著該相應第一邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，其中該沿著該相應第二邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，其中該相應第一端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，其中該相應第二端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，其中作為該第七電連接件一部分的各個上覆互連線導電結構具有沿其各別的頂面且自其相應第一端部延伸至其相應第二端部而定向的一各別的縱向中心線，該相應第一邊緣和該相應第二邊緣每一者係實質筆直的且定向成實質平行於該各別的縱向中心線，　　其中該第一電晶體類型的第二電晶體的閘極電極係經由一第八電連接件加以電連接至該第二電晶體類型的第三電晶體的閘極電極，　　其中具有由該至少八個導電結構任一者所形成之閘極電極的該第一電晶體類型的各個電晶體係被包括在一第一電晶體集合，且其中具有由該至少八個導電結構任一者所形成之閘極電極的該第二電晶體類型的各個電晶體係被包括在一第二電晶體集合，其中該第一電晶體集合係藉由該區域的一內部子區域而與該第二電晶體集合分隔開，其中該內部子區域不包含任何電晶體的源極或汲極，　　其中當在該第二方向量測時該區域具有約965奈米的尺寸。
如申請專利範圍第28項之半導體晶片內的積體電路製造方法，更包含：　　形成設置在一第一互連線層、一第二互連線層、一第三互連線層、或第四互連線層其中任一者之內的一第一互連線導電結構，　　該第一互連線導電結構具有一頂面，該第一互連線導電結構的頂面的整個周緣係藉由該第一互連線導電結構的一第一端部、該第一互連線導電結構的一第二端部、該第一互連線導電結構的一第一邊緣、及該第一互連線導電結構的一第二邊緣加以界定，使得沿著該第一互連線導電結構的頂面的整個周緣的總距離係等於沿著該第一互連線導電結構的第一邊緣的總距離、與沿著該第一互連線導電結構的第二邊緣的總距離、與沿著該第一互連線導電結構的第一端部的總距離、與沿著該第一互連線導電結構的第二端部的總距離之和，　　其中該沿著該第一互連線導電結構的第一邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的第一端部的總距離，　　其中該沿著該第一互連線導電結構的第一邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的第二端部的總距離，　　其中該沿著該第一互連線導電結構的第二邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的第一端部的總距離，　　其中該沿著該第一互連線導電結構的第二邊緣的總距離係大於二倍之該沿著該第一互連線導電結構的第二端部的總距離，　　其中該第一互連線導電結構的第一端部係自該第一互連線導電結構的第一邊緣延伸至該第一互連線導電結構的第二邊緣，且主要位在介於該第一互連線導電結構的第一與第二邊緣之間的一空間之內，　　其中該第一互連線導電結構的第二端部係自該第一互連線導電結構的第一邊緣延伸至該第一互連線導電結構的第二邊緣，且主要位在介於該第一互連線導電結構的第一與第二邊緣之間的該空間之內，　　該第一互連線導電結構具有沿其頂面且自其第一端部延伸至其第二端部而定向在該第一方向的一縱向中心線，　　其中該第一互連線導電結構的該第一邊緣係實質筆直的，且定向成實質平行於該第一互連線導電結構的該縱向中心線，　　其中該第一互連線導電結構的該第二邊緣係實質筆直的，且定向成實質平行於該第一互連線導電結構的該縱向中心線，　　其中該第一互連線導電結構具有從其第一端部至其第二端部沿其縱向中心線加以量測的長度，　　其中該第一互連線導電結構具有在該第一互連線導電結構的該縱向中心線的中點於垂直該第一方向的該第二方向加以量測的寬度；及　　在與該第一互連線導電結構相同的互連線層之中，於與該第一互連線導電結構相鄰且分隔開的一位置形成一第二互連線導電結構，　　該第二互連線導電結構具有一頂面，該第二互連線導電結構的頂面的整個周緣係藉由該第二互連線導電結構的一第一端部、該第二互連線導電結構的一第二端部、該第二互連線導電結構的一第一邊緣、及該第二互連線導電結構的一第二邊緣加以界定，使得沿著該第二互連線導電結構的頂面的整個周緣的總距離係等於沿著該第二互連線導電結構的第一邊緣的總距離、與沿著該第二互連線導電結構的第二邊緣的總距離、與沿著該第二互連線導電結構的第一端部的總距離、與沿著該第二互連線導電結構的第二端部的總距離之和，　　其中該沿著該第二互連線導電結構的第一邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的第一端部的總距離，　　其中該沿著該第二互連線導電結構的第一邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的第二端部的總距離，　　其中該沿著該第二互連線導電結構的第二邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的第一端部的總距離，　　其中該沿著該第二互連線導電結構的第二邊緣的總距離係大於二倍之該沿著該第二互連線導電結構的第二端部的總距離，　　其中該第二互連線導電結構的第一端部係自該第二互連線導電結構的第一邊緣延伸至該第二互連線導電結構的第二邊緣，且主要位在介於該第二互連線導電結構的第一與第二邊緣之間的一空間之內，　　其中該第二互連線導電結構的第二端部係自該第二互連線導電結構的第一邊緣延伸至該第二互連線導電結構的第二邊緣，且主要位在介於該第二互連線導電結構的第一與第二邊緣之間的空間之內，　　該第二互連線導電結構具有沿其頂面且自其第一端部延伸至其第二端部而定向在該第一方向的一縱向中心線，　　其中該第二互連線導電結構的該第一邊緣係實質筆直的，且定向成實質平行於該第二互連線導電結構的該縱向中心線，　　其中該第二互連線導電結構的該第二邊緣係實質筆直的，且定向成實質平行於該第二互連線導電結構的該縱向中心線，　　其中該第二互連線導電結構具有從其第一端部至其第二端部沿其縱向中心線加以量測的長度，　　其中該第二互連線導電結構具有在該第二互連線導電結構的該縱向中心線的中點於垂直該第一方向的該第二方向加以量測的寬度，　　其中該第一和第二互連線導電結構係配置成使得介於它們縱向中心線之間於該第二方向上測得的距離係實質等於一第二間距，其中該第二間距係該第一間距的分數倍且其中該第二間距係小於或等於該第一間距，其中該第一互連線層係形成於該半導體晶片內在該至少八個導電結構上方的一垂直位置，其中該第一互連線層係藉由至少一介電材料而與該至少八個導電結構的該等共平面頂面加以分隔開，　　其中該第二互連線層係形成於該半導體晶片內在該第一互連線層上方的一垂直位置，　　其中該第三互連線層係形成於該半導體晶片內在該第二互連線層上方的一垂直位置，且　　其中該第四互連線層係形成於該半導體晶片內在該第三互連線層上方的一垂直位置。
如申請專利範圍第29項之半導體晶片內的積體電路製造方法，其中該第八電連接件包含一或多個上覆互連線導電結構，各上覆互連線導電結構係在該半導體晶片之內的一各別的垂直位置，上覆於該至少八個導電結構其中一些而加以形成，俾以藉由至少一介電材料而與該至少八個導電結構的該等共平面頂面分隔開，　　其中作為該第八電連接件一部分的各個上覆互連線導電結構具有一各別的頂面，該各別的頂面的整個周緣係藉由一相應第一端部、一相應第二端部、一相應第一邊緣、及一相應第二邊緣加以界定，使得沿著該各別的頂面的整個周緣的總距離係等於沿著該相應第一邊緣的總距離、與沿著該相應第二邊緣的總距離、與沿著該相應第一端部的總距離、與沿著該相應第二端部的總距離之和，其中該沿著該相應第一邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，其中該沿著該相應第二邊緣的總距離係大於二倍之該沿著該相應第一端部的總距離，且大於二倍之該沿著該相應第二端部的總距離，　　其中該相應第一端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，其中該相應第二端部係自該相應第一邊緣延伸至該相應第二邊緣，且主要位在介於該相應第一邊緣與該相應第二邊緣之間的空間之內，其中作為該第八電連接件一部分的各個上覆互連線導電結構具有沿其各別的頂面且自其相應第一端部延伸至其相應第二端部而定向的一各別的縱向中心線，該相應第一邊緣和該相應第二邊緣每一者係實質筆直的且定向成實質平行於該各別的縱向中心線。