TW201732496A - 用於經由記憶體時延控制來提供功率效率的系統和方法 - Google Patents

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Abstract

揭示用於對多處理器系統中的功率效率進行控制的系統、方法和電腦程式。該方法包括：決定針對多處理器系統中的複數個核中的一個核的、由於記憶體存取而導致的核停滯時間。決定針對複數個核中的一個核的核執行時間。計算核停滯時間相對於核執行時間的比率。該方法基於核停滯時間相對於核執行時間的比率，來動態地縮放針對記憶體匯流排的頻率表決。

Description

用於經由記憶體時延控制來提供功率效率的系統和方法
本案內容係關於用於經由記憶體時延控制來提供功率效率的系統和方法。
可攜式計算設備（例如，蜂巢式電話、智慧型電話、平板電腦、可攜式數位助理（PDA）、可攜式遊戲控制台、可穿戴設備和其他電池供電的設備）和其他計算設備持續提供不斷擴展的大量特性和服務，並且為使用者提供前所未有水平的對資訊、資源和通訊的存取。為了與這些服務增強保持同步，這些設備已經變得更加強大並且更加複雜。如今，可攜式計算設備通常包括晶片上系統（SoC），SoC包括嵌入在單個基底上的複數個記憶體客戶端（例如，一或多個中央處理單元（CPU）、圖形處理單元（GPU）、數位訊號處理器等）。該等記憶體客戶端可以從記憶體系統讀取資料並且將資料儲存在其中記憶體系統經由記憶體匯流排而電耦合到SoC。
可以對這些可攜式計算設備的能量效率和功率消耗進行管理，以滿足效能需求、工作負載類型等。例如，用於管理多處理器設備的功耗的現有方法可以涉及動態時鐘和電壓縮放（DCVS）技術。DCVS涉及選擇性地調整施加於處理器、硬體設備等的頻率及/或電壓，以產生期望的效能及/或功率效率特性。此外，記憶體頻率控制器亦可以調整記憶體系統的操作頻率，以控制記憶體頻寬。
處理核的繁忙時間包括兩種主要的分量：（1）核執行時間，其中處理核活動地執行指令和處理資料；及（2）核停滯時間，其中在快取記憶體未命中（cache miss）的情況下，處理核等待在記憶體中讀/寫資料。當存在很多次快取記憶體未命中時，處理核等待記憶體讀/寫存取，這會增加由於記憶體存取而導致的核停滯時間。增加的停滯時間百分比顯著地降低能量效率。如本發明所屬領域中所已知的，功率消耗代價取決於各種因素，其包括處理核的類型、核的操作頻率、溫度以及洩漏、以及停滯時間持續時間及/或百分比。現有的能量效率方案基於處理核頻寬表決來追求記憶體的最低操作頻率。
儘管現有方案可以經由增加處理核的操作頻率來減少執行時間，但是這並不解決核停滯時間。可以經由增加記憶體匯流排的操作頻率（較短的快取記憶體未命中和重新填充管理負擔）或者經由增加快取記憶體的大小（減少快取記憶體未命中），來減少核停滯時間。然而，這些方法並不解決核執行時間。
因此，存在對用於對多處理器系統的功率效率進行控制的改進的系統和方法的需求。
揭示用於對多處理器系統的功率效率進行控制的系統、方法和電腦程式。該方法包括：決定針對多處理器系統中的複數個核中的一個核的、由於記憶體存取導致的核停滯時間。決定針對該複數個核中的該一個核的核執行時間。計算該核停滯時間相對於該核執行時間的比率。基於該核停滯時間相對於該核執行時間的該比率，來動態地縮放針對記憶體匯流排的頻率表決。
另一實施例是一種系統，包括：動態隨機存取記憶體（DRAM）和晶片上系統（SoC），該SoC經由雙倍資料速率（DDR）匯流排而電耦合到該DRAM。該SoC包括複數個處理核、快取記憶體和DDR頻率控制器。該DDR頻率控制器被配置為基於針對該複數個處理核中的一個處理核的、核停滯時間相對於核執行時間的所計算的比率，來動態地縮放針對該DDR匯流排的頻率表決。
本文中使用「示例性」一詞來意指「用作實例、例子或者說明」。本文中被描述為「示例性」的任何態樣未必被解釋為比其他態樣更為優選或有優勢。
在該描述中，術語「應用」亦可以包括具有可執行內容（例如：目標代碼、腳本、位元組代碼、標記語言檔和補丁）的檔。此外，本文中提及的「應用」亦可以包括本質上不是可執行的檔（例如，可能需要打開的文件或者需要存取的其他資料檔案）。
術語「內容」亦可以包括具有可執行內容（例如：目標代碼、腳本、位元組代碼、標記語言檔和補丁）的檔。此外，本文中提及的「內容」亦可以包括本質上不是可執行的檔（例如，可能需要打開的文件或需要存取的其他資料檔案）。
如該描述中使用的，術語「組件」、「資料庫」、「模組」、「系統」等意欲代表電腦相關的實體，要麼硬體、韌體、硬體和軟體的結合、軟體、或執行的軟體。例如，組件可以是但不限於執行在處理器上的程序、處理器、物件、可執行檔、執行的執行緒、程式及/或電腦。經由說明的方式，執行在電腦設備上的應用和電腦設備二者可以是組件。一或多個組件可以位於程序及/或執行的執行緒內，並且一個組件可以位於一個電腦上及/或分佈在兩個或兩個以上電腦之間。另外，這些組件可以從具有儲存在其上的各種資料結構的各種電腦可讀取媒體執行。這些組件可以例如根據信號、經由本端及/或遠端程序來進行通訊，該信號具有一或多個資料封包（例如，來自一個組件的資料，該組件經由該信號與本端系統、分散式系統中的另一組件進行互動及/或跨越網路（例如，網際網路）與其他系統進行互動）。
在該描述中，術語「通訊設備」、「無線設備」、「無線電話」、「無線通訊設備」和「無線手持設備」可互換地使用。隨著第三代（「3G」）無線技術和第四代（「4G」）的出現，較大的頻寬可用性已經使得更多的可攜式計算設備具有更多種無線能力。因此，可攜式計算設備可以包括蜂巢式電話、傳呼機、PDA、智慧型電話、導航設備、或者具有無線連接或鏈路的手持電腦。
圖1圖示用於在多處理器系統中經由記憶體時延控制來對功率效率進行控制的系統100的實施例。可以在任何計算設備中實現系統100，這些計算設備包括個人電腦、工作站、伺服器或者可攜式細胞設備（PCD），例如，蜂巢式電話、智慧型電話、可攜式數位助理（PDA）、可攜式遊戲控制台、平板電腦或者電池供電的可穿戴設備。
如圖1中所示，系統100包括晶片上系統（SoC）102，晶片上系統（SoC）102經由記憶體匯流排電耦合到記憶體系統。在圖1的實施例中，記憶體系統包括記憶體設備（例如，動態隨機存取記憶體（DRAM）104），其經由記憶體匯流排（例如，雙倍資料速率（DDR）匯流排122）耦合到SoC 102。Soc 102包括片上組件，其包括經由SoC匯流排118互連的以下各項：複數個處理核106、108和110、DRAM控制器114（或者用於任何其他類型的記憶體的記憶體控制器）、快取記憶體112、以及資源功率管理器（RPM）116。
每個處理核106、108和110可以包括一或多個處理單元，例如，中央處理單元（CPU）、圖形處理單元（GPU）、數位訊號處理器（DSP）、視訊轉碼器、數據機、或者請求對記憶體系統的讀/寫存取的其他記憶體客戶端。系統100亦包括高級作業系統（HLOS）120。
DRAM控制器114控制資料在DDR匯流排122上的傳輸。快取記憶體112是儲存資料從而能夠為針對該資料的未來請求更快地服務的組件。在一個實施例中，快取記憶體112可以包括具有在複數個記憶體客戶端之間共享的末級快取記憶體的多級層次結構（例如，L1快取記憶體、L2快取記憶體等）。
RPM 116包括用於管理系統資源的各種功能方塊，例如，時鐘、調節器、匯流排頻率等。RPM 116使得系統100之每一者組件能夠對系統資源的狀態進行表決。如本發明所屬領域中所已知的，RPM 116可以包括中央資源管理器，該資源管理器被配置為對與處理核106、108和110有關的資料進行管理。在一個實施例中，RPM 116可以維護處理核106、108和110的類型的列表以及每個核的操作頻率、溫度和洩漏。如以下更詳細地描述的，RPM 116亦可以對每個核的停滯時間持續時間及/或百分比（例如，移動平均值）進行更新。對於每個核而言，RPM 116可以收集由於記憶體存取而引起的核停滯時間和核執行時間。可以經由一或多個計數器來明確地提供或者估計核停滯時間和核執行時間。例如，在一個實施例中，與快取記憶體112相關聯的快取記憶體未命中計數器可以用於估計核停滯時間。
RPM 116可以被配置為計算每個核的停滯持續時間的功率/能量代價管理負擔。在一個實施例中，可以經由將在停滯時間期間的功耗乘以停滯持續時間來計算功率/能量代價管理負擔。RPM 116可以計算系統100中的所有處理核的總停滯時間功率代價（能量管理負擔）。RPM 116亦可以被配置為計算針對高於以及低於當前級別的一個級別的操作頻率級別的記憶體系統功耗。基於該資訊，RPM 116可以判斷是否可以經由增加記憶體操作頻率來進一步減小整體SOC功耗（例如，DRAM 104和處理核106、108和110）。在這一點上，可以經由以較高頻率執行DRAM 104以及減少在核側的停滯時間功率消耗來實現功率減小。
在圖2的實施例中，RPM 116包括動態時鐘和電壓縮放（DCVS）控制器204、工作負載分析器202和DDR頻率控制器206。DCVS控制器204在介面208上從處理核106、108和110之每一者處理核接收核利用率資料（例如，利用率百分比）。工作負載分析器202在介面212上從處理核106、108和110之每一者處理核接收核停滯時間資料。工作負載分析器202亦可以在介面214上從快取記憶體112接收快取記憶體未命中比率資料。工作負載分析器202可以針對處理核106、108和110之每一者處理核來計算核停滯時間相對於核執行時間的比率。
圖3圖示沿著時間停留百分比300具有核停滯時間相對於執行時間的不同比率的兩種示例性工作負載類型。第一工作負載類型302包括核執行時間（方塊306）和由於記憶體存取時延而導致的核停滯時間（方塊308）。第二工作負載類型304包括核執行時間（方塊312）和由於記憶體存取時延而導致的核停滯時間（方塊314）。在方塊310和316處分別圖示針對第一和第二工作負載類型302和304的核閒置時間。如圖3中所示，第一工作負載類型302具有總繁忙時間的較大部分用於核執行時間306（與核停滯時間308相比）（亦即，較大的核執行時間百分比），而第二工作負載類型304具有總繁忙時間的較大部分用於核停滯時間314（與核執行時間312相比）（亦即，較大的核停滯時間百分比）。
經由接收針對每個處理核的核停滯時間和核執行時間二者，工作負載分析器202可以區分具有（例如，由於快取記憶體未命中而導致的）相對較大的停滯時間的工作負載任務（例如，工作負載類型B 304）。在此類情況下，RPM 116可以維持當前核頻率（或許在最小的功率代價的情況下稍微增加核頻率），同時增加記憶體頻率，以便在沒有效能降級的情況下減少核停滯時間。如圖3中所示，工作負載分析器202可以在介面216上向DCVS控制器204提供核執行時間百分比。如本發明所屬領域中已知的，DCVS控制器204可以基於核利用率百分比及/或核執行時間百分比來在介面210上發起核頻率縮放。工作負載分析器202可以在介面220上向DDR頻率控制器206提供核停滯時間百分比。回應於在介面222上接收到記憶體傳輸量簡檔資料，DDR頻率控制器206可以在介面222上發起記憶體頻率縮放。以這種方式，系統100使用核停滯時間相對於核執行時間的比率來增強關於記憶體頻率控制的決策。
圖4是示出用於在系統100中實現記憶體頻率控制的方法400的實施例的流程圖。在方塊402中，針對處理核106、108和110之每一者處理核，可以決定核停滯時間。如前述，核停滯時間包括工作負載繁忙時間中的、由於記憶體存取而導致的一部分。在方塊404處，可以決定對應的核執行時間。應當明白的是，可以向工作負載分析器202直接提供核停滯時間和核執行時間，及/或基於計數器來估計核停滯時間和核執行時間。例如，快取記憶體未命中計數器可以用於估計核停滯時間。在方塊406處，可以計算核停滯時間相對於核執行時間的比率。替代地，核停滯時間和核執行時間可以被表示為針對任務工作負載的總繁忙時間的百分比。在方塊408中，DDR記憶體頻率控制器可以基於所計算的比率或核停滯時間百分比來動態地縮放針對DDR匯流排122的頻率表決。
圖6a圖示用於動態地縮放異構處理器簇架構中的記憶體頻率表決的系統600的實施例，異構處理器簇架構的例子被稱為「big.LITTLE」異構架構。「big.LITTLE」和其他異構架構包括處理器核群組，在該處理器核群組中，一組相對較慢較低功率的處理器核與一組相對較強大的處理器核相耦合。例如，具有較高效能能力的一組處理器或處理器核604通常被稱為「大簇（Big cluster）」，而具有最小功率消耗但是能夠提供合適效能（但是與大簇的效能相比相對少）的另一組處理器或者處理器核602被稱為「小簇（Little cluster）」。快取記憶體控制器可以根據效能及/或功率要求（這可以基於各種用例而變化）將任務排程為由大簇或者小簇執行。大簇可以用於期望較高效能的情況（例如，製圖、遊戲等），而小簇可以用於相對較低功率用例（例如，文字應用）。
系統600亦可以包括其他處理設備，例如，圖形處理單元（GPU）606和數位訊號處理器（DSP）608。因為效能和功率代價可以根據核類型而改變，因此不同的縮放因數可以應用於不同的核及/或簇。功能縮放塊610、612、614和616可以分別用於動態地縮放針對小CPU 602、大CPU 604、GPU 606和DSP 608的暫態記憶體頻寬表決。被提供給塊610、612、614和616的「原始IB表決」包括原始暫態表決（例如，以百萬位元組/秒為單位）。應當明白，原始暫態表決表示核（或者其他處理設備）可以在預定短時間持續時間（例如，數十或數百奈秒）內產生的峰值讀/寫傳輸量的量。每個縮放塊可以被配置有與對應的處理設備匹配的專用縮放因數。功能縮放塊610、612、614和616根據核停滯百分比，將原始暫態頻寬表決按比例放大/縮小為較高或者較低的值。在一個實施例中，該縮放可以經由簡單的乘法或者查閱資料表或者數學轉換函數來實現。功能縮放塊610、612、614和616的輸出連同例如對應的平均頻寬表決被提供給DDR頻率控制器206。如圖6a中進一步所示，「AB表決」包括平均頻寬表決（例如，以百萬位元組/秒為單位）。AB表決表示核（或者其他處理設備）在與IB表決相比的預定相對更長時間持續時間（例如，幾秒）內產生的平均讀/寫傳輸量的量。DDR頻率控制器206向DDR匯流排122提供頻率輸出618。
應當明白，關於核停滯時間相對於核執行時間的資訊可以用於增強各種系統控制（例如，核DCVS、記憶體頻率控制、big.LITTLE排程和快取記憶體分配）。圖5圖示可以基於核停滯時間相對於核執行時間的比率來執行的示例性控制動作。若該比率超過預定的或者所計算的閾值（方塊502），則記憶體頻率控制單元506可以按比例放大DDR匯流排頻率（方塊510）。快取記憶體分配器508可以將更多的快取記憶體儲存區分配給對應的處理核。若該比率低於預定的或者所計算的閾值（方塊504），則記憶體頻率控制單元506可以按比例縮小DDR匯流排頻率（方塊512）。快取記憶體分配器508可以將較少的快取記憶體儲存區分配給對應的處理核（方塊516）。
圖6b圖示功能縮放塊650的另一實施例。如圖6b中所示，功能縮放塊650可以接收輸入X、Y和Z。輸入X包括原始IB表決。輸入Y包括核停滯時間百分比或者快取記憶體未命中比率。輸入Z可以包括任何其他因數，例如，當記憶體頻寬壓縮特徵被系統100啟用時的資料壓縮比。功能縮放塊650輸出經縮放的IB表決（W），其具有等於常數（C）、調整因數（S）和輸入X的乘積的值。圖6b中的曲線圖660和670圖示用於經由功能縮放塊650來動態地縮放記憶體頻率表決的實施例。曲線圖660圖示根據以下等式的示例性調整因數（S）： S = [100%] / (100% - 核停滯時間%) 等式1 曲線圖670圖示沿著曲線圖660中的線662的經縮放的IB表決（W）的對應值（線672、674、676和678）。曲線圖660中的點664與曲線圖670中的線674相對應。曲線圖660中的點666與曲線圖670中的線678相對應。如圖所示，線674比線678更陡峭。本發明所屬領域中具有通常知識者將明白的是，線674可以表示存在相對較大的核停滯時間百分比和期望較高的DRAM頻率的情況。線678可以表示存在相對較小的核停滯時間百分比以及期望較低的DRAM頻率的情況。在這點上，功能縮放塊650可以動態地調整曲線圖670中示出的線之間的記憶體頻率。
圖7圖示用於動態地縮放記憶體頻率表決的系統700的另一實施例。系統700具有多級快取記憶體結構，其包括共享快取記憶體112和分別用於GPU 606和CPU 602/604的專用快取記憶體702和704。系統700亦包括GPU DCVS控制器706、CPU DCVS控制器704和big.Little排程器708。GPU DCVS控制器706在介面724上從GPU 606接收GPU利用率資料（例如，利用率百分比）。CPU DCVS控制器706在介面720上從CPU 602/604接收CPU利用率資料（例如，利用率百分比）。
工作負載分析器202在介面712上從GPU 606接收核停滯時間資料。工作負載分析器202在介面714上從CPU 602/604接收核停滯時間資料。工作負載分析器202亦可以在介面710上從專用快取記憶體702和704接收快取記憶體未命中比率資料。工作負載分析器202可以計算針對GPU 606和CPU 602/604的核執行時間百分比和核停滯時間百分比。如圖7中進一步所示，工作負載分析器202可以在介面716上將核執行時間百分比提供給CPU DCVS控制器704。如本發明所屬領域中已知的，CPU DCVS控制器704可以基於核利用率百分比及/或核執行時間百分比，來在介面722上發起CPU頻率縮放。GPU DCVS控制器706可以基於核利用率百分比及/或核執行時間百分比，來在介面726上發起GPU頻率縮放。Big.Little排程器708可以經由介面728在大簇與小簇之間執行任務遷移。
工作負載分析器202可以在介面718上將核停滯時間百分比提供給DDR頻率控制器206。回應於在介面732上接收到記憶體傳輸量簡檔資料，DDR頻率控制器206可以在介面734上發起記憶體頻率縮放。共享快取記憶體分配器508可以與工作負載分析器202經由介面連接，並且可以基於核停滯時間相對於核執行時間的比率，將更多或更少的快取記憶體分配給GPU 606及/或CPU 602/604。
本發明所屬領域中具有通常知識者將容易明白，用於動態地縮放記憶體頻率的方案亦可以擴展到及/或應用於例如針對複數個異構核（例如，數據機核、DSP核、視訊編解碼核、照相機核、音訊編解碼核以及顯示器處理器核）的替代的實施例中。
如前述，可以將系統100合併到任何期望的計算系統中。圖8圖示被合併到示例性可攜式計算設備（PCD）800的系統100。應當容易明白，可以將系統100的某些組件（例如，RPM 116）可以包括在SoC 322上（圖8），而其他組件（例如，DRAM 104）是耦合到SoC 322的外部組件。SoC 322可以包括多核CPU 802。多核CPU 802可以包括第0核801、第1核812和第N核814。這些核中的一個核可以包括例如圖形處理單元（GPU），其他核中的一或多個核包括CPU。
顯示器控制器328和觸控式螢幕控制器330可以耦合到CPU 802。進而，在晶片上系統322外部的觸控式螢幕顯示器606可以耦合到顯示器控制器328和觸控式螢幕控制器330。
圖8進一步圖示視訊轉碼器334（例如，逐行倒相（PAL）編碼器、順序色彩儲存（SECAM）編碼器或者美國國家電視系統委員會（NTSC）編碼器）耦合到多核CPU 802。此外，視訊放大器336耦合到視訊轉碼器334和觸控式螢幕顯示器806。此外，視訊連接埠338耦合到視訊放大器336。如圖8中所示，通用序列匯流排（USB）控制器340耦合到多核CPU 802。此外，USB埠342耦合到USB控制器340。記憶體104和使用者標識模組（SIM）卡346亦可以耦合到多核CPU 802。
此外，如圖8中所示，數位照相機348可以耦合到多核CPU 802。在示例性態樣中，數位照相機348是電荷耦合裝置（CCD）照相機或者互補金屬氧化物半導體（CMOS）照相機。
如圖8中進一步所示，身歷聲音訊編碼解碼器（CODEC）350可以耦合到多核CPU 802。此外，音訊放大器352可以耦合到身歷聲音訊CODEC 350。在示例性態樣中，第一身歷聲揚聲器354和第二身歷聲揚聲器356耦合到音訊放大器352。圖8圖示麥克風放大器358亦可以耦合到身歷聲音訊CODEC 350。此外，麥克風360可以耦合到麥克風放大器358。在特定的態樣中，調頻（FM）無線電調諧器362可以耦合到身歷聲音訊CODEC 350。此外，FM天線364耦合到FM無線電調諧器362。此外，身歷聲耳機366可以耦合到身歷聲音訊CODEC 350。
圖8亦圖示射頻（RF）收發機368可以耦合到多核CPU 802。RF開關370可以耦合到RF收發機368和RF天線372。小鍵盤204可以耦合到多核CPU 802。此外，具有麥克風376的單聲道耳機可以耦合到多核CPU 802。此外，振動器設備378可以耦合到多核CPU 802。
圖8亦圖示電源380可以耦合到晶片上系統322。在特定的態樣中，電源380是直流（DC）電源，該直流（DC）電源向PCD 800中的需要電力的各個組件提供電力。此外，在特定的態樣中，電源是可重複充電的DC電池或DC電源，該可重複充電的DC電池或DC電源可以從連接到AC電源的交流電（AC）到DC變壓器得到。
圖8亦指示了PCD 800亦可以包括網卡388，其可以用於存取資料網路（例如，區域網路、個人區域網路或者任何其他網路）。網卡388可以是藍芽網卡、WiFi網卡、個人區域網路（PAN）卡、個人區域網路超低功率技術（PeANUT）網卡、電視/電纜/衛星調諧器、或者本發明所屬領域中公知的任何其他網卡。此外，網卡388可以被合併到晶片中，即網卡388可以是晶片中的完整解決方案，並且可以不是單獨的網卡388。
如圖8中所示，觸控式螢幕顯示器806、視訊連接埠338、USB埠342、照相機348、第一身歷聲揚聲器354、第二身歷聲揚聲器356、麥克風360、FM天線364、身歷聲耳機366、RF開關370、RF天線372、小鍵盤374、單聲道耳機376、振動器378和電源380可以在晶片上系統322的外部。
應當明白，可以將本文所描述的這些方法步驟中的一或多個步驟作為電腦程式指令儲存在記憶體中，例如，上述模組。這些指令可以由任何適當的處理器與對應的模組相結合或合作來執行，以執行本文所描述的方法。
本說明書中描述的程序或者程序流程中的某些步驟自然在其他步驟之前，以使得本發明如所描述地實施。然而，本發明並不限於所描述的步驟的次序，若此類次序或者順序並不改變本發明的功能的話。亦即，所認識到的是，在不脫離本發明的範疇和精神的情況下，一些步驟可以在其他步驟之前、之後或者與其他步驟並行地（基本上同時地）執行。在一些實例中，在不脫離本發明的情況下，可以省略或者不執行某些步驟。此外，諸如「之後」、「隨後」、「接下來」等的詞語並不意欲限制步驟的次序。這些詞語僅用於引導讀者通讀對示例性方法的描述。
此外，本發明所屬領域中具有通常知識者在程式設計時能夠基於例如本說明書中的流程圖和相關描述，來編寫電腦代碼或辨識合適的硬體及/或電路，以便毫無困難地實現所揭示的發明。
因此，對特定的程式碼指令集或具體硬體設備的揭示並不被視為對於充分理解如何實現和使用本發明而言是必要的。在以上描述中並且結合可能示出各種程序流程的圖，更加詳細地解釋了所要求保護的電腦實現程序的發明功能。
在一或多個示例性態樣中，所描述的功能可以用硬體、軟體、韌體或者其任意組合來實現。若用軟體來實現，這些功能可以儲存在電腦可讀取媒體上或者作為電腦可讀取媒體上的一或多個指令或代碼進行傳輸。電腦可讀取媒體包括電腦儲存媒體和通訊媒體二者，該通訊媒體包括有利於電腦程式從一個地方傳送到另一個地方的任何媒體。儲存媒體可以是可以由電腦存取的任何可用媒體。舉例說明而非限制，這些電腦可讀取媒體可以包括RAM、ROM、EEPROM、NAND快閃記憶體、NOR快閃記憶體、M-RAM、P-RAM、R-RAM、CD-ROM或其他光碟儲存、磁碟儲存或其他磁存放裝置、或者可以用於攜帶或儲存具有指令或資料結構形式的期望的程式碼並且可以由電腦存取的任何其他媒體。
此外，將任何連接適當地稱作電腦可讀取媒體。例如，若軟體是使用同軸電纜、光纖光纜、雙絞線、數位用戶線路（「DSL」）、或者諸如紅外線、無線電和微波之類的無線技術從網站、伺服器或其他遠端源發送的，則同軸電纜、光纖光纜、雙絞線、DSL、或者諸如紅外線、無線電和微波之類的無線技術被包括在媒體的定義中。
如本文中所使用的，磁碟（disk）和光碟（disc）包括壓縮光碟（「CD」）、鐳射光碟、光碟、數位多功能光碟（「DVD」）、軟碟和藍光光碟，其中磁碟通常磁性地複製資料，而光碟則用鐳射來光學地複製資料。上文的組合亦應當包括在電腦可讀取媒體的範疇之內。
在不脫離本發明的精神和範疇的情況下，本發明所涉及的替代實施例對於本發明所屬領域中具有通常知識者而言將變得顯而易見。因此，儘管詳細地示出並描述了所選擇的態樣，但是將理解的是，在不脫離本發明的精神和範疇（如以下請求項所限定的）的情況下，可以在其中進行各種替換和改變。
100‧‧‧系統
102‧‧‧晶片上系統（SoC）
104‧‧‧動態隨機存取記憶體（DRAM）
106‧‧‧處理核
108‧‧‧處理核
110‧‧‧處理核
112‧‧‧快取記憶體
114‧‧‧DRAM控制器
116‧‧‧資源功率管理器（RPM）
118‧‧‧SoC匯流排
120‧‧‧高級作業系統（HLOS）
122‧‧‧DDR匯流排
202‧‧‧工作負載分析器
204‧‧‧動態時鐘和電壓縮放（DCVS）控制器
206‧‧‧DDR頻率控制器
208‧‧‧介面
210‧‧‧介面
212‧‧‧介面
214‧‧‧介面
216‧‧‧介面
220‧‧‧介面
222‧‧‧介面
300‧‧‧時間停留百分比
302‧‧‧第一工作負載類型
304‧‧‧第二工作負載類型
306‧‧‧核執行時間
308‧‧‧核停滯時間
310‧‧‧閒置
312‧‧‧核執行時間
314‧‧‧核停滯時間
316‧‧‧方塊
322‧‧‧SoC
328‧‧‧顯示器控制器
330‧‧‧觸控式螢幕控制器
334‧‧‧視訊轉碼器
336‧‧‧視訊放大器
338‧‧‧視訊連接埠
340‧‧‧USB控制器
342‧‧‧USB埠
348‧‧‧照相機
350‧‧‧身歷聲音訊編碼解碼器（CODEC）
352‧‧‧音訊放大器
354‧‧‧第一身歷聲揚聲器
356‧‧‧第二身歷聲揚聲器
358‧‧‧麥克風放大器
360‧‧‧麥克風
362‧‧‧調頻（FM）無線電調諧器
364‧‧‧FM天線
366‧‧‧身歷聲耳機
368‧‧‧射頻（RF）收發機
370‧‧‧RF開關
372‧‧‧RF天線
374‧‧‧小鍵盤
376‧‧‧單聲道耳機
378‧‧‧振動器
380‧‧‧電源
388‧‧‧網卡
400‧‧‧方法
402‧‧‧方塊
404‧‧‧方塊
406‧‧‧方塊
408‧‧‧方塊
502‧‧‧方塊
504‧‧‧方塊
506‧‧‧方塊
508‧‧‧方塊
510‧‧‧方塊
512‧‧‧方塊
514‧‧‧方塊
516‧‧‧方塊
600‧‧‧系統
602‧‧‧小CPU
604‧‧‧大CPU
606‧‧‧GPU
608‧‧‧DSP
610‧‧‧功能縮放塊
612‧‧‧功能縮放塊
614‧‧‧功能縮放塊
616‧‧‧功能縮放塊
618‧‧‧頻率輸出
650‧‧‧功能縮放塊
660‧‧‧曲線圖
662‧‧‧線
664‧‧‧點
666‧‧‧點
670‧‧‧曲線圖
672‧‧‧線
674‧‧‧線
676‧‧‧線
678‧‧‧線
700‧‧‧系統
702‧‧‧專用快取記憶體
704‧‧‧專用快取記憶體
706‧‧‧GPU DCVS控制器
708‧‧‧big.Little排程器
710‧‧‧介面
712‧‧‧介面
714‧‧‧介面
716‧‧‧介面
718‧‧‧介面
720‧‧‧介面
722‧‧‧介面
724‧‧‧介面
726‧‧‧介面
728‧‧‧介面
732‧‧‧介面
734‧‧‧介面
800‧‧‧可攜式計算設備（PCD）
802‧‧‧多核CPU
806‧‧‧觸控式螢幕顯示器
810‧‧‧第0核
812‧‧‧第1核
814‧‧‧第N核
在附圖中，貫穿各個視圖，除非另有指示，否則類似的元件符號代表類似的部分。對於具有字母字元名稱的元件符號（例如，「102A」或者「102B」）而言，字母字元名稱可以對同一圖中存在的兩個類似部分或元素進行區分。當元件符號意欲包含在所有圖中具有相同元件符號的所有部分時，可以省略元件符號的字母字元名稱。
圖1是用於基於核停滯時間相對於核執行時間的比率來對多處理器系統的功率效率進行控制的系統的實施例的方塊圖。
圖2是示出圖1的資源功率管理器（RPM）的操作的組合流程/方塊圖。
圖3圖示具有核停滯時間相對於核執行時間的不同比率的兩種示例性工作負載類型。
圖4是示出用於基於核停滯時間相對於核執行時間的比率來對圖1和圖2的系統的功率效率進行控制的方法的實施例的流程圖。
圖5是示出可以基於核停滯時間相對於核執行時間的比率來執行的示例性控制動作的表格。
圖6a是示出圖1的DDR頻率控制器的實施例的組合方塊/流程圖。
圖6b圖示圖6a中的功能縮放塊的另一實施例。
圖7是用於基於核停滯時間相對於核執行時間的比率來實現記憶體頻率控制的異構核架構的另一實施例的組合方塊/流程圖。
圖8是用於合併圖1的系統的可攜式通訊設備的實施例的方塊圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
(請換頁單獨記載) 無
100‧‧‧系統
102‧‧‧晶片上系統(SoC)
104‧‧‧動態隨機存取記憶體(DRAM)
106‧‧‧處理核
108‧‧‧處理核
110‧‧‧處理核
112‧‧‧快取記憶體
114‧‧‧DRAM控制器
116‧‧‧資源功率管理器(RPM)
118‧‧‧SoC匯流排
120‧‧‧高級作業系統(HLOS)
122‧‧‧DDR匯流排

Claims (30)

  1. 一種用於對一多處理器系統中的功率效率進行控制的方法，該方法包括以下步驟： 決定針對一多處理器系統中的複數個核中的一個核的、由於記憶體存取而導致的一核停滯時間； 決定針對該複數個核中的該一個核的一核執行時間； 計算該核停滯時間相對於該核執行時間的一比率；及 基於該核停滯時間相對於該核執行時間的該比率，來動態地縮放針對一記憶體匯流排的一頻率表決。
  2. 根據請求項1之方法，其中該動態地縮放該頻率表決包括以下步驟：按比例放大針對該記憶體匯流排的該頻率表決。
  3. 根據請求項1之方法，其中該動態地縮放該頻率表決包括以下步驟：按比例縮小針對該記憶體匯流排的該頻率表決。
  4. 根據請求項1之方法，其中該核停滯時間是被量測的或者基於一快取記憶體未命中計數器而被估計的。
  5. 根據請求項1之方法，其中該多處理器系統包括一big.LITTLE架構。
  6. 根據請求項1之方法，其中該多處理器系統位於一晶片上系統（SoC）上，該SoC經由該記憶體匯流排而電耦合到一記憶體設備。
  7. 根據請求項1之方法，亦包括以下步驟： 基於該核停滯時間相對於該核執行時間的該比率，來調整對一共享系統快取記憶體的分配。
  8. 根據請求項1之方法，亦包括以下步驟： 基於一頻寬壓縮率來調整針對該記憶體匯流排的該頻率表決。
  9. 一種用於對一多處理器系統的功率效率進行控制的系統，該系統包括： 用於決定針對一多處理器系統中的複數個核中的一個核的、由於記憶體存取而導致的一核停滯時間的單元； 用於決定針對該複數個核中的該一個核的一核執行時間的單元； 用於計算該核停滯時間相對於該核執行時間的一比率的單元；及 用於基於該核停滯時間相對於該核執行時間的該比率，來動態地縮放針對一記憶體匯流排的一頻率表決的單元。
  10. 根據請求項9之系統，其中該用於動態地縮放該頻率表決的單元包括：用於按比例放大針對該記憶體匯流排的該頻率表決的單元。
  11. 根據請求項9之系統，其中該用於動態地縮放該頻率表決的單元包括：用於按比例縮小針對該記憶體匯流排的該頻率表決的單元。
  12. 根據請求項9之系統，其中該用於決定該核停滯時間的單元包括以下各項中的一項：用於量測該核停滯時間的單元以及用於基於一快取記憶體未命中率來估計該核停滯時間的單元。
  13. 根據請求項9之系統，其中該多處理器系統包括一big.LITTLE架構。
  14. 根據請求項9之系統，其中該多處理器系統位於一晶片上系統（SoC）上，該SoC經由該記憶體匯流排而電耦合到一記憶體設備。
  15. 根據請求項9之系統，亦包括： 用於基於該核停滯時間相對於該核執行時間的該比率，來調整對一共享系統快取記憶體的分配的單元。
  16. 根據請求項9之系統，亦包括： 用於基於一頻寬壓縮率來調整針對該記憶體匯流排的該頻率表決的單元。
  17. 一種電腦程式，該電腦程式包括在一記憶體中並且可由一處理器執行以用於實現用於對一多處理器系統中的功率效率進行控制的方法，該方法包括以下步驟： 決定針對一多處理器系統中的複數個核中的一個核的、由於記憶體存取而導致的一核停滯時間； 決定針對該複數個核中的該一個核的一核執行時間； 計算該核停滯時間相對於該核執行時間的一比率；及 基於該核停滯時間相對於該核執行時間的該比率，來動態地縮放針對一記憶體匯流排的一頻率表決。
  18. 根據請求項17之電腦程式，其中該動態地縮放該頻率表決包括以下步驟：按比例放大針對該記憶體匯流排的該頻率表決。
  19. 根據請求項17之電腦程式，其中該動態地縮放該頻率表決包括以下步驟：按比例縮小針對該記憶體匯流排的該頻率表決。
  20. 根據請求項17之電腦程式，其中該核停滯時間是被量測的或者基於一快取記憶體未命中計數器而被估計的。
  21. 根據請求項17之電腦程式，其中該多處理器系統包括一big.LITTLE架構。
  22. 根據請求項17之電腦程式，其中該多處理器系統位於一晶片上系統（SoC）上，該SoC經由該記憶體匯流排而電耦合到一記憶體設備。
  23. 根據請求項17之電腦程式，其中該方法亦包括以下步驟： 基於該核停滯時間相對於該核執行時間的該比率，來調整對一共享系統快取記憶體的分配。
  24. 根據請求項17之電腦程式，其中該方法亦包括以下步驟： 基於一頻寬壓縮率，來調整針對該記憶體匯流排的該頻率表決。
  25. 一種用於對一多處理器系統中的功率效率進行控制的系統，該系統包括： 一動態隨機存取記憶體（DRAM）；及 一晶片上系統（SoC），其經由一雙倍資料速率（DDR）匯流排而電耦合到該DRAM，該SoC系統包括： 複數個處理核； 一快取記憶體；及 一DDR頻率控制器，其被配置為基於所計算的、針對該複數個處理核中的一個處理核的、一核停滯時間相對於一核執行時間的一比率，來動態地縮放針對該DDR匯流排的一頻率表決。
  26. 根據請求項25之系統，其中該動態地縮放該頻率表決包括：按比例放大針對該記憶體匯流排的該頻率表決。
  27. 根據請求項25之系統，其中該動態地縮放該頻率表決包括：按比例縮小針對該記憶體匯流排的該頻率表決。
  28. 根據請求項25之系統，其中該核停滯時間是被量測的或者基於一快取記憶體未命中計數器而被估計的。
  29. 根據請求項25之系統，其中該複數個處理核包括一big.LITTLE架構。
  30. 根據請求項25之系統被合併到一可攜式通訊設備中。
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