TW201730765A - 錯誤校正電路和錯誤校正方法 - Google Patents

錯誤校正電路和錯誤校正方法 Download PDF

Info

Publication number
TW201730765A
TW201730765A TW105133154A TW105133154A TW201730765A TW 201730765 A TW201730765 A TW 201730765A TW 105133154 A TW105133154 A TW 105133154A TW 105133154 A TW105133154 A TW 105133154A TW 201730765 A TW201730765 A TW 201730765A
Authority
TW
Taiwan
Prior art keywords
syndrome
error correction
bit
codeword
matrix
Prior art date
Application number
TW105133154A
Other languages
English (en)
Inventor
金境範
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201730765A publication Critical patent/TW201730765A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2948—Iterative decoding
    • H03M13/2951—Iterative decoding using iteration stopping criteria
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1157—Low-density generator matrices [LDGM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1108—Hard decision decoding, e.g. bit flipping, modified or weighted bit flipping
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1575—Direct decoding, e.g. by a direct determination of the error locator polynomial from syndromes and subsequent analysis or by matrix operations involving syndromes, e.g. for codes with a small minimum Hamming distance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3746—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 with iterative decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/45—Soft decoding, i.e. using symbol reliability information
    • H03M13/451—Soft decoding, i.e. using symbol reliability information using a set of candidate code words, e.g. ordered statistics decoding [OSD]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/45—Soft decoding, i.e. using symbol reliability information
    • H03M13/458—Soft decoding, i.e. using symbol reliability information by updating bit probabilities or hard decisions in an iterative fashion for convergence to a final decoding result
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Algebra (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

本發明關於一種錯誤校正方法，其包括：執行第一錯誤校正操作，第一錯誤校正操作包括透過基於同位檢查矩陣計算對應於碼字的校正子矩陣來執行校正子檢查操作、根據校正子檢查操作的結果對碼字執行解碼操作以及反覆運算解碼操作直到在執行解碼操作時獲得的碼字通過校正子檢查操作或解碼操作的反覆運算計數達到閾值計數；將在解碼操作被反覆運算時計算的校正子矩陣累加至累加矩陣；以及當反覆運算計數達到閾值計數時，基於累加矩陣對透過反覆運算對碼字的解碼操作獲得的最後碼字執行第二錯誤校正操作。

Description

錯誤校正電路和錯誤校正方法
相關申請的交叉引用
本申請案請求於2016年2月26日提交的申請號為10-2016-0023622的韓國專利申請的優先權，其全部公開內容透過引用併入本文。
各個實施例大致上關於一種錯誤校正電路，且更特別地關於一種利用反覆運算解碼技術的錯誤校正電路。
資料儲存裝置回應於寫入請求儲存由外部裝置提供的資料。資料儲存裝置也可回應於讀取請求將儲存的資料提供至外部裝置。使用資料儲存裝置的外部裝置的示例包括電腦、數位相機、行動電話等。資料儲存裝置可被嵌入在外部裝置中或被單獨地製造並隨後連接。
資料儲存裝置可包括校正發生在儲存的資料中的錯誤位元的錯誤校正電路。
在實施例中，一種錯誤校正方法可包括：執行第一錯誤校正操作，第一錯誤校正操作包括透過基於同位檢查矩陣計算對應於碼字的校正子（syndrome）矩陣來執行校正子檢查操作、根據校正子檢查操作的結果對碼字執行解碼操作、以及反覆運算解碼操作直到在執行解碼操作時獲得的碼字通過校正子檢查操作或解碼操作的反覆運算計數達到閾值計數；將在解碼操作被反覆運算時計算的校正子矩陣累加至累加矩陣；以及當反覆運算計數達到閾值計數時，基於累加矩陣對透過反覆運算對碼字的解碼操作獲得的最後碼字執行第二錯誤校正操作。
在實施例中，一種錯誤校正方法可包括：當解碼操作被反覆運算至閾值計數時，基於同位檢查矩陣對碼字的各自位元組（bit group）計算校正子值；基於校正子值將不滿足計數計數為各自位元組尚未滿足校正子檢查的計數；基於位元組的不滿足計數，在透過解碼操作獲得的最後碼字的位元組中選擇預定數量的位元組；選擇共同包括在所有選擇的位元組中的一個或多個位元；選擇性地位元翻轉選擇的位；以及對位元翻轉的碼字執行校正子檢查操作。
在實施例中，根據校正子檢查操作的結果，在解碼操作被反覆運算至閾值計數時獲得碼字，校正子檢查操作包括計算分別對應於碼字的校正子矩陣；將校正子矩陣累加至累加矩陣；以及基於累加矩陣對碼字中的最後碼字執行位元翻轉操作。
在實施例中，一種錯誤校正電路可包括：校正子檢查單元，其被配置成透過基於同位檢查矩陣計算對應於碼字的校正子矩陣來執行校正子檢查操作；解碼器，其被配置成根據校正子檢查操作的結果對碼字執行解碼操作，以及反覆運算解碼操作直到在執行解碼操作時獲得的碼字通過校正子檢查操作或解碼操作的反覆運算計數達到閾值計數；累加單元，其被配置成將當解碼操作被反覆運算時從校正子檢查單元計算的校正子矩陣累加至累加矩陣；以及位元翻轉單元，其被配置成當反覆運算計數達到閾值計數時基於累加矩陣對透過對碼字的解碼操作獲得的最後碼字執行位元翻轉操作。
在實施例中，位元翻轉單元在累加矩陣中選擇預定數量的累加值，基於選擇的累加值選擇最後碼字中的一個或多個位元以及選擇性地位元翻轉選擇的位元，以及校正子檢查單元對位元翻轉的碼字執行校正子檢查操作。
在實施例中，位元翻轉單元透過以降冪排列累加矩陣的累加值來選擇預定數量的累加值。
在實施例中，位元翻轉單元透過以降冪排列累加矩陣的部分累加值來選擇預定數量的累加值，各自部分累加值具有在對應於最後碼字的最後校正子矩陣中的不滿足校正子檢查的相應校正子值。
在實施例中，位元翻轉單元在同位檢查矩陣的列中選擇對應於選擇的累加值的一個或多個列，搜索在選擇的列中共同放置預定值的一個或多個位置，以及在最後碼字中選擇對應於搜索位置的一個或多個位元。
在實施例中，位元翻轉單元在最後碼字的位元組中選擇分別對應於選擇的累加值的位元組，並選擇包括在所有選擇的位元組中的一個或多個位元。
在實施例中，位元翻轉單元對選擇的位元的子集合的位元翻轉進行反覆運算直到位元翻轉的碼字通過校正子檢查操作。
在下文中，將透過本發明的示例性實施例參照附圖描述根據本發明的資料儲存裝置及其操作方法。然而，本發明可以不同的形式呈現且不應被解釋為限於本文所闡述的實施例。相反，提供這些實施例以詳細地描述本發明以達到本發明所屬領域的人士能夠實施本發明的技術概念的程度。
將理解的是，本發明的實施例不限於附圖中所示的細節，附圖不一定按比例繪製，並且在一些情況下，可以誇大比例以便更清楚地描述本發明的某些特徵。雖然使用了特定術語，但是將理解的是，所使用的術語僅用於描述特定實施例，並且不意在限制本發明的範圍。
圖1是說明根據實施例的錯誤校正電路100的方塊圖。
錯誤校正電路100可執行第一錯誤校正操作和第二錯誤校正操作。當透過第一錯誤校正操作沒有校正所有錯誤位元時，錯誤校正電路100可執行第二錯誤校正操作。在圖1中，由虛線表示的資訊傳輸可與第一錯誤校正操作相關聯，由實線表示的資訊傳輸可與第二錯誤校正操作相關聯。
詳細地，錯誤校正電路100可透過根據校正子檢查操作的結果將解碼操作反覆運算至閾值計數M來執行第一錯誤校正操作。錯誤校正電路100可將在第一錯誤校正操作中每當反覆運算解碼操作時計算的校正子矩陣S（i）累加至累加矩陣T（i）。錯誤校正電路100可透過基於累加矩陣T（M）選擇性地位元翻轉來自當第一錯誤校正操作的反覆運算計數達到閾值計數M時最後產生的最後碼字C（M）的具有高可能性為錯誤位元的位元來執行第二錯誤校正操作。
錯誤校正電路100可包括校正子檢查單元110、解碼器120、累加單元130和位元翻轉單元140。
校正子檢查單元110可透過基於同位檢查矩陣計算對應於碼字C（i）的校正子矩陣S（i）來執行校正子檢查操作。校正子檢查單元110可執行校正子檢查操作以確定碼字C（i）是否包括錯誤位元。
解碼器120可根據校正子檢查單元110的校正子檢查操作的結果對碼字C（i）執行解碼操作。當對碼字C（i）執行解碼操作時獲得的碼字C（i+1）可被輸入至校正子檢查單元110，可透過校正子檢查單元110再次執行校正子檢查操作。解碼器120可根據對碼字C（i+1）的校正子檢查操作的結果，即碼字C（i+1）是否包括錯誤位元來反覆運算對碼字C（i+1）的解碼操作。解碼器120可反覆運算解碼操作直到在執行解碼操作時獲得的碼字通過校正子檢查操作。此外，解碼器120可反覆運算解碼操作直到解碼操作的反覆運算計數達到閾值計數M。
累加單元130可將當反覆運算解碼操作時從校正子檢查單元110計算的校正子矩陣S（i）累加至累加矩陣T（i）。
目前為止描述的、其中校正子檢查單元110的校正子檢查操作和解碼器120的解碼操作被反覆運算的過程可被包括在第一錯誤校正操作中。如果直到解碼操作的反覆運算計數達到閾值計數M時沒有通過校正子檢查操作，則可結束第一錯誤校正操作，並且可開始下面將描述的第二錯誤校正操作。
首先，累加單元130可將累加矩陣T（M）傳輸至位元翻轉單元140。累加矩陣T（M）可以是其中校正子矩陣S（i）被累加直到解碼操作的反覆運算計數達到閾值計數M的矩陣。
位元翻轉單元140可基於累加矩陣T（M）對當解碼操作的反覆運算計數達到閾值計數M時透過解碼操作獲得的最後碼字C（M）執行位元翻轉操作。位元翻轉單元140可透過對最後碼字C（M）的位元翻轉操作產生位元翻轉的碼字CBF。位元翻轉單元140可將位元翻轉的碼字CBF傳輸至校正子檢查單元110。位元翻轉單元140可透過選擇性地位元翻轉最後碼字C（M）的位元來反覆運算位元翻轉操作直到位元翻轉的碼字CBF通過校正子檢查操作。
詳細地，位元翻轉單元140可從累加矩陣T（M）中選擇預定數量的累加值。位元翻轉單元140可基於選擇的累加值在最後碼字C（M）中標記或選擇一個或多個位元。位元翻轉單元140可透過選擇性地位元翻轉標記位元而產生位元翻轉的碼字CBF。位元翻轉單元140可對標記位元的子集合反覆運算位元翻轉直到位元翻轉的碼字CBF通過校正子檢查單元110的校正子檢查操作。
位元翻轉單元140從累加矩陣T（M）選擇累加值的方法如下。例如，位元翻轉單元140可透過以降冪排列累加矩陣T（M）的累加值來選擇預定數量的累加值。根據實施例，位元翻轉單元140可透過以降冪排列累加矩陣T（M）的部分累加值來選擇預定數量的累加值，各自部分累加值可以是其在對應於最後碼字C（M）的最後校正子矩陣中的相應校正子值不滿足校正子檢查的累加值。
位元翻轉單元140基於選擇的累加值標記最後碼字C（M）中的一個或多個位元的方法如下。位元翻轉單元140可在同位檢查矩陣的列中選擇與選擇的累加值對應的一個或多個列。位元翻轉單元140可搜索在選擇的列中共同放置預定值“1”的一個或多個位置。位元翻轉單元140可在最後碼字C（M）中標記對應於搜索位置的一個或多個位元。
根據實施例，位元翻轉單元140可在最後碼字C（M）的位元組中選擇分別對應於選擇的累加值的位元組，並且可標記共同包括在所有選擇的位元組中的一個或多個位元。最後碼字C（M）的位元組可分別對應於與最後碼字C（M）相對應的最後校正子矩陣的校正子值。
根據實施例，解碼器120可根據對位元翻轉的碼字CBF的校正子檢查操作的結果對位元翻轉的碼字CBF執行解碼操作。解碼器120可以與執行第一錯誤校正操作的情況相同的方式將對位元翻轉的碼字CBF的解碼操作反覆運算至預定計數。
校正子檢查單元110和解碼器120可基於反覆運算解碼方案的錯誤校正演算法來操作。例如，校正子檢查單元110和解碼器120可基於低密度同位檢查（LDPC）演算法來操作。然而，將注意的是，實施例不限於此。
綜上，錯誤校正電路100可透過在反覆運算解碼操作中產生的校正子矩陣S（i）的累加矩陣T（M）標記最後碼字C（M）中具有高可能性為錯誤位元的位元並且透過選擇性地位元翻轉標記位元而提供改善的錯誤校正能力。
圖2是說明圖1所示的校正子檢查單元110的校正子檢查操作以及圖1所示的累加單元130的操作的示意圖。
校正子檢查單元110可透過基於同位檢查矩陣H計算對應於碼字C（i）的校正子矩陣S（i）來執行校正子檢查操作。
詳細地，校正子檢查單元110可透過將同位檢查矩陣H和碼字C（i）的欄向量相乘來計算校正子矩陣S（i）。同位檢查矩陣H的列可定義碼字C（i）的各自位元組，並且位元組可分別對應於校正子矩陣S（i）的校正子值s0至s4。即，可以使用同位檢查矩陣H的各自列使得產生對應於碼字C（i）中的各自位元組的校正子值。例如，同位檢查矩陣H的第一列可定義由碼字C（i）的第一位c0、第四位c3、第五位c4和第六位c5構成的第一位元組，並且可使用同位檢查矩陣H的第一列使得產生作為第一位元組的校正子值的第一校正子值s0。
當碼字C（i）不包括錯誤位元時，校正子矩陣S（i）可被計算為“0”矩陣。然而，當碼字C（i）包括錯誤位元時，校正子矩陣S（i）可以不是“0”矩陣。因此，解碼器120可反覆運算解碼操作直到通過對碼字C（i）的校正子檢查操作，即，對應於碼字C（i）的校正子矩陣S（i）變為“0”。然而，解碼器120可不無限地反覆運算解碼操作並且可反覆運算解碼操作直到解碼操作的反覆運算計數達到閾值計數M。
當在第一錯誤校正操作中解碼操作被反覆運算至閾值計數M時，“M”個碼字C（i）可從解碼器120中產生，對應於產生的“M”個碼字C（i）的“M”個校正子矩陣也可被計算。“M”個校正子矩陣可被累加至累加矩陣T（i）。
綜上所述，累加矩陣T（i）的累加值t0到t4可以是當解碼操作被反覆運算至閾值計數M時碼字C（i）的位元組不滿足校正子檢查的計數。因此，由於最後累加矩陣T（M）的累加值大，對應的位元組可具有與錯誤位元相關的高可能性。
圖3是說明圖1所示的位元翻轉單元140的操作的示意圖。在下面的描述中，第一錯誤校正操作中的解碼操作的閾值反覆運算計數M是“15”，然而，閾值反覆運算計數M不限於“15”，並且可以具有其它值。
參照圖3，其示出透過解碼器120獲得的最後碼字C（14），對應於最後碼字C（14）、未通過校正子檢查操作即不是“0”矩陣的最後校正子矩陣S（14）以及將針對最後校正子矩陣S（14）的校正子矩陣累加至其的累加矩陣T（14）。
首先，位元翻轉單元140可透過以降冪排列累加矩陣T（14）的累加值來選擇預定數量的累加值。例如，位元翻轉單元140可在包括在累加矩陣T（14）中的5個累加值中選擇兩個最大累加值，即“12”和“10”。
位元翻轉單元140可基於選擇的累加值標記最後碼字C（14）中具有高可能性為錯誤位元的位元。詳細地，位元翻轉單元140可在同位檢查矩陣H的列中選擇對應於選擇的累加值的第一列和第二列。
在這方面，對應於選擇的第一列和第二列的第一位元組和第二位元組可具有與錯誤位元相關的高可能性。因此，共同包括在第一位元組和第二位元組中的位元可具有高可能性為錯誤位元。
為了發現具有高可能性為錯誤位元的位元，位元翻轉單元140可搜索在同位檢查矩陣H的第一列和第二列中共同放置“1”的位置。位元翻轉單元140可標記對應於搜索位置的第一位元c0和第六位元c5，即最後碼字C（14）中的第一位置和第六位置。
位元翻轉單元140可透過選擇性地位元翻轉標記的位元c0和c5而產生位元翻轉的碼字CBF。位元翻轉單元140可反覆運算對標記的位元c0和c5的子集合{c0}、{c5}和{c0，c5}的位元翻轉直到位元翻轉的碼字CBF通過校正子檢查操作。在圖3中，由於針對其中標記的位元c0和c5兩者都被位元翻轉的碼字CBF（c0，c5）的校正子矩陣S被計算為“0”矩陣，可通過校正子檢查操作。
綜上，錯誤校正電路100可透過基於累加矩陣T（M）的第二錯誤校正操作有效地校正在第一錯誤校正操作中未被校正的錯誤位元。
根據實施例，位元翻轉單元140從累加矩陣T（M）選擇累加值的預定數量可以是“1”。即，位元翻轉單元140可從累加矩陣T（M）僅選擇最大累加值。在這種情況下，位元翻轉單元140可透過選擇性地位元翻轉最後碼字C（M）中對應於選擇的最大累加值的位元組的位元來執行第二錯誤校正操作。例如，在圖3中，位元翻轉單元140可反覆運算對在最後碼字C（14）中對應於最大累加值“12”的第一位元c0、第四位元c3、第五位元c4和第六位元c5的“24 -1”個子集合的位元翻轉。
圖4是說明圖1所示的位元翻轉單元140的操作的示意圖。
根據實施例，位元翻轉單元140可以在累加矩陣T（14）中選擇預定數量的累加值的方法中與圖3不同地操作。位元翻轉單元140可確定在第二錯誤校正操作開始前一刻未滿足校正子檢查的位元組可與錯誤位元進一步相關。
參照圖4，位元翻轉單元140可透過以降冪排列累加矩陣T（14）的部分累加值選擇預定數量的累加值。例如，位元翻轉單元140可選擇包括在累加矩陣T（14）中的3個部分累加值（諸如“12”、“3”和“8”）中的2個最大累加值（諸如“12”和“8”）。部分累加值“12”、“3”和“8”中的每個可具有在最後校正子矩陣S（14）中不滿足校正子檢查的對應校正子值（諸如“1”）。
位元翻轉單元140可基於選擇的累加值選擇性地位元翻轉最後碼字C（14）中具有高可能性為錯誤位元的位元。即，位元翻轉單元140可基於選擇的累加值“12”和“8”選擇性地位元翻轉最後碼字C（14）中的第一位元c0和第五位元c4。由於對此的操作方法與上述參照圖3的操作方法基本上類似，所以本文將省略其詳細的說明。
圖5是說明圖1所示的位元翻轉單元140的操作的示意圖。
與以上參照圖3和圖4描述的方法不同，根據實施例，位元翻轉單元140可記憶分別對應於同位檢查矩陣H的列的位元組（例如包括在各自位元組中的位元）的資訊。在這種情況下，位元翻轉操作可透過比以上參照圖3和圖4描述的方法更簡單的方法來執行。
在當在積加矩陣T（M）中選擇第一累加值t0和第二累加值t1的情況下，位元翻轉單元140可選擇對應於累加值t0和t1的第一位元組和第二位元組，並可立即標記共同包括在第一位元組和第二位元組中的位元c0和c5。位元翻轉單元140可對在最後碼字C（M）中標記的位元c0和c5執行位元翻轉操作。
圖6是說明圖1的錯誤校正電路100的操作方法的流程圖。
在步驟S10處，錯誤校正電路100可接收初始碼字。
在步驟S100處，錯誤校正電路100可對碼字執行第一錯誤校正操作。步驟S100可包括步驟S110至S150。
在步驟S110處，校正子檢查單元110可透過基於同位檢查矩陣計算對應於碼字的校正子矩陣來執行校正子檢查操作。
在步驟S120處，校正子檢查單元110可基於校正子矩陣確定碼字是否已經通過校正子檢查操作。當校正子矩陣為“0”時，校正子檢查單元110可確定碼字已經通過校正子檢查操作，並且過程可作為校正成功被結束。當校正子矩陣不為“0”時，校正子檢查單元110可確定碼字尚未透過校正子檢查操作，並且過程可繼續至步驟S130。
在步驟S130處，累加單元130可將校正子矩陣累加至累加矩陣。初始累加矩陣可以是“0”矩陣。
在步驟S140處，解碼器120可確定解碼操作的反覆運算計數是否已經達到閾值計數。當反覆運算計數尚未達到閾值計數時，過程可繼續至步驟S150。
在步驟S150處，解碼器120可對碼字執行解碼操作並且可增加反覆運算計數。然後，過程可繼續至步驟S110。
在步驟S110處，校正子檢查單元110可對當執行解碼操作時獲得的碼字執行校正子檢查操作。即，解碼器120可反覆運算解碼操作直到當解碼操作被執行時獲得的碼字通過校正子檢查操作或反覆運算計數達到閾值計數。
在步驟S140處，當反覆運算計數已經達到閾值計數時，過程可繼續至步驟S200。
在步驟S200處，錯誤校正電路100可基於累加矩陣對透過解碼操作獲得的最後碼字執行第二錯誤校正操作。下面將參照圖7和圖8詳細地描述用於執行第二錯誤校正操作的方法。
圖7是說明圖1的錯誤校正電路100執行第二錯誤校正操作的方法的流程圖。圖7所示的方法可對應於以上參照圖3和圖4描述的方法。
在步驟S210處，位元翻轉單元140可從累加矩陣中選擇預定數量的累加值。例如，位元翻轉單元140可透過以降冪排列累加矩陣的累加值來選擇預定數量的累加值。根據實施例，位元翻轉單元140可透過以降冪排列累加矩陣的部分累加值來選擇預定數量的累加值，各自部分累加值可以是具有在對應於最後碼字的最後校正子矩陣中的不滿足校正子檢查的相應校正子值的累加值。
在步驟S220處，位元翻轉單元140可在同位檢查矩陣的列中選擇對應於選擇的累加值的一個或多個列。
在步驟S230處，位元翻轉單元140可搜索在選擇的列中共同放置“1”的一個或多個位置。
在步驟S240處，位元翻轉單元140可標記或選擇最後碼字中對應於搜索位置的一個或多個位元。
在步驟S250處，位元翻轉單元140可選擇性地位元翻轉最後碼字中的標記位元。位元翻轉單元140可位元翻轉標記位元的子集合。
在步驟S260處，校正子檢查單元110可對位元翻轉的碼字執行校正子檢查操作。
在步驟S270處，校正子檢查單元110可基於對應於位元翻轉的碼字的校正子矩陣確定位元翻轉的碼字是否已經通過校正子檢查操作。當校正子矩陣為“0”時，校正子檢查單元110可確定位元翻轉的碼字已經通過校正子檢查操作，並且過程可作為校正成功被結束。當校正子矩陣不為“0”時，校正子檢查單元110可確定位元翻轉的碼字尚未通過校正子檢查操作，過程可繼續至步驟S280。
在步驟S280處，位元翻轉單元140可確定標記位元的所有子集合是否被位元翻轉。當所有子集合被位元翻轉時，過程可作為校正失敗被結束。當子集合沒有被全部位元翻轉時，過程可繼續至步驟S250。
綜上，位元翻轉單元140可反覆運算位元翻轉操作直到位元翻轉的碼字通過校正子檢查操作或者標記位元的所有子集合都被位元翻轉。
圖8是說明圖1的錯誤校正電路100執行第二錯誤校正操作的方法的流程圖。圖8所示的方法可對應於以上參照圖5描述的方法。
在圖8所示的過程中，步驟S310和S340至S370可分別與圖7的步驟S210和S250至S280基本上類似。因此，下面將描述與圖7的過程的主要區別。
在步驟S320處，位元翻轉單元140可在最後碼字的位元組中選擇分別對應於選擇的累加值的位元組。最後碼字的位元組可分別對應於與最後碼字對應的最後校正子矩陣的校正子值。
在步驟S330處，位元翻轉單元140可標記共同包括在所有選擇的位元組中的一個或多個位元。
圖9是說明應用根據實施例的錯誤校正電路100的資料儲存裝置1000的方塊圖。
資料儲存裝置1000可被配置成回應於來自外部裝置的寫入請求儲存從外部裝置提供的資料。而且，資料儲存裝置1000可被配置成回應於來自外部裝置的讀取請求向外部裝置提供儲存的資料。
資料儲存裝置1000可透過國際個人電腦記憶卡協會（PCMCIA）卡、標準快閃記憶體（CF）卡、智慧媒體卡、記憶棒、各種多媒體卡（MMC、eMMC、RS-MMC和微型-MMC）、各種安全數位卡（SD、迷你-SD和微型-SD）、通用快閃儲存記憶體（UFS）、固態硬碟（SSD）等來配置。
資料儲存裝置1000可包括控制器1100以及儲存介質1200。
控制器1100可控制主機裝置1500和儲存介質1200之間的資料交換。控制器1100可包括處理器1110、隨機存取記憶體（RAM）1120、唯讀記憶體（ROM）1130、錯誤校正碼（ECC）單元1140、主機介面1150和儲存介質介面1160。
處理器1110可以控制控制器1100的一般操作。處理器1110可根據來自主機裝置1500的資料處理請求將資料儲存在儲存介質1200中並且從儲存介質1200讀取儲存的資料。為了有效率地管理儲存介質1200，處理器1110可控制資料儲存裝置1000的內部操作，諸如合併操作、磨損均衡操作等。
RAM 1120可儲存透過處理器1110使用的程式和程式資料。RAM 1120可在將從主機介面1150接收的資料傳送至儲存介質1200之前臨時地儲存從主機介面1150接收的資料，並可在將從儲存介質1200接收的資料傳送至主機裝置1500之前臨時地儲存從儲存介質1200接收的資料。
ROM 1130可儲存透過處理器1110讀取的程式碼。程式碼可包括待被處理器1110處理的命令，使得處理器1110可控制控制器1100的內部單元。
ECC單元1140可編碼儲存在儲存介質1200中的資料並可解碼從儲存介質1200中讀取的資料。ECC單元1140可根據ECC演算法檢測並校正發生在資料中的錯誤。
ECC單元1140可包括圖1的錯誤校正電路100。ECC單元1140可透過根據校正子檢查操作的結果對從儲存介質1200讀取的碼字反覆運算解碼操作至閾值計數來執行第一錯誤校正操作。ECC單元1140可將當在第一錯誤校正操作中反覆運算解碼操作時計算的校正子矩陣累加至累加矩陣。當第一錯誤校正操作的反覆運算計數達到閾值計數M時，ECC單元1140可透過基於累加矩陣選擇性地位元翻轉來自最後碼字的具有高可能性為錯誤位元的位元來執行第二錯誤校正操作。
主機介面1150可與主機裝置1500交換資料處理請求、資料等。
儲存介質介面1160可向儲存介質1200傳輸控制信號和資料。儲存介質介面1160可接收來自儲存介質1200的資料。儲存介質介面1160可透過多個通道CH0至CHn與儲存介質1200連接。
儲存介質1200可包括多個非揮發性記憶體裝置NVM0至NVMn。多個非揮發性記憶體裝置NVM0至NVMn中的每個可根據控制器1100的控制執行寫入操作和讀取操作。
非揮發性記憶體裝置可括諸如以下的快閃記憶體中的一個：NAND快閃記憶體或NOR快閃記憶體、鐵電隨機存取記憶體（FeRAM）、相變隨機存取記憶體（PCRAM）、磁阻隨機存取記憶體（MRAM）、電阻式隨機存取記憶體（ReRAM）等。
圖10是說明其中將圖9的資料儲存裝置1000應用為資料儲存裝置2300的資料處理系統2000的方塊圖。圖9的資料儲存裝置1000可被實現為圖10中的資料儲存裝置2300。
資料處理系統2000可包括電腦、筆記型電腦、小筆電（netbook）、智慧型電話、數位TV、數位相機、導航儀等。資料處理系統2000可包括主處理器2100、主記憶體裝置2200、資料儲存裝置2300和輸入/輸出裝置2400。資料處理系統2000的內部單元可透過系統匯流排2500交換資料、控制信號等。
主處理器2100可控制資料處理系統2000的一般操作。主處理器2100可以是諸如微處理器的中央處理單元。主處理器2100可在主記憶體裝置2200上執行作業系統、應用、裝置驅動程式等的軟體。
主記憶體裝置2200可儲存被主處理器2100使用的程式和程式資料。主記憶體裝置2200可臨時地儲存被傳輸至資料儲存裝置2300和輸入/輸出裝置2400的資料。
資料儲存裝置2300可包括控制器2310和儲存介質2320。資料儲存裝置2300可以與圖9所示的資料儲存裝置1000基本上相似的方式被配置和操作。
輸入/輸出裝置2400可包括能夠與使用者交換資料，諸如從使用者接收用於控制資料處理系統2000的命令或向使用者提供處理結果的鍵盤、掃描器、觸控式螢幕、螢幕監視器、印表機、滑鼠等。
根據實施例，資料處理系統2000可透過諸如區域網路（LAN）、廣域網路（WAN）、無線網路等的網路2600與至少一個伺服器2700溝通。資料處理系統2000可包括存取網路2600的網路介面（未示出）。 雖然上文已經描述了各種實施例，但是熟悉此技術領域的人士將理解的是，所描述的實施例僅是示例。因此，本文所描述的資料儲存裝置及其操作方法不應基於所描述的實施例被限制。在不脫離如所附申請專利範圍限定的本發明的精神和/或範圍的情況下，熟悉相關領域的人士可想到許多其它實施例和/或其變型。
100‧‧‧錯誤校正電路 110‧‧‧校正子檢查單元 120‧‧‧解碼器 130‧‧‧累加單元 140‧‧‧位元翻轉單元 S10~S200‧‧‧步驟 S210~S280‧‧‧步驟 S310~S370‧‧‧步驟 1000‧‧‧資料儲存裝置 1100‧‧‧控制器 1110‧‧‧處理器 1120‧‧‧隨機存取記憶體（RAM） 1130‧‧‧唯讀記憶體（ROM） 1140‧‧‧錯誤校正碼（ECC）單元 1150‧‧‧主機介面 1160‧‧‧儲存介質介面 1200‧‧‧儲存介質 1500‧‧‧主機裝置 2000‧‧‧資料處理系統 2100‧‧‧主處理器 2200‧‧‧主記憶體裝置 2300‧‧‧資料儲存裝置 2310‧‧‧控制器 2320‧‧‧儲存介質 2400‧‧‧輸入/輸出裝置 2500‧‧‧系統匯流排 2600‧‧‧網路 2700‧‧‧伺服器
圖1是說明根據實施例的錯誤校正電路的方塊圖。
圖2是說明圖1所示的校正子檢查單元的校正子檢查操作和累加單元的操作的示意圖。
圖3是說明圖1所示的位元翻轉單元的操作的示意圖。
圖4是說明圖1所示的位元翻轉單元的操作的示意圖。
圖5是說明圖1所示的位元翻轉單元的操作的示意圖。
圖6是說明圖1的錯誤校正電路的操作方法的流程圖。
圖7是說明圖1的錯誤校正電路執行第二錯誤校正操作的方法的流程圖。
圖8是說明圖1的錯誤校正電路執行第二錯誤校正操作的方法的流程圖。
圖9是說明應用根據實施例的錯誤校正電路的資料儲存裝置的方塊圖。
圖10是說明應用圖9的資料儲存裝置的資料處理系統的方塊圖。
100‧‧‧錯誤校正電路
110‧‧‧校正子檢查單元
120‧‧‧解碼器
130‧‧‧累加單元
140‧‧‧位元翻轉單元

Claims (18)

  1. 一種錯誤校正方法，其包括： 執行第一錯誤校正操作，該第一錯誤校正操作包括透過基於同位檢查矩陣計算對應於碼字的校正子矩陣來執行校正子檢查操作、根據該校正子檢查操作的結果對該碼字執行解碼操作以及反覆運算該解碼操作直到在執行該解碼操作時獲得的碼字通過該校正子檢查操作或該解碼操作的反覆運算計數達到閾值計數； 將在該解碼操作被反覆運算時計算的校正子矩陣累加至累加矩陣；以及 當該反覆運算計數達到該閾值計數時，基於該累加矩陣對透過反覆運算對該碼字的解碼操作獲得的最後碼字執行第二錯誤校正操作。
  2. 如請求項1所述的錯誤校正方法，其中該第二錯誤校正操作的執行包括： 在該累加矩陣中選擇預定數量的累加值； 基於所選擇的累加值在該最後碼字中選擇一個或多個位元； 選擇性地位元翻轉所選擇的位元；以及 對位元翻轉的碼字執行該校正子檢查操作。
  3. 如請求項2所述的錯誤校正方法，其中該累加值的選擇包括： 透過以降冪排列該累加矩陣的累加值來選擇該預定數量的累加值。
  4. 如請求項2所述的錯誤校正方法， 其中該累加值的選擇包括： 透過以降冪排列該累加矩陣的部分累加值來選擇該預定數量的累加值，以及 其中各自部分累加值具有在對應於該最後碼字的最後校正子矩陣中的不滿足校正子檢查的相應校正子值。
  5. 如請求項2所述的錯誤校正方法，其中該位元的選擇包括： 在該同位檢查矩陣的列中選擇對應於所選擇的累加值的一個或多個列； 搜索在所選擇的列中共同放置預定值的一個或多個位置；以及 在該最後碼字中選擇對應於所搜索的位置的該一個或多個位元。
  6. 如請求項2所述的錯誤校正方法，其中該位元的選擇包括： 在該最後碼字的位元組中選擇分別對應於所選擇的累加值的位元組；以及 選擇共同包括在所有所選擇的位元組中的該一個或多個位元。
  7. 如請求項2所述的錯誤校正方法，其中該第二錯誤校正操作的執行進一步包括： 對所選擇的位元的子集合的位元翻轉進行反覆運算直到通過該校正子檢查操作。
  8. 一種錯誤校正方法，其包括： 當解碼操作被反覆運算至閾值計數時，基於同位檢查矩陣對碼字的各自位元組計算校正子值； 基於該校正子值將不滿足計數計數為該各自位元組尚未滿足校正子檢查的計數； 基於該位元組的不滿足計數，在透過該解碼操作獲得的最後碼字的位元組中選擇預定數量的位元組； 選擇共同包括在所有所選擇的位元組中的一個或多個位元； 選擇性地位元翻轉所選擇的位元；以及 對位元翻轉的碼字執行校正子檢查操作。
  9. 如請求項8所述的錯誤校正方法，其中該位元組的選擇包括： 透過以降冪排列該不滿足計數來選擇該預定數量的位元組。
  10. 如請求項8所述的錯誤校正方法， 其中該位元組的選擇包括： 透過以降冪排列該不滿足計數中的部分不滿足計數來選擇該預定數量的位元組，以及 其中各自部分不滿足計數具有在對應於該最後碼字的最後校正子矩陣中的不滿足校正子檢查的相應校正子值。
  11. 如請求項8所述的錯誤校正方法，其進一步包括： 對所選擇的位元的子集合的位元翻轉進行反覆運算直到通過該校正子檢查操作。
  12. 如請求項8所述的錯誤校正方法，其進一步包括： 根據對該位元翻轉的碼字的校正子檢查操作的結果對該位元翻轉的碼字執行該解碼操作。
  13. 一種錯誤校正方法，其包括： 根據校正子檢查操作的結果，當解碼操作被反覆運算至閾值計數時獲得碼字，該校正子檢查操作包括計算分別對應於該碼字的校正子矩陣； 將該校正子矩陣累加至累加矩陣；以及 基於該累加矩陣對該碼字中的最後碼字執行位元翻轉操作。
  14. 如請求項13所述的錯誤校正方法，其中該位元翻轉操作的執行包括： 在該累加矩陣中選擇預定數量的累加值； 基於所選擇的累加值在該最後碼字中選擇一個或多個位元； 選擇性地位元翻轉所選擇的位元；以及 對位元翻轉的碼字執行該校正子檢查操作。
  15. 如請求項14所述的錯誤校正方法，其中該累加值的選擇包括： 透過以降冪排列該累加矩陣的累加值來選擇該預定數量的累加值。
  16. 如請求項14所述的錯誤校正方法， 其中該累加值的選擇包括： 透過以降冪排列該累加矩陣的部分累加值來選擇該預定數量的累加值，以及 其中各自部分累加值具有在對應於該最後碼字的最後校正子矩陣中的不滿足校正子檢查的相應校正子值。
  17. 如請求項14所述的錯誤校正方法，其中該位的選擇包括： 在該最後碼字的位元組中選擇分別對應於所選擇的累加值的位元組，該最後碼字的位元組分別對應於與該最後碼字相對應的最後校正子矩陣的校正子值；以及 選擇共同包括在所有所選擇的位元組中的該一個或多個位元。
  18. 如請求項14所述的錯誤校正方法，其中該位元翻轉操作的執行進一步包括： 對所選擇的位元的子集合的位元翻轉進行反覆運算直到通過該校正子檢查操作。
TW105133154A 2016-02-26 2016-10-14 錯誤校正電路和錯誤校正方法 TW201730765A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160023622A KR20170101368A (ko) 2016-02-26 2016-02-26 에러 정정 회로 및 에러 정정 방법

Publications (1)

Publication Number Publication Date
TW201730765A true TW201730765A (zh) 2017-09-01

Family

ID=59679912

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105133154A TW201730765A (zh) 2016-02-26 2016-10-14 錯誤校正電路和錯誤校正方法

Country Status (4)

Country Link
US (1) US20170250714A1 (zh)
KR (1) KR20170101368A (zh)
CN (1) CN107135006B (zh)
TW (1) TW201730765A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI709035B (zh) * 2018-08-17 2020-11-01 美商美光科技公司 用於操作位元翻轉之方法及設備
TWI774749B (zh) * 2017-10-17 2022-08-21 韓商愛思開海力士有限公司 電子設備

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI631830B (zh) * 2016-12-30 2018-08-01 慧榮科技股份有限公司 解碼方法與相關解碼裝置
TWI638262B (zh) 2017-11-17 2018-10-11 慧榮科技股份有限公司 資料儲存裝置及應用於其上的操作方法
CN110391815B (zh) * 2018-04-18 2023-08-18 深圳大心电子科技有限公司 解码方法及储存控制器
CN109120265B (zh) * 2018-08-06 2021-09-14 张家港康得新光电材料有限公司 一种信号的校正方法、装置、芯片和存储介质
KR102592870B1 (ko) * 2018-10-12 2023-10-24 에스케이하이닉스 주식회사 에러 정정 회로 및 이의 동작 방법
US10944429B1 (en) * 2020-01-02 2021-03-09 Silicon Motion, Inc. Data accessing method using data protection with aid of parity check matrix having partial sequential information, and associated apparatus
KR20210138390A (ko) * 2020-05-12 2021-11-19 에스케이하이닉스 주식회사 에러 정정 디코더, 이를 포함하는 에러 정정 회로 및 에러 정정 디코더의 동작 방법
US11398835B1 (en) * 2021-08-05 2022-07-26 Micron Technology, Inc. Managing defective bitline locations in a bit flipping decoder
US11722151B2 (en) 2021-08-09 2023-08-08 Micron Technology, Inc. Bit flipping decoder based on soft information
US11777522B1 (en) 2022-03-28 2023-10-03 Micron Technology, Inc. Bit flipping decoder with dynamic bit flipping criteria
US20240120947A1 (en) * 2022-10-07 2024-04-11 Micron Technology, Inc. Error detection and classification at a host device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8677225B1 (en) * 2011-02-11 2014-03-18 Marvell International Ltd. Low-density parity-check decoder
CN103259545B (zh) * 2013-04-26 2017-02-15 西安理工大学 基于振荡的准循环低密度奇偶校验码置信传播译码方法
CN103888148B (zh) * 2014-03-20 2016-10-26 山东华芯半导体有限公司 一种动态阈值比特翻转的ldpc码硬判决译码方法
US9692450B2 (en) * 2015-05-11 2017-06-27 Maxio Technology (Hangzhou) Ltd. Systems and methods for early exit of layered LDPC decoder

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI774749B (zh) * 2017-10-17 2022-08-21 韓商愛思開海力士有限公司 電子設備
TWI709035B (zh) * 2018-08-17 2020-11-01 美商美光科技公司 用於操作位元翻轉之方法及設備

Also Published As

Publication number Publication date
CN107135006A (zh) 2017-09-05
US20170250714A1 (en) 2017-08-31
CN107135006B (zh) 2020-10-23
KR20170101368A (ko) 2017-09-06

Similar Documents

Publication Publication Date Title
TW201730765A (zh) 錯誤校正電路和錯誤校正方法
JP5658128B2 (ja) Ｎａｎｄフラッシュ・メモリにおける確率論的多層エラー訂正のためのシステム、方法、およびコンピュータ・プログラム
US9673840B2 (en) Turbo product codes for NAND flash
CN113032178B (zh) 存储器控制器及快闪存储器的存取方法
US11996865B2 (en) Data storage device
US9875035B2 (en) Memory system having a read and copy-back operation and method for the same
US9898363B2 (en) Data storage device and operating method thereof
US9529666B2 (en) Decoding method, memory storage device and memory controlling circuit unit
US20160372161A1 (en) Data storage device and operating method thereof
US10102066B2 (en) Data processing device and operating method thereof
US9471421B2 (en) Data accessing method, memory storage device and memory controlling circuit unit
US11184033B2 (en) Data storage device
TWI573147B (zh) 解碼方法、記憶體儲存裝置及記憶體控制電路單元
KR20170062254A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20160090054A (ko) 플래시 메모리 시스템 및 그의 동작 방법
CN112039532A (zh) 错误校正解码器及具有错误校正解码器的存储器系统
TWI727980B (zh) 資料儲存裝置及其操作方法
TW201941054A (zh) 執行解碼操作以模擬切換資料區塊之一組經識別位元之一位元
KR20220045343A (ko) 데이터 처리 시스템 내 데이터 전송에서 발생한 에러를 정정하는 장치 및 방법
US20190056991A1 (en) Error correction circuit, operating method thereof and data storage device including the same
US20170018315A1 (en) Test system and test method
US9594629B2 (en) Data error correction from cached error correction information
KR20220072398A (ko) 메모리 장치 및 메모리 시스템
TW202013192A (zh) 解碼器設計方法與儲存控制器
JP2017055254A (ja) データ復元回路、半導体記憶装置およびデータ復元方法