TW201730759A - 併合乘－加（ｆｍａ）低功能性單元 - Google Patents

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密林德 吉卡
吉瑟斯 柯柏
馬克 查尼
亞米特 葛雷斯坦
西蒙 路邦諾維奇
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Abstract

一種範例處理器包括暫存器及併合乘一加(FMA)低功能性單元。該暫存器係儲存第一、第二、及第三浮點(FP)值。該FMA低功能性單元係接收一請求以履行FMA低操作：將該第一FP值乘以該第二FP值來獲得第一乘積值；將該第一乘積值與該第三FP值相加以產生第一結果值；捨入該第一結果值以產生第一FMA值；將該第一FP值乘以該第二FP值來獲得第二乘積值；將該第二乘積值與該第三FP值相加以產生第二結果值；及從該第二結果值減去該FMA值以獲得第三結果值，其可接著被正規化及捨入(FMA低結果)並傳送該FMA低結果至應用程式。

Description

併合乘-加(FMA)低功能性單元
本發明係有關併合乘一加(FMA)低功能性單元。
電力保存及處理效率越來越變為電子裝置之焦點。為了減少功率耗損並增加效率，處理器可使用浮點操作於各個程序及應用。處理器可具有一或更多功能性單元，其係執行具有浮點操作之指令。功能性單元可為硬體單元，諸如浮點單元(FPU)或數學共處理器，其係損耗處理器上之相當大量的電力。更有效率的FPU及數學共處理器可減少功率耗損並增加處理器之效率。
110‧‧‧第一數字
112‧‧‧第二數字
114‧‧‧第三數字
200‧‧‧位元串
210‧‧‧第一尾數
220‧‧‧第二尾數
300‧‧‧處理器
302‧‧‧提取級
304‧‧‧長度解碼級
306‧‧‧解碼級
308‧‧‧配置級
310‧‧‧重新命名級
312‧‧‧排程級
314‧‧‧暫存器讀取/記憶體讀取級
316‧‧‧執行級
318‧‧‧寫入回/記憶體寫入級
322‧‧‧例外處置級
324‧‧‧確定級
330‧‧‧前端單元
332‧‧‧分支預測單元
334‧‧‧指令快取單元
336‧‧‧指令變換後備緩衝(TLB)
338‧‧‧指令提取單元
340‧‧‧解碼單元
350‧‧‧執行引擎單元
352‧‧‧重新命名/配置器單元
354‧‧‧撤回單元
356‧‧‧排程器單元
358‧‧‧實體暫存器檔單元
360‧‧‧執行叢集
362‧‧‧執行單元
364‧‧‧記憶體存取單元
370‧‧‧記憶體單元
372‧‧‧資料TLB單元
374‧‧‧資料快取單元
376‧‧‧第2階(L2)快取單元
400‧‧‧處理器
401‧‧‧前端
402‧‧‧快速排程器
403‧‧‧失序執行引擎
404‧‧‧緩慢/一般浮點排程器
406‧‧‧簡單浮點排程器
408‧‧‧整數暫存器檔
410‧‧‧浮點暫存器檔
411‧‧‧執行區塊
412‧‧‧位址產生單元(AGU)
414‧‧‧AGU
416‧‧‧快速ALU
418‧‧‧快速ALU
420‧‧‧緩慢ALU
422‧‧‧浮點ALU
424‧‧‧浮點移動單元
430‧‧‧軌線快取
432‧‧‧微碼ROM
434‧‧‧微操作佇列
500‧‧‧多處理器系統
514‧‧‧I/O裝置
516‧‧‧第一匯流排
518‧‧‧匯流排橋
520‧‧‧第二匯流排
522‧‧‧鍵盤及/或滑鼠
524‧‧‧音頻I/O
527‧‧‧通訊裝置
528‧‧‧儲存單元
530‧‧‧指令/碼及資料
532‧‧‧記憶體
534‧‧‧記憶體
538‧‧‧高性能圖形電路
539‧‧‧高性能圖形介面
550‧‧‧點對點互連
552、554‧‧‧P-P介面
570‧‧‧第一處理器
572、582‧‧‧集成記憶體控制器單元
576、578‧‧‧點對點(P-P)介面
580‧‧‧第二處理器
586、588‧‧‧P-P介面
590‧‧‧晶片組
594、598‧‧‧點對點介面電路
596‧‧‧介面
600‧‧‧第三系統
614‧‧‧I/O裝置
615‧‧‧舊有I/O裝置
632、634‧‧‧記憶體
670、680‧‧‧處理器
672、682‧‧‧控制邏輯
690‧‧‧晶片組
700‧‧‧SoC
702‧‧‧互連單元
702A-N‧‧‧核心
706‧‧‧共享快取單元
708‧‧‧集成圖形邏輯
710‧‧‧系統代理單元
714‧‧‧集成記憶體控制器單元
716‧‧‧匯流排控制器單元
720‧‧‧媒體處理器
724‧‧‧影像處理器
726‧‧‧音頻處理器
728‧‧‧視頻處理器
730‧‧‧靜態隨機存取記憶體(SRAM)單元
732‧‧‧直接記憶體存取(DMA)單元
740‧‧‧顯示單元
800‧‧‧SoC
806、807‧‧‧核心
808‧‧‧快取控制
809‧‧‧匯流排介面單元
810‧‧‧L2快取
811‧‧‧互連
815‧‧‧GPU
820‧‧‧視頻編碼解碼器
825‧‧‧視頻介面
830‧‧‧用戶身份模組(SIM)
835‧‧‧開機ROM
840‧‧‧SDRAM控制器
845‧‧‧快閃控制器
850‧‧‧周邊控制
860‧‧‧DRAM
865‧‧‧快閃
870‧‧‧藍牙模組
875‧‧‧3G數據機
880‧‧‧GPS
885‧‧‧Wi-Fi
900‧‧‧計算系統
902‧‧‧處理裝置
904‧‧‧主記憶體
906‧‧‧靜態記憶體
908‧‧‧網路介面裝置
910‧‧‧視頻顯示單元
914‧‧‧游標控制裝置
916‧‧‧信號產生裝置
918‧‧‧資料儲存裝置
920‧‧‧網路
922‧‧‧圖形處理單元
924‧‧‧電腦可讀取儲存媒體
926‧‧‧軟體
928‧‧‧視頻處理單元
930‧‧‧匯流排
932‧‧‧音頻處理單元
本發明之各個實施例將從以下所提供之詳細描述以及從本發明之各個實施例的附圖被更完整地瞭解。
圖1A闡明一種依據一實施例以履行併合乘一加(FMA)操作之方法的圖形。
圖1B闡明一種依據一實施例以履行FMA低操作之方 法的圖形。
圖2闡明依據一實施例之FMA低操作的位元串之圖形。
圖3A為闡明依序管線及暫存器重新命名級、失序問題/執行管線之方塊圖，依據一實施例。
圖3B為闡明針對其實施併合乘一加(FMA)操作之處理器的微架構之方塊圖，依據一實施例。
圖4為針對處理器之微架構的方塊圖，該處理器包括用以履行FMA操作之邏輯電路，依據一實施例。
圖5為一電腦系統之方塊圖，依據一實施方式。
圖6為一電腦系統之方塊圖，依據另一實施方式。
圖7為一晶片上系統之方塊圖，依據一實施方式。
圖8闡明針對一計算系統之方塊圖的另一實施方式，依據一實施方式。
圖9闡明針對一計算系統之方塊圖的另一實施方式，依據一實施方式。
【發明內容及實施方式】
傳統的中央處理單元(CPU)及圖形處理單元(GPU)設計包括FPU或數學共處理器。FPU可履行數學操作於浮點數字上。例如，FPU內之乘一加電路可執行併合加操作以履行方程式(a×b)+c之單指令執行。FPU或數學共處理器可為特殊化硬體，諸如算術邏輯單元(ALU)，其為用以履行某些浮點功能之電腦處理器 (CPU)或圖形處理單元(GPU)的部分。CPU及GPU可使用FPU或數學共處理器於範圍從多媒體處理及3D圖形處理至科學及工程應用之應用。傳統CPU及GPU可結合集成的乘一累積操作，諸如併合加操作。併合加操作可具有較接續於相加之相乘更低的潛時及更高的精確度。
為了增進浮點算術處理，傳統處理器係使用併合乘一加(FMA)以結合浮點相乘操作與浮點相加操作以供執行為單指令，例如，(a×b)+c。例如，傳統處理器可將浮點運算元加至兩浮點運算元之相乘的乘積而無中間捨入操作。藉由履行兩操作於單指令中，FMA操作可減少總執行時間及硬體成本。
傳統FMA可利用具有單及雙精確度(例如，本機浮點精確度)之硬體於相乘及相加操作。例如，許多傳統電子裝置具有其於硬體中實施IEEE®雙精確度算術標準之CPU或GPU，提供針對加、減、乘及除之基本操作之正確捨入的結果。這些傳統電子裝置係使用雙精確度浮點表示以維持電子裝置之性能位準。然而，本機浮點精確度針對某些應用可能是不夠的。
於另一範例中，向量內積操作可執行一長串浮點計算。當向量內積操作使用本機浮點精確度時，則本機浮點精確度之不足的精確度產生介於一長串浮點計算的結果與數學結果(亦即，無限地精確)之間的捨入之失配。本機浮點精確度針對諸如以下之應用是不足的：其需要針對計算之較高等級精確度的科學應用、線性代數函數、複雜算 術函數、某些數學程式庫函數、及使用其需要多重精確度之長總和或內積的應用。
當本機浮點精確度不足時，則多重精確度計算可被用以滿足適當的正確度需求。傳統FMA係使用軟體仿真以履行多重精確度操作或延伸精確度操作以滿足增加的正確度需求。然而，FMA操作之軟體仿真可採取數個浮點操作來履行。例如，為了履行FMA操作於FMA操作之低部或尾端上，可採取FMA操作之軟體仿真於3浮點(FP)操作(當|a*b|<|c|/2為已知性質時)與8 FP操作(當a*b及c的階為未知時)之間。此外，用以履行軟體仿真之該些3至8 FP操作不包括針對特殊情況(諸如無限/NaN輸入或溢流)之檢查，其可能進一步減少FMA操作軟體仿真之性能。用於軟體仿真之該些3至8 FP操作亦不包括範圍檢查，其可能進一步減少FMA操作軟體仿真之性能。
文中所述之實施例可藉由使用硬體操作單元來計算FMA之低部或尾端(FMA下)以處理上述缺點。於一範例中，完整FMA操作之結果為高FP值、低FP值、及最低FP值之總和，例如，高FP值+低FP值+最低FP值。FMA低操作產生使用低FP值之結果。FMA低操作之優點在於FMA低操作維持如計算完整FMA結果之FMA硬體的類似正確度水準，而同時增加FMA硬體之效率及性能。例如，FMA低操作可藉由減少用以計算該結果之FP操作的數目以增加FMA硬體之效率及性能。例如，傳統 上a*b+c*d之雙-雙內積(其中a,b,c及d可為變數)被計算為高FP+低FP。於一範例中，使用FMA演算法之傳統雙-雙內積可採取介於9 FP操作與15 FP操作之間，而使用FMA低演算法所計算之雙-雙內積可採取5 FP操作。於另一範例中，(a_high+a_low)*(b_high+b_low)之傳統雙-雙乘積被計算為高FP+低FP；使用傳統FMA演算法所計算的雙-雙乘積可採取8FP操作。於另一範例中，使用FMA低演算法所計算的雙-雙乘積可採取3 FP操作。
圖1A闡明一種依據一實施例以履行FMA操作之方法100的圖形。方法100可至少部分地由處理裝置或處理邏輯之邏輯單元或ALU來履行，其可包括硬體(例如，電路、專屬邏輯、可編程邏輯、微碼，等等)、軟體(例如，由處理裝置所執行之指令)、韌體或者其組合。
參考圖1A，方法100開始從使用乘法器以將第一數字110乘以第二數字112來獲得乘積值(116)。於一實施例中，第一數字110、第二數字112、及第三數字114可為浮點數字，其可用二元格式來表示。
於另一實施例中，第一數字110可包括第一尾數及第一指數，第二數字112可包括第二尾數及第二指數，而第三數字114可包括第三尾數及第三指數。指數可為浮點數字表示(編碼)之部分，該表示包括符號、指數、及尾數欄位。浮點值可(因此)等於{(-1)符號* 2指數-偏移*尾數}於一實施例中。於一實施例中，當第一數字110被乘以第二數字112時，第一尾數被乘以第二尾數以產生乘積值。 乘法器可使用華萊士樹(例如，一種使用兩個數字之部分乘積來相乘兩個數字的數位電路)來履行乘法。
於另一實施例中，移位器可將第一尾數、第二尾數、及第三尾數之位元移位至左邊或至右邊。移位器可移位第一尾數、第二尾數、及第三尾數之位元以致第一尾數、第二尾數、或第三尾數之位元係針對相加操作或相乘操作而被適當地對準。
該方法可包括使用加法器以將第三數字114與乘積值相加來產生總和值(120)。於一實施例中，相加(120)可為乘積值(例如，第一尾數與第二尾數之乘積)與第三數字114之第三尾數的相加。
該方法可包括使用正規器以正規化該總和值來產生正規化總和值(122)。於一實施例中，正規化(122)可包括使用編碼器以編碼該總和值。編碼可包括編碼器分析該總和值之位元串。編碼器可判定該位元串中之位元是否應被移位。例如，該編碼器可分析位元串並識別最左邊(例如，最高有效)“0”位元之位置。假如最左邊“0”位元是離開位元數之左邊五位元，則該編碼器可判定其該位元串應被向左移位五個位置。於另一實施例中，正規化(122)可包括使用移位器以向右或向左移位位元串。移位器可將“0”值加至該位元串之右邊(假如該位元串被向左移位)並將“0”值加至該位元串之左邊(假如該位元串被向右移位)。
於一範例中，結果(在正規化前)包括1(「一」) 於領先尾數位元中。領先位元之位置可被固定並可取決於實施方式。當有任何非零結果位元在領先位元位置之上時，正規化可包括向右移位該結果一次一位元，直到領先位元為1(「一」)且其上之所有位元位置均為零。指數亦可被遞增以每次向右移位。否則，當領先位元為0(「零」)但有非零位元在較低位置中時，則結果尾數可被向左移位一次一位元，直到領先位元為一(「1」)。類似地，結果指數可針對每次向左移位而被遞增。
該方法可進一步包括使用捨入器以捨入正規化總和值來產生捨入正規化總和值(124)。該方法可進一步包括使用捨入正規化總和值以產生FMA結果(126)。於一實施例中，FMA結果值是FMA(a,b,c)=(a*b)+c之計算，其中a為第一數字110，b為第二數字112，c為第三數字114，且(a*b)+c被捨入。乘法器、加法器、正規器、及捨入器可為邏輯單元或ALU。
圖1B闡明一種依據一實施例以履行FMA低操作之方法130的圖形。方法130可至少部分地由處理裝置或處理邏輯之邏輯單元或ALU來履行，其可包括硬體(例如，電路、專屬邏輯、可編程邏輯、微碼，等等)、軟體(例如，由處理裝置所執行之指令)、韌體或者其組合。
參考圖1B，方法130開始從使用乘法器而將第一數字110乘以第二數字112來獲得乘積值(130)。圖1B之方法130的某些數字及結果係類似於圖1A之方法100的某些數字及結果(如由類似的參考數字所指示者)，除非 另有明確地描述。該方法130可包括使用加法器以將第三數字114加至第二乘積值(132)。
該方法可包括使用減法器以從第二乘積減去FMA結果126來產生差異值(134)。該方法可包括使用正規器以正規化該差異值來產生正規化差異值(136)。於一實施例中，正規化(136)可包括使用編碼器以編碼該差異值。編碼可包括編碼器分析該差異值之位元串。編碼器可判定該位元串中之位元是否應被移位。於另一實施例中，正規化(136)可包括使用移位器以向右或向左移位位元串。該方法可進一步包括使用捨入器以捨入正規化差異值來產生捨入正規化差異值(138)。該方法可包括使用該捨入正規化差異值以產生FMA低結果值，其(於一實施例中)可包括使用於區塊138中之捨入期間所丟棄的一或更多位元(140)。乘法器、減法器、正規器、及捨入器可為邏輯單元或ALU。
圖2闡明依據一實施例的圖1B之FMA低操作的位元串200之圖形。圖1B之FMA低操作可使用FMA低(a,b,c)=捨入((a*b+c)-FMA(a,b,c))之以下演算法來產生FMA低結果。位元串200可包括第一尾數210及第二尾數220。
於一實施例中，第一尾數210為方法100(圖1A)中之FMA操作的FMA結果值。第一尾數210可為針對FMA結果126之正規化尾數。第一尾數210可包括數個位元，包括b,b1,b2,...,bp-2,bp-1，其中b代表位元串 200中之位元的位置。P係指示第一尾數210或第二尾數220之位元格式。例如，當P等於24時，位元格式為單精確度格式。於另一範例中，當P等於53時，位元格式為雙精確度格式。
於另一實施例中，第二尾數220為方法130(圖1B)中之FMA低操作的FMA低結果值。第二尾數220可為針對FMA低結果值之正規化尾數。第二尾數220可包括數個位元，包括bp,bp+1,...,b2p-1,b2p，其中b代表位元串200中之位元的位置。使用單精確度格式於FMA低結果值之優點可為用以減少針對單指令、多資料(SIMD)指令而平行地計算的元件之數目。雙精確度格式之優點係用以增加FMA結果126或FMA低結果值之正確度。例如，雙精確度FMA低結果值可被用於雙精確度SIMD計算或純量計算。
於一實施例中，FMA結果值(圖1A)及/或FMA低結果值(圖1B)可被捨入，如先前段落中所討論。於一範例中，正規化FMA低結果值為預捨入的尾數而該FMA低結果值可被捨入自R*2-p+1+bp*2-p+bp+1*2-p-1+...+b2p-1*2-2p+1+....，其中當FMA(a,b,c)被捨入離開零(朝向+/-無限大)時則R=-1，而當FMA(a,b,c)被捨入朝向零時則R=0。於另一範例中，FMA低結果值之指數可使用正規化而被調整(諸如藉由使用如先前段落中所討論之移位)且適當符號可被應用。
於一實施例中，FMA結果值或FMA低結果值可被捨 入，因為用於FMA結果值或FMA低結果值之位元的長度超過位元串200之定義長度。例如，FMA低結果值可使用下列演算法而被產生：FMA低(a,b,c)=(a*b+c)-FMA(a,b,c)，其中a為第一數字110，b為第二數字112，而c為第三數字114(圖1A及1B)。
於另一範例中，當FMA低結果值超過位元串200之定義長度時，則FMA低結果值可使用下列演算法而被產生：FMA低(a,b,c)=捨入((a*b+c)-FMA(a,b,c))。於此範例中，FMA低(a,b,c)=(a*b+c)-FMA(a,b,c)為雙精確度或單精確度浮點格式，其係超過位元串200之定義長度。於另一範例中，雙精確度格式可使用如一般浮點數之兩倍的位元且超過位元串200之定義長度。
於一實施例中，FMA結果值或FMA低結果值可使用捨入至最近整數演算法而被捨入。於另一實施例中，FMA結果值或FMA低結果值可使用捨入朝向零演算法而被捨入。於另一實施例中，FMA結果值或FMA低結果值可使用其他捨入演算法而被捨入。於另一實施例中，於計算FMA低結果值時所使用的尾位元數可被限制，諸如限制尾位元於bp,bp+1,...,b2p-1。此可相同於將精確結果截斷至指定數目的位元(例如，高達位元b2p-1)；於該情況下所有較低位元(例如，以b2p開始)可被丟棄。
圖3A為闡明由處理器300所實施的依序管線及暫存器重新命名級、失序問題/執行管線之方塊圖，依據本發明之某些實施例。圖3A中之實線方盒係闡明依序管線， 而虛線方盒係闡明暫存器重新命名、失序問題/執行管線。明確地，處理器300係闡明其將被包括於處理器中的依序架構核心及暫存器重新命名邏輯、失序問題/執行邏輯，依據本發明之至少一實施例。
於圖3A中，管線包括提取級302、長度解碼級304、解碼級306、配置級308、重新命名級310、排程(亦已知為分派或發送)級312、暫存器讀取/記憶體讀取級314、執行級316、寫入回/記憶體寫入級318、例外處置級322、及確定級324。於某些實施例中，級302-324之排序可不同於所顯示者且不限於圖3A中所示之特定排序。
圖3B為闡明針對其實施併合乘-加(FMA)操作之處理器300的微架構之方塊圖，依據一實施例。處理器300包括一耦合至執行引擎單元350之前端單元330，且兩者均耦合至記憶體單元370。處理器300可包括減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。於又另一實施例中，處理器300可包括特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、圖形核心，等等。於一實施例中，處理器300可為多核心處理器或者可為多處理器系統之部分。頁加入及內容複製之實施例可被實施於處理器300中。
前端單元330包括一分支預測單元332，其係耦合至指令快取單元334，其係耦合至指令變換後備緩衝 (TLB)336，其係耦合至指令提取單元338，其係耦合至解碼單元340。解碼單元340(亦已知解碼器)可解碼指令；並可將以下產生為輸出：一或更多微操作、微碼進入點、微指令、其他指令、或其他控制信號，其被解碼自(或者反應)、或被衍生自原始指令。解碼器340可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)，等等。指令快取單元334被進一步耦合至記憶體單元370。解碼單元340被耦合至執行引擎單元350中之重新命名/配置器單元352。
執行引擎單元350包括重新命名/配置器單元352，其係耦合至撤回單元354及一組一或更多排程器單元356。排程器單元356代表任何數目的不同排程器，包括保留站(RS)、中央指令窗，等等。排程器單元356被耦合至實體暫存器檔單元358。實體暫存器檔單元358之各者代表一或更多實體暫存器檔，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點等等、狀態(例如，其為下一待執行指令之位址的指令指標)，等等。實體暫存器檔單元358係由撤回單元354所重疊以闡明其中暫存器重新命名及失序執行可被實施之各種方式(例如，使用記錄器緩衝器和撤回暫存器檔；使用未來檔、歷史緩衝器、和撤回暫存器檔；使用暫存器映圖和暫存器池，等等)。
通常，架構暫存器從處理器之外部或者從編程者之觀 點為可見的。暫存器不限於任何已知特定類型的電路。各種不同類型的暫存器為適合的，只要其能夠儲存並提供資料如文中所述者。適當暫存器之範例包括(但不限定於)專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、專屬及動態配置實體暫存器之組合，等等。撤回單元354及實體暫存器檔單元358被耦合至執行叢集360。執行叢集360包括一組一或更多執行單元362及一組一或更多記憶體存取單元364。執行單元362可履行各種操作(例如，移位、相加、相減、相乘)以及操作於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。
雖然某些實施例可包括數個專屬於特定功能或功能集之執行單元，但其他實施例可包括僅一個執行單元或者全部履行所有功能之多數執行單元。排程器單元356、實體暫存器檔單元358、及執行叢集360被顯示為可能複數的，因為某些實施例係針對某些類型的資料/操作產生分離的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器檔單元、及/或執行叢集-且於分離記憶體存取管線之情況下，某些實施例被實施於其中僅有此管線之執行叢集具有記憶體存取單元364)。亦應理解：當使用分離管線時，這些管線之一或更多者可為失序發送/執行而其他者為依序。
該組記憶體存取單元364被耦合至記憶體單元370， 其可包括資料預提取器380、資料TLB單元372、資料快取單元(DCU)374、及第2階(L2)快取單元376，舉出一些範例。於某些實施例中，DCU 374亦已知為第一階資料快取(L1快取)。DCU 374可處置多重顯著的快取喪失並繼續服務進來的儲存及載入。其亦支援維持快取同調性。資料TLB單元372為一種藉由映射虛擬及實體位址空間以增進位址變換速度之快取。於一範例實施例中，記憶體存取單元364可包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單元370中之資料TLB單元372。L2快取單元376可被耦合至一或更多其他階的快取且最終至主記憶體。
於一實施例中，資料預提取器380臆測地載入/預提取資料至DCU 374，藉由自動地預測程式將使用哪個資料。預提取可指稱將記憶體階層(例如，較低階快取或記憶體)之記憶體位置(例如，位置)中所儲存的資料轉移至其較接近(例如，產生較低存取潛時)處理器之較高階記憶體位置，在該資料實際地被該處理器所要求以前。更明確地，預提取可指稱從較低階快取/記憶體之一至資料快取及/或預提取緩衝器的資料之早期擷取，在處理器發出針對其被返回之特定資料的要求以前。
處理器300可支援一或更多指令集(例如，x86指令集(具有其已被加入以較新版本之某些延伸)；Imagination Technologies of Kings Langley,Hertfordshire,UK之MIPS指令集；ARM Holdings of Sunnyvale,CA之 ARM指令集(具有諸如NEON之選擇性額外延伸))。
應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading科技)。
雖然暫存器重新命名被描述於失序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器之所述的實施例亦包括分離的指令和資料快取單元以及共享L2快取單元，但替代實施例可具有針對指令和資料兩者之單一內部快取，諸如(例如)第1階(L1)內部快取、或多階內部快取。於某些實施例中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
圖4為針對處理器400之微架構的方塊圖，該處理器400包括用以履行併合乘-加(FMA)操作之邏輯電路，依據一實施例。於某些實施例中，依據一實施例之指令可被實施以操作於資料元件，其具有位元組、字元、雙字元、四字元等等之尺寸；以及資料類型，諸如單和雙精確度整數及浮點資料類型。於一實施例中，依序前端401為處理器400之部分，其係提取將被執行的指令並備製將稍後於處理器管線中使用的指令。頁加入及內容複製之實施 例可被實施於處理器400中。
前端401可包括數個單元。於一實施例中，指令預提取器416係從記憶體提取指令並將該些指令饋送至指令解碼器418，其接著解碼或解讀該些指令。例如，於一實施例中，解碼器將已接收指令解碼為一或更多操作，稱為其機器可執行之「微指令」或「微操作」(亦稱為micro op或uop)。於其他實施例中，解碼器將指令剖析為運算碼及相應的資料和控制欄位，其係由微架構所使用以依據一實施例來履行操作。於一實施例中，軌線快取430取用已解碼的微操作並將其組合為微操作佇列434中之程式依序列或軌線，以供執行。當軌線快取430遭遇複雜指令時，則微碼ROM 432便提供用以完成該操作所需的微操作。
某些指令被轉換為單一微操作，而其他指令則需要數個微操作來完成完整操作。於一實施例中，假如需要四個微操作來完成指令，則解碼器418係存取微碼ROM 432以執行該指令。針對一實施例，指令可被解碼為少數微操作，以供處理於指令解碼器418。於另一實施例中，假如需要數個微操作來完成該操作，則指令可被儲存於微碼ROM 432內。軌線快取430係指稱進入點可編程邏輯陣列(PLA)，用以判定正確的微指令指針，以供讀取微碼序列來完成一或更多指令(依據一實施例)自微碼ROM 432。在微碼ROM 432完成排序針對一指令之微操作後，機器之前端401重新從軌線快取430提取微操作。
失序執行引擎403為準備用於執行之指令。失序執行 邏輯具有數個緩衝器，用以平緩並重新排序指令之流程來最佳化性能，隨著其前進管線且被排程以供執行。配置器邏輯係配置其各微操作欲執行所需的機器緩衝器及資源。暫存器重新命名邏輯係將邏輯暫存器重新命名於暫存器檔中之項目上。配置器亦配置各微操作之項目於兩微操作佇列之一中，其中之一係針對記憶體操作而另一係針對非記憶體操作，在指令排程器之前：記憶體排程器、快速排程器402、緩慢/一般浮點排程器404、及簡單浮點排程器406。微操作排程器402、404、406係根據其相依的輸入暫存器運算元資源之備妥狀態及微操作欲完成其操作所需的執行資源之可用性以判定微操作何時準備好執行。一實施例之快速排程器402可於主時脈循環之各一半時排程，而其他排程器僅可於每主處理器時脈循環排程一次。排程器係針對調度埠仲裁以排程用於執行之微操作。
暫存器檔408、410位於排程器402、404、406與執行區塊411中的執行單元412、414、416、418、420、422、424之間。有分離的暫存器檔408、410，個別地用於整數及浮點操作。一實施例之各暫存器檔408、410包括旁通網路，其可旁通或傳遞剛完成的結果(其尚未被寫入暫存器檔)至新的相依微操作。整數暫存器檔408及浮點暫存器檔410亦能夠彼此傳遞資料。針對一實施例，整數暫存器檔408被分割為兩個分離的暫存器檔，一暫存器檔用於資料之低順序的32位元而第二暫存器檔用於資料之高順序的32位元。一實施例之浮點暫存器檔410具有 128位元寬項目，因為浮點指令通常具有寬度從64至128位元之運算元。
執行區塊411含有執行單元412、414、416、418、420、422、424，其中該些指令被實際地執行。此區段包括暫存器檔408、410，其係儲存微指令所需執行之整數及浮點資料運算元值。一實施例之處理器400包含數個執行單元：位址產生單元(AGU)412、AGU 414、快速ALU 416、快速ALU 418、緩慢ALU 420、浮點ALU 422、浮點移動單元424。針對一實施例，浮點執行區塊412、414執行浮點、MMX、SIMD、及SSE、或其他操作。一實施例之浮點ALU 412包括64位元X64位元浮點除法器，用以執行除法、平方根、及餘數微操作。針對本發明之實施例，涉及浮點值之指令可被處置以浮點硬體。
於一實施例中，ALU操作來到高速ALU執行單元416、418。一實施例之高速ALU 416、418可執行具有半時脈循環之有效潛時的快速操作。針對一實施例，大部分複雜整數操作來到緩慢ALU 410，因為緩慢ALU 410包括針對長潛時類型操作的整數執行硬體，諸如乘法器、移位、旗標邏輯、及分支處理。記憶體載入/儲存操作係由AGU 412、414所執行。針對一實施例，整數ALU 416、418、420被描述以履行整數操作於64位元資料運算元上之背景。於替代實施例中，ALU 416、418、420可被實施以支援多種資料位元，包括16、32、128、256，等等。類似地，浮點單元412、414可被實施以支援具有各個寬 度之位元的廣泛運算元。針對一實施例，浮點單元412、414可操作於128位元寬的緊縮資料運算元上，配合SIMD及多媒體指令。
於一實施例中，微操作排程器402、404、406在母載入已完成執行以前調度相依的操作。因為微操作被臆測地排程並執行於處理器400中，所以處理器400亦可包括用以處置記憶體喪失之邏輯。假如資料載入喪失於資料快取中，則可能有相依的操作於管線的途中，其已留給排程器暫時錯誤的資料。重播機制係追蹤並重新執行其使用錯誤資料之指令。僅有相依的操作需要被重播而獨立的操作被容許完成。處理器之一實施例的排程器及重播機制亦被設計成捕捉指令序列以供文字串比較操作。
處理器400亦包括邏輯，用以依據一實施例來實施併合乘-加(FMA)操作。於一實施例中，處理器400之執行區塊411可包括微控制器(MCU)，用以依據文中之描述來履行FMA操作。
術語「暫存器」可指稱板上處理器儲存位置，其被使用為用以識別運算元之指令的部分。換言之，暫存器可為那些從處理器外部(從編程者之觀點)可使用者。然而，實施例之暫存器不應被限制於指稱特定類型電路。反之，實施例之暫存器能夠儲存並提供資料、以及履行文中所述之功能。文中所述之暫存器可藉由使用任何數目之不同技術的處理器內之電路來實施，諸如專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、專屬及動態配置 實體暫存器之組合，等等。於一實施例中，整數暫存器係儲存三十二位元整數資料。一實施例之暫存器檔亦含有針對緊縮資料之八個多媒體SIMD暫存器。
針對以下的討論，暫存器被理解為設計成保持緊縮資料之資料暫存器，諸如64位元寬的MMXTM暫存器(亦稱為「mm」暫存器於某些例子中)於其致能有來自Intel Corporation of Santa Clara,California之MMX科技的微處理器中。這些MMX暫存器(可有整數及浮點形式兩者)可操作以其伴隨SIMD及SSE指令之緊縮資料元件。類似地，有關於SSE2、SSE3、SSE4、或超過(一般稱為「SSEx」)科技之128位元寬的XMM暫存器亦可被用以保持此等緊縮資料運算元。於一實施例中，於儲存緊縮資料及整數資料時，暫存器無須於兩種資料類型之間區別。於一實施例中，整數及浮點被含入於相同的暫存器檔或不同的暫存器檔中。再者，於一實施例中，浮點及整數資料可被儲存於不同的暫存器或相同的暫存器中。
實施例可被實施以許多不同的系統類型。現在參考圖5，其顯示依據一實施方式之多處理器系統500的方塊圖。如圖5中所示，多處理器系統500為點對點互連系統，並包括經由點對點互連550而耦合之第一處理器570及第二處理器580。如圖5中所示，處理器570及580之各者可為多核心處理器，包括第一及第二處理器核心(亦即，處理器核心574a和574b及處理器核心584a和584b)，雖然潛在地更多核心可存在於處理器中。處理器 各可包括併合寫入模式邏輯，依據本發明之一實施例。頁加入及內容複製之實施例可被實施於處理器570、處理器580、或兩者中。
雖然顯示兩個處理器570、580，但應理解其本發明之範圍未如此限制。於其他實施例中，一或更多額外處理器可存在於既定處理器中。
處理器570及580被顯示個別地包括集成記憶體控制器單元572及582。處理器570亦包括其匯流排控制器單元點對點(P-P)介面576及588之部分；類似地，第二處理器580包括P-P介面586及588。處理器570、580可使用P-P介面電路578、588而經由點對點(P-P)介面550來交換資訊。如圖5中所示，IMC 572及582將處理器耦合至個別記憶體，亦即記憶體532及記憶體534，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器570、580可各經由個別的P-P介面552、554而與晶片組590交換資訊，使用點對點介面電路576、594、586、598。晶片組590亦可經由高性能圖形介面539而與高性能圖形電路538交換資訊。
共享快取(未顯示)可被包括於任一處理器中或者於兩處理器外部，而經由P-P互連與處理器連接，以致處理器之任一者或兩者的本地快取資訊可被儲存於共享快取中，假如處理器被置於低功率模式時。
晶片組590可經由一介面596而被耦合至第一匯流排516。於一實施例中，第一匯流排516可為周邊組件互連 (PCI)匯流排、或者諸如PCI快速匯流排或其他第三代I/O互連匯流排等匯流排，雖然本發明之範圍未如此限制。
如圖5中所示，各種I/O裝置514可被耦合至第一匯流排516，連同匯流排橋518，其係將第一匯流排516耦合至第二匯流排520。於一實施例中，第二匯流排520可為低管腳數(LPC)匯流排。各個裝置可被耦合至第二匯流排520，其包括(例如)鍵盤及/或滑鼠522、通訊裝置527及儲存單元528，諸如磁碟機或其他大量儲存裝置(其可包括指令/碼及資料530)，於一實施例中。此外，音頻I/O 524可被耦合至第二匯流排520。注意：其他架構是可能的。例如，取代圖5之點對點架構，系統可實施多點分支匯流排其他此類架構。
現在參考圖6，其顯示依據本發明之一實施例的第三系統600之方塊圖。圖5及6中之類似元件係具有類似數字，而圖5之某些形態已被省略自圖5以免混淆圖6之其他形態。
圖6闡明其處理器670、680可包括集成記憶體及I/O控制邏輯(「CL」)672和682，個別地。針對至少一實施例，CL 672、682可包括集成記憶體控制器單元，諸如文中所述者。此外，CL 672、682亦可包括I/O控制邏輯。圖6闡明其記憶體632、634被耦合至CL 672、682，且其I/O裝置614亦被耦合至控制邏輯672、682。舊有I/O裝置615被耦合至晶片組690。頁加入及內容複 製之實施例可被實施於處理器670、處理器680、或兩者中。
圖7為一範例晶片上系統(SoC)700，其可包括核心702之一或更多者。用於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
圖7為SoC 700之方塊圖，依據本發明之實施例。虛線方塊為更多先進SoC上之特徵。於圖7中，互連單元702被耦合至：應用程式處理器717，其包括一組一或更多核心702A-N及共享快取單元706；系統代理單元710；匯流排控制器單元716；集成記憶體控制器單元714；一組一或更多媒體處理器720，其可包括集成圖形邏輯708、影像處理器724(用以提供靜止及/或視頻相機功能)、音頻處理器726(用以提供硬體音頻加速)、及視頻處理器728(用以提供視頻編碼/解碼加速)；靜態隨機存取記憶體(SRAM)單元730；直接記憶體存取(DMA)單元732；及顯示單元740(用以耦合至一或更多外部顯示)。頁加入及內容複製之實施例可被實施於SoC 700中。
接下來轉至圖8，其描繪依據本發明之實施例的系統單晶片(SoC)設計之實施例。當作說明性範例，SoC 800被包括於使用者設備(UE)中。於一實施例中，UE係指稱其將由終端使用者所用以通訊之任何裝置，諸如手持式電話、智慧型手機、輸入板、超薄筆記型電腦、具有寬頻轉接器之筆記型電腦、或任何其他類似的通訊裝置。UE可連接至基地站或節點，其可本質上相應於GSM網路中之行動站(MS)。頁加入及內容複製之實施例可被實施於SoC 800中。
於此，SoC 800包括2核心-806及807。類似於以上所討論者，核心806及807可符合指令集架構，諸如具有Intel® Architecture CoreTM之處理器、先進微型裝置公司(AMD)處理器、MIPS為基的處理器、ARM為基的處理器設計、或其消費者、以及其被授權者或採用者。核心806及807被耦合至快取控制808，其係與匯流排介面單元809及L2快取810關聯以與系統800之其他部分通訊。互連811包括晶片上互連，諸如IOSF、AMBA、或以上所討論之其他互連，其可實施本發明之一或更多形態。
互連811提供通訊頻道至其他組件，諸如：用戶身份模組(SIM)830，用以與SIM卡互介面、開機ROM 835，用以保存開機碼以供由核心806和807執行來初始化並開機SoC 800、SDRAM控制器840，用以與外部記憶體(例如，DRAM 860)互介面、快閃控制器845，用以與非揮發性記憶體(例如，快閃865)互介面、周邊控制 850(例如，串列周邊介面)用以與周邊互介面、視頻編碼解碼器820和視頻介面825，用以顯示並接收輸入(例如，觸控致能輸入)、GPU 815，用以履行圖形相關的計算，等等。這些介面之任一者可結合文中所述之實施例的形態。
此外，該系統顯示用於通訊之周邊，諸如藍牙模組870、3G數據機875、GPS 880、及Wi-Fi 885。注意：如上所述，UE包括用於通訊之無線電。因此，這些周邊通訊模組可能未被全部包括。然而，於UE中，用於外部通訊之某種形式的無線電應被包括。
圖9闡明以計算系統900之範例形式的機器之圖形表示，於該系統內可執行一組指令以致使機器履行文中所討論之任何一或更多方法。於替代實施例中，機器可被連接(例如，連網)至LAN、內部網路、外部網路、或網際網路中之其他機器。機器可操作於用戶伺服器網路環境下之伺服器或用戶裝置之範圍中、或者當作點對點(或分散式)網路環境下之同級機器。機器可為個人電腦(PC)、輸入板PC、機上盒(STB)、個人數位助理(PDA)、行動電話、網路器具、伺服器、網路路由器、開關或橋、或者能夠執行其指明由該機器所採取之行動的一組指令(序列或其他)的任何機器。再者，雖僅顯示單一機器，但術語「機器」亦應被視為包括其獨立地或聯合地執行一組(或多組)用來履行文中所述之任何一或更多方法的指令之機器的任何集合。頁加入及內容複製之實施例可被實施 於計算系統900中。
計算系統900包括處理裝置902、主記憶體904(例如，唯讀記憶體(ROM)、快閃記憶體、動態隨機存取記憶體(DRAM)，諸如同步DRAM(SDRAM)或DRAM(RDRAM)等等)、靜態記憶體906(例如，快閃記憶體、靜態隨機存取記憶體(SRAM)等等)、以及資料儲存裝置918，其係經由匯流排930而彼此通連。
處理裝置902代表一或更多一般用途處理裝置，諸如微處理器、中央處理單元，等等。更特別地，處理裝置可為複雜指令組計算(CISC)微處理器、減少指令組計算(RISC)微處理器、極長指令字元(VLIW)微處理器、或實施其他指令集的處理器、或實施指令集之組合的處理器。處理裝置902亦可為一或更多特殊用途處理裝置，諸如特定應用積體電路(ASIC)、場可編程閘極陣列(FPGA)、數位信號處理器(DSP)、網路處理器，等等。於一實施例中，處理裝置902可包括一或更多處理器核心。處理器裝置902組態成執行處理邏輯926，用以履行文中所討論之操作。於一實施例中，處理裝置902可為計算系統之部分。替代地，計算系統900可包括如文中所述之其他組件。應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線 程，諸如Intel® Hyperthreading科技)。
計算系統900可進一步包括網路介面裝置908，其係可通訊地耦合至網路920。計算系統900亦可包括視頻顯示單元910(例如，液晶顯示(LCD)或陰極射線管(CRT))、文數輸入裝置910(例如，鍵盤)、游標控制裝置914(例如，滑鼠)、及信號產生裝置916(例如，揚聲器)、或其他周邊裝置。再者，計算系統900可包括圖形處理單元922、視頻處理單元928及音頻處理單元932。於另一實施例中，計算系統900可包括晶片組(未顯示)，其係指稱一群積體電路、或晶片，其被設計以與處理裝置902合作並控制介於處理裝置902與外部裝置之間的通訊。例如，晶片組可為主機板上之一組晶片，其係將處理裝置902鏈結至極高速裝置，諸如主記憶體904和圖形控制器；以及將處理裝置902鏈結至周邊之較低速周邊匯流排，諸如USB、PCI或ISA匯流排。
資料儲存裝置918可包括電腦可讀取儲存媒體924，於其上儲存軟體926，其係實施文中所述之功能的一或更多方法。軟體926亦可駐存(完全地或至少部分地)於主記憶體904內(成為指令926)及/或於處理裝置902內(成為處理邏輯926)，在藉由計算系統900之其執行期間；主記憶體904及處理裝置902亦構成電腦可讀取儲存媒體。
電腦可讀取儲存媒體924亦可被用以儲存其利用處理裝置902之指令926(諸如參考圖1所述者)及/或含有其 呼叫上述應用程式之方法的軟體。雖然電腦可讀取儲存媒體924被顯示於範例實施例中為單一媒體，術語「電腦可讀取儲存媒體」應被視為包括單一媒體或多重媒體(例如，集中式或分散式資料庫、及/或相關快取及伺服器)，其係儲存一或更多指令集。術語「電腦可讀取儲存媒體」亦應被視為包括能夠儲存、編碼或攜載供由機器所執行的指令集之任何媒體，且該媒體致使該機器履行本發明之一或更多方法。術語「電腦可讀取儲存媒體」應因此被視為包括(但不限定於)固態記憶體、及光學和磁性媒體。
下列範例係有關進一步的實施例。
範例1為一種處理器，包含：1)暫存器，其中該暫存器係用以儲存第一浮點(FP)值、第二FP值、及第三FP值；及2)解碼器，用以：a)接收來自應用程式之請求以履行併合乘-加(FMA)低操作；及b)解碼該請求；3)FMA低功能性單元，用以回應於該請求：a)將該第一FP值乘以該第二FP值來獲得第一乘積值；b)將該第一乘積值與該第三FP值相加以產生第一結果值；c)捨入該第一結果值以產生FMA值；及d)識別從捨入該第一結果值所丟棄之一或更多位元，以產生FMA低值。
於範例2中，範例1之該處理器，其中用以識別該些一或更多位元，該FMA低功能性單元係進一步用以：a)將該第一FP值乘以該第二FP值來獲得第二乘積值；b)將該第二乘積值與該第三FP值相加以獲得第二結果值； 及c)從該FMA值減去該第二結果值以產生該FMA低值。
於範例3中，範例2之該處理器，其中：a)該第一FP值包含第一尾數和第一指數，b)該第二FP值包含第二尾數和第二指數，及c)該第三FP值包含第三尾數和第三指數。
於範例4中，範例3之該處理器，其中：a)將該第一FP值乘以該第二FP值來獲得該第一乘積值進一步包含將該第一尾數乘以該第二尾數來獲得針對該第一乘積值之第四尾數；及b)將該第一FP值乘以該第二FP值來獲得該第二乘積值進一步包含將該第一尾數乘以該第二尾數來獲得針對該第二乘積值之第五尾數。
於範例5中，範例3之該處理器，其中該FMA低功能性單元係進一步用以移位該第一尾數、該第二尾數、或第三尾數之一或更多位元來對準該第一尾數、該第二尾數、或第三尾數，以相乘來獲得該第一乘積值、以相加來產生該第一結果值、以相乘來獲得該第二乘積值、以相加來獲得該第二結果值、或者以相減來產生該FMA低值。
於範例6中，範例2之該處理器，其中該FMA低功能性單元包含一或更多算術邏輯單元(ALU)，用以相乘來獲得該第一乘積值、用以相加來產生該第一結果值、用以捨入來產生該FMA值、用以相乘來獲得該第二乘積值、用以相加來獲得該第二結果值、或者用以相減來產生該FMA低值。
於範例7中，範例2之該處理器，其中該FMA低功能性單元包含一或更多浮點單元(FPU)，用以相乘來獲得該第一乘積值、用以相加來產生該第一結果值、用以捨入來產生該FMA值、用以相乘來獲得該第二乘積值、用以相加來獲得該第二結果值、或者用以針對該FMA低值來相減。
於範例8中，範例2之該處理器，其中該FMA低功能性單元係進一步用以相乘來獲得該第二乘積值、用以相加來產生該第二結果值、及用以相減來產生該FMA低值為單指令多資料(SIMD)操作。
於範例9中，範例2之該處理器，其中該FMA低功能性單元係進一步用以履行該相乘來獲得該第二乘積值、該相加來產生該第二結果值、及該相減來產生該FMA低值為純量計算。
於範例10中，範例1之該處理器，其中該FMA低值為單精確度格式值或雙精確度格式值之一。
於範例11中，範例1之該處理器，其中該FMA低功能性單元係進一步用以：a)正規化該FMA低值來獲得正規化的FMA低值；及b)捨入該正規化的FMA低值來獲得捨入的FMA低值。
各個實施例可具有以上所述之結構性特徵的不同組合。例如，以上所述之該些處理器及方法的所有選擇性特徵亦可針對文中所述之系統而被實施，且該些範例中之特點可被使用於一或更多實施例的任何地方。
範例12為一種方法，包含：1)藉由併合乘-加(FMA)低功能性單元將第一浮點(FP)值乘以第二FP值來獲得第一乘積值；2)藉由該FMA低功能性單元將該第一乘積值與第三FP值相加來產生第一結果值；3)藉由該FMA低功能性單元捨入該第一結果值來產生第一FMA值；及4)藉由該FMA低功能性單元識別從該捨入該第一結果值所丟棄的一或更多位元，來產生FMA低值。
於範例13中，範例12之該方法，進一步包含：1)藉由該FMA低功能性單元將該第一FP值乘以該第二FP值來獲得第二乘積值；2)藉由該FMA低功能性單元將該第二乘積值與該第一FP值相加來產生第二結果值；及3)藉由該FMA低功能性單元以從該FMA值減去該第二結果值來產生第二FMA值。
於範例14中，範例13之該方法，其中該第一FMA值為位元串之第一部分而該第二FMA值為該位元串之第二部分，該方法進一步包含限制其用於產生該第二FMA值之尾位元數。
於範例15中，範例13之該方法，進一步包含：1)藉由該FMA低功能性單元以正規化該第二FMA值來獲得正規化的FMA值；及2)藉由該FMA低功能性單元以捨入該正規化的FMA低值來獲得捨入的FMA低值。
於範例16中，範例15之該方法，其中該第一結果和該正規化的FMA低值係使用捨入至最近整數演算法或捨入朝向零演算法而被捨入。
各個實施例可具有以上所述之結構性特徵的不同組合。例如，以上所述之該些處理器及方法的所有選擇性特徵亦可針對文中所述之系統而被實施，且該些範例中之特點可被使用於一或更多實施例的任何地方。
範例為一種處理器，包含：1)暫存器，其中該暫存器係用以儲存第一浮點(FP)值、第二FP值、及第三FP值；及2)併合乘-加(FMA)低功能性單元，用以接收來自應用程式之請求以履行FMA低操作及回應於該請求以履行：a)將該第一FP值乘以該第二FP值來獲得第一乘積值；b)將該第一乘積值與該第三FP值相加以產生第一結果值；c)捨入該第一結果值以產生第一FMA值；d)將該第一FP值乘以該第二FP值來獲得第二乘積值；e)將該第二乘積值與該第一FP值相加以產生第二結果值；f)從該FMA值減去該第二結果值以獲得第三結果值；g)正規化該第三結果值以獲得正規化的第三結果值；h)捨入該正規化的第三結果值以產生第二FMA值；及i)傳送該第二FMA值至該應用程式。
於範例18中，範例17之該處理器，其中：a)該第一FP值包含第一尾數和第一指數，b)該第二FP值包含第二尾數和第二指數，c)該第三FP值包含第三尾數和第三指數，及d)該FMA低功能性單元係進一步用以移位該第一尾數、該第二尾數、或第三尾數之一或更多位元來對準該第一尾數、該第二尾數、或第三尾數，以相乘來獲得該第一乘積值、以相加來產生該第一結果值、以相乘來 獲得該第一乘積值、以相加來獲得該第二結果值、或者以相減來獲得該第三結果值。
於範例19中，範例18之該處理器，其中該FMA低功能性單元係進一步用以判定位元串中之該些一或更多位元以使用編碼器來移位。
於範例20中，範例17之該處理器，其中該FMA低功能性單元包含一或更多算術邏輯單元(ALU)，用以相乘來獲得該第一乘積值、用以相加來產生該第一結果值、用以捨入來獲得該FMA值、用以相乘來獲得該第一乘積值、用以相加來產生該第二結果值、或者用以相減來獲得該第三結果值。
雖然已針對有限數目的實施例來描述本發明，但那些熟悉此技藝人士將理解從這些實施例而來的各種修改及變異。後附申請專利範圍應涵蓋所有此等修改及變異而落入本發明之真實精神和範圍內。
於文中之描述中，提出了數個特定細節，諸如以下範例：特定類型的處理器和系統組態、特定硬體結構、特定架構和微架構細節、特定暫存器組態、特定指令類型、特定形態組件、特定測量/高度、特定處理器管線級和操作，等等，以提供對本發明之透徹瞭解。然而，熟悉本技術人士將清楚瞭解：這些特定細節無須被利用來實行本發明。於其他例子中，眾所周知的組件或方法，諸如特定和替代處理器架構、針對上述演算法之特定邏輯電路/碼、特定韌體碼、特定互連操作、特定邏輯組態、特定製造技 術和材料、特定編譯器實施方式、碼之演算法的特定表示、特定關機和閘通技術/邏輯以及電腦系統之其他特定操作細節尚未被詳細地描述，以免非必要地混淆本發明。
實施例係參考特定積體電路中(諸如計算平台或微處理器中)之併合乘-加(FMA)操作而被描述。實施例亦可應用於其他類型的積體電路及可編程邏輯裝置。例如，所揭露的實施例不限於桌上型電腦系統或可攜式電腦，諸如Intel® UltrabooksTM電腦。且亦可被使用於其他裝置中，諸如手持式裝置、輸入板、其他薄型筆記型電腦、系統單晶片(SoC)裝置、及嵌入式應用。手持式裝置之一些範例包括行動電話、網際網路協定裝置、數位相機、個人數位助理(PDA)、及手持式PC。嵌入式應用通常包括微控制器、數位信號處理器(DSP)、系統單晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)開關、或者其可履行以下所教導之功能及操作的任何其他系統。已描述其系統可為任何種類的電腦或嵌入式系統。所揭露的實施例可特別地用於低端裝置，如穿戴式裝置(例如，手錶)、電子植入物、感應和控制設施裝置、控制器、監督控制和資料獲取(SCADA)系統，等等。此外，文中所述之設備、方法、及系統不限於實體計算裝置，但亦可有關用於能量保存和效率的軟體最佳化。如於以下描述中將輕易地變得清楚明白者，文中所述之方法、設備、及系統的實施例(無論針對硬體、韌體、軟體、或其組合)對於與性能考量平衡之「綠色科技」是極 重要的。
雖然文中實施例係參考處理器而描述，但其他實施例可應用於其他類型的積體電路及邏輯裝置。本發明之實施例的類似技術及教導可被應用於其他類型的電路或半導體裝置，其可受益自較高的管線通量及增進的性能。本發明之實施例的教導可應用於其履行資料調處之任何處理器或機器。然而，本發明不限於其履行512位元、256位元、128位元、64位元、32位元、或16位元資料操作的處理器或機器，其中係履行資料之調處或管理。此外，文中之描述提供範例，且附圖顯示各種範例，以供闡明之目的。然而，這些範例不應被理解在限制性意義，因為其僅欲提供本發明之實施例的範例而非欲提供本發明之實施例之所有可能實施方式的窮舉列表。
雖然以下範例係描述指令處置及分佈於執行單元及邏輯電路之背景，但本發明之其他實施例可藉由機器可讀取、有形媒體上所儲存之資料或指令(其當由機器所履行時係造成機器履行與本發明之至少一實施例相符的功能)來完成。於一實施例中，與本發明之實施例相關的功能被實施於機器可執行指令。該些指令可被用以致使通用或特殊用途處理器(其被編程以該些指令)履行本發明之步驟。本發明之實施例可被提供為電腦程式產品(或軟體)，其可包括其上儲存有指令之機器或電腦可讀取媒體，其可被用以編程電腦(或其他電子裝置)來履行依據本發明之實施例的一或更多操作。替代地，本發明之實施 例的操作可由含有固定功能邏輯以履行該些操作之特定硬體組件所履行，或者可由已編程的電腦組件及固定功能硬體組件之任何組合所履行。
用於編程邏輯以履行本發明之實施例的指令可被儲存於系統中之記憶體內，諸如DRAM、快取、快閃記憶體、或其他儲存。再者，該些指令可經由網路或藉由其他電腦可讀取媒體而被分佈。因此機器可讀取媒體可包括用以依可由機器(例如，電腦)所讀取之形式儲存或傳輸資訊的任何機制，但不限定於軟碟、光碟、CD、唯讀記憶體(CD-ROM)、及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可編程唯讀記憶體(EPROM)、電可抹除可編程唯讀記憶體(EEPROM)、磁或光學卡、快閃記憶體、或有形、機器可讀取儲存，用於透過經電、光、聲或其他形式的傳播信號(例如，載波、紅外線信號、數位信號，等等)之網際網路的資訊之傳輸。因此，電腦可讀取媒體包括適於以可由機器(例如，電腦)所讀取之形式儲存或傳輸電子指令或資訊的任何類型的有形機器可讀取媒體。
設計可經歷各個階段，從創造至模擬至生產。表示設計之資料可以數種方式來表示設計。首先，如可用於模擬，硬體可使用硬體描述語言或另一功能性描述語言來表示。此外，具有邏輯及/或電晶體閘之電路等級模型可於設計程序之某些階段被產生。再者，大部分設計(於某階段)達到表示硬體模型中之各個裝置的實體布局之資料的 等級。於其中使用傳統半導體製造技術之情況下，表示硬體模型之資料可為指明針對用以產生積體電路之遮罩的不同遮罩層上之各個特徵的存在或缺乏之資料。於設計之任何表示中，資料可被儲存以機器可讀取媒體之任何形式。記憶體或者磁性或光學儲存(諸如碟片)可為用以儲存資訊之機器可讀取媒體，該資訊係經由光或電波(其被調變或者產生以傳輸此資訊)而被傳輸。當電載波(其係指示或攜載碼或設計)被傳輸時，至其電信號之複製、緩衝、或再傳輸被履行之程度，則新的副本被產生。因此，通訊提供者或網路提供者可於有形的、機器可讀取媒體上(至少暫時地)儲存一物件，諸如編碼入載波之資訊，實現本發明之實施例的技術。
如文中所使用之模組係指稱硬體、軟體、及/或韌體之任何組合。當作範例，模組包括硬體，諸如微控制器，其係與非暫態媒體相關以儲存適於由微控制器所執行的碼。因此，模組之參考(於一實施例中)係指稱硬體，其被明確地組態成辨識及/或執行該碼以供被保持於非暫態媒體上。再者，於另一實施例中，模組之使用係指稱包括該碼之非暫態媒體，其係明確地適於由微控制器所執行以履行預定的操作。而如可被推斷者，於又另一實施例中，術語模組(於此範例中)可指稱微控制器與非暫態媒體之組合。其被顯示為分離之模組邊界經常共同地改變且潛在地重疊。例如，第一和第二模組可共用硬體、軟體、韌體、或其組合，而潛在地留存某些獨立的硬體、軟體、或 韌體。於一實施例中，術語邏輯之使用包括硬體，諸如電晶體、暫存器、或其他硬體，諸如可編程裝置。
用語「組態成」之使用(於一實施例中)係指稱配置、結合、製造、提供銷售、進口及/或設計設備、硬體、邏輯、或元件以履行指定的或決定的工作。於此範例中，非操作中之設備或其元件仍「組態成」履行指定的工作，假如其被設計、耦合、及/或互連以履行該指定的工作。當作純粹說明性範例，邏輯閘可提供0或1於操作期間。但邏輯閘「組態成」提供致能信號給時鐘，其不包括其可提供1或0之每一潛在邏輯閘。取代地，邏輯閘係以某方式耦合以致其於操作期間1或0輸出係用以致能時鐘。再次注意：術語「組態成」之使用不要求操作，但取代地聚焦於設備、硬體、及/或元件之潛時狀態，其為當設備、硬體、及/或元件正操作時該設備、硬體、及/或元件所被設計以履行特定工作之潛時狀態。
再者，用語「用以」、「得以/用以」、及/或「可操作以」(於一實施例中)係指稱某設備、邏輯、硬體、及/或元件，其被設計以致能用指定方式之設備、邏輯、硬體、及/或元件的使用。注意：如上所述，用以、得以、或可操作以(於一實施例中)係指稱設備、邏輯、硬體、及/或元件之潛時狀態，其中該設備、邏輯、硬體、及/或元件並未操作而被設計以致能用指定方式之設備的使用。
一值(如文中所使用者)包括數字、狀態、邏輯狀態、或二元邏輯狀態之任何已知表示。經常，邏輯位準、 邏輯值、或邏輯上的值之使用亦被稱為1和0，其僅代表二元邏輯狀態。例如，1係指稱高邏輯位準而0係指稱低邏輯位準。於一實施例中，儲存單元(諸如電晶體或快取單元)得以保留單一邏輯值或多數邏輯值。然而，電腦系統中之值的其他表示已被使用。例如，十進位數「十」亦可被表示為1010之值及十六進位字母A。因此，一值包括能夠被保留於電腦系統中之資訊的任何表示。
此外，狀態可由值或值之部分所表示。當作範例，第一值(諸如邏輯一)可表示預設或初始狀態，而第二值(諸如邏輯零)可表示非預設狀態。此外，術語重設及設定(於一實施例中)係指稱預設值以及更新值或狀態，個別地。例如，預設值潛在地包括高邏輯值(亦即，重設)，而更新值潛在地包括低邏輯值(亦即，設定)。注意：值之任何組合可被利用以表示任何數目的狀態。
以上所提出之方法、硬體、軟體、韌體或碼之實施例可經由指令或碼而被實施，該些指令或碼被儲存於其可由處理元件所執行之機器可存取、機器可讀取、電腦可存取、或電腦可讀取媒體上。非暫態機器可存取/可讀取媒體包括任何機制，其係提供(亦即，儲存及/或傳輸)資訊以其可由機器(諸如電腦或電子系統)所讀取的形式。例如，非暫態機器可存取媒體包括隨機存取記憶體(RAM)，諸如靜態RAM(SRAM)或動態RAM(DRAM)；ROM；磁性或光學儲存媒體；快閃記憶體裝置；電儲存裝置；光學儲存裝置；音響儲存裝置；用以保 持從暫時(傳播)信號(例如，載波、紅外線信號、數位信號)所接收之資訊的其他形式儲存裝置；等等，其係用以被區分自非暫態媒體(其可從該處接收資訊)。
用於程式邏輯以履行本發明之實施例的指令可被儲存於系統中之記憶體內，諸如DRAM、快取、快閃記憶體、或其他儲存。再者，該些指令可經由網路或藉由其他電腦可讀取媒體而被分佈。因此機器可讀取媒體可包括用以依可由機器(例如，電腦)所讀取之形式儲存或傳輸資訊的任何機制，但不限定於軟碟、光碟、CD、唯讀記憶體(CD-ROM)、及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可編程唯讀記憶體(EPROM)、電可抹除可編程唯讀記憶體(EEPROM)、磁或光學卡、快閃記憶體、或有形、機器可讀取儲存，用於透過經電、光、聲或其他形式的傳播信號(例如，載波、紅外線信號、數位信號，等等)之網際網路的資訊之傳輸。因此，電腦可讀取媒體包括適於以可由機器(例如，電腦)所讀取之形式儲存或傳輸電子指令或資訊的任何類型的有形機器可讀取媒體。
遍及本說明書內針對「一個實施例」或「一實施例」之參考係表示關於該實施例所描述之特定特徵、結構、或特性被包括於本發明內之至少一實施例中。因此，遍及本說明書於各處中之用語「於一個實施例中」或「於一實施例中」的出現不一定均指稱相同實施例。再者，特定特徵、結構、或特性可被結合以任何適當的方式於一或更多 實施例中。
於前述說明書中，已參考其特定範例實施例而提供詳細描述。然而，將清楚明白的是：可對其進行各種修改而不背離如後附申請專利範圍中所提出之本發明的較寬廣範圍及精神。說明書及圖式因此將被視為說明性意義而非限制性意義。再者，實施例及其他範例語言之前述使用不一定指稱相同的實施例或相同的範例，而可指稱不同的或有別的實施例、以及潛在地相同的實施例。
詳細描述之某些部分係以電腦記憶體內演算法及對資料位元之操作的符號表示之方式來呈現。這些演算法描述及表示為那些熟悉資料處理技藝人士所使用的方式，以將其工作之本質傳最有效地遞給熟悉此技藝之其他人士。演算法於此(及一般地)被設想為導致所欲的結果之操作的自我符合序列。這些操作為需要物理量之物理調處的那些操作。通常，雖非必要，這些量具有電或磁信號之形式，其能夠被儲存、轉移、結合、比較、或者調處。原則上為了共同使用之目的，已證實有時候可便利地將這些信號稱為位元、值、元件、符號、字母、術語、數字，等等。文中所述之區塊可為硬體、軟體、韌體或其組合。
然而，應瞭解：所有這些及類似用語係與適當的物理量關聯並僅為應用於這些量之便利標示。除非特別陳述，否則如從上述討論能清楚明白：應理解其遍及說明書，利用諸如「定義」、「接收」、「判定」、「發送」、「鏈結」、「關聯」、「獲得」、「鑑別」、「禁止」、「執 行」、「請求」、「通訊」等等術語的討論指的是電腦系統(或類似的電子計算裝置)之動作及程序，其係將電腦系統之暫存器及記憶體內表示為物理(電子)量之資料調處並轉變為計算系統記憶體或暫存器或其他此類資訊儲存、傳輸、或顯示裝置內類似的表示為物理量的其他資料。
文字「範例」或「範例性」於文中被用以表示作用為範例、例子或闡明。文中所描述為「範例」或「範例性」之任何形態或設計不一定被解讀為超越其他形態或設計之較佳的或有利的。反之，文字「範例」或「範例性」意欲以具體方式呈現觀念。如本申請案中所使用者，術語「或」係意欲表示包括的「或」而非排他的「或」。亦即，除非另有指明(或從背景可清楚明白)，「X包括A或B」係意欲表示任何自然包括的排列。亦即，假如X包括A；X包括B；或X包括A與B兩者，則「X包括A或B」被滿足於前述例子之任一者下。此外，如本申請案及後附申請專利範圍中所使用之冠詞應一般地被理解為表示「一或更多」，除非另有指明或者從背景清楚得知係有關單一形式。此外，術語「一實施例」或「一個實施例」或「一實施方式」或「一個實施方式」之使用(遍及全文)並非意欲表示相同的實施例或實施方式，除非已如此描述。同時，術語「第一」、「第二」、「第三」、「第四」等等(如文中所使用者)被表示為用以於不同元件之間區分的標示，且可不一定具有依據其數字指定之順序意 義。
100‧‧‧方法
110‧‧‧第一數字
112‧‧‧第二數字
114‧‧‧第三數字
116‧‧‧相乘
120‧‧‧相加
122‧‧‧正規化
124‧‧‧捨入
126‧‧‧FMA結果

Claims (20)

  1. 一種處理器，包含：暫存器，其中該暫存器係用以儲存第一浮點(FP)值、第二FP值、及第三FP值；及解碼器，用以：接收來自應用程式之請求以履行併合乘-加(FMA)低操作；及解碼該請求；FMA低功能性單元，回應於該請求以：將該第一FP值乘以該第二FP值來獲得第一乘積值；將該第一乘積值與該第三FP值相加以產生第一結果值；捨入該第一結果值以產生FMA值；及識別從捨入該第一結果值所丟棄之一或更多位元，以產生FMA低值。
  2. 如申請專利範圍第1項之處理器，其中用以識別該些一或更多位元，該FMA低功能性單元係進一步用以：將該第一FP值乘以該第二FP值來獲得第二乘積值；將該第二乘積值與該第三FP值相加以獲得第二結果值；及從該FMA值減去該第二結果值以產生該FMA低值。
  3. 如申請專利範圍第2項之處理器，其中：該第一FP值包含第一尾數和第一指數， 該第二FP值包含第二尾數和第二指數，及該第三FP值包含第三尾數和第三指數。
  4. 如申請專利範圍第3項之處理器，其中：將該第一FP值乘以該第二FP值來獲得該第一乘積值進一步包含將該第一尾數乘以該第二尾數來獲得針對該第一乘積值之第四尾數；及將該第一FP值乘以該第二FP值來獲得該第二乘積值進一步包含將該第一尾數乘以該第二尾數來獲得針對該第二乘積值之第五尾數。
  5. 如申請專利範圍第3項之處理器，其中該FMA低功能性單元係進一步用以移位該第一尾數、該第二尾數、或該第三尾數之一或更多位元來對準該第一尾數、該第二尾數、或該第三尾數，以相乘來獲得該第一乘積值、以相加來產生該第一結果值、以相乘來獲得該第二乘積值、以相加來獲得該第二結果值、或者以相減來產生該FMA低值。
  6. 如申請專利範圍第2項之處理器，其中該FMA低功能性單元包含一或更多算術邏輯單元(ALU)，用以相乘來獲得該第一乘積值、用以相加來產生該第一結果值、用以捨入來產生該FMA值、用以相乘來獲得該第二乘積值、用以相加來獲得該第二結果值、或者用以相減來產生該FMA低值。
  7. 如申請專利範圍第2項之處理器，其中該FMA低功能性單元包含一或更多浮點單元(FPU)，用以相乘來 獲得該第一乘積值、用以相加來產生該第一結果值、用以捨入來產生該FMA值、用以相乘來獲得該第二乘積值、用以相加來獲得該第二結果值、或者用以針對該FMA低值來相減。
  8. 如申請專利範圍第2項之處理器，其中該FMA低功能性單元係進一步用以相乘來獲得該第二乘積值、用以相加來產生該第二結果值、及用以相減來產生該FMA低值為單指令多資料(SIMD)操作。
  9. 如申請專利範圍第2項之處理器，其中該FMA低功能性單元係進一步用以履行該相乘來獲得該第二乘積值、該相加來產生該第二結果值、及該相減來產生該FMA低值為純量計算。
  10. 如申請專利範圍第1項之處理器，其中該FMA低值為單精確度格式值或雙精確度格式值之一。
  11. 如申請專利範圍第1項之處理器，其中該FMA低功能性單元係進一步用以：正規化該FMA低值來獲得正規化的FMA低值；及捨入該正規化的FMA低值來獲得捨入的FMA低值。
  12. 一種方法，包含：藉由併合乘-加(FMA)低功能性單元將第一浮點(FP)值乘以第二FP值來獲得第一乘積值；藉由該FMA低功能性單元將該第一乘積值與第三FP值相加來產生第一結果值；藉由該FMA低功能性單元捨入該第一結果值來產生 第一FMA值；及藉由該FMA低功能性單元識別從該捨入該第一結果值所丟棄的一或更多位元，來產生FMA低值。
  13. 如申請專利範圍第12項之方法，進一步包含：藉由該FMA低功能性單元將該第一FP值乘以該第二FP值來獲得第二乘積值；藉由該FMA低功能性單元將該第二乘積值與該第一FP值相加來產生第二結果值；及藉由該FMA低功能性單元以從該FMA值減去該第二結果值來產生第二FMA值。
  14. 如申請專利範圍第13項之方法，其中該第一FMA值為位元串之第一部分而該第二FMA值為該位元串之第二部分，該方法進一步包含限制其用於產生該第二FMA值之尾位元數。
  15. 如申請專利範圍第13項之方法，進一步包含：藉由該FMA低功能性單元以正規化該第二FMA值來獲得正規化的FMA值；及藉由該FMA低功能性單元以捨入該正規化的FMA低值來獲得捨入的FMA低值。
  16. 如申請專利範圍第15項之方法，其中該第一結果和該正規化的FMA低值係使用捨入至最近整數演算法或捨入朝向零演算法而被捨入。
  17. 一種處理器，包含：暫存器，其中該暫存器係用以儲存第一浮點(FP) 值、第二FP值、及第三FP值；及併合乘-加(FMA)低功能性單元，用以接收來自應用程式之請求以履行FMA低操作及回應於該請求以履行：將該第一FP值乘以該第二FP值來獲得第一乘積值；將該第一乘積值與該第三FP值相加以產生第一結果值；捨入該第一結果值以產生第一FMA值；將該第一FP值乘以該第二FP值來獲得第二乘積值；將該第二乘積值與該第一FP值相加以產生第二結果值；從該FMA值減去該第二結果值以獲得第三結果值；正規化該第三結果值以獲得正規化的第三結果值；捨入該正規化的第三結果值以產生第二FMA值；及傳送該第二FMA值至該應用程式。
  18. 如申請專利範圍第17項之處理器，其中：該第一FP值包含第一尾數和第一指數，該第二FP值包含第二尾數和第二指數，該第三FP值包含第三尾數和第三指數，及 該FMA低功能性單元係進一步用以移位該第一尾數、該第二尾數、或該第三尾數之一或更多位元來對準該第一尾數、該第二尾數、或該第三尾數，以相乘來獲得該第一乘積值、以相加來產生該第一結果值、以相乘來獲得該第一乘積值、以相加來獲得該第二結果值、或者以相減來獲得該第三結果值。
  19. 如申請專利範圍第18項之處理器，其中該FMA低功能性單元係進一步用以判定位元串中之該些一或更多位元以使用編碼器來移位。
  20. 如申請專利範圍第17項之處理器，其中該FMA低功能性單元包含一或更多算術邏輯單元(ALU)，用以相乘來獲得該第一乘積值、用以相加來產生該第一結果值、用以捨入來獲得該FMA值、用以相乘來獲得該第一乘積值、用以相加來產生該第二結果值、或者用以相減來獲得該第三結果值。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10409614B2 (en) 2017-04-24 2019-09-10 Intel Corporation Instructions having support for floating point and integer data types in the same register
US10474458B2 (en) 2017-04-28 2019-11-12 Intel Corporation Instructions and logic to perform floating-point and integer operations for machine learning
US11138135B2 (en) * 2018-09-20 2021-10-05 Samsung Electronics Co., Ltd. Scale-out high bandwidth memory system
US20220180467A1 (en) 2019-03-15 2022-06-09 Intel Corporation Systems and methods for updating memory side caches in a multi-gpu configuration
BR112021016106A2 (pt) 2019-03-15 2021-11-09 Intel Corp Processador gráfico de propósito geral, método e sistema de processamento de dados
US11934342B2 (en) 2019-03-15 2024-03-19 Intel Corporation Assistance for hardware prefetch in cache access
CN112835551B (zh) * 2021-03-09 2022-06-28 上海壁仞智能科技有限公司 用于处理单元的数据处理方法、电子设备和计算机可读存储介质

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0776911B2 (ja) * 1988-03-23 1995-08-16 松下電器産業株式会社 浮動小数点演算装置
US5027308A (en) * 1989-02-14 1991-06-25 Intel Corporation Circuit for adding/subtracting two floating point operands
US4975868A (en) * 1989-04-17 1990-12-04 International Business Machines Corporation Floating-point processor having pre-adjusted exponent bias for multiplication and division
US5341321A (en) * 1993-05-05 1994-08-23 Hewlett-Packard Company Floating point arithmetic unit using modified Newton-Raphson technique for division and square root
JPH08227597A (ja) * 1995-02-21 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置
US5928316A (en) * 1996-11-18 1999-07-27 Samsung Electronics Co., Ltd. Fused floating-point multiply-and-accumulate unit with carry correction
US6820106B1 (en) * 2000-06-27 2004-11-16 Intel Corporation Method and apparatus for improving the performance of a floating point multiplier accumulator
US7720900B2 (en) * 2005-09-09 2010-05-18 International Business Machines Corporation Fused multiply add split for multiple precision arithmetic
US7752250B2 (en) * 2006-01-12 2010-07-06 International Business Machines Corporation Rounding floating point division results
US20100125621A1 (en) * 2008-11-20 2010-05-20 Advanced Micro Devices, Inc. Arithmetic processing device and methods thereof
US8499017B2 (en) 2009-08-12 2013-07-30 Arm Limited Apparatus and method for performing fused multiply add floating point operation
US9960917B2 (en) * 2011-12-22 2018-05-01 Intel Corporation Matrix multiply accumulate instruction
CN104011664B (zh) * 2011-12-23 2016-12-28 英特尔公司 使用三个标量项的超级乘加(超级madd)指令
US8930433B2 (en) * 2012-04-24 2015-01-06 Futurewei Technologies, Inc. Systems and methods for a floating-point multiplication and accumulation unit using a partial-product multiplier in digital signal processors
US9213523B2 (en) * 2012-06-29 2015-12-15 Intel Corporation Double rounded combined floating-point multiply and add
US9110713B2 (en) * 2012-08-30 2015-08-18 Qualcomm Incorporated Microarchitecture for floating point fused multiply-add with exponent scaling
US9829956B2 (en) * 2012-11-21 2017-11-28 Nvidia Corporation Approach to power reduction in floating-point operations

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