TWI715678B - 用以執行鍵值查找指令之處理器與鍵值查找方法 - Google Patents

用以執行鍵值查找指令之處理器與鍵值查找方法 Download PDF

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Abstract

描述單指令、多資料(SIMD)技術。一種執行鍵值查找指令之方法可包括儲存鍵之向量至第一暫存器及儲存相應於該些鍵之值的向量至第二暫存器。一種處理器可接收指令以執行包括鍵輸入元件之向量的鍵值查找指令。該處理器可比較各鍵輸入元件與各鍵以判定匹配鍵。該處理器可接著儲存相應於該些匹配鍵之值至該鍵輸入元件之該位置中的輸出向量。

Description

用以執行鍵值查找指令之處理器與鍵值查找方法
本發明係有關用以執行鍵值查找指令之處理裝置。
單指令、多資料(SIMD)架構可被實施於微處理器系統中以致能一指令平行地操作於數個運算元上。SIMD架構利用緊縮多資料元件於一暫存器或相連記憶體位置之內。利用平行硬體執行，多數操作藉由一指令而被執行於分離的資料元件上以增加微處理器系統之性能。
100‧‧‧計算系統
102‧‧‧處理器
103‧‧‧快取記憶體
104‧‧‧向量暫存器
105‧‧‧解碼器
106‧‧‧暫存器集
107‧‧‧記憶體介面
108‧‧‧執行單元
109‧‧‧鍵值查找指令
110‧‧‧處理器匯流排
120‧‧‧記憶體
300‧‧‧鍵暫存器
301-304‧‧‧元件
310‧‧‧值向量
311-314‧‧‧元件
320‧‧‧鍵輸入向量
321-324‧‧‧元件
330‧‧‧輸出向量
331-334‧‧‧元件
402‧‧‧項目
404‧‧‧項目
406‧‧‧柵格
410‧‧‧排列指標向量
411-414‧‧‧元件
500‧‧‧處理器
502‧‧‧提取級
504‧‧‧長度解碼級
506‧‧‧解碼級
508‧‧‧配置級
510‧‧‧重新命名級
512‧‧‧排程級
514‧‧‧暫存器讀取/記憶體讀取級
516‧‧‧執行級
518‧‧‧寫入回/記憶體寫入級
522‧‧‧例外處置級
524‧‧‧確定級
530‧‧‧前端單元
532‧‧‧分支預測單元
534‧‧‧指令快取單元
536‧‧‧指令變換後備緩衝(TLB)
538‧‧‧指令提取單元
540‧‧‧解碼單元
550‧‧‧執行引擎單元
552‧‧‧重新命名/配置器單元
554‧‧‧撤回單元
556‧‧‧排程器單元
558‧‧‧實體暫存器檔單元
560‧‧‧執行叢集
562‧‧‧執行單元
564‧‧‧記憶體存取單元
570‧‧‧記憶體單元
572‧‧‧資料TLB單元
574‧‧‧資料快取單元
576‧‧‧第2階(L2)快取單元
580‧‧‧資料預提取器
590‧‧‧處理器核心
600‧‧‧處理器
601‧‧‧前端
602‧‧‧快速排程器
603‧‧‧失序執行引擎
604‧‧‧緩慢/一般浮點排程器
606‧‧‧簡單浮點排程器
608‧‧‧整數暫存器檔
610‧‧‧浮點暫存器檔
611‧‧‧執行區塊
612‧‧‧位址產生單元(AGU)
614‧‧‧AGU
616‧‧‧快速ALU
618‧‧‧快速ALU
620‧‧‧緩慢ALU
622‧‧‧浮點ALU
624‧‧‧浮點移動單元
630‧‧‧軌線快取
632‧‧‧微碼ROM
634‧‧‧微操作佇列
700‧‧‧多處理器系統
714‧‧‧I/O裝置
716‧‧‧第一匯流排
718‧‧‧匯流排橋
720‧‧‧第二匯流排
722‧‧‧鍵盤及/或滑鼠
724‧‧‧音頻I/O
727‧‧‧通訊裝置
728‧‧‧儲存單元
730‧‧‧指令/碼及資料
732‧‧‧記憶體
734‧‧‧記憶體
738‧‧‧高性能圖形電路
739‧‧‧高性能圖形介面
750‧‧‧點對點互連
752，754‧‧‧P-P介面
770‧‧‧第一處理器
772，782‧‧‧集成記憶體控制器單元
776，778‧‧‧點對點(P-P)介面
780‧‧‧第二處理器
786，788‧‧‧P-P介面
790‧‧‧晶片組
794，798‧‧‧點對點介面電路
796‧‧‧介面
800‧‧‧第三系統
814‧‧‧I/O裝置
815‧‧‧舊有I/O裝置
832，834‧‧‧記憶體
870，880‧‧‧處理器
872，882‧‧‧控制邏輯
890‧‧‧晶片組
900‧‧‧系統單晶片(SoC)
902‧‧‧核心
902A-N‧‧‧核心
906‧‧‧共用快取單元
908‧‧‧集成圖形邏輯
910‧‧‧系統代理單元
914‧‧‧集成記憶體控制器單元
916‧‧‧匯流排控制器單元
920‧‧‧媒體處理器
924‧‧‧影像處理器
926‧‧‧音頻處理器
928‧‧‧視頻處理器
930‧‧‧靜態隨機存取記憶體(SRAM)單元
932‧‧‧直接記憶體存取(DMA)單元
940‧‧‧顯示單元
1000‧‧‧SoC
1006，1007‧‧‧核心
1008‧‧‧快取控制
1009‧‧‧匯流排介面單元
1010‧‧‧L2快取
1011‧‧‧互連
1015‧‧‧GPU
1020‧‧‧視頻編碼解碼器
1025‧‧‧視頻介面
1030‧‧‧用戶身份模組(SIM)
1035‧‧‧開機ROM
1040‧‧‧SDRAM控制器
1045‧‧‧快閃控制器
1050‧‧‧周邊控制
1060‧‧‧DRAM
1065‧‧‧快閃
1070‧‧‧藍牙模組
1075‧‧‧3G數據機
1080‧‧‧GPS
1085‧‧‧Wi-Fi
1100‧‧‧計算系統
1102‧‧‧處理裝置
1104‧‧‧主記憶體
1106‧‧‧靜態記憶體
1108‧‧‧網路介面裝置
1110‧‧‧視頻顯示單元
1114‧‧‧游標控制裝置
1116‧‧‧信號產生裝置
1118‧‧‧資料儲存裝置
1120‧‧‧網路
1122‧‧‧圖形處理單元
1124‧‧‧電腦可讀取儲存媒體
1126‧‧‧軟體
1128‧‧‧視頻處理單元
1130‧‧‧匯流排
1132‧‧‧音頻處理單元
本發明之各個實施例將從以下所提供之詳細描述以及從本發明之各個實施例的附圖被更完整地瞭解。
圖1為闡明一種依據一實施例以實施鍵值查找指令之計算系統的方塊圖。
圖2闡明一種依據一實施例以執行鍵值查找操作之方法的圖形。
圖3闡明一種依據一實施例之單指令、多資料鍵值查 找指令之範例操作。
圖4A闡明一種依據一實施例之單指令、多資料鍵值查找指令之範例操作。
圖4B闡明一種依據一實施例之單指令、多資料鍵值查找指令之範例操作。
圖5A為闡明依序管線及暫存器重新命名級、失序問題/執行管線之方塊圖，依據一實施例。
圖5B為闡明針對其依據一實施例以實施安全記憶體重分割之處理器的微架構之方塊圖，。
圖6為針對處理器之微架構的方塊圖，該處理器包括用以執行安全記憶體重分割之邏輯電路，依據一實施例。
圖7為一電腦系統之方塊圖，依據一實施方式。
圖8為一電腦系統之方塊圖，依據另一實施方式。
圖9為一晶片上系統之方塊圖，依據一實施方式。
圖10闡明針對一計算系統之方塊圖的另一實施方式，依據一實施方式。
圖11闡明針對一計算系統之方塊圖的另一實施方式，依據一實施方式。
【發明內容及實施方式】
處理器可使用向量指令集或單指令、多資料(SIMD)指令集以平行地執行多數操作。處理器可平行地執行多數操作，並同時地將操作應用於相同件的資料或多數件的資料。向量化是一種用以將純量程式(其一次僅操作於一對 運算元上)轉換至向量程式(其可運行來自單指令之多數操作)。例如，向量化可涉及再寫入一迴路操作以執行SIMD指令，其中取代處理一陣列之單一元件N次，其係同時地處理該陣列之M個元件N/M次。
向量化可實施鍵值查找指令以根據一組鍵輸入來識別值。鍵值查找為資料庫、資料探勘、圖形分析、及其他應用之常見的操作。鍵值查找係使用關聯陣列、字典、或映圖資料結構來執行。用於鍵值查找之資料結構具有鍵與值對之集合。鍵之集合中的各鍵具有單一相應值。於某些實施例中，冗餘鍵被儲存以相應值。鍵值查找指令可接受鍵輸入並識別鍵指標中之鍵的位置。鍵指標可參考與各鍵關聯的值。因此，於鍵值查找指令之程序中，處理器可識別並返回一與鍵輸入關聯的值。於某些實施例中，與該些鍵關聯的值可被使用為指向另一值之參考。
於鍵值查找指令之非向量化實施方式中，一次一鍵輸入被讀取並與鍵之集合中的鍵進行比較直到有匹配。當該輸入鍵被發現於其鍵指標時，則其關聯值被返回。針對一組鍵輸入，各輸入係與鍵之集合中的鍵進行比較直到有匹配。實施條件式聲明之分支預測的處理器可招致針對錯誤預測之高懲罰，當執行鍵值查找操作時。例如，分支預測可能是困難的，因為與一鍵元件之匹配的發生可無關於對先前鍵元件之匹配。用以預測條件式分支之硬體的數目可藉由實施鍵值查找於SIMD處理器中而被減少。例如，使用SIMD暫存器以實施鍵值查找指令可致能處理器推進鍵 之集合中的指針，一次多於一元件。雖然如此可能增加介於鍵輸入元件與鍵值查找指令中所執行的鍵元件之間的總數比較之數目，但這些比較可藉由SIMD指令而被平行地執行且亦減少分支錯誤預測之負擔。
文中所述之實施例係藉由以SIMD操作執行鍵值查找指令來對付上述缺點。兩暫存器可被用以儲存一組鍵及關聯值。處理器可接收指令以執行鍵值查找操作於另一暫存器中所儲存之鍵輸入向量中的一組鍵輸入上。處理器可接著執行該鍵輸入向量中之各元件與該組鍵中之各元件的比較。針對匹配該組鍵中之鍵的那些鍵輸入，其關聯值可被返回至輸出向量。不匹配該組鍵中之鍵的那些鍵輸入可返回遮罩值。於某些實施例中，當比較鍵輸入與一組鍵時，處理器可產生排列指標。處理器可接著使用排列指標以執行排列操作於與該些鍵關聯的該組值上。
圖1A為闡明一種依據一實施例以實施鍵值查找指令之計算系統100的方塊圖。計算系統100被形成有處理器102，其包括用以執行鍵值查找指令109之一或更多執行單元108及用以解碼鍵值查找指令109之記憶體解碼器105。鍵值查找指令109係依據如文中所述之一或更多實施例以實施一或更多特徵。計算系統100可為任何裝置，但文中所述之各個實施例的描述係針對包括一或更多向量暫存器104並能夠執行一或更多SIMD指令之處理器。
暫存器集106包括一或更多暫存器，用以儲存於指令之執行期間由執行單元108所使用的資料元件。暫存器集 106可儲存不同類型的資料於各種暫存器中，包括整數暫存器、浮點暫存器、向量暫存器、備份暫存器、陰影暫存器、檢查點暫存器、狀態暫存器、及指令指針暫存器。特別地，暫存器集106可包括向量暫存器104，其係保存資料以供藉由SIMD指令之向量處理。例如，一或更多向量暫存器104可儲存一組鍵、一組關聯值、或一組鍵輸入，以供用於鍵值查找指令109之執行。一或更多向量暫存器104亦可被用於儲存在鍵值查找指令109之執行時所產生的中間向量。例如，排列指標可由執行單元108所產生，且被儲存至向量暫存器104以用於執行鍵值查找指令109。
解碼器105可解碼鍵值查找指令109，其可指明一組鍵輸入，用以與一組鍵值對進行比較。執行單元108可接著(回應於已解碼的鍵值查找指令109)將鍵輸入、鍵、或關聯值之一或更多者儲存入一或更多向量暫存器104。執行單元108可接著執行鍵值查找指令109之操作。例如，鍵值查找指令可執行以下參考圖2所進一步描述的方法。
執行單元108(包括用以執行整數和浮點操作、以及向量操作之邏輯)亦駐存於處理器102中。應注意：執行單元可或可不具有浮點單元。處理器102(於一實施例中)包括微碼唯讀記憶體(ROM)，用以儲存微碼，當被執行時該微碼係用以執行針對某些巨集指令之程序或者處置複雜情境。例如，微碼可包括一組操作，以供利用執行 單元108來執行鍵值查找指令。例如，微碼可包括一組微操作，其係實施參考圖2-4B所描述之一或更多程序。於某些實施例中，微碼可為潛在地可更新的，以處置針對處理器102之邏輯錯誤/修正。於某些實施例中，另一記憶體元件可包含微碼指令，用以執行操作來實施鍵值查找指令。
於某些實施例中，處理器102包括記憶體介面107，而處理器102被耦合至記憶體120。於一實施例中，記憶體介面107可為用於從處理器102至記憶體120之通訊的匯流排協定。記憶體120可包括動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置、或其他記憶體裝置。記憶體120係儲存由資料信號(其將由處理器102所執行)所表示之指令及/或資料。例如，記憶體120可包括電腦程式指令，其(當由解碼器105所編譯並已解碼時)指示處理器102執行鍵值查找指令109。記憶體120亦可包括一組鍵值對(用以執行鍵值查找指令109)、一組鍵輸入；或者可從處理器102接收鍵值查找指令109之結果。
處理器102係經由處理器匯流排110而被耦合至記憶體120。系統邏輯晶片(諸如記憶體控制器集線器(MCH))可被耦合至處理器匯流排110及記憶體120。MCH可提供高頻寬記憶體路徑給記憶體120以用於指令和資料儲存及用於圖形命令、資料和紋理之儲存。MCH可被用以指引系統100中介於處理器102、記憶體120、 與其他組件之間的資料信號，並用以橋接介於處理器匯流排110、記憶體120、與系統I/O之間的資料信號，舉例而言。MCH可透過記憶體介面(例如，記憶體介面107)而被耦合至記憶體120。
於某些實施例中，處理器102可包括內部快取記憶體104。根據該架構，處理器102可具有單一內部快取或者多階內部快取階。例如，處理器102可包括第1階(L1)內部快取記憶體及第2階(L2)內部快取記憶體。於某些實施例中，系統100可包括內部與外部快取兩者之組合，根據特定實施方式及需求。執行單元108可存取來自內部快取記憶體104之資料，以供實施鍵值查找指令109。例如，由操作於電腦系統100上之程式所使用的一組鍵值對或鍵輸入可包括較其可被儲存於暫存器集106中之暫存器中之元件更多的元件。於此等情況下，額外元件可被儲存於快取記憶體103中以增進處理器102之性能，因為額外元件被載入自記憶體裝置120。
圖2闡明一種依據一實施例以在值之陣列上執行鍵值查找指令之方法的圖形。方法可至少部分地由處理裝置或處理邏輯來執行，其可包括硬體(例如，電路、專屬邏輯、可編程邏輯、微碼，等等)、軟體(例如，由處理裝置所執行之指令)、韌體、或其組合。
參考圖2，該方法開始以儲存鍵元件之向量於第一處理器暫存器中，於區塊210。例如，鍵元件之向量可為各與關聯值配對的鍵之集合。於某些實施例中，鍵之集合可 不具有重複元件並可依分類順序而被儲存入第一處理器暫存器中。例如，各鍵元件可具有大於或等於任何鍵元件(其具有離開鍵元件之向量的基礎位置之較小的偏移)之值。
該方法繼續(於區塊220)以儲存值之向量於第二處理器暫存器中。值之向量中的每一值可與第一處理器暫存器中的鍵之向量中的鍵關聯。例如，各鍵可與值之向量中的特定值關聯。該些值可被儲存於如第一處理器暫存器中之相應鍵的第二處理器暫存器之相同位置中。例如，針對鍵與值對，該鍵可被儲存於第一暫存器之第N位置中而關聯值可被儲存於第二暫存器之第N位置中。
於區塊230，該方法繼續以接收一包括鍵輸入向量之鍵值查找指令。該鍵輸入向量包括一組鍵輸入元件，以供處理器來判定關聯輸出值。處理器可儲存該鍵輸入向量至處理器之暫存器以供執行鍵值查找指令。
於區塊240-260，處理器執行操作於區塊210-230中所接收的各個元件上，以產生輸出向量，依據鍵輸入向量中之鍵。例如，特定鍵輸入向量可具有鍵輸入元件，具有一值KIN[i]於各位置i之上。該值KIN[i]可與鍵向量中之各元件進行比較。假如處理器識別一具有值Key[j]於位置j之上的鍵以致KIN[i]=Key[j]，則該程序可儲存Value[j]至Vout[i]，其中Value[j]為與Key[j]關聯的值，而Vout[i]為輸出向量之位置i中的項目。比較程序可針對鍵輸入向量中之個鍵輸入而被重複。因此，處理器可判定複 數值元件之子集。值元件之子集中的各元件可與一匹配鍵輸入元件之鍵元件關聯。處理器可接著儲存值元件之子集的各者至輸出向量。各鍵元件可被儲存至一位置，其具有如匹配關聯鍵之鍵輸入元件的偏移之相同偏移。
於圖2之區塊240中，處理器可比較來自鍵輸入向量之各鍵輸入元件與鍵向量之一或更多鍵元件。鍵輸入元件與鍵元件之比較可產生一匹配鍵輸入元件的鍵元件之子集。於某些情況下，各鍵元件可匹配鍵輸入或者無鍵元件可匹配鍵輸入。於是該子集可包括所有鍵元件或者無任何鍵元件。第一鍵輸入與鍵輸入向量之元件的比較可使用SIMD架構而被平行地執行。例如，執行單元可實質上同時地提供個鍵輸入元件至一或更多數位比較器，其係耦合至一儲存鍵輸入元件之暫存器。執行單元亦可提供該些鍵元件之一至數位比較器之各者以致其鍵輸入元件與鍵元件之各可能對被耦合至至少一數位比較器。數位比較器之各者可接著輸出二元值，其係指示兩輸入是否相等。數位比較器可接著產生一組輸出，其係指示各鍵輸入元件是否等於鍵元件。假如其為相等，則鍵輸入元件可被說是匹配一鍵。於某些實施例中，處理器可執行一連串SIMD指令以比較鍵輸入元件與鍵元件。例如，針對各鍵輸入元件，處理器可執行指令以比較鍵輸入元件與鍵向量之各元件。處理器可針對各鍵輸入元件重複該比較以判定鍵輸入元件是否匹配任何鍵。
於區塊250，該方法可繼續，藉由根據介於鍵元件與 鍵輸入元件之間的匹配以產生排列指標向量。於某些實施例中，假如鍵輸入元件不匹配任何鍵元件，則處理器可將遮罩元件儲存入與該鍵輸入元件關聯的排列指標之位置。例如，假如鍵輸入向量之第N位置中的鍵輸入值匹配鍵向量之第M位置中的鍵，則處理器可將M之值儲存於排列指標向量之第N位置中。排列指標向量可根據以下方式而被產生：針對鍵輸入向量中之各位置i執行此操作以產生一項目於排列指標向量之各位置i中。假如於比較期間有不匹配任何者的鍵輸入，則遮罩元件可被儲存至排列指標向量中之相應位置。產生排列指標向量之範例程式係參考圖4A而被進一步描述於下。
於區塊260，該方法繼續，藉由使用排列指標向量以執行向量排列指令於值向量上來產生輸出向量。執行向量排列指令係從值向量中之位置(由排列指標向量中之項目所指示)拉出一值給各輸出向量。例如，針對輸出向量中之位置i，處理器可儲存值Value[Index[i]]，其中Index[i]為排列指標向量之位置i中所儲存的值，而Value[Index[i]]為值向量之位置Index[i]中所儲存的值。排列指標向量係將鍵輸入向量之各元件與鍵向量中之匹配鍵的位置相關連。例如，排列指標向量可包括離開排列指標向量之基礎位置的位置偏移(其等於離開鍵輸入向量之基礎位置的相應鍵輸入元件的偏移)之上。在該位置上之排列指標的值可參考一匹配鍵輸入元件之鍵的位置。例如，該值可為參考離開鍵向量之基礎位置的匹配鍵值之偏移的整數。因 此，排列指標向量為處理器指示其相應於鍵輸入向量之各元件的匹配鍵元件之值向量的元件。因此，由處理器使用排列指標向量以執行排列指令於值向量上係使用介於鍵與值的對之間的相關以將值傳遞至輸出向量，依據鍵輸入向量中之鍵輸入。例如，針對排列指標向量中之各元件，處理器可產生值元件，該值元件具有離開值向量的基礎位置之位置偏移，其係等於排列指標向量之元件的值。接著處理器將該值元件儲存至輸出向量中之位置，其具有如排列元件於排列指標向量中所具有之偏移的輸出向量中之相同偏移。
圖3闡明處理器之暫存器的範例，於SIMD鍵值查找指令之執行期間，依據實施例。SIMD指令為圖2中所描述之方法的實施方式之範例。於圖3之範例中，SIMD指令係操作於具有4個記憶體元件之記憶體暫存器上。於其他實施方式中，SIMD暫存器可包括8個記憶體元件、16個記憶體元件、或其他數目的記憶體元件。
鍵暫存器300可包括元件301-304之陣列，其係儲存鍵向量之鍵值。為了一致性，圖3、4A及4B中所示之暫存器被顯示為具有最低有效元件於左邊以及最高有效元件於右邊。例如，元件301中之值代表暫存器中之位置0；元件302中之值代表位置1，其具有離開暫存器之基礎位置1之偏移；元件303中之值代表位置2，其具有離開暫存器之基礎位置2之偏移；及元件304中之值代表位置3，其具有離開暫存器之基礎位置3之偏移。處理器可接 收鍵向量300、值向量310、鍵輸入向量320、及用以執行鍵值查找之指令，其係來自處理器上所操作之軟體。
值向量310為元件311-314之陣列，其係儲存各與鍵向量中之鍵關聯的值。例如，元件314中之值係相應於元件304中之鍵，元件313中之值係相應於元件303中之鍵，元件312中之值係相應於元件302中之鍵，及元件311中之值係相應於元件301中之鍵。
鍵輸入向量320可包括一組鍵輸入，用以與鍵向量中之鍵進行比較。處理器可執行對於來自值向量310之相應值的查找，針對鍵輸入向量320中之各鍵輸入。輸出向量330為與其匹配鍵輸入之鍵關聯的值之輸出。輸出向量330亦可包括針對其不匹配任何鍵之鍵輸入的一或更多遮罩元件。例如，鍵輸入元件321具有值900，其係匹配鍵向量300之元件304中的鍵。因此，來自值向量310中之相應元件314的值754被儲存入輸出向量330，在相應於鍵輸入向量元件321之元件331上。類似的程序被用以產生輸出向量330之元件332及333。
輸出向量330之元件334具有遮罩項目以取代來自值向量310之值。此遮罩項目可被產生在當鍵輸入不匹配鍵向量300中之任何鍵時。例如，鍵輸入元件324具有值4，其係不匹配鍵向量300中之鍵。因此，值向量310中沒有相應於鍵輸入之值。因此，遮罩被儲存至輸出向量330之相應位置334。於某些實施例中，各個遮罩可被用以指示其沒有與鍵輸入之匹配。例如，遮罩可為一不被值 向量310中之值所使用的值。例如，假如值向量310為正數，則遮罩可為負值。於某些實施例中，遮罩可為針對每一位元具有二元「1」之值。遮罩亦可被表示以二元「1」或零，於該值之特定位元上。
圖4A及4B闡明處理器之暫存器的範例，於SIMD鍵值查找指令之執行期間，依據實施例。SIMD指令為圖2中所描述之方法的實施方式之範例。特別地，圖4A闡明SIMD指令，其係產生用於鍵值查找指令之排列指標向量；而圖4B闡明SIMD排列指令，其係應用排列指標向量以完成鍵值查找指令。例如，圖4A及4B中之暫存器可被產生在當執行參考圖2所述之程序時。於圖4A及4B之範例中，SIMD指令係操作於具有4個記憶體元件之記憶體暫存器上。於其他實施方式中，SIMD暫存器可包括8個記憶體元件、16個記憶體元件、或其他數目的記憶體元件。於圖4A及4B中，鍵向量300、鍵輸入向量320、值向量310、及輸出向量330被標示如圖3中相同，並可表示相同的暫存器。
於圖4A中，處理器將鍵向量300之各元件與鍵輸入向量320之各元件進行比較。為了闡明之目的，比較之結果被表示以柵格406，其具有二元值「0」(代表其相應鍵輸入與鍵不匹配)及二元值「1」(代表其相應鍵輸入與鍵匹配)。例如，項目402指示其鍵輸入向量320之元件321中的值900不匹配鍵向量300之元件301中的值5。然而，項目404指示其鍵輸入向量320之元件322中 的值5匹配鍵向量300之元件301中的值5。柵格406中之剩餘項目係根據鍵輸入向量320及鍵向量300中之值的比較而被產生。比較之結果被用以產生排列指標向量410。例如，項目404指示其鍵輸入322匹配鍵向量300之元件301中的鍵。因為鍵輸入元件322匹配鍵向量300之最低有效位置中之項目，所以處理器可儲存零之值於排列指標向量410中之相應項目412中。排列指標向量中之剩餘項目可被建立以相同方式來產生圖4A中所示之排列指標向量410。於某些實施例中，處理器可判定排列指標向量410中之位置的項目，藉由比較來自鍵輸入向量320之鍵輸入元件與鍵向量300中之各鍵元件以產生各鍵輸入之二元數。例如，針對鍵輸入元件323所產生之二元數將為0010，因為其匹配鍵向量300之第一位置中的鍵。處理器可接著執行一操作以計算二元數之領先零來產生一指示該匹配之位置的數。例如，二元數0010具有兩個領先零，因此處理器係儲存2之值至排列指標向量之元件413。鍵輸入向量320之鍵輸入元件與鍵向量300中之鍵的比較可被平行地執行以致其柵格406之元件係由SIMD指令所實質上同時地產生。例如，比較可被執行如參考圖2之區塊240所討論者。於某些實施例中，比較可被執行於處理器之硬體中，而圖4A中之柵格406中的輸出可為來自處理器之硬體元件的輸出且被提供至額外硬體元件以產生排列向量410。於某些實施例中，多數SIMD指令被用以產生排列指標向量410。例如，第一SIMD指令可產 生柵格406中之項目，其可被表示為中間向量以致其鄰接鍵輸入向量320之鍵輸入的列中之單元被儲存於該向量之單元中。例如，於圖4A之範例中，柵格可被表示為具有四個細胞之向量[0001，1000，0010，0000]，各相應於一鍵輸入。第二SIMD指令可藉由計算中間向量中之項目的領先零以產生排列指標向量410。
在排列指標向量410被產生後如參考圖4A所討論者，其可由處理器所使用以執行SIMD排列指令。於排列指令中，輸出向量330係藉由依據排列指標向量410中之各項目以從值向量310拉出一值而被形成。例如，排列指標向量410之第N位置中的值可指向值指標310中之值以儲存入輸出向量330之第N位置。因此，於輸出向量330中之各項目i具有Value[Index[i]]之值，其中Value[j]為值向量310之位置j中的項目，而Index[i]為排列指標向量410之位置i中的元件。因此，針對圖4B之範例，處理器將Value[Index[0]]=Value[3]=754之值儲存入輸出向量330之元件331。於該範例中，處理器亦將Value[Index[1]]=Value[0]=754之值儲存入輸出向量330之元件332。於該範例中，處理器亦將Value[Index[2]]=Value[2]=21之值儲存入輸出向量330之元件333。於該範例中，處理器亦將Value[Index[3]]=Value[遮罩]=‘遮罩’之遮罩值儲存入輸出向量330之元件334。於該範例中，排列指標410可包括針對排列指標向量410之元件414中的項目之遮罩值，因為元件324中之鍵輸入不匹配鍵向量300中之 鍵。
圖5A為闡明一種依據一實施例以實施鍵值查找指令之處理器核心590的微架構之方塊圖。明確地，處理器核心(亦簡稱為「處理器」)590係描繪其將被包括於處理器中的依序架構核心及暫存器重新命名邏輯、失序問題/執行邏輯，依據本發明之至少一實施例。頁加入及內容複製之實施例可被實施於處理器500中。
處理器590包括一耦合至執行執行引擎單元550之前端單元530，且兩者均耦合至記憶體單元570。處理器590可包括減少指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者併合或替代核心類型。於又另一實施例中，處理器590可包括特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、圖形核心，等等。於一實施例中，處理器590可為多核心處理器或者可為多處理器系統之部分。
前端單元530包括一分支預測單元532，其係耦合至指令快取單元534，其係耦合至指令變換後備緩衝(TLB)536，其係耦合至指令提取單元538，其係耦合至解碼單元540。解碼單元540(亦已知解碼器)可解碼指令；並可將以下產生為輸出：一或更多微操作、微碼進入點、微指令、其他指令、或其他控制信號，其被解碼自(或者反應)、或被衍生自原始指令。解碼器540可使用各種不同的機制來實施。適當機制之範例包括(但不限定於)查找表、硬體實施方式、可編程邏輯陣列(PLA)、 微碼唯讀記憶體(ROM)，等等。指令快取單元534被進一步耦合至記憶體單元570。解碼單元540被耦合至執行引擎單元550中之重新命名/配置器單元552。
執行引擎單元550包括重新命名/配置器單元552，其係耦合至撤回單元554及一組一或更多排程器單元556。排程器單元556代表任何數目的不同排程器，包括保留站(RS)、中央指令窗，等等。排程器單元556被耦合至實體暫存器檔單元558。實體暫存器檔單元558之各者代表一或更多實體暫存器檔，其不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點等等、狀態(例如，其為下一待執行指令之位址的指令指標)，等等。實體暫存器檔單元558係由撤回單元554所重疊以闡明其中暫存器重新命名及失序執行可被實施之各種方式(例如，使用記錄器緩衝器和撤回暫存器檔；使用未來檔、歷史緩衝器、和撤回暫存器檔；使用暫存器映圖和暫存器池，等等)。
通常，架構暫存器從處理器之外部或者從編程者之觀點為可見的。暫存器不限於任何已知特定類型的電路。各種不同類型的暫存器為適合的，只要其能夠儲存並提供資料如文中所述者。適當暫存器之範例包括(但不限定於)專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、專屬及動態配置實體暫存器之組合，等等。撤回單元554及實體暫存器檔單元558被耦合至執行叢集560。執行叢集560包括一組一或更多執行單元562及一組一或 更多記憶體存取單元564。執行單元562可執行各種操作(例如，移位、相加、相減、相乘)以及於各種類型的資料上(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。
雖然某些實施例可包括數個專屬於特定功能或功能集之執行單元，但其他實施例可包括僅一個執行單元或者全部執行所有功能之多數執行單元。排程器單元556、實體暫存器檔單元558、及執行叢集560被顯示為可能複數的，因為某些實施例係針對某些類型的資料/操作產生分離的管線(例如，純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線、及/或記憶體存取管線，其各具有本身的排程器單元、實體暫存器檔單元、及/或執行叢集-且於分離記憶體存取管線之情況下，某些實施例被實施於其中僅有此管線之執行叢集具有記憶體存取單元564)。亦應理解：當使用分離管線時，這些管線之一或更多者可為失序發送/執行而其他者為依序。
該組記憶體存取單元564被耦合至記憶體單元570，其可包括資料預提取器580、資料TLB單元572、資料快取單元(DCU)574、及第2階(L2)快取單元576，舉出一些範例。於某些實施例中，DCU 574亦已知為第一階資料快取(L1快取)。DCU 574可處置多重顯著的快取喪失並繼續服務進來的儲存及載入。其亦支援維持快取同調性。資料TLB單元572為一種藉由映射虛擬及實體位址空間以增進位址變換速度之快取。於一範例實施例中，記 憶體存取單元564可包括載入單元、儲存位址單元、及儲存資料單元，其各者係耦合至記憶體單元570中之資料TLB單元572。L2快取單元576可被耦合至一或更多其他階的快取且最終至主記憶體。
於一實施例中，資料預提取器580臆測地載入/預提取資料至DCU 574，藉由自動地預測程式將使用哪個資料。預提取可指稱將記憶體階層(例如，較低階快取或記憶體)之記憶體位置(例如，位置)中所儲存的資料轉移至其較接近(例如，產生較低存取潛時)處理器之較高階記憶體位置，在該資料實際地被該處理器所要求以前。更明確地，預提取可指稱從較低階快取/記憶體之一至資料快取及/或預提取緩衝器的資料之早期擷取，在處理器發出針對其被返回之特定資料的要求以前。
處理器590可支援一或更多指令集(例如，x86指令集(具有其已被加入以較新版本之某些延伸)；MIPS Technologies of Sunnyvale,CA之MIPS指令集；ARM Holdings of Sunnyvale,CA之ARM指令集(具有諸如NEON之選擇性額外延伸))。處理器590可支援SIMD鍵值查找指令。
應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如 Intel® Hyperthreading科技)。
雖然暫存器重新命名被描述於失序執行之背景，但應理解其暫存器重新命名可被使用於依序架構。雖然處理器之所述的實施例亦包括分離的指令和資料快取單元以及共用L2快取單元，但替代實施例可具有針對指令和資料兩者之單一內部快取，諸如(例如)第1階(L1)內部快取、或多階內部快取。於某些實施例中，該系統可包括內部快取與外部快取之組合，該外部快取是位於核心及/或處理器之外部。替代地，所有快取可於核心及/或處理器之外部。
圖5B為闡明由圖5A之處理器590所實施的依序管線及暫存器重新命名級、失序問題/執行管線之方塊圖，依據本發明之某些實施例。圖5B中之實線方盒係闡明依序管線，而虛線方盒係闡明暫存器重新命名、失序問題/執行管線。於圖5B中，處理器管線500包括提取級502、長度解碼級504、解碼級506、配置級508、重新命名級510、排程(亦已知為分派或發送)級512、暫存器讀取/記憶體讀取級514、執行級516、寫入回/記憶體寫入級518、例外處置級522、及確定級524。於某些實施例中，級502-524之排序可不同於所顯示者且不限於圖5B中所示之特定排序。
圖6闡明針對處理器600之微架構的方塊圖，該處理器600包括用以執行鍵值查找指令之邏輯電路，依據一實施例。於某些實施例中，依據一實施例之指令可被實施以 操作於資料元件，其具有位元組、字元、雙字元、四字元等等之尺寸；以及資料類型，諸如單和雙精確度整數及浮點資料類型。於一實施例中，依序前端601為處理器600之部分，其係提取將被執行的指令並備製將稍後於處理器管線中使用的指令。頁加入及內容複製之實施例可被實施於處理器600中。
前端601可包括數個單元。於一實施例中，指令預提取器616係從記憶體提取指令並將該些指令饋送至指令解碼器618，其接著解碼或解讀該些指令。例如，於一實施例中，解碼器將已接收指令解碼為一或更多操作，稱為其機器可執行之「微指令」或「微操作」(亦稱為micro op或uop)。於其他實施例中，解碼器將指令剖析為運算碼及相應的資料和控制欄位，其係由微架構所使用以依據一實施例來執行操作。於一實施例中，軌線快取630取用已解碼的微操作並將其組合為微操作佇列634中之程式依序列或軌線，以供執行。當軌線快取630遭遇複雜指令時，則微碼ROM 632便提供用以完成該操作所需的微操作。
某些指令被轉換為單一微操作，而其他指令則需要數個微操作來完成完整操作。於一實施例中，假如需要四個微操作來完成指令，則解碼器618係存取微碼ROM 632以執行該指令。針對一實施例，指令可被解碼為少數微操作，以供處理於指令解碼器618。於另一實施例中，假如需要數個微操作來完成該操作，則指令可被儲存於微碼ROM 632內。軌線快取630係指稱進入點可編程邏輯陣列 (PLA)，用以判定正確的微指令指針，以供讀取微碼序列來完成一或更多指令(依據一實施例)自微碼ROM 632。在微碼ROM 632完成排序針對一指令之微操作後，機器之前端601重新從軌線快取630提取微操作。
失序執行引擎603為準備用於執行之指令。失序執行邏輯具有數個緩衝器，用以平緩並重新排序指令之流程來最佳化性能，隨著其前進管線且被排程以供執行。配置器邏輯係配置其各微操作欲執行所需的機器緩衝器及資源。暫存器重新命名邏輯係將邏輯暫存器重新命名於暫存器檔中之項目上。配置器亦配置各微操作之項目於兩微操作佇列之一中，其中之一係針對記憶體操作而另一係針對非記憶體操作，在指令排程器之前：記憶體排程器、快速排程器602、緩慢/一般浮點排程器604、及簡單浮點排程器606。微操作排程器602、604、606係根據其相依的輸入暫存器運算元資源之備妥狀態及微操作欲完成其操作所需的執行資源之可用性以判定微操作何時準備好執行。一實施例之快速排程器602可於主時脈循環之各一半時排程，而其他排程器僅可於每主處理器時脈循環排程一次。排程器係針對調度埠仲裁以排程用於執行之微操作。
暫存器檔608、610位於排程器602、604、606與執行區塊611中的執行單元612、614、616、618、620、622、624之間。有分離的暫存器檔608、610，個別地用於整數及浮點操作。一實施例之各暫存器檔608、610包括旁通網路，其可旁通或傳遞剛完成的結果(其尚未被寫 入暫存器檔)至新的相依微操作。整數暫存器檔608及浮點暫存器檔610亦能夠彼此傳遞資料。針對一實施例，整數暫存器檔608被分割為兩個分離的暫存器檔，一暫存器檔用於資料之低順序的32位元而第二暫存器檔用於資料之高順序的32位元。一實施例之浮點暫存器檔410具有128位元寬項目，因為浮點指令通常具有寬度從64至128位元之運算元。
執行區塊611含有執行單元612、614、616、618、620、622、624，其中該些指令被實際地執行。此區段包括暫存器檔608、610，其係儲存微指令所需執行之整數及浮點資料運算元值。一實施例之處理器600包含數個執行單元：位址產生單元(AGU)612、AGU 614、快速ALU 616、快速ALU 618、緩慢ALU 620、浮點ALU 622、浮點移動單元624。針對一實施例，浮點執行區塊612、614執行浮點、MMX、SIMD、及SSE、或其他操作。一實施例之浮點ALU 612包括64位元X64位元浮點除法器，用以執行除法、平方根、及餘數微操作。針對本發明之實施例，涉及浮點值之指令可被處置以浮點硬體。
於一實施例中，ALU操作來到高速ALU執行單元616、618。一實施例之高速ALU 616、618可執行具有半時脈循環之有效潛時的快速操作。針對一實施例，大部分複雜整數操作來到緩慢ALU 610，因為緩慢ALU 610包括針對長潛時類型操作的整數執行硬體，諸如乘法器、移位、旗標邏輯、及分支處理。記憶體載入/儲存操作係由 AGU 612、614所執行。針對一實施例，整數ALU 616、618、620被描述以執行整數操作於64位元資料運算元上之背景。於替代實施例中，ALU 616、618、620可被實施以支援多種資料位元，包括16、32、128、256，等等。類似地，浮點單元612、614可被實施以支援具有各個寬度之位元的廣泛運算元。針對一實施例，浮點單元612、614可操作於128位元寬的緊縮資料運算元上，配合SIMD及多媒體指令。
於一實施例中，微操作排程器602、604、606在母載入已完成執行以前調度相依的操作。因為微操作被臆測地排程並執行於處理器600中，所以處理器600亦可包括用以處置記憶體喪失之邏輯。假如資料載入喪失於資料快取中，則可能有相依的操作於管線的途中，其已留給排程器暫時錯誤的資料。重播機制係追蹤並重新執行其使用錯誤資料之指令。僅有相依的操作需要被重播而獨立的操作被容許完成。處理器之一實施例的排程器及重播機制亦被設計成捕捉指令序列以供文字串比較操作。
處理器600亦包括邏輯，用以依據一實施例來實施鍵值查找指令。於一實施例中，處理器600之執行區塊611可包括微控制器(MCU)，用以依據文中之描述來執行鍵值查找指令。
術語「暫存器」可指稱板上處理器儲存位置，其被使用為用以識別運算元之指令的部分。換言之，暫存器可為那些從處理器外部(從編程者之觀點)可使用者。然而， 實施例之暫存器不應被限制於指稱特定類型電路。反之，實施例之暫存器能夠儲存並提供資料、以及執行文中所述之功能。文中所述之暫存器可藉由使用任何數目之不同技術的處理器內之電路來實施，諸如專屬實體暫存器、使用暫存器重新命名之動態配置實體暫存器、專屬及動態配置實體暫存器之組合，等等。於一實施例中，整數暫存器係儲存三十二位元整數資料。一實施例之暫存器檔亦含有針對緊縮資料之八或十六個多媒體SIMD暫存器。
針對以下的討論，暫存器被理解為設計成保持緊縮資料之資料暫存器，諸如64位元寬的MMXTM暫存器(亦稱為「mm」暫存器於某些例子中)於其致能有來自Intel Corporation of Santa Clara,California之MMX科技的微處理器中。這些MMX暫存器(可有整數及浮點形式兩者)可操作以其伴隨SIMD及SSE指令之緊縮資料元件。類似地，有關於SSE2、SSE3、SSE4、或超過(一般稱為「SSEx」)科技之128位元寬的XMM暫存器亦可被用以保持此等緊縮資料運算元。於一實施例中，於儲存緊縮資料及整數資料時，暫存器無須於兩種資料類型之間區別。於一實施例中，整數及浮點被含入於相同的暫存器檔或不同的暫存器檔中。再者，於一實施例中，浮點及整數資料可被儲存於不同的暫存器或相同的暫存器中。
實施例可被實施以許多不同的系統類型。現在參考圖7，其顯示依據一實施方式之多處理器系統700的方塊圖。如圖7中所示，多處理器系統700為點對點互連系 統，並包括經由點對點互連750而耦合之第一處理器770及第二處理器780。如圖7中所示，處理器770及780之各者可為多核心處理器，包括第一及第二處理器核心，雖然潛在地更多核心可存在於處理器中。處理器各可包括併合寫入模式邏輯，依據本發明之一實施例。頁加入及內容複製之實施例可被實施於處理器770、處理器780、或兩者中。
雖然顯示兩個處理器770、780，但應理解其本發明之範圍未如此限制。於其他實施例中，一或更多額外處理器可存在於既定處理器中。
處理器770及780被顯示個別地包括集成記憶體控制器單元(IMC)772及782。處理器770亦包括其匯流排控制器單元點對點(P-P)介面776及788之部分；類似地，第二處理器780包括P-P介面786及788。處理器770、780可使用P-P介面電路778、788而經由點對點(P-P)介面750來交換資訊。如圖7中所示，IMC 772及782將處理器耦合至個別記憶體，亦即記憶體732及記憶體734，其可為本地地裝附至個別處理器之主記憶體的部分。
處理器770、780可各經由個別的P-P介面752、754而與晶片組790交換資訊，使用點對點介面電路776、794、786、798。晶片組790亦可經由高性能圖形介面739而與高性能圖形電路738交換資訊。
共用快取(未顯示)可被包括於任一處理器中或者於 兩處理器外部，而經由P-P互連與處理器連接，以致處理器之任一者或兩者的本地快取資訊可被儲存於共用快取中，假如處理器被置於低功率模式時。
晶片組790可經由一介面796而被耦合至第一匯流排716。於一實施例中，第一匯流排716可為周邊組件互連(PCI)匯流排、或者諸如PCI快速匯流排或其他第三代I/O互連匯流排等匯流排，雖然本發明之範圍未如此限制。
如圖7中所示，各種I/O裝置714可被耦合至第一匯流排716，連同匯流排橋718，其係將第一匯流排716耦合至第二匯流排720。於一實施例中，第二匯流排720可為低管腳數(LPC)匯流排。各個裝置可被耦合至第二匯流排720，其包括(例如)鍵盤及/或滑鼠722、通訊裝置727及儲存單元728，諸如磁碟機或其他大量儲存裝置(其可包括指令/碼及資料730)，於一實施例中。此外，音頻I/O 724可被耦合至第二匯流排720。注意：其他架構是可能的。例如，取代圖7之點對點架構，系統可實施多點分支匯流排其他此類架構。
現在參考圖8，其顯示依據本發明之一實施例的第三系統800之方塊圖。圖7與8中之類似元件具有類似的參考數字，且圖6之某些形態已從圖8省略以免混淆圖8之其他形態。
圖8闡明其處理器870、880可包括集成記憶體及I/O控制邏輯(「CL」)872和882，個別地。針對至少一實 施例，CL 872、882可包括集成記憶體控制器單元，諸如文中所述者。此外。CL 872、882亦可包括I/O控制邏輯。圖6闡明其記憶體832、834被耦合至CL 872、882，且其I/O裝置814亦被耦合至控制邏輯872、882。舊有I/O裝置815被耦合至晶片組890。頁加入及內容複製之實施例可被實施於處理器870、處理器880、或兩者中。
圖9為一範例系統單晶片(SoC)900，其可包括核心902之一或更多者。用於膝上型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微控制器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之技術中已知的其他系統設計和組態亦為適當的。通常，能夠結合處理器及/或其他執行邏輯(如文中所揭露者)之多種系統或電子裝置為一般性適當的。
圖9為SoC 900之方塊圖，依據本發明之實施例。虛線方塊為更多先進SoC上之特徵。於圖9中，互連單元902被耦合至：應用程式處理器917，其包括一組一或更多核心902A-N及共用快取單元906；系統代理單元910；匯流排控制器單元916；集成記憶體控制器單元914；一組一或更多媒體處理器920，其可包括集成圖形邏輯908、影像處理器924(用以提供靜止及/或視頻相機功能)、音頻處理器926(用以提供硬體音頻加速)、及 視頻處理器928(用以提供視頻編碼/解碼加速)；靜態隨機存取記憶體(SRAM)單元930；直接記憶體存取(DMA)單元932；及顯示單元940(用以耦合至一或更多外部顯示)。頁加入及內容複製之實施例可被實施於SoC 900中。
接下來轉至圖10，其描繪依據本發明之實施例的系統單晶片(SoC)設計之實施例。當作說明性範例，SoC 1000被包括於使用者設備(UE)中。於一實施例中，UE係指稱其將由終端使用者所用以通訊之任何裝置，諸如手持式電話、智慧型手機、輸入板、超薄筆記型電腦、具有寬頻轉接器之筆記型電腦、或任何其他類似的通訊裝置。UE可連接至基地站或節點，其可本質上相應於GSM網路中之行動站(MS)。頁加入及內容複製之實施例可被實施於SoC 1000中。
於此，SoC 1000包括2核心-1006及1007。類似於以上所討論者，核心1006及1007可符合指令集架構，諸如具有Intel® Architecture CoreTM之處理器、先進微型裝置公司(AMD)處理器、MIPS為基的處理器、ARM為基的處理器設計、或其消費者、以及其被授權者或採用者。核心1006及1007被耦合至快取控制1008，其係與匯流排介面單元1009及L2快取1010關聯以與系統1000之其他部分通訊。互連1011包括晶片上互連，諸如IOSF、AMBA、或以上所討論之其他互連，其可實施本發明之一或更多形態。
互連1011提供通訊頻道至其他組件，諸如：用戶身份模組(SIM)1030，用以與SIM卡互介面、開機ROM 1035，用以保存開機碼以供由核心1006和1007執行來初始化並開機SoC 1000、SDRAM控制器1040，用以與外部記憶體(例如，DRAM 1060)互介面、快閃控制器1045，用以與非揮發性記憶體(例如，快閃1065)互介面、周邊控制1050(例如，串列周邊介面)用以與周邊互介面、視頻編碼解碼器1020和視頻介面1025，用以顯示並接收輸入(例如，觸控致能輸入)、GPU 1015，用以執行圖形相關的計算，等等。這些介面之任一者可結合文中所述之實施例的形態。
此外，該系統顯示用於通訊之周邊，諸如藍牙模組1070、3G數據機1075、GPS 1080、及Wi-Fi 1085。注意：如上所述，UE包括用於通訊之無線電。因此，這些周邊通訊模組可能未被全部包括。然而，於UE中，用於外部通訊之某種形式的無線電應被包括。
圖11闡明以計算系統1100之範例形式的機器之圖形表示，於該系統內可執行一組指令以致使機器執行文中所討論之任何一或更多方法。於替代實施例中，機器可被連接(例如，連網)至LAN、內部網路、外部網路、或網際網路中之其他機器。機器可操作於用戶伺服器網路環境下之伺服器或用戶裝置之範圍中、或者當作點對點(或分散式)網路環境下之同級機器。機器可為個人電腦(PC)、輸入板PC、機上盒(STB)、個人數位助理(PDA)、行 動電話、網路器具、伺服器、網路路由器、開關或橋、或者能夠執行其指明由該機器所採取之行動的一組指令(序列或其他)的任何機器。再者，雖僅顯示單一機器，但術語「機器」亦應被視為包括其獨立地或聯合地執行一組(或多組)用來執行文中所述之任何一或更多方法的指令之機器的任何集合。頁加入及內容複製之實施例可被實施於計算系統1100中。
計算系統1100包括處理裝置1102、主記憶體1104(例如，唯讀記憶體(ROM)、快閃記憶體、動態隨機存取記憶體(DRAM)，諸如同步DRAM(SDRAM)或DRAM(RDRAM)等等)、靜態記憶體1106(例如，快閃記憶體、靜態隨機存取記憶體(SRAM)等等)、以及資料儲存裝置1118，其係經由匯流排1130而彼此通連。
處理裝置1102代表一或更多一般用途處理裝置，諸如微處理器、中央處理單元，等等。更特別地，處理裝置可為複雜指令組計算(CISC)微處理器、減少指令組計算(RISC)微處理器、極長指令字元(VLIW)微處理器、實施其他指令集的處理器、或實施指令集之組合的處理器。處理裝置1102亦可為一或更多特殊用途處理裝置，諸如特定應用積體電路(ASIC)、場可編程閘極陣列(FPGA)、數位信號處理器(DSP)、網路處理器，等等。於一實施例中，處理裝置1102可包括一或更多處理器核心。處理器裝置1102組態成執行處理邏輯1126，用以執行文中所討論之操作。於一實施例中，處理裝置 1102可為計算系統之部分。替代地，計算系統1100可包括如文中所述之其他組件。應理解：核心可支援多線程(執行二或更多平行組的操作或線緒)，並可以多種方式執行，包括時間切割多線程、同時多線程(其中單一實體核心提供邏輯核心給其實體核心正同時地多線程之每一線緒)、或者其組合(例如，時間切割提取和解碼以及之後的同時多線程，諸如Intel® Hyperthreading科技)。
計算系統1100可進一步包括網路介面裝置1122，其係可通訊地耦合至網路1120。計算系統1100亦可包括視頻顯示單元1110(例如，液晶顯示(LCD)或陰極射線管(CRT))、文數輸入裝置1110(例如，鍵盤)、游標控制裝置1114(例如，滑鼠)、及信號產生裝置1116(例如，揚聲器)、或其他周邊裝置。再者，計算系統1100可包括圖形處理單元1122、視頻處理單元1128及音頻處理單元1132。於另一實施例中，計算系統1100可包括晶片組(未顯示)，其係指稱一群積體電路、或晶片，其被設計以與處理裝置1102合作並控制介於處理裝置1102與外部裝置之間的通訊。例如，晶片組可為主機板上之一組晶片，其係將處理裝置1102鏈結至極高速裝置，諸如主記憶體1104和圖形控制器；以及將處理裝置1102鏈結至周邊之較低速周邊匯流排，諸如USB、PCI或ISA匯流排。
資料儲存裝置1118可包括電腦可讀取儲存媒體1124，於其上儲存軟體1126，其係實施文中所述之功能 的一或更多方法。軟體1126亦可駐存(完全地或至少部分地)於主記憶體1104內(成為指令1126)及/或於處理器1102內(成為處理邏輯1126)，在藉由計算系統1100之其執行期間；主記憶體1104及處理裝置1102亦構成電腦可讀取儲存媒體。
電腦可讀取儲存媒體1124亦可被用以儲存其利用處理裝置1102之指令1126(諸如參考圖2所述者)及/或含有其呼叫上述應用程式之方法的軟體庫。雖然電腦可存取儲存媒體1124被顯示於範例實施例中為單一媒體，術語「電腦可讀取儲存媒體」應被視為包括單一媒體或多重媒體(例如，集中式或分散式資料庫、及/或相關快取及伺服器)，其係儲存一或更多指令集。術語「電腦可讀取儲存媒體」亦應被視為包括能夠儲存、編碼或攜載供由機器所執行的指令集之任何媒體，且該媒體致使該機器執行本發明之一或更多方法。術語「電腦可讀取儲存媒體」應因此被視為包括(但不限定於)固態記憶體、及光學和磁性媒體。
下列範例係有關本發明之進一步實施例。
範例1為一種處理器，包含：第一暫存器，用以儲存包含複數鍵元件之鍵向量；第二暫存器，用以儲存包含與該些鍵元件關聯的複數值元件之值向量；執行單元，其係耦合至該第一暫存器和該第二暫存器，該執行單元係用以：比較鍵輸入向量之鍵輸入元件與該鍵向量之各鍵元件；及回應於判定其該鍵輸入元件匹配鍵元件，產生包含 與該鍵元件關聯的值元件之輸出向量，在離開該輸出向量之基礎位置的位置偏移，其係等於離開該鍵輸入向量之基礎位置的該鍵輸入元件之偏移。
於範例2中，於範例1之處理器中，該執行單元係進一步用以產生參考鍵元件之排列指標向量，其中該排列指標向量中之項目係參考離開該鍵向量之基礎位置的該鍵元件之偏移並具有等於該鍵輸入元件之該偏移的離開該排列指標向量之該基礎位置的偏移。
於範例3中，於範例2之處理器中，用以產生輸出向量，該執行單元係用以：根據該排列指標向量中之該項目的該值來識別該值元件，其中離開該值向量之基礎元件的該值元件之該偏移係等於該排列指標向量中之該項目的該值；及儲存該值元件至該輸出向量，在離開該輸出向量之基礎位置的位置偏移，其係等於離開該排列指標向量之該基礎位置的該偏移。
於範例4中，於範例2之處理器中，該執行單元係用以將其不匹配任何鍵元件之第二鍵輸入元件的遮罩值儲存至該排列指標向量。
於範例5中，於範例1之處理器中，該第二暫存器係以分類順序儲存該些複數鍵元件，其中各鍵具有特定偏移並具有整數值，該整數值係大於任何具有離開該鍵向量之該基礎位置的較小偏移之鍵。
於範例5中，於範例1之處理器中，該執行單元係進一步用以平行地比較各鍵元件與各鍵輸入元件。
於範例7中，於範例6之處理器中，該處理器進一步包含耦合至該第一暫存器之複數數位比較器，其中用以比較各鍵元件與各鍵輸入元件包含該執行單元用以提供該些複數鍵輸入元件之各者及該些複數鍵元件之各者至該些複數數位比較器。
於範例8中，於範例7之處理器中，該處理器進一步包含耦合至該些複數數位比較器之第三暫存器，其中該第三暫存器係用以儲存該鍵輸入向量。
範例9為一種處理器，包含：處理器核心；及耦合至該處理器核心之記憶體元件，其中該記憶體元件包含微碼以致使該處理器核心：儲存包含複數鍵元件之鍵向量於第一暫存器中；儲存包含複數值元件之值向量於第二暫存器中，其中各值元件係與鍵元件關聯；接收包含複數鍵輸入元件之鍵輸入向量；比較各鍵元件與各鍵輸入元件以判定鍵元件之子集，其中鍵元件之該子集中的各鍵元件係匹配該些複數鍵輸入元件之至少一者；及儲存值元件之子集至第三暫存器，其中該第三暫存器中之值元件的該子集中之各值元件係與鍵元件之該子集中的鍵元件關聯且在離開該第三暫存器之基礎位置的位置偏移，該位置偏移係等於離開該鍵輸入向量之基礎位置的關聯鍵輸入元件之偏移。
於範例10中，於範例9之處理器中，該處理器核心係進一步用以：根據其匹配鍵輸入元件之鍵元件以產生排列指標向量；及使用該排列指標向量和該值向量以執行向量排列操作。
於範例11中，於範例10之處理器中，用以產生排列指標，該處理器核心係用以將一項目儲存至該排列指標向量，該項目具有離開該排列指標之基礎位置的偏移並具有參考其匹配該鍵輸入元件之鍵元件的位置之值，該偏移係等於離開該鍵輸入元件之該基礎位置的關聯鍵輸入元件之該偏移。
於範例12中，於範例10之處理器中，用以執行向量排列操作，該處理器係用以：根據該排列指標向量中之項目的值來識別值元件，其中離開該值向量之基礎元件的該值元件之該偏移係等於該排列指標向量中之該項目的該值；及儲存該值元件至該第三暫存器，在離開該第三暫存器之該基礎位置的位置偏移，其係等於離開該排列指標向量之該基礎位置的該排列指標向量中之該項目的該偏移。
於範例13中，於範例之處理器中，該處理器核心係進一步回應於判定其該鍵輸入向量之鍵輸入元件不匹配該鍵向量中之任何鍵元件而提供遮罩值至該排列指標向量。
於範例14中，於範例9之處理器中，該處理器核心係進一步使用單輸入多資料暫存器以平行地比較各鍵元件與各鍵輸入元件。
範例15為一種方法，包含：儲存包含複數鍵元件之鍵向量至第一處理器暫存器；儲存包含複數值元件之值向量至第二處理器暫存器，其中各值元件係與鍵元件關聯；接收複數鍵輸入元件；由處理器比較各鍵輸入元件與各鍵元件以判定鍵元件之子集，其中鍵元件之該子集中的各鍵 元件係匹配該些鍵輸入元件之一；判定該些複數值元件之子集，其中值元件之該子集中的各元件係與鍵元件之該子集中的該些鍵元件之一關聯；及由該處理器將該些複數值元件之該子集中的各元件儲存在偏移自第三暫存器之基礎位置的該第三暫存器中之位置中，該偏移係等於離開該鍵輸入向量之基礎位置的關聯鍵輸入元件之偏移。
於範例16中，範例15之方法進一步包含由該處理器產生具有項目之排列指標向量，該些項目係參考與鍵元件之該子集中的鍵元件關聯之值元件的該值向量中之該位置，其中該排列指標向量中之各項目具有離開該排列指標向量之基礎位置的偏移，其係等於離開關聯鍵輸入元件之基礎位置的該關聯鍵輸入元件之偏移。
於範例17中，於範例16之方法中，由該處理器根據該排列指標向量中之項目的值來識別值元件；及儲存該值元件至該第三暫存器，在離開該第三暫存器之該基礎位置的位置偏移，其係等於離開該排列指標向量之該基礎位置的該排列指標向量中之該項目的該偏移。
於範例18中，範例16之方法進一步包含回應於判定其鍵輸入元件不匹配任何鍵元件以儲存遮罩值至該指標向量，其中該指標向量中之該遮罩值的該位置具有等於該鍵輸入元件之偏移的偏移。
於範例19中，範例15之方法進一步包含回應於判定其鍵輸入元件不匹配任何鍵元件以儲存遮罩值至該第三暫存器，其中該第三暫存器中之該遮罩值的該位置具有等於 該鍵輸入元件之偏移的偏移。
於範例19中，範例15之方法，比較該鍵輸入向量之各元件與該鍵向量之各元件係使用向量暫存器而被平行地執行。
範例21為一種包括碼之機器可讀取媒體，當被執行時該碼係致使機器執行範例15至20的任一者之方法。
範例22為一種包含用以執行申請專利範圍第15至20項的任一項之方法的機構之設備。
範例23為一種包含組態成執行申請專利範圍第15至20項的任一項之方法的處理器之設備。
範例24為一種設備，包含：儲存機構，用以儲存包含複數鍵元件之鍵向量至第一暫存器並儲存包含複數值元件之值向量至第二暫存器，其中各值元件係與鍵元件關聯；接收機構，用以接收複數鍵輸入元件；比較機構，用以比較各鍵輸入元件與各鍵元件以判定鍵元件之子集，其中鍵元件之該子集中的各鍵元件係匹配該些鍵輸入元件之一；判定機構，用以判定該些複數值元件之子集，其中值元件之該子集中的各元件係與鍵元件之該子集中的該些鍵元件之一關聯；及儲存機構，用以將該些複數值元件之該子集中的各元件儲存在偏移自第三暫存器之基礎位置的該第三暫存器中之位置中，該偏移係等於離開該鍵輸入向量之基礎位置的關聯鍵輸入元件之偏移。
於範例25中，於範例24之方法中，該設備進一步包含產生機構，用以產生具有項目之排列指標向量，該些項 目係參考與鍵元件之該子集中的鍵元件關聯之值元件的該值向量中之該位置，其中該排列指標向量中之各項目具有離開該排列指標向量之基礎位置的偏移，其係等於離開關聯鍵輸入元件之基礎位置的該關聯鍵輸入元件之偏移；識別機構，用以根據該排列指標向量中之項目的值來識別值元件；及儲存機構，用以儲存該值元件至該第三暫存器，在離開該第三暫存器之該基礎位置的位置偏移，其係等於離開該排列指標向量之該基礎位置的該排列指標向量中之該項目的該偏移。
於範例26中，於範例24之方法中，該設備進一步包含儲存機構，用以回應於判定其鍵輸入元件不匹配任何鍵元件而儲存遮罩值至該第三暫存器，其中該第三暫存器中之該遮罩值的該位置具有等於該鍵輸入元件之偏移的偏移。
於範例27中，於範例24之方法中，該設備進一步包含產生機構，用以產生具有項目之排列指標向量，該些項目係參考與鍵元件之該子集中的鍵元件關聯之值元件的該值向量中之該位置，其中該排列指標向量中之各項目具有離開該排列指標向量之基礎位置的偏移，其係等於離開關聯鍵輸入元件之基礎位置的該關聯鍵輸入元件之偏移。
於範例28中，於範例27之方法中，該設備進一步包含識別機構，用以根據該排列指標向量中之項目的值來識別值元件；及儲存機構，用以儲存該值元件至該第三暫存器，在離開該第三暫存器之該基礎位置的位置偏移，其係 等於離開該排列指標向量之該基礎位置的該排列指標向量中之該項目的該偏移。
範例29為一種系統，包含：處理器核心；及耦合至該處理器核心之記憶體元件，其中該記憶體元件包含微碼以致使該處理器核心：儲存包含複數鍵元件之鍵向量於第一暫存器中；儲存包含複數值元件之值向量於第二暫存器中，其中各值元件係與鍵元件關聯；接收包含複數鍵輸入元件之鍵輸入向量；比較各鍵元件與各鍵輸入元件以判定鍵元件之子集，其中鍵元件之該子集中的各鍵元件係匹配該些複數鍵輸入元件之至少一者；及儲存值元件之子集至第三暫存器，其中該第三暫存器中之值元件的該子集中之各值元件係與鍵元件之該子集中的鍵元件關聯且在離開該第三暫存器之基礎位置的位置偏移，該位置偏移係等於離開該鍵輸入向量之基礎位置的關聯鍵輸入元件之偏移。
於範例30中，於範例29之系統中，該處理器核心係進一步用以：根據其匹配鍵輸入元件之鍵元件以產生排列指標向量；及使用該排列指標向量和該值向量以執行向量排列操作。
於範例31中，於範例30之系統中，用以產生排列指標，該處理器核心係用以將一項目儲存至該排列指標向量，該項目具有離開該排列指標之基礎位置的偏移並具有參考其匹配該鍵輸入元件之鍵元件的位置之值，該偏移係等於離開該鍵輸入元件之該基礎位置的關聯鍵輸入元件之該偏移。
於範例31中，於範例30之系統中，用以執行向量排列操作，該處理器係用以：根據該排列指標向量中之項目的值來識別值元件，其中離開該值向量之基礎元件的該值元件之該偏移係等於該排列指標向量中之該項目的該值；及儲存該值元件至該第三暫存器，在離開該第三暫存器之該基礎位置的位置偏移，其係等於離開該排列指標向量之該基礎位置的該排列指標向量中之該項目的該偏移。
於範例33中，於範例30之系統中，該處理器核心係進一步回應於判定其該鍵輸入向量之鍵輸入元件不匹配該鍵向量中之任何鍵元件而提供遮罩值至該排列指標向量。
於範例34中，於範例29之系統中，該處理器核心係進一步使用單輸入多資料暫存器以平行地比較各鍵元件與各鍵輸入元件。
雖然已針對有限數目的實施例來描述本發明，但那些熟悉此技藝人士將理解從這些實施例而來的各種修改及變異。後附申請專利範圍應涵蓋所有此等修改及變異而落入本發明之真實精神和範圍內。
於文中之描述中，提出了數個特定細節，諸如以下範例：特定類型的處理器和系統組態、特定硬體結構、特定架構和微架構細節、特定暫存器組態、特定指令類型、特定形態組件、特定測量/高度、特定處理器管線級和操作，等等，以提供對本發明之透徹瞭解。然而，熟悉本技術人士將清楚瞭解：這些特定細節無須被利用來實行本發明。於其他例子中，眾所周知的組件或方法，諸如特定和 替代處理器架構、針對上述演算法之特定邏輯電路/碼、特定韌體碼、特定互連操作、特定邏輯組態、特定製造技術和材料、特定編譯器實施方式、碼之演算法的特定表示、特定關機和閘通技術/邏輯以及電腦系統之其他特定操作細節尚未被詳細地描述，以免非必要地混淆本發明。
實施例係參考實施特定積體電路中(諸如計算平台或微處理器中)之鍵值查找指令而被描述。實施例亦可應用於其他類型的積體電路及可編程邏輯裝置。例如，所揭露的實施例不限於桌上型電腦系統或可攜式電腦，諸如Intel® UltrabooksTM電腦。且亦可被使用於其他裝置中，諸如手持式裝置、輸入板、其他薄型筆記型電腦、系統單晶片(SoC)裝置、及嵌入式應用。手持式裝置之一些範例包括行動電話、網際網路協定裝置、數位相機、個人數位助理(PDA)、及手持式PC。嵌入式應用通常包括微控制器、數位信號處理器(DSP)、系統單晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)開關、或者其可執行以下所教導之功能及操作的任何其他系統。已描述其系統可為任何種類的電腦或嵌入式系統。所揭露的實施例可特別地用於低端裝置，如穿戴式裝置(例如，手錶)、電子植入物、感應和控制設施裝置、控制器、監督控制和資料獲取(SCADA)系統，等等。此外，文中所述之設備、方法、及系統不限於實體計算裝置，但亦可有關用於能量保存和效率的軟體最佳化。如於以下描述中將輕易地變得清楚明白者，文中所述之方法、 設備、及系統的實施例(無論針對硬體、韌體、軟體、或其組合)對於與性能考量平衡之「綠色科技」是極重要的。
雖然文中實施例係參考處理器而描述，但其他實施例可應用於其他類型的積體電路及邏輯裝置。本發明之實施例的類似技術及教導可被應用於其他類型的電路或半導體裝置，其可受益自較高的管線通量及增進的性能。本發明之實施例的教導可應用於其執行資料調處之任何處理器或機器。然而，本發明不限於其執行512位元、256位元、128位元、64位元、32位元、或16位元資料操作的處理器或機器，其中係執行資料之調處或管理。此外，文中之描述提供範例，且附圖顯示各種範例，以供闡明之目的。然而，這些範例不應被理解在限制性意義，因為其僅欲提供本發明之實施例的範例而非欲提供本發明之實施例之所有可能實施方式的窮舉列表。
雖然文中之範例係描述指令處置及分佈於執行單元及邏輯電路之背景，但本發明之其他實施例可藉由機器可讀取、有形媒體上所儲存之資料或指令(其當由機器所執行時係造成機器執行與本發明之至少一實施例相符的功能)來完成。於一實施例中，與本發明之實施例相關的功能被實施於機器可執行指令。該些指令可被用以致使通用或特殊用途處理器(其被編程以該些指令)執行本發明之步驟。本發明之實施例可被提供為電腦程式產品(或軟體)，其可包括其上儲存有指令之機器或電腦可讀取媒 體，其可被用以編程電腦(或其他電子裝置)來執行依據本發明之實施例的一或更多操作。替代地，本發明之實施例的操作可由含有固定功能邏輯以執行該些操作之特定硬體組件所執行，或者可由已編程的電腦組件及固定功能硬體組件之任何組合所執行。
用於程式邏輯以執行本發明之實施例的指令可被儲存於系統中之記憶體內，諸如DRAM、快取、快閃記憶體、或其他儲存。再者，該些指令可經由網路或藉由其他電腦可讀取媒體而被分佈。因此機器可讀取媒體可包括用以依可由機器(例如，電腦)所讀取之形式儲存或傳輸資訊的任何機制，但不限定於軟碟、光碟、CD、唯讀記憶體(CD-ROM)、及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可編程唯讀記憶體(EPROM)、電可抹除可編程唯讀記憶體(EEPROM)、磁或光學卡、快閃記憶體、或有形、機器可讀取儲存，用於透過經電、光、聲或其他形式的傳播信號(例如，載波、紅外線信號、數位信號，等等)之網際網路的資訊之傳輸。因此，電腦可讀取媒體包括適於以可由機器(例如，電腦)所讀取之形式儲存或傳輸電子指令或資訊的任何類型的有形機器可讀取媒體。
設計可經歷各個階段，從創造至模擬至生產。表示設計之資料可以數種方式來表示設計。首先，如可用於模擬，硬體可使用硬體描述語言或另一功能性描述語言來表示。此外，具有邏輯及/或電晶體閘之電路等級模型可於 設計程序之某些階段被產生。再者，大部分設計(於某階段)達到表示硬體模型中之各個裝置的實體布局之資料的等級。於其中使用傳統半導體製造技術之情況下，表示硬體模型之資料可為指明針對用以產生積體電路之遮罩的不同遮罩層上之各個特徵的存在或缺乏之資料。於設計之任何表示中，資料可被儲存以機器可讀取媒體之任何形式。記憶體或者磁性或光學儲存(諸如碟片)可為用以儲存資訊之機器可讀取媒體，該資訊係經由光或電波(其被調變或者產生以傳輸此資訊)而被傳輸。當電載波(其係指示或攜載碼或設計)被傳輸時，至其電信號之複製、緩衝、或再傳輸被執行之程度，則新的副本被產生。因此，通訊提供者或網路提供者可於有形的、機器可讀取媒體上(至少暫時地)儲存一物件，諸如編碼入載波之資訊，實現本發明之實施例的技術。
如文中所使用之模組係指稱硬體、軟體、及/或韌體之任何組合。當作範例，模組包括硬體，諸如微控制器，其係與非暫態媒體相關以儲存適於由微控制器所執行的碼。因此，模組之參考(於一實施例中)係指稱硬體，其被明確地組態成辨識及/或執行該碼以供被保持於非暫態媒體上。再者，於另一實施例中，模組之使用係指稱包括該碼之非暫態媒體，其係明確地適於由微控制器所執行以執行預定的操作。而如可被推斷者，於又另一實施例中，術語模組(於此範例中)可指稱微控制器與非暫態媒體之組合。其被顯示為分離之模組邊界經常共同地改變且潛在 地重疊。例如，第一和第二模組可共用硬體、軟體、韌體、或其組合，而潛在地留存某些獨立的硬體、軟體、或韌體。於一實施例中，術語邏輯之使用包括硬體，諸如電晶體、暫存器、或其他硬體，諸如可編程裝置。
用語「組態成」之使用(於一實施例中)係指稱配置、結合、製造、提供銷售、進口及/或設計設備、硬體、邏輯、或元件以執行指定的或決定的工作。於此範例中，非操作中之設備或其元件仍「組態成」執行指定的工作，假如其被設計、耦合、及/或互連以執行該指定的工作。當作純粹說明性範例，邏輯閘可提供0或1於操作期間。但邏輯閘「組態成」提供致能信號給時鐘，其不包括其可提供1或0之每一潛在邏輯閘。取代地，邏輯閘係以某方式耦合以致其於操作期間1或0輸出係用以致能時鐘。再次注意：術語「組態成」之使用不要求操作，但取代地聚焦於設備、硬體、及/或元件之潛時狀態，其為當設備、硬體、及/或元件正操作時該設備、硬體、及/或元件所被設計以執行特定工作之潛時狀態。
再者，用語「用以」、「得以/用以」、及/或「可操作以」(於一實施例中)係指稱某設備、邏輯、硬體、及/或元件，其被設計以致能用指定方式之設備、邏輯、硬體、及/或元件的使用。注意：如上所述，用以、得以、或可操作以(於一實施例中)係指稱設備、邏輯、硬體、及/或元件之潛時狀態，其中該設備、邏輯、硬體、及/或元件並未操作而被設計以致能用指定方式之設備的使用。
一值(如文中所使用者)包括數字、狀態、邏輯狀態、或二元邏輯狀態之任何已知表示。經常，邏輯位準、邏輯值、或邏輯上的值之使用亦被稱為1和0，其僅代表二元邏輯狀態。例如，1係指稱高邏輯位準而0係指稱低邏輯位準。於一實施例中，儲存單元(諸如電晶體或快取單元)得以保留單一邏輯值或多數邏輯值。然而，電腦系統中之值的其他表示已被使用。例如，十進位數「十」亦可被表示為1110之值及十六進位字母A。因此，一值包括能夠被保留於電腦系統中之資訊的任何表示。
此外，狀態可由值或值之部分所表示。當作範例，第一值(諸如邏輯一)可表示預設或初始狀態，而第二值(諸如邏輯零)可表示非預設狀態。此外，術語重設及設定(於一實施例中)係指稱預設值以及更新值或狀態，個別地。例如，預設值潛在地包括高邏輯值(亦即，重設)，而更新值潛在地包括低邏輯值(亦即，設定)。注意：值之任何組合可被利用以表示任何數目的狀態。
以上所提出之方法、硬體、軟體、韌體或碼之實施例可經由指令或碼而被實施，該些指令或碼被儲存於其可由處理元件所執行之機器可存取、機器可讀取、電腦可存取、或電腦可讀取媒體上。非暫態機器可存取/可讀取媒體包括任何機制，其係提供(亦即，儲存及/或傳輸)資訊以其可由機器(諸如電腦或電子系統)所讀取的形式。例如，非暫態機器可存取媒體包括隨機存取記憶體(RAM)，諸如靜態RAM(SRAM)或動態RAM(DRAM)； ROM；磁性或光學儲存媒體；快閃記憶體裝置；電儲存裝置；光學儲存裝置；音響儲存裝置；用以保持從暫時(傳播)信號(例如，載波、紅外線信號、數位信號)所接收之資訊的其他形式儲存裝置；等等，其係用以被區分自非暫態媒體(其可從該處接收資訊)。
用於程式邏輯以執行本發明之實施例的指令可被儲存於系統中之記憶體內，諸如DRAM、快取、快閃記憶體、或其他儲存。再者，該些指令可經由網路或藉由其他電腦可讀取媒體而被分佈。因此機器可讀取媒體可包括用以依可由機器(例如，電腦)所讀取之形式儲存或傳輸資訊的任何機制，但不限定於軟碟、光碟、CD、唯讀記憶體(CD-ROM)、及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可編程唯讀記憶體(EPROM)、電可抹除可編程唯讀記憶體(EEPROM)、磁或光學卡、快閃記憶體、或有形、機器可讀取儲存，用於透過經電、光、聲或其他形式的傳播信號(例如，載波、紅外線信號、數位信號，等等)之網際網路的資訊之傳輸。因此，電腦可讀取媒體包括適於以可由機器(例如，電腦)所讀取之形式儲存或傳輸電子指令或資訊的任何類型的有形機器可讀取媒體。
遍及本說明書內針對「一個實施例」或「一實施例」之參考係表示關於該實施例所描述之特定特徵、結構、或特性被包括於本發明內之至少一實施例中。因此，遍及本說明書於各處中之用語「於一個實施例中」或「於一實施 例中」的出現不一定均指稱相同實施例。再者，特定特徵、結構、或特性可被結合以任何適當的方式於一或更多實施例中。
於前述說明書中，已參考其特定範例實施例而提供詳細描述。然而，將清楚明白的是：可對其進行各種修改而不背離如後附申請專利範圍中所提出之本發明的較寬廣範圍及精神。說明書及圖式因此將被視為說明性意義而非限制性意義。再者，實施例及其他範例語言之前述使用不一定指稱相同的實施例或相同的範例，而可指稱不同的或有別的實施例、以及潛在地相同的實施例。
詳細描述之某些部分係以電腦記憶體內演算法及對資料位元之操作的符號表示之方式來呈現。這些演算法描述及表示為那些熟悉資料處理技藝人士所使用的方式，以將其工作之本質傳最有效地遞給熟悉此技藝之其他人士。演算法於此(及一般地)被設想為導致所欲的結果之操作的自我符合序列。這些操作為需要物理量之物理調處的那些操作。通常，雖非必要，這些量具有電或磁信號之形式，其能夠被儲存、轉移、結合、比較、或者調處。原則上為了共同使用之目的，已證實有時候可便利地將這些信號稱為位元、值、元件、符號、字母、術語、數字，等等。文中所述之區塊可為硬體、軟體、韌體或其組合。
然而，應瞭解：所有這些及類似用語係與適當的物理量關聯並僅為應用於這些量之便利標示。除非特別陳述，否則如從上述討論能清楚明白：應理解其遍及說明書，利 用諸如「定義」、「接收」、「判定」、「發送」、「鏈結」、「關聯」、「獲得」、「鑑別」、「禁止」、「執行」、「請求」、「通訊」等等術語的討論指的是電腦系統(或類似的電子計算裝置)之動作及程序，其係將電腦系統之暫存器及記憶體內表示為物理(電子)量之資料調處並轉變為計算系統記憶體或暫存器或其他此類資訊儲存、傳輸、或顯示裝置內類似的表示為物理量的其他資料。
文字「範例」或「範例性」於文中被用以表示作用為範例、例子或闡明。文中所描述為「範例」或「範例性」之任何形態或設計不一定被解讀為超越其他形態或設計之較佳的或有利的。反之，文字「範例」或「範例性」意欲以具體方式呈現觀念。如本申請案中所使用者，術語「或」係意欲表示包括的「或」而非排他的「或」。亦即，除非另有指明(或從背景可清楚明白)，「X包括A或B」係意欲表示任何自然包括的排列。亦即，假如X包括A；X包括B；或X包括A與B兩者，則「X包括A或B」被滿足於前述例子之任一者下。此外，如本申請案及後附申請專利範圍中所使用之冠詞應一般地被理解為表示「一或更多」，除非另有指明或者從背景清楚得知係有關單一形式。此外，術語「一實施例」或「一個實施例」或「一實施方式」或「一個實施方式」之使用(遍及全文)並非意欲表示相同的實施例或實施方式，除非已如此描述。同時，術語「第一」、「第二」、「第三」、「第 四」等等(如文中所使用者)被表示為用以於不同元件之間區分的標示，且可不一定具有依據其數字指定之順序意義。
100:計算系統
102:處理器
103:快取記憶體
104:向量暫存器
105:解碼器
106:暫存器集
107:記憶體介面
108:執行單元
109:鍵值查找指令
110:處理器匯流排

Claims (19)

  1. 一種處理器，包含：第一暫存器，用以儲存包含複數鍵元件之鍵向量；第二暫存器，用以儲存包含複數值元件之值向量，其中該些複數值元件中之每個個別值元件分別對應於該些複數鍵元件中之個別鍵元件作為鍵值對；執行單元，其係耦合至該第一暫存器和該第二暫存器，該執行單元係回應於解碼鍵值查找指令，用以：平行地比較鍵輸入向量之複數鍵輸入元件中之各者與該鍵向量之該些複數鍵元件中之各者；根據該鍵輸入向量之該些複數鍵輸入元件與該鍵向量之該些複數鍵元件中之各者的比較，產生排列指標向量，其中儲存在該排列指標向量的位置中之指標值識別匹配該鍵向量內之鍵元件的位置；判定該些複數鍵輸入元件之第一鍵輸入元件匹配該些複數鍵元件之第一鍵元件；在離開輸出向量之基礎位置的偏移等於該第一鍵輸入元件離開該鍵輸入向量之基礎位置的第一偏移的第一位置處，產生包含對應於該鍵向量的該第一鍵元件之該值向量之第一值元件之該輸出向量；判定該些複數鍵輸入元件之第二鍵輸入元件匹配該些複數鍵元件之第二鍵元件；及將對應於該鍵向量之該第二鍵元件之該值向量之第二值元件儲存至離開該輸出向量之該基礎位置的偏移等 於該第二鍵輸入元件離開該鍵輸入向量之該基礎位置的第二偏移的第二位置中之該輸出向量；及其中用以產生該輸出向量，該執行單元係進一步用以：從對應於該排列指標向量中之第一項目的第一指標值之該值向量中檢索該第一值元件；將該第一值元件儲存至該輸出向量的該第一位置；檢索對應於該排列指標向量中之第二項目的第二指標值的該第二值元件；及將該第二值元件儲存至該輸出向量的該第二位置。
  2. 如申請專利範圍第1項之處理器，其中該執行單元係進一步用以產生包含對應於該鍵向量中之該些複數鍵元件的各自偏移量的值之該排列指標向量，其中該排列指標向量中之第一項目包含離開該鍵向量之基礎位置的該第一鍵元件之第一偏移並具有等於該第一鍵輸入元件離開該鍵輸入向量之該基礎位置之該第一偏移的離開該排列指標向量之基礎位置的第三偏移。
  3. 如申請專利範圍第2項之處理器，其中用以產生該輸出向量，該執行單元係用以：根據該排列指標向量中之該第一項目的第一值來識別該第一值元件，其中離開該值向量之基礎元件的該第一值元件之第一偏移係等於該排列指標向量中之該第一項目的 該第一值；及將該第一值元件儲存至在離開該輸出向量之該基礎位置的偏移等於離開該排列指標向量之該基礎位置的該第三偏移的位置中之該輸出向量。
  4. 如申請專利範圍第2項之處理器，其中該鍵輸入向量包含該些複數鍵輸入元件，其中該執行單元係用以將不匹配任何鍵元件之該些複數鍵輸入元件之第三鍵輸入元件的遮罩值儲存至該排列指標向量。
  5. 如申請專利範圍第1項之處理器，其中該第二暫存器係以分類順序儲存該些複數值元件，其中各鍵元件具有特定偏移並包含整數值，該整數值係大於任何具有離開該鍵向量之該基礎位置的較小偏移之鍵元件的值。
  6. 如申請專利範圍第1項之處理器，進一步包含耦合至該第一暫存器之複數數位比較器，其中用以比較各鍵元件與各鍵輸入元件包含該執行單元用以提供該些複數鍵輸入元件之各者及該些複數鍵元件之各者至該些複數數位比較器中之至少一者。
  7. 如申請專利範圍第6項之處理器，進一步包含耦合至該些複數數位比較器之第三暫存器，其中該第三暫存器係用以儲存該鍵輸入向量。
  8. 一種處理器，包含：處理器核心；及耦合至該處理器核心之記憶體元件，其中該記憶體元件包含微碼以致使該處理器核心： 儲存包含複數鍵元件之鍵向量於第一暫存器中；儲存包含複數值元件之值向量於第二暫存器中，其中該些複數值元件中之每個個別值元件分別對應於該些複數鍵元件中之個別鍵元件作為鍵值對；接收包含複數鍵輸入元件之鍵輸入向量；根據該鍵輸入向量之該些複數鍵輸入元件中之各者與該鍵向量之該些複數鍵元件中之各者的比較，產生排列指標向量，其中儲存在該排列指標向量的個別位置中之指標值對應於匹配該鍵向量內之鍵元件的位置；及儲存來自該值向量之值元件之子集至第三暫存器，其中該些值元件的該子集中之各值元件分別對應於儲存在由該排列指標向量的項目中之指標值定義的位置的該值向量中之值元件，其中該項目係位於該排列指標向量內的位置，其對應於匹配對應於該值元件之該鍵元件之該鍵輸入向量內的鍵輸入元件之該位置。
  9. 如申請專利範圍第8項之處理器，其中該處理器核心係進一步用以透過使用該排列指標向量和該值向量之向量排列操作的性能來判定該些值元件之該子集。
  10. 如申請專利範圍第9項之處理器，其中用以產生該排列指標向量，該處理器核心係用以將一項目儲存至該排列指標向量，該項目包含：離開該排列指標向量之基礎位置的偏移，該偏移係等於離開該鍵輸入元件之基礎位置的關聯鍵輸入元件之偏移；及 參考匹配該鍵輸入元件之鍵元件的位置之指標值。
  11. 如申請專利範圍第9項之處理器，其中用以執行該向量排列操作，該處理器核心係用以：根據該排列指標向量中之第一項目的第一指標值來識別第一值元件，其中離開該值向量之基礎元件的該第一值元件之偏移係等於該排列指標向量中之該第一項目的該第一指標值；及在離開該第三暫存器之基礎位置的偏移等於離開該排列指標向量之基礎位置的該排列指標向量中之該第一項目的偏移的位置，將該第一值元件儲存至該第三暫存器。
  12. 如申請專利範圍第9項之處理器，其中該處理器核心係進一步回應於判定該鍵輸入向量之鍵輸入元件不匹配該鍵向量中之任何鍵元件而提供遮罩值至該排列指標向量。
  13. 如申請專利範圍第8項之處理器，其中該處理器核心係進一步使用單輸入多資料暫存器平行地比較各鍵元件與各鍵輸入元件。
  14. 一種鍵值查找方法，包含：儲存包含複數鍵元件之鍵向量至第一處理器暫存器；儲存包含複數值元件之值向量至第二處理器暫存器，其中該些複數值元件中之每個個別值元件分別對應於該些複數鍵元件中之個別鍵元件作為鍵值對；接收包含複數鍵輸入元件之鍵輸入向量； 由處理器根據該鍵輸入向量之該些複數鍵輸入元件中之各者與該鍵向量之該些複數鍵元件中之各者的比較，產生排列指標向量，其中儲存在該排列指標向量的個別位置中之指標值對應於匹配該鍵向量內之鍵元件的位置；判定該些複數值元件之子集，其中該些複數值元件的該子集中之各值元件分別對應於在該排列指標向量內被指標匹配的該值向量中之值元件；及由該處理器將該些複數值元件之該子集中的各元件儲存在第三暫存器內由該排列指標向量的項目中之指標值定義之位置中，其中該項目係位於該排列指標向量內的位置，其對應於匹配對應於該值元件之該鍵元件之該鍵輸入向量內的鍵輸入元件之位置。
  15. 如申請專利範圍第14項之方法，其中該排列指標向量中之各項目具有離開該排列指標向量之基礎位置的偏移，其係等於離開關聯鍵輸入元件之基礎位置的該關聯鍵輸入元件之偏移。
  16. 如申請專利範圍第15項之方法，其中儲存該些複數值元件之該子集包含：由該處理器根據該排列指標向量中之項目的值來識別值元件；及在離開該第三暫存器之基礎位置的偏移等於離開該排列指標向量之該基礎位置的該排列指標向量中之該項目的該偏移的位置，將該值元件儲存至該第三暫存器。
  17. 如申請專利範圍第15項之方法，進一步包含回應 於判定第一鍵輸入元件不匹配任何鍵元件而儲存遮罩值至該排列指標向量，其中該排列指標向量中之該遮罩值的該位置具有等於該第一鍵輸入元件之偏移的偏移。
  18. 如申請專利範圍第14項之方法，進一步包含回應於判定第一鍵輸入元件不匹配任何鍵元件而儲存遮罩值至該第三暫存器，其中該第三暫存器中之該遮罩值的該位置具有等於該第一鍵輸入元件之偏移的偏移。
  19. 如申請專利範圍第14項之方法，其中該鍵輸入向量之各元件與該鍵向量之各元件的比較係使用向量暫存器而被該處理器平行地執行。
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