TW201712681A - 用於記憶體頻率重設之系統、方法及裝置 - Google Patents

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Abstract

本發明之一些態樣包括用於諸如一DRAM之一記憶體的一自再新項目序列，該自再新項目序列可用以避免一系統處理器與一系統記憶體之間的一頻率失配。該自再新項目序列可發信號指示該記憶體重設頻率設定點狀態且在一自再新程序退出後就預設為供電狀態。在另一態樣中，一新模式暫存器可用以指示需要在下一自再新項目命令之後重設該頻率設定點。在此態樣中，該處理器將回應於發生一當機事件而執行一模式暫存器寫入命令，接著執行一自再新項目。接著，該記憶體將截至自再新項目執行結束前重設至該預設值頻率設定點。

Description

用於記憶體頻率重設之系統、方法及裝置 相關申請案之交叉參考
本專利申請案主張2015年7月31日申請之名為「SYSTEMS,METHODS,AND APPARATUS FOR FREQUENCY RESET OF A MEMORY」之美國臨時申請案第62/199,639號的權益，該臨時申請案讓渡給本受讓人且明確地以全文引用之方式併入本文中。
本發明大體上係關於雙資料速率(Double Data Rate；DDR)記憶體系統，且更具體言之但非獨占式地，係關於動態隨機存取記憶體(DRAM)DDR系統。
高速DRAM(諸如，用於行動器件之應用)使用頻率設定點(Frequency Set Point；FSP)以在寬範圍之頻率中操作DRAM IO接腳。提供兩個操作點(FSP0及FSP1)，且系統單晶片(SoC)可基於操作頻率而使用該兩個操作點中之任一者以經由IO接腳來控制SoC與DRAM之間的通信。舉例而言，FSP0可涵蓋0GHz至1GHz之操作，而FSP1可涵蓋1GHz至2GHz之操作。此會實現多個操作設定，該等操作設定中之每一者針對特定頻率帶而經精細調諧。目前，FSP之標準操作係由JEDEC JESD209-4 LPDDR4行業標準指導。在供電下，SoC預設至FSP0，其具有用以在未終止較低頻率之環境中操作的預設設定。特 定FSP切換序列需要在時脈頻率切換期間在FSP之間轉換。
在使用DRAM作為系統記憶體之多核心處理器系統中，DRAM常常用以在致使系統關閉之嚴重事件的情況下儲存當機記錄檔。此等事件通常係由系統中之監視計時器(基於硬體或軟體)逾期或重設開關之手動應用觸發。系統需要將當機記錄檔清空至DRAM中，且重設SoC以稍後讀回當機記錄檔以用於進一步偵錯調查。在此系統清空期間，DRAM被置於SoC重設期間之自再新(Self-Refresh；SR)狀態下以維護DRAM內容。在SoC經重設的情況下，進入供電狀態(在此狀態下，認為DRAM係在FSP0下)。系統當機可能已以任一給定頻率發生，因此DRAM可處於FSP0或FSP1。SoC與DRAM之間在FSP設定上的此失配將致使SoC歸因於IO設定失配(晶粒上終止(On Die Termination；ODT)信號、驅動器強度等等)而失去與DRAM的可靠通信。此失配會阻止DRAM停止自再新且使用模式暫存器寫入命令來重設FSP。在此情況下，駐存於DRAM中之當機記錄檔會丟失，從而會嚴重地影響偵錯及對致使當機之系統事件的根因分析。JEDEC JESD209-4 LPDDR4目前並不具有用以解決此問題之程序。
因此，需要改良習知途徑之系統、裝置及方法，包括特此提供之輔助防止在重設事件期間發生FSP失配的改良式方法、系統及裝置。
以下呈現關於與本文中所揭示之裝置及方法相關聯之一或多個態樣及/或實例的簡化概述。因而，不應將以下概述視為關於所有預期態樣及/或實例之廣泛綜述，亦不應將以下概述認為識別關於所有預期態樣及/或實例之關鍵或決定性元素，或描繪與任何特定態樣及/或實例相關聯之範疇。因此，以下概述之唯一目的係在下文所呈現之詳細描述之前，以簡化形式呈現與關於本文中所揭示之裝置及方法的 一或多個態樣及/或實例相關的特定概念。
在一個態樣中，一種用於一第一記憶體之頻率重設的方法包含：當一處理器正以一第一頻率設定點操作且該第一記憶體正以該第一頻率設定點操作時，由該處理器發出一重設命令；由該處理器將一自再新命令發出至該第一記憶體，該自再新命令包括一頻率重設項目；以一第二頻率設定點設定該處理器；由該處理器發出用於以該第二頻率設定點設定該第一記憶體的一暫存器寫入命令；及以該第二頻率設定點設定該第一記憶體。
在另一態樣中，一種非暫時性電腦可讀媒體含有用於致使一處理器執行包含以下各者之一程序的程式指令：當該處理器正以一第一頻率設定點操作且該第一記憶體正以該第一頻率設定點操作時，發出一重設命令；將一自再新命令發出至該第一記憶體，該自再新命令包括一頻率重設項目；以一第二頻率設定點設定該處理器；發出用於以該第二頻率設定點設定該第一記憶體的一暫存器寫入命令；及以該第二頻率設定點設定該第一記憶體。
在再一態樣中，一種用於檢查一第一記憶體之重設條件的方法包含：當一處理器正以一第一頻率設定點操作且該第一記憶體正以該第一頻率設定點操作時，由該處理器起始一重設條件檢查；對自一最後重設命令起由該第一記憶體接收之處理器命令之數目計數；對自該第一記憶體接收該最後重設命令起的時脈循環之數目計數；判定處理器命令之該數目是否超過一命令重設值；判定時脈循環之該數目是否超過一時脈重設值；若處理器命令之該數目超過該命令重設值或若時脈循環之該數目超過該時脈重設值，則由該處理器發出一重設命令，其包含：將一自再新命令發出至該第一記憶體，該自再新命令包括一頻率重設項目；以一第二頻率設定點設定該處理器；發出用於以該第二頻率設定點設定該第一記憶體的一暫存器寫入命令；及以該第二頻 率設定點設定該第一記憶體。
在再一態樣中，一種非暫時性電腦可讀媒體含有用於致使一處理器執行包含以下各者之一程序的程式指令：當該處理器正以一第一頻率設定點操作且該第一記憶體正以該第一頻率設定點操作時，起始一重設條件檢查；對自一最後重設命令起由該第一記憶體接收之處理器命令之數目計數；對自該第一記憶體接收該最後重設命令起的時脈循環之數目計數；判定處理器命令之該數目是否超過一命令重設值；判定時脈循環之該數目是否超過一時脈重設值；若處理器命令之該數目超過該命令重設值或若時脈循環之該數目超過該時脈重設值，則發出一重設命令，其包含：將一自再新命令發出至該第一記憶體，該自再新命令包括一頻率重設項目；以一第二頻率設定點設定該處理器；發出用於以該第二頻率設定點設定該第一記憶體的一暫存器寫入命令；及以該第二頻率設定點設定該第一記憶體。
在再一態樣中，一種用於控制一第一記憶體之一頻率設定點重設之模式暫存器包含：一頻率重設條件計數，其指示用於重設該第一記憶體之一頻率重設條件；一頻率重設條件，其指示自該第一記憶體接收一最後重設命令起由該第一記憶體接收之處理器命令之數目，或自該第一記憶體接收該最後重設命令起已發生之時脈循環之數目；一頻率寫入重設值，其指示何時已符合該頻率重設條件；一頻率重設值，其指示針對該第一記憶體之一頻率設定點；及一頻率重設項目，其指示在已符合該頻率重設條件時是否已重設該第一記憶體。
對於熟習此項技術者而言，基於隨附圖式及詳細描述，與本文中所揭示之裝置及方法相關聯之其他特徵及優點將顯而易見。
10‧‧‧處理器
12‧‧‧指令執行管線
14‧‧‧控制邏輯
16‧‧‧狀態暫存器
18‧‧‧偵錯電路
20‧‧‧通用暫存器檔案
24‧‧‧通用暫存器
26‧‧‧指令快取記憶體
28‧‧‧指令側轉譯後援緩衝器
30‧‧‧資料快取記憶體
32‧‧‧主轉譯後援緩衝器
34‧‧‧記憶體介面
38‧‧‧主記憶體
39‧‧‧第一模式暫存器
40‧‧‧主記憶體
41‧‧‧第二模式暫存器
42‧‧‧匯流排互連件
44‧‧‧輸入/輸出介面
46‧‧‧匯流排
48‧‧‧周邊器件
50‧‧‧周邊器件
100‧‧‧部分程序
105‧‧‧部分程序
200‧‧‧部分程序
300‧‧‧狀態圖
305‧‧‧狀態圖
310‧‧‧閒置狀態
312‧‧‧自再新項目命令
313‧‧‧斷電命令
314‧‧‧自再新退出命令
315‧‧‧閒置狀態
316‧‧‧模式暫存器寫入命令
317‧‧‧斷電退出命令
319‧‧‧模式暫存器寫入命令
320‧‧‧自再新狀態
325‧‧‧斷電狀態
330‧‧‧自動頻率設定點重設序列
335‧‧‧自動頻率設定點重設序列
340‧‧‧模式暫存器寫入狀態
345‧‧‧模式暫存器寫入狀態
410‧‧‧模式暫存器寫入命令
412‧‧‧頻率設定點重設條件計數
414‧‧‧頻率設定點重設條件
416‧‧‧頻率設定點寫入重設值
418‧‧‧頻率設定點操作重設值
420‧‧‧頻率設定點重設項目
500‧‧‧使用者設備
502‧‧‧平台
506‧‧‧收發器
508‧‧‧特殊應用積體電路
510‧‧‧應用程式設計介面
512‧‧‧記憶體
514‧‧‧本機資料庫
522‧‧‧天線
524‧‧‧顯示器
526‧‧‧小鍵盤
528‧‧‧即按即說按鈕
參考以下詳細描述並結合隨附圖式考慮將更好地理解本發明之態樣及其諸多伴隨優點，因此將易於獲得對其之較完整瞭解，僅僅出 於說明本發明而非限制本發明來呈現該等隨附圖式，且在該等隨附圖式中：圖1A說明根據本發明之一些實例的例示性部分程序流程。
圖1B說明根據本發明之一些實例的具有斷電序列之例示性部分程序流程。
圖2說明根據本發明之一些實例的另一例示性部分程序流程。
圖3A說明根據本發明之一些實例的針對FSP重設序列之例示性狀態圖。
圖3B說明根據本發明之一些實例的針對斷電序列之例示性狀態圖。
圖4說明根據本發明之一些實例的例示性模式暫存器項目。
圖5說明根據本發明之一些實例的例示性使用者設備(UE)。
圖6說明根據本發明之一些實例的例示性處理器。
根據慣例，藉由圖式所描繪之特徵可不按比例繪製。因此，可出於清楚起見而任意地擴展或縮減所描繪特徵之尺寸。根據慣例，出於清楚起見而簡化一些圖式。因此，該等圖式可不描繪特定裝置或方法之所有組份。另外，貫穿本說明書及圖式，類似參考數字代表類似特徵。
本文中所揭示之例示性方法、裝置及系統有利地解決行業需要以及其他先前未經識別的需要，且緩和習知方法、裝置及系統之缺點。舉例而言，用於DRAM之特定自再新(SR)項目序列可用以避免前述頻率失配。此會發信號指示DRAM重設FSP狀態且在SR退出程序後就預設為FSP0之供電狀態。在一個態樣中，新模式暫存器(Mode Register；MR)寫入命令可用以指示需要在下一SR項目命令之後重設FSP。在此態樣中，SoC將回應於發生當機事件而執行MR寫入命令， 接著執行SR項目。接著，DRAM將截至SR項目執行結束前重設至FSP0。在另一態樣中，FSP重設請求可經編碼於SR項目命令中。DRAM將在SR項目執行結束時解碼此資訊且執行FSP重設。在任一態樣中，SoC可安全地將DRAM置於SR狀態下，且在當機事件時保存DRAM之內容(特別是當機記錄檔)。DRAM可在SR持續時間期間保持於FSP0之供電狀態下。在SoC重設之後，系統可安全地重設至匹配DRAM FSP0狀態之未終止較低頻率之IO設定。SoC可接著執行SR退出命令，此後DRAM操作設定就在FSP0下。因此，SoC之FSP狀態與DRAM之FSP狀態將總是匹配。此將避免失去與DRAM之通信，且允許安全地讀出當機記錄檔。
圖1A說明根據本發明之一些實例的用於重設記憶體之FSP之例示性部分程序流程。如圖1A中所展示，部分程序100開始於系統發出系統重設命令(區塊110)。在此實例中，在發出系統重設命令時，系統處理器(亦即，SoC)係在第一頻率設定點(FSP1)下，且系統記憶體(亦即，諸如DRAM之主記憶體)亦正以該第一頻率設定點(FSP1)操作。在區塊120中，系統可將自再新項目鍵入於系統重設程序(其包括用於主記憶體之FSP重設命令)中(參見圖4，針對SR項目之實例)。在區塊130中，SoC可除SR狀態項目之外重設，且當機記錄檔可儲存於SoC之快取記憶體(亦即，不同於主記憶體之L2快取記憶體或類似暫時性記憶體)中。在區塊140中，SoC記憶體子系統可以第二頻率設定點(FSP0)初始化。在區塊150中，SoC將退出系統重設程序之自再新部分。在區塊160中，可發出用於以第二頻率設定點(FSP0)組態主記憶體的暫存器寫入命令。此將會將主記憶體重設至FSP0。在區塊170中，系統將清空當機記錄檔或將當機記錄檔自系統快取記憶體轉移至主記憶體。在區塊180中，系統可存取儲存於主記憶體中當機記錄檔或類似常式以用於偵錯，此係因為SoC及主記憶體兩者皆可以FSP0操作，且 在IO通信中不存在頻率失配。雖然僅僅論述兩種FSP，但應理解，系統使用可兩種以上FSP。除了雙態觸發手動重設開關或系統當機造成自動系統重設發生以外，亦可在數種不同條件下發出系統重設命令。圖2描述可需要發出系統重設命令之其他條件之數個實例。
圖1B說明根據本發明之一些實例用於使記憶體斷電之例示性部分程序流程。如圖1B中所展示，部分程序105開始於系統記憶體(亦即，諸如DRAM之主記憶體)及系統處理器(亦即，SoC)以第一頻率設定點FSP1操作(區塊115)。在區塊125中，系統處理器判定需要系統記憶體關閉及系統重設。在區塊135中，系統處理器將斷電命令發送至系統記憶體且使系統處理器改變成以第二頻率設定點FSP0操作。在區塊145中，系統處理器判定需要系統記憶體之記憶體重新啟動或系統記憶體之記憶體重新啟動為適當的。在區塊155中，系統處理器將供電命令發送至系統記憶體而以FSP0供電。在區塊165中，系統處理器執行SR退出且恢復正常記憶體操作，此係因為系統處理器及系統記憶體兩者皆可以FSP0操作，且在IO通信中不存在頻率失配。雖然僅僅論述兩種FSP，但應理解，系統可使用兩種以上FSP。需要系統記憶體關閉及重新啟動之判定可基於數種不同條件，包括雙態觸發手動重設開關為或系統當機造成自動系統重設發生。
圖2說明根據本發明之一些實例的針對FSP重設序列之另一例示性部分程序流程。如圖2中所展示，部分程序200開始於區塊210，其中SoC及主記憶體兩者皆以同一FSP(在此實例中，其可為FSP0或FSP1)操作。然而，應理解，可存在用於系統之兩種以上FSP。在區塊220中，可起始FSP重設條件檢查以檢查可需要系統重設之條件。在起始FSP重設條件檢查之後，部分程序200執行兩次檢查。在區塊230中，系統進行檢查以查看是否已藉由(例如)使用計數器接收數個命令。在區塊240中，系統進行檢查以查看是否在某一事件之前已發 生數個時脈循環，例如，自SoC已存取主記憶體起已發生數個時脈循環。在區塊250中，系統判定區塊230中之檢查或區塊240中之檢查是否揭示已符合FSP重設條件。若區塊230或240處之檢查揭示尚未符合FSP重設條件，則部分程序200返回至區塊210。若區塊230或240處之檢查揭示已符合FSP重設條件，則部分程序200移動至區塊260。在區塊260中，起始FSP重設序列，例如，關於圖1所描述之FSP重設序列。在區塊270中，系統可在FSP重設序列之後返回至閒置(或正常操作)。
圖3A說明根據本發明之一些實例的針對FSP重設序列之例示性狀態圖300。如圖3A中所展示，系統可開始於閒置狀態310。雖然在閒置狀態310下，但可發生致使發出自再新項目命令312(亦即，SRE)之FSP重設條件。系統接著進入自再新狀態320。在進入自再新狀態320之後，系統可執行自動FSP重設序列330(參見(例如)圖1A、圖1B、圖2及圖3B)。一旦自動FSP重設序列330結束，自再新狀態320就可發出自再新退出命令314(亦即，SRX)，且接著系統將返回至閒置狀態310。此後可為發出模式暫存器寫入命令316(亦即，MRW)。當發出模式暫存器寫入命令316時，系統移動至模式暫存器寫入狀態340。在模式暫存器寫入狀態340期間，系統可將系統快取記憶體中之當機記錄檔轉移至系統主記憶體。其後，系統返回至閒置狀態310。
圖3B說明根據本發明之一些實例的針對斷電序列之例示性狀態圖305。如圖3B中所展示，系統可開始於閒置狀態315。雖然在閒置狀態315下，但可發生致使發出斷電命令313(亦即，CKE=H)之斷電條件。系統接著進入斷電狀態325。在進入斷電狀態325之後，系統可執行自動FSP重設序列335(參見(例如)圖1A、圖1B、圖2及圖3A)。一旦自動FSP重設序列335結束，斷電狀態325就可發出斷電退出命令317(亦即，CKE=L)，且接著系統將返回至閒置狀態315。此後可為發 出模式暫存器寫入命令319(亦即，MRW)。當發出暫存器寫入命令319時，系統移動至模式暫存器寫入狀態345。在模式暫存器寫入狀態345期間，系統可將系統快取記憶體中之當機記錄檔轉移至系統主記憶體。其後，系統返回至閒置狀態315。
圖4說明根據本發明之一些實例的例示性模式暫存器項目。如圖4中所展示，模式暫存器寫入命令410可包括數個項目，諸如FSP重設條件計數412、FSP重設條件414、FSP寫入重設值416、FSP操作重設值418及FSP重設項目420。雖然此實例中展示五個項目，但應理解，可使用五個以上或五個以下項目。FSP重設條件計數412可利用運算元4-7(OP[4：7])，其包括取決於運算元3(OP[3])之條件之有效命令或時脈循環計數的資料。FSP重設條件414可利用運算元3(OP[3])，其包括將重設條件指示為以下各者之資料：在FSP重設之前在模式暫存器寫入命令之後的一定數目之有效命令(OP[3]=0)；或在FSP重設之前在模式暫存器寫入命令之後的一定數目之時脈循環(OP[3]=1)。FSP寫入重設值416可利用運算元2(OP[2])，其包括當符合重設條件時將FSP寫入重設指示為零(OP[2]=0)或當符合重設條件時將FSP寫入重設指示為一(OP[2]=1)的資料。FSP操作重設值418可利用運算元1(OP[1])，其包括當符合重設條件時將FSP重設指示為零(OP[1]=0)或當符合重設條件時將FSP重設指示至一(OP[1]=1)的資料。FSP重設項目420可利用運算元0(OP[0])，其包括當不符合重設條件時不指示FSP重設(OP[0]=0)或當符合重設條件時指示FSP重設(OP[0]=1)的資料。
在此描述中，使用某一術語描述某些特徵。術語「行動器件」可描述但不限於以下各者：音樂播放器、視訊播放器、娛樂單元、導航器件、通信器件、行動器件、行動電話、智慧型電話、個人數位助理、固定位置終端機、平板電腦、電腦、可穿戴式器件、膝上型電腦、伺服器、汽車中之汽車器件，及/或通常由個人攜載及/或具有通 信能力之其他類型之攜帶型電子器件(例如，無線、蜂巢式、紅外線、近程無線電，等等)。此外，術語「使用者設備」(UE)、「行動終端機」、「行動器件」及「無線器件」可為可互換的。
根據以上實例之程序、狀態及命令(例如，程序100、程序105、程序200、狀態圖300、狀態圖305及模式暫存器寫入命令410)可用於諸如行動器件之電路組件中之數種不同應用。參看作為實例之圖5，UE 500(此處為無線器件)具有可接收及執行自無線電存取網路(RAN)傳輸之軟體應用程式、資料及/或命令的平台502，無線電存取網路(RAN)可最終來自核心網路、網際網路及/或其他遠端伺服器及網路。平台502可包括收發器506，其可操作地耦接至特殊應用積體電路(「ASIC」508)或其他處理器、微處理器、邏輯電路，或諸如SoC之其他資料處理器件。ASIC 508或其他處理器執行與無線器件之記憶體512(亦即，上文所描述之主記憶體)中之任何駐存程式介接的應用程式設計介面(「API」)510。記憶體512可由隨機存取記憶體(DRAM)或對電腦平台通用的任何類似記憶體組成。平台502亦可包括區域資料庫514，其可將現時不用之應用程式保存於記憶體512中。本機資料庫514通常為快閃記憶體胞元，但亦可為如此項技術中已知的任何次要儲存器件，諸如磁性媒體、EEPROM、光學媒體、磁帶、軟碟或硬碟，或其類似者。如此項技術中已知，平台502之內部組件亦可以可操作地耦接至外部器件，諸如天線522、顯示器524、即按即說按鈕528及小鍵盤526以及其他組件。
UE 500與RAN之間的無線通信可基於不同技術，諸如分碼多重存取(CDMA)、W-CDMA、分時多重存取(TDMA)、分頻多重存取(FDMA)、正交分頻多工(OFDM)、全球行動通信系統(GSM)、3GPP長期演進(LTE)，或可用於無線通信網路或資料通信網路中之其他協定。
圖6描繪例示性處理器10(諸如上文所描述之ASIC 508或SoC)之功能方塊圖。處理器10根據控制邏輯14執行指令執行管線12中之指令。控制邏輯14設定及清除一或多個狀態暫存器16中之位元以指示(例如)目前指令集操作模式、關於算術運算及邏輯比較之結果(零、進位、相等、不相等)的資訊及其類似者。在一些實例中，指令執行管線12可為具有多個平行管線之超標量設計。指令執行管線12亦可被稱作執行單元。通用暫存器(GPR)檔案20提供可由管線12存取且包含記憶體階層之頂部的通用暫存器24之清單。通用暫存器24中之一者可經組態為時脈循環計數器以自記憶體接收最後重設命令起對時脈循環之數目計數，且通用暫存器24中之另一者可經組態為處理器命令計數器以對自最後重設命令起由記憶體接收之處理器命令之數目計數。舉例而言，若判定處理器命令之數目超過命令重設值或若時脈循環之數目超過時脈重設值，則處理器10可發出新重設命令。時脈計數器及處理器命令計數器亦可為不同暫存器或記憶體組件，諸如資料快取記憶體(D快取記憶體)30。
在不同指令集操作模式下執行來自至少兩個指令集之指令的處理器10另外包括偵錯電路18，其可操作以在執行每一指令後就至少比較預定目標指令集操作模式與目前指令集操作模式，且提供如上文在圖1A至圖5之實例中所描述對兩者之間的匹配的指示。
管線12自指令快取記憶體(I快取記憶體)26提取指令，其中記憶體位址轉譯及權限係由指令側轉譯後援緩衝器(ITLB)28管理。自D快取記憶體30(諸如，可暫時儲存當機記錄檔)存取資料，其中記憶體位址轉譯及權限係由主轉譯後援緩衝器(TLB)32管理。在各種實例中，ITLB 28可包含TLB 32之部分之複本。替代地，ITLB 28與TLB 32可整合。類似地，在處理器10之各種實例中，I快取記憶體26與D快取記憶體30可整合或統一。此外，I快取記憶體26及D快取記憶體30可為 L1快取記憶體。I快取記憶體26及/或D快取記憶體30中之遺漏致使記憶體介面34對主(晶片外)記憶體38、40之存取。主記憶體38可包括可組態以儲存用於主記憶體38之目前FSP的第一模式暫存器39，且主記憶體40亦可包括可組態以儲存用於主記憶體40之目前FSP的第二模式暫存器41。記憶體介面34可為至匯流排互連件42之主輸入端，匯流排互連件42將共用匯流排實施至一或多個主記憶體38、40(其可併有根據本發明之一些實例的改良式FSP程序)。額外主器件(未展示)可另外連接至匯流排互連件42。
處理器10可包括輸入/輸出(I/O)介面44，該輸入/輸出(I/O)介面可為周邊匯流排上之主器件，I/O介面44可跨越該周邊匯流排經由匯流排46來存取各種周邊器件48、50。熟習此項技術者將認識到處理器10之眾多變化係可能的。舉例而言，處理器10可包括第二層級(L2)快取記憶體以用於I快取記憶體26及D快取記憶體30中之任一者或兩者。另外，特定實例可省略處理器10中所描繪之功能區塊中之一或多者。可駐存於處理器10中之其他功能區塊(諸如JTAG控制器、指令預解碼器、分支目標位址快取記憶體及其類似者)與本發明之描述並無密切關係，且出於清楚起見而被省略。
詞語「例示性」在本文中用以意謂「充當實例、例子或說明」。在本文中被描述為「例示性」之任何細節未必被認作比其他實例較佳或有利。同樣地，術語「實例」並不要求所有實例皆包括所論述特徵、優點或操作模式。在本說明書中對術語「在一個實例中」、「一實例」、「在一個特徵中」及/或「一特徵」之使用未必係指同一特徵及/或實例。此外，一特定特徵及/或結構可與一或多個其他特徵及/或結構進行組合。此外，特此所描述之裝置之至少一部分可經組態以執行特此所描述之方法之至少一部分。
本文中所使用之術語僅用於描述特定實例之目的，且並不意欲 限制本發明之實例。如本文中所使用，除非上下文另外清楚地指示，否則單數形式「一(a/an)」及「該」意欲亦包括複數形式。將進一步理解，術語「包含」及/或「包括」當在本文中使用時指定所陳述之特徵、整體、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組的存在或添加。
應注意，術語「連接」、「耦接」或其任何變體意謂元件之間的任何直接或間接連接或耦接，且可涵蓋兩個元件之間的中間元件的存在，該兩個元件經由該中間元件而「連接」或「耦接」在一起。
本文中使用諸如「第一」、「第二」等等名稱來對元件的任何參考並不限制彼等元件之量及/或次序。實情為，此等名稱用作區分兩個或兩個以上元件及/或元件之例子的便利方法。因此，對第一及第二元件之參考並不意謂可使用僅僅兩個元件，或第一元件必須一定先於第二元件。又，除非另外說明，否則元件之集合可包含一或多個元件。
另外，按照待由(例如)計算器件之元件執行的動作序列來描述諸多實例。將認識到，本文中所描述之各種動作可由特定電路(例如，特殊應用積體電路(ASIC))、由正由一或多個處理器執行的程式指令或由兩者之組合來執行。另外，可認為本文中所描述之此等動作序列完全體現於任何形式之電腦可讀儲存媒體(例如，非暫時性)內，該電腦可讀儲存媒體中已儲存有電腦指令之對應集合，該等電腦指令在被執行時將致使關聯處理器執行本文中所描述之功能性。因此，本發明之各種態樣可以數個不同形式體現，所有該等形式皆預期在所主張標的物之範疇內。另外，對於本文中所描述之實例中之每一者，任何此等實例之對應形式可在本文中被描述為(例如)「經組態以執行所描述動作之邏輯」。
本申請案中所陳述或所說明、所描繪之內容皆不意欲專用任何組件、步驟、特徵、權益、優點，或等效於公用，而不管申請專利範圍中是否敍述該組件、步驟、特徵、權益、優點或等效者。
此外，熟習此項技術者將瞭解，結合本文中所揭示之實例所描述之各種說明性邏輯區塊、模組、電路及演算法步驟可被實施為電子硬體、電腦軟體，或兩者之組合。為了清楚地說明硬體與軟體之此互換性，上文已大體上在功能性方面描述各種說明性組件、區塊、模組、電路及步驟。此功能性被實施為硬體抑或軟體取決於特定應用及強加於總系統之設計約束。對於每一特定應用而言，熟習此項技術者可以變化之方式實施所描述之功能性，但不應將此等實施決策解譯為致使脫離本發明之範疇。
結合本文中所揭示之實例所描述之方法、序列及/或演算法可直接地以硬體、以由處理器執行之軟體模組或以該兩者之組合予以體現。軟體模組可駐存於RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、抽取式磁碟、CD-ROM，或此項技術中已知之任何其他形式之儲存媒體中。例示性儲存媒體被耦接至處理器，使得處理器可自儲存媒體讀取資訊以及將資訊寫入至儲存媒體。在替代例中，儲存媒體可與處理器成一整體。
可運用通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或經設計以執行本文中所描述之功能之其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件或其任何組合來實施或執行結合本文中之態樣所描述之各種說明性邏輯區塊、模組及電路。通用處理器可為微處理器，但在替代例中，處理器可為任何習知處理器、控制器、微控制器或狀態機。處理器亦可實施為計算器件之組合(例如，DSP與微處理器之組合、複數個微處理器、結合DSP核心之一或多個微處理器，或任何其他此組態)。
雖然已結合器件描述一些態樣，但不言而喻的是，此等態樣亦構成對應方法之描述，且因此，區塊或器件之組件亦應被理解為對應的方法步驟或方法步驟之特徵。與其類似地，結合方法步驟所描述或描述為方法步驟之態樣亦構成對對應區塊或對應器件之細節或特徵的描述。方法步驟中之一些或全部可由諸如微處理器、可程式化電腦或電子電路之硬體裝置(或使用硬體裝置)執行。在一些實例中，一些或複數個極重要的方法步驟可由此類裝置執行。
在以上詳細描述中可看出，可將實例中之不同特徵分組在一起。不應將此揭示方式理解為所主張實例需要比各別請求項中所明確地提及之特徵更多的特徵的意圖。實情為，該情形係使得發明性內容可存在於所揭示之個別實例之少於所有的特徵中。因此，以下申請專利範圍應特此被視為併入於該描述中，其中每一請求項獨自地可作為一單獨實例。雖然每一請求項獨自地可作為一單獨實例，但應注意，雖然附屬請求項可在申請專利範圍中指與一個或複數個請求項之特定組合，但其他實例亦可涵蓋或包括該附屬請求項與任何其他附屬請求項之主題的組合，或任何特徵與其他附屬及獨立請求項之組合。本文中提出此等組合，除非明確地表達出不期望特定組合。此外，亦期望可將一請求項之特徵包括於任何其他獨立請求項中，即使該請求項並不直接地依附於該獨立請求項亦如此。
此外應注意，在該描述中或在申請專利範圍中所揭示之方法可由包含用於執行此方法之各別步驟或動作之構件的器件實施。
此外，在一些實例中，個別步驟/動作可被再分成複數個子步驟，或含有複數個子步驟。此等子步驟可包含於個別步驟之揭示內容中且為該個別步驟之揭示內容之部分。
雖然前述揭示內容展示本發明之說明性實例，但應注意，可在不脫離如所附申請專利範圍所定義的本發明之範疇的情況下，在本文 中作出各種改變及修改。無需以任何特定次序執行根據本文中所描述的本發明之實例的方法請求項之功能、步驟及/或動作。另外，將不詳細地描述或可省略熟知元素以免混淆本文中所揭示之態樣及實例之相關細節。此外，雖然可能以單數形式描述或主張本發明之元件，但除非明確地陳述限於單數形式，否則涵蓋複數形式。
100‧‧‧部分程序

Claims (20)

  1. 一種用於一第一記憶體之頻率重設的方法，該方法包含：當一處理器正以一第一頻率設定點操作且該第一記憶體正以該第一頻率設定點操作時，由該處理器發出一重設命令；由該處理器將一自再新命令發出至該第一記憶體，該自再新命令包括一頻率重設項目；以一第二頻率設定點設定該處理器；由該處理器發出用於以該第二頻率設定點設定該第一記憶體的一暫存器寫入命令；及以該第二頻率設定點設定該第一記憶體。
  2. 如請求項1之用於頻率重設之方法，其進一步包含在以該第二頻率設定點設定該處理器之前將一當機記錄檔儲存於一第二記憶體中。
  3. 如請求項2之用於頻率重設之方法，其進一步包含在以該第二頻率設定點設定該第一記憶體之後將該當機記錄檔儲存於該第一記憶體中。
  4. 如請求項1之用於頻率重設之方法，其中該第一記憶體併入至選自包含以下各者之一群組之一器件中：一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一通信器件、一行動器件、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端機、一平板電腦、一電腦、一可穿戴式器件、一膝上型電腦、一伺服器及一汽車中之一汽車器件，且該第一記憶體進一步包括該器件。
  5. 一種非暫時性電腦可讀媒體，其含有用於致使一處理器執行包含以下各者之一程序的程式指令： 當該處理器正以一第一頻率設定點操作且一第一記憶體正以該第一頻率設定點操作時，發出一重設命令；將一自再新命令發出至該第一記憶體，該自再新命令包括一頻率重設項目；以一第二頻率設定點設定該處理器；發出用於以該第二頻率設定點設定該第一記憶體的一暫存器寫入命令；及以該第二頻率設定點設定該第一記憶體。
  6. 如請求項5之非暫時性電腦可讀媒體，其進一步包含在以該第二頻率設定點設定該處理器之前將一當機記錄檔儲存於一第二記憶體中。
  7. 如請求項6之非暫時性電腦可讀媒體，其進一步包含在以該第二頻率設定點設定該第一記憶體之後將該當機記錄檔儲存於該第一記憶體中。
  8. 一種用於檢查一第一記憶體之重設條件的方法，該方法包含：當一處理器正以一第一頻率設定點操作且該第一記憶體正以該第一頻率設定點操作時，由該處理器起始一重設條件檢查；對自一最後重設命令起由該第一記憶體接收之處理器命令之數目計數；對自該第一記憶體接收該最後重設命令起的時脈循環之數目計數；判定處理器命令之該數目是否超過一命令重設值；判定時脈循環之該數目是否超過一時脈重設值；若處理器命令之該數目超過該命令重設值或若時脈循環之該數目超過該時脈重設值，則由該處理器發出一重設命令，其包含： 將一自再新命令發出至該第一記憶體，該自再新命令包括一頻率重設項目；以一第二頻率設定點設定該處理器；發出用於以該第二頻率設定點設定該第一記憶體的一暫存器寫入命令；及以該第二頻率設定點設定該第一記憶體。
  9. 如請求項8之用於檢查重設條件之方法，其進一步包含在以該第二頻率設定點設定該處理器之前將一當機記錄檔儲存於一第二記憶體中。
  10. 如請求項9之用於檢查重設條件之方法，其進一步包含在以該第二頻率設定點設定該第一記憶體之後將該當機記錄檔儲存於該第一記憶體中。
  11. 如請求項8之用於檢查重設條件之方法，其中該第一記憶體併入至選自包含以下各者之一群組之一器件中：一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一通信器件、一行動器件、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端機、一平板電腦、一電腦、一可穿戴式器件、一膝上型電腦、一伺服器及一汽車中之一汽車器件，且該第一記憶體進一步包括該器件。
  12. 一種非暫時性電腦可讀媒體，其含有用於致使一處理器執行包含以下各者之一程序的程式指令：當該處理器正以一第一頻率設定點操作且一第一記憶體正以該第一頻率設定點操作時，起始一重設條件檢查；對自一最後重設命令起由該第一記憶體接收之處理器命令之數目計數；對自該第一記憶體接收該最後重設命令起的時脈循環之數目 計數；判定處理器命令之該數目是否超過一命令重設值；判定時脈循環之該數目是否超過一時脈重設值；若處理器命令之該數目超過該命令重設值或若時脈循環之該數目超過該時脈重設值，則發出一重設命令，其包含：將一自再新命令發出至該第一記憶體，該自再新命令包括一頻率重設項目；以一第二頻率設定點設定該處理器；發出用於以該第二頻率設定點設定該第一記憶體的一暫存器寫入命令；及以該第二頻率設定點設定該第一記憶體。
  13. 如請求項12之非暫時性電腦可讀媒體，其進一步包含在以該第二頻率設定點設定該處理器之前將一當機記錄檔儲存於一第二記憶體中。
  14. 如請求項13之非暫時性電腦可讀媒體，其進一步包含在以該第二頻率設定點設定該第一記憶體之後將該當機記錄檔儲存於該第一記憶體中。
  15. 一種用於控制一第一記憶體之一頻率設定點重設之模式暫存器，該模式暫存器包含：一頻率重設條件計數，其指示用於重設該第一記憶體之一頻率重設條件；一頻率重設條件，其指示自該第一記憶體接收一最後重設命令起由該第一記憶體接收之處理器命令之數目，或自該第一記憶體接收該最後重設命令起已發生之時脈循環之數目；一頻率寫入重設值，其指示何時已符合該頻率重設條件；一頻率重設值，其指示針對該第一記憶體之一頻率設定點； 及一頻率重設項目，其指示在已符合該頻率重設條件時是否已重設該第一記憶體。
  16. 如請求項15之模式暫存器，其中該頻率重設條件計數包括複數種運算元條件。
  17. 如請求項16之模式暫存器，其中該模式暫存器併入至該第一記憶體中。
  18. 如請求項17之模式暫存器，其中該頻率重設條件計數係由一處理器予以更新。
  19. 如請求項18之模式暫存器，其中該模式暫存器連接至經組態以儲存一當機記錄檔之一第二記憶體。
  20. 如請求項19之模式暫存器，其中該第一記憶體併入至選自包含以下各者之一群組之一器件中：一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一通信器件、一行動器件、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端機、一平板電腦、一電腦、一可穿戴式器件、一膝上型電腦、一伺服器及一汽車中之一汽車器件，且該第一記憶體進一步包括該器件。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978437B2 (en) 2015-12-11 2018-05-22 Micron Technology, Inc. Apparatuses and methods for dynamic voltage and frequency switching for dynamic random access memory
US10599206B2 (en) * 2017-06-02 2020-03-24 Intel Corporation Techniques to change a mode of operation for a memory device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229970A (en) * 1991-04-15 1993-07-20 Micron Technology, Inc. Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown
US5446695A (en) * 1994-03-22 1995-08-29 International Business Machines Corporation Memory device with programmable self-refreshing and testing methods therefore
KR100276386B1 (ko) * 1997-12-06 2001-01-15 윤종용 반도체메모리장치의리프레시방법및회로
US7088633B2 (en) * 2004-05-27 2006-08-08 Qualcomm Incorporated Method and system for providing seamless self-refresh for directed bank refresh in volatile memories
US8593470B2 (en) * 2005-02-24 2013-11-26 Ati Technologies Ulc Dynamic memory clock switching circuit and method for adjusting power consumption
US7639764B2 (en) * 2005-08-17 2009-12-29 Atmel Corporation Method and apparatus for synchronizing data between different clock domains in a memory controller
US7369451B2 (en) * 2005-10-31 2008-05-06 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells
JP4967561B2 (ja) * 2006-09-20 2012-07-04 富士通株式会社 移動通信端末、移動通信システム、基地局及び通信方法
US8069327B2 (en) * 2006-12-28 2011-11-29 Intel Corporation Commands scheduled for frequency mismatch bubbles
US7624310B2 (en) * 2007-07-11 2009-11-24 Micron Technology, Inc. System and method for initializing a memory system, and memory device and processor-based system using same
US20090024916A1 (en) * 2007-07-20 2009-01-22 Burckart Erik J Seamless Asynchronous Updates of Dynamic Content
US8275945B2 (en) * 2008-02-05 2012-09-25 Spansion Llc Mitigation of flash memory latency and bandwidth limitations via a write activity log and buffer
US7969807B2 (en) * 2008-03-05 2011-06-28 Qimonda Ag Memory that retains data when switching partial array self refresh settings
US8161356B2 (en) * 2008-03-28 2012-04-17 Intel Corporation Systems, methods, and apparatuses to save memory self-refresh power
JP4517312B2 (ja) * 2008-07-08 2010-08-04 ソニー株式会社 メモリアクセス制御装置および撮像装置
CN102402454B (zh) * 2010-09-10 2013-10-02 联想(北京)有限公司 一种调节内存运行频率的方法及电子设备
WO2013099035A1 (ja) * 2011-12-29 2013-07-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2014019354A (ja) * 2012-07-20 2014-02-03 Toyota Motor Corp ハイブリッド自動車
US9704557B2 (en) * 2013-09-25 2017-07-11 Qualcomm Incorporated Method and apparatus for storing retention time profile information based on retention time and temperature
KR102216559B1 (ko) * 2013-12-09 2021-02-17 삼성전자주식회사 멀티 칩 패키지에 적합한 반도체 메모리 장치

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