TW201710820A - 電壓調節器（二） - Google Patents

電壓調節器（二） Download PDF

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漢斯Ｏ 達爾
賽巴斯汀Ｌ 依涅
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諾迪克半導體股份有限公司
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Abstract

一電壓調節器包括包含一低壓差(LDO)調節器之一第一部位；及包含一能量儲存裝置之一第二部位。該電壓調節器被安排來進行以下步驟：a)對該LDO調節器供電至少直到其輸出電壓到達一預定值；b)在該LDO調節器被供電時對該能量儲存裝置充電；c)使該LDO調節器斷電；d)在該LDO調節器被斷電時藉使該能量儲存裝置放電來提供一電流至一負載；e)偵測該輸出電壓何時掉落了一預定量；及f)再次對該LDO調節器供電。

Description

電壓調節器(二)
本發明係有關於電壓調節器，特別是有關低壓差電壓調節器。
低壓差(LDO)電壓調節器係能夠以非常低的輸入-輸出差分電壓操作之線性直流(DC)電壓調節器。相對於其他類型的電壓調節器而言，這樣的調節器的優勢包括具有一較低的最小操作電壓、較高的功率效率及較低的熱耗散。
在典型的LDO電壓調節器中，通常的情況是當該調節器提供非常小的負載電流時，該功率效率是顯著降低的。這使得這樣的裝置在電流消耗為高度重要的應用中是次優的，像是在電池供電的裝置中，其中高電流消耗有潛在可能會導致電池壽命的急劇縮短。
本發明尋求提供一種改善之方式，在低負載電流下之功率效率方面來設計及實施低壓差電壓調節器。
當從第一層面來看，本發明提供一種操作一電壓調節器之方法，該電壓調節器包括包含一低壓差(LDO)調節 器之一第一部位；及包含一能量儲存裝置之一第二部位，該方法包含：a)對該LDO調節器供電至少直到其輸出電壓到達一預定值；b)在該LDO調節器被供電時對該能量儲存裝置充電；c)使該LDO調節器斷電；d)在該LDO調節器被斷電時藉使該能量儲存裝置放電來提供一電流至一負載；e)偵測該輸出電壓何時掉落了一預定量；及f)再次對該LDO調節器供電。
當從第二層面來看，本發明提供操作一電壓調節器，其包括包含一低壓差(LDO)調節器之一第一部位；及包含一能量儲存裝置之一第二部位，其中所述電壓調節器被安排以進行以下步驟：a)對該LDO調節器供電至少直到其輸出電壓到達一預定值；b)在該LDO調節器被供電時對該能量儲存裝置充電；c)使該LDO調節器斷電；d)在該LDO調節器被斷電時藉使該能量儲存裝置放電來提供一電流至一負載；e)偵測該輸出電壓何時掉落了一預定量；及f)再次對該LDO調節器供電。
因此，將可看出依照本發明，該LDO調節器可操作於一脈衝操作模式，其中該LDO調節器僅在脈衝的時間 間隔被供電而非連續地被供電。較佳地，上述序列之步驟b)至f)被重複地實行。這已被發現對於低負載電流之功率效率提供了顯著的改善，超越本領域中已知的LDO調節器。
在一組實施例中，該LDO調節器包含一或多個選自包含以下之群組者：一誤差放大器、一輸出驅動器電晶體、一回饋分割器及一去耦電容器。
有一數量之可能之方法來檢查該LDO調節器之輸出電壓是否已到達該預定值，然而，在一組實施例中，該預定值被包含一電壓參考電路之一第三部位之一輸出電壓所提供。在特定之一組實施例中，該電壓參考電路包含一帶隙電路。申請人已知在一些這樣的實施例中，在一脈衝操作模式中操作電壓參考電路也是有利的，如此使得該電壓參考電路依該LDO調節器之輸出電壓來選擇性地被供電。
該LDO調節器及電壓參考電路可同時被供電，但在一組實施例中，該電壓參考電路係先被供電。該電壓參考電路及LDO調節器之間被供電之延遲可被預定，但在進一步之一組實施例中，該LDO調節器只當該電壓參考電路之輸出電壓已被判定為穩定時──舉例而言當具有低於一閾值量之一變化──才被供電。這確保該電壓參考電路之輸出是相對恆定的而非在一暫態。
雖在任何電壓啟動該LDO調節器都是可能的，但若未適當地初始化，可能很難使其達到所希望的振幅。在一組實施例中，該LDO調節器之輸出電壓被初始化為若該 LDO調節器被操作於連續模式中會獲得之輸出電壓。這確保該輸出電壓下降及上升到正確值。
為了即便當該LDO調節器及電壓參考電路均被斷電時亦連續地從該調節器提供一輸出電壓，藉使一能量儲存裝置放電來提供電流至該負載。在一組實施例中，該能量儲存裝置包含一電容器。
在一脈衝模式中操作一LDO調節器將不可避免地導致該輸出電壓上的一漣波。然而，本發明可至少在一些實施例中有利地提供響應於負載電流之一脈衝週期(「開」脈衝之間的時間)，因而減少在一寬廣範圍之負載電流中該輸出電壓上漣波之等級。有利的是，漣波之等級可在一寬廣範圍之負載電流內為實質上相同。
當被該能量儲存裝置供應之電壓已掉落了一預定量，該LDO調節器及可選擇地，該電壓參考電路，再次被供電及對該能量儲存裝置充電。它或它們可被供電一固定時間，但在一組實施例中，該LDO調節器再次被供電直至該輸出電壓已到達可為該預定等級之一操作值。由於該LDO調節器僅在該能量儲存裝置充電所花費的時間被供電，該脈衝長度可因此響應於負載中的變化。該脈衝長度一般也將取決於實際電容值、操作溫度、及像是電晶體閾值電壓之矽製程參數。
在一組實施例中，該能量儲存裝置上充電之等級係藉感測流經該第一部位之輸出電流來判定，以對所述能量儲存裝置充電。因此將可被本領域技術人員理解的是， 該LDO調節器可當該能量儲存裝置到達一定的充電等級時被關閉，而不需要直接去量測跨該能量儲存裝置之電壓。
在一些實施例中，一鏡像電晶體被安排來產生小於且相關於通過一輸出電晶體之輸出電流的一感測電流。在一組實施例中，一感測電流被量測，該感測電流是該輸出電流之一固定之分數。這可藉利用不同實體大小之電晶體(如不同的電晶體寬度及/或長度)來達成，及因此在一組實施例中，該感測電流可藉電晶體大小之比例來被判定。
當被該能量儲存裝置供應之電壓已掉落一預定量，該LDO調節器及可選擇地，該電壓調節器，再次被供電。在一組實施例中，該電壓調節器安排方式包含一第四部位，該第四部位包含判定該LDO調節器及/或該電壓參考電路之供電及斷電操作之一控制電路。在一組實施例中，該控制電路被安排以進行以下步驟：監視該LDO調節器之輸出電壓；監視流經該LDO調節器之電流(其對應至通過該能量儲存裝置及該負載之電流之加總)；判定是否對該LDO調節器供電；及產生一LDO供電訊號。此外或作為一種選擇，該控制電路可被進一步安排來判定是否使該LDO調節器斷電；及產生一LDO斷電訊號。
在一組實施例中，該控制電路包含一電壓監視電路，用於判定一被監視之電壓何時已下降至一閾值以下，該電壓監視電路包含：一被監視之電壓輸入；一參考電容器，被安排能將該被監視之電壓之一值儲 存為一參考電容器電壓；一逾時電容器，被安排能將該被監視之電壓之一值儲存為一逾時電容器電壓，所述逾時電容器經歷一較所述參考電容器為高的洩漏；及一比較器，被安排以進行以下步驟：將該被監視之電壓與該參考電容器電壓相比較；將該逾時電容器電壓與該參考電容器電壓相比較；及基於所述比較在該比較器之一輸出上產生一邏輯訊號，至少在該參考電容器電壓是低於或相等於該被監視之電壓及該逾時電容器電壓兩者的情況下，所述邏輯訊號具有一第一邏輯值。
將可被本領域技術人員理解的是，藉由將該LDO調節器在一特定時間之輸出電壓之一值儲存為該參考電容器電壓及隨後將該LDO調節器輸出電壓之值與該參考電容器電壓相比較，該電壓監視器可偵測該調節器輸出之等級的改變。藉給予該逾時電容器較該參考電容器為高的一洩漏率，一時間限制被設定，使得若該LDO調節器輸出電壓在一適當的時間量中未掉落至該參考電容器電壓以下，該逾時電容器電壓則將會如此，因此使該比較器在某時間點給出該預定輸出，其可在該LDO調節器之輸出只有緩慢下降的情況下消除漂移之效應。
在一些實施例中，一旦該被監視之電壓或該逾時電容器電壓掉落至該參考電容器電壓以下，該輸出邏輯訊 號可具有一第二邏輯值。然而，在一組實施例中，該比較器被安排使得該邏輯訊號在該被監視之電壓或該逾時電容器電壓掉落至該參考電容器電壓以下一偏移電壓後，具有一第二邏輯值。這容許該電壓監視電路為該LDO調節器輸出電壓上之一漣波留有餘裕。
有一數量之比較器可提供上列功能。然而，在有利的一組實施例中，該比較器包含：一第一部位，包括具連接至該參考電容器之一閘極端子之一第一電晶體；一第二部位，與該第一部位並聯，並包括具連接至該被監視之電壓之一閘極端子的一第二電晶體，及具連接至該逾時電容器之一閘極端子的一第三電晶體，其中所述第二及第三電晶體係為串聯；及一雙穩部位，連接至所述第一及第二部位，及被安排以產生所述邏輯訊號。
這樣的一比較器可有利地將該參考電容器電壓與該LDO調節器輸出及逾時電容器電壓兩者同時相比較。電流在典型上將不對稱地流經該第一及第二部位。在任何給定的時間，更多電流將流經連接最高電壓之部位。該雙穩部位則使該比較器之輸出飽和於或者邏輯高或者邏輯低。藉「堆疊」電晶體對，多個比較可在相同的比較器內完成。此有利的安排方式可提供在功率消耗方面，與傳統利用多個比較器及布林邏輯閘之安排方式相比有顯著減少。在一些情況下可達成50%的減少。
本文以上所述之控制電路可被選擇性地用以提供電力給該LDO調節器。然而，該原理也可施用至操作該電壓參考電路。因此，在一些組之實施例中，該控制電路係進一步被安排以判定是否對該電壓參考電路供電；及產生一電壓參考供電訊號。此外或作為一種選擇，該控制電路可被安排以判定是否對該電壓參考電路斷電；及產生一電壓參考斷電訊號。
在一些實施例中，該電壓調節器具有一可選擇之操作模式，其中該電壓參考電路是被連續地供電。此外或作為一種選擇，該電壓調節器具有一可選擇之操作模式，其中該LDO調節器是被連續地供電。
因此，將可被本領域技術人員理解的是，本發明提供一方法、及一低壓差電壓調節器與電壓參考電路，其藉利用一脈衝操作模式，在一給定負載電流，特別是有關於低負載電流下，提供一目標功率效率。
2‧‧‧LDO調節器及關聯之帶隙電路
4、104‧‧‧LDO調節器
6、106‧‧‧帶隙電路
8、108‧‧‧誤差放大器
10、12、110、112‧‧‧回饋分割器/回饋電阻器
14‧‧‧p型金氧半導體(PMOS)輸出驅動器
16、116‧‧‧去耦電容器
18、118‧‧‧參考電壓
20、120‧‧‧輸出電壓
22‧‧‧輸入電源(VDD)
24‧‧‧電源電流
26、28‧‧‧電流
30‧‧‧輸出電流
102‧‧‧電路
114‧‧‧PMOS輸出驅動器
124‧‧‧電流ISENSE
126‧‧‧供電切換器
128‧‧‧第二PMOS輸出驅動器
140‧‧‧控制電路
142、144、146、148、150、172‧‧‧邏輯訊號
160‧‧‧VOUT監視器/監視電路
162‧‧‧ISENSE監視器/監視電路
164‧‧‧S-R鎖存器
166、168‧‧‧OR邏輯閘
170‧‧‧AND邏輯閘
174‧‧‧設定(SET)線
176‧‧‧重設(RESET)線
202‧‧‧比較器/比較電路
204‧‧‧監視輸入
206‧‧‧參考輸入
208‧‧‧逾時輸入
209‧‧‧輸出
232‧‧‧參考電容器
234‧‧‧逾時電容器
236‧‧‧洩漏電晶體
238‧‧‧第一切換器
240‧‧‧第二切換器
210‧‧‧監視NMOS電晶體
212‧‧‧逾時NMOS電晶體
213‧‧‧反相器
214‧‧‧上參考NMOS電晶體
215‧‧‧節點
216‧‧‧下參考NMOS電晶體
218‧‧‧電源軌
220‧‧‧第一雙穩部位PMOS電晶體
222‧‧‧第二雙穩部位PMOS電晶體
224‧‧‧第三雙穩部位PMOS電晶體
226‧‧‧第四雙穩部位PMOS電晶體
228‧‧‧電流源
211‧‧‧閾值
300、400‧‧‧初始時間
302、304、306、402‧‧‧時間
本發明之一實施例現在將僅以示例方式參照附圖被描述，其中：圖1是一示意圖，顯示僅供參考之一典型之已知的LDO調節器電路；圖2是一典型之LDO調節器電路之負載電流相依功率效率之一圖表；圖3依照本發明之一實施例是一LDO調節器電路之一示意圖； 圖4依照圖3之該實施例是一控制電路之一示意圖；圖5是一時序圖，說明本發明該相同實施例之操作；圖6是一圖表，展示關聯於本發明之實施例之使用的一典型的輸出電壓漣波；圖7是本發明之一實施例之電流相依功率效率與一典型LDO調節器電路之該效率相比較的一圖表；圖8是適用於圖3之LDO調節器實施例的一電壓監視器的一電路圖；圖9是適用於圖8之電壓監視器中之一三輸入比較器之一電路圖；圖10是一時序圖，顯示圖9之三輸入比較器之輸入及輸出之間的關係；及圖11是一時序圖，顯示圖8之電壓監視器之逾時電容器之優勢。
一傳統之LDO調節器電路及關聯之帶隙電路顯示於圖1。該LDO調節器及關聯之帶隙電路2係由兩個區段組成：該LDO調節器4本身，及被安排以提供一穩定之參考電壓18之一帶隙電路6。該帶隙參考電路的操作是利用兩個操作於不同電流密度之p-n接面之間的一電壓差，以產生具低的溫度相依性之一輸出電壓。本領域技術人員將可理解本領域中已知有一數量這樣的帶隙參考電路，但一範例電路為一布羅考(Brokaw)參考電路。
該LDO調節器4包含一誤差放大器8、一p型金氧 半導體(PMOS)輸出驅動器14、一回饋分割器10及12、及一去耦電容器16。該誤差放大器8監視來自該帶隙電路6之該參考電壓18及正比於(基於回饋電阻器10及12之比例)輸出電壓20之一電壓之間的差，及使該PMOS輸出驅動器14驅動該輸出電壓20至可以如方程式1所示來近似之一恆定輸出電壓(VOUT)，其中R 1及R 2分別為回饋分割器電阻器10、12之電阻。
該參考電壓(VBG)18係被該帶隙電路2所提供。從輸入電源(VDD)22牽引之電源電流24可被表示為方程式2，其中I 1及I 2分別對應至電流26及28，IDDQ係一靜態電流及IOUT係輸出電流30。
該電路之功率效率則由方程式3所定義。
顯示功率效率及負載電流之間之關係的一圖表顯示於圖2。清楚可見對於較小的負載電流，該功率效率迅速地降低。當該功率效率低時，被該電路牽引的功率比被 遞送至該負載者高，其差被耗散為熱。
本發明之一實施例顯示於圖3。該電路102包含三個區段：一LDO調節器104、一帶隙電路106、及一控制電路140。該LDO調節器104包含一誤差放大器108、PMOS輸出驅動器114及128、一回饋分割器110及112、一去耦電容器116、及一供電切換器126。該誤差放大器108監視來自該帶隙電路106之一參考電壓118及正比於該輸出電壓120之一電壓之間的差，該正比比例由回饋電阻器110及112之比例來決定。該誤差放大器108使一PMOS輸出驅動器114驅動該輸出電壓120至可被以上方程式1之表示式來近似之一恆定輸出電壓(VOUT)。該輸出電壓120對於該控制電路140是一第一輸入。
該控制電路140並非監視通過該PMOS輸出驅動器114之輸出電流，而是被安排來監視通過實體上比第一者小N倍(在本範例中小1000倍)之一第二PMOS輸出驅動器128之電流。此第二PMOS輸出驅動器產生比通過該第一PMOS輸出驅動器114之電流小了大約N倍(在本案例中小1000倍)之一小電流ISENSE124。由於其正比於通過該第一PMOS輸出驅動器114之電流，ISENSE提供了該去耦電容器116上充電等級之一指示，同時減少了被提供給該控制電路140之輸入電流。
該電路102藉由在一脈衝模式操作該LDO調節器104及帶隙電路106，而非使它們連續地被供電，改善了功率效率，如現在將解釋的。一去耦電容器116當該LDO調節 器104被斷電時作為一能量儲存裝置，供應電流至該負載。隨著該去耦電容器116上所充之電被耗盡，該輸出電壓VOUT120逐漸地掉落。當VOUT已掉落一預定義的量，該LDO調節器104及帶隙電路106被供電以在該去耦電容器116上補充電力，及一旦該去耦電容器116之充電完成時則再次斷電。由於一旦該電容器116被充滿電，該電流ISENSE124即掉落至一最小值，這不需直接量測即提供該電容上充電等級之一指示。
在一範例實施方式中，該脈衝長度(充電之期間)約為3μs，且不取決於負載電流。該脈衝期間與負載電流成反比，因為一較高的負載電流意味該電容器116將被更快地耗盡，範圍從在零負載之約100ms到在1mA負載之約100μs。在較高的負載電流下該系統可切換至一連續操作模式。
當LDO調節器104及帶隙電路106被供電時該靜態電流約為0.1mA，但當它們被斷電時則掉落至約0.1μA。實際上，方程式3中的IDDQ可被替代為與ILOAD成正比之一時間平均電流。這導致在低負載電流下的功率效率大大被改善。
該控制電路140具有用於另外三個訊號之輸入：PWRUP_MBIAS_IN142，用於使該帶隙電路106執行一連續操作模式之一邏輯訊號；PWRUP_VREG_IN144，用於使該LDO調節器104執行一連續操作模式之一邏輯訊號；及MBIAS_READY150，指示該VBG電壓118是否有效之一 邏輯訊號。
該控制電路140也具有兩個輸出：PWRUP_MBIAS148，用於使該帶隙電路106充電之一邏輯訊號；及PWRUP_VREG146，用於使該LDO調節器104充電之一邏輯訊號。
一控制電路140之一範例實施例更詳細地顯示在圖4中。該控制電路140包含一VOUT監視器160、一ISENSE監視器162、一S-R鎖存器164、多個OR邏輯閘166及168、及一AND邏輯閘170。
在此特定實施例中，以下假定PWRUP_VREG_IN144及PWRUP_MBIAS_IN142兩者為「低」，也就是LDO調節器104及帶隙電路106兩者均被操作於脈衝模式。
起初，VOUT120被初始化為方程式1所給定之電壓等級，而該S-R鎖存器164被「重設」，使得中介邏輯訊號再新(REFRESH)172被設為「0」。PWRUP_MBIAS148及PWRUP_VREG146則將因該OR邏輯閘168及166及該AND邏輯閘170而變為「0」，及因此LDO調節器104及帶隙電路106兩者就被斷電。
VOUT120在該LDO調節器104被斷電時為高阻抗。負載電流IOUT則將逐漸地耗盡保存在該去耦電容器116上所充之電，使VOUT120按方程式4之一速率掉落。
方程式4
在本範例中，該去耦電容器116之電容C=1μF。掉落速率則是每mA的負載電流1mV/μs。該VOUT監視電路160偵測VOUT120何時掉落一有關方程式1中之等級的預定量。當此VOUT120中的掉落被VOUT監視電路160偵測到，設定(SET)線174被衝「高」，其「設定」該S-R鎖存器164使得REFRESH=「1」。隨後PWRUP_MBIAS148走「高」使該帶隙電路106充電。VOUT監視電路160的結構及操作參照圖8至11會被描述地更詳細。
一旦該VBG電壓118穩定後，該帶隙電路106將在一短暫延遲後設定MBIAS_READY150為「高」。穩定後，PWRUP_VREG146走「高」，使該LDO調節器104充電。
當該LDO調節器104在對去耦電容器116充電時，PMOS輸出驅動器114導通一相對大的電流。當VOUT到達方程式1中之電壓等級，該電流迅速地掉落。該ISENSE監視電路162藉將ISENSE電流124與一預定閾值等級相比較來偵測此掉落。
當ISENSE124掉落至該閾值以下，重設(RESET)線176被衝「高」，重設該S-R鎖存器164使得REFRESH=「0」。隨後這使得PWRUP_MBIAS148及PWRUP_VREG146變回「0」，使LDO調節器104及帶隙電路106斷電。
此序列以取決於IOUT及去耦電容器116之電容C之一週期重複。以這樣的實施方式，該控制電路140在REFRESH=「0」時消耗約0.1μA及在REFRESH=「1」時消 耗約10μA。
圖5顯示關聯於本發明一典型實施例之脈衝操作模式的週期訊號之一時序圖。在對該LDO調節器104及帶隙電路106供電而使去耦電容器116開始充電之SET脈衝174之開始，與一旦該電容器已充電而使該LDO調節器104及帶隙電路106斷電之RESET脈衝176之開始之間的時間為充電時間Tcharge，而在本實施方式中典型地約為3μs。在相鄰SET脈衝之開始之間的時間為循環時間或週期Tcycle，及取決於負載電流及去耦電容器116之電容。關聯於邏輯訊號REFRESH172、PWRUP_MBIAS148、MBIAS_READY150、PWRUP_VREG146、VOUT120、及ISENSE124之波形被顯示及如前所述對應至該週期性序列。
圖5中顯示的VOUT之波形可更詳見於圖6之中。該最大的及最小的輸出電壓，分別為Vmax及Vmin，之間的差被定義為漣波電壓Vripple。在本實施方式中此漣波電壓在典型上約為75mV。
圖7顯示操作於連續模式及脈衝模式之一LDO調節器電路之負載電流相依功率效率的一比較。清楚可見，脈衝操作模式在低負載電流方面當與連續操作模式相比，提供了功率效率的大大改善。
圖8是在圖3之LDO調節器實施例中適用於監視VOUT訊號120之一電路160的一電路圖。該VOUT監視電路160是基於一比較器202，參照圖9有更詳細的說明。該電路也包括一參考電容器232及一逾時電容器234。跨該參考電容 器232之電壓提供一參考輸入206給該比較器202；跨該逾時電容器234之電壓提供一逾時輸入208給該比較器202；及該LDO調節器輸出120提供一監視輸入204給該比較器202。
一「洩漏」電晶體236以二極體跨接該逾時電容器234，其漏極連接至該電容器234之一側而其源極及閘極連接至另一側(地)。這導致一被控制之從該逾時電容器234之漏電，如以下所述。
一第一切換器238及一第二切換器240分別將該LDO調節器輸出120選擇性地連接至該逾時電容器234及該參考電容器232。
在使用中該再新(REFRESH)訊號172(見圖4及5)操作以關閉該第一及第二切換器238、240一固定時間，使得該等參考及逾時電容器232、234被連接至該LDO調節器輸出120足夠長的時間，以將該等電容器232、234充電至該LDO調節器輸出120之瞬時電壓。該再新訊號172則再次走低，開啟該等切換器238、240。在此刻輸出209是在邏輯低。
該洩漏電晶體236允許一小的洩漏電流流經它。這導致跨該逾時電容器234之電壓隨著時間慢慢地減少。如以下參照圖11之進一步解釋，此避免了若該LDO調節器輸出120花費長時間掉落至該參考輸入206上之電壓以下，潛在可能發生之電壓漂移的問題。
若在或者該LDO調節器輸出120或者跨該逾時電容器234之電壓掉落至跨該參考電容器232之電壓以下超過一內建之偏移──以下將進一步解釋──該輸出209被設 定至邏輯高，如以下參照圖9之進一步解釋。當該輸出209被設定至邏輯高，該再新訊號172也被設定成邏輯高，因此重新開始上述之操作。
圖9是適用於圖8之電壓監視器中的一三輸入比較器202之一電路圖。該比較器202具有該監視輸入204、該參考輸入206、該逾時輸入208及該輸出209，如前參照圖8所提。
該監視輸入204係連接至一監視NMOS電晶體210之閘極端子。該逾時輸入208係連接至一逾時NMOS電晶體212之閘極端子。該監視及逾時電晶體210、212係彼此串聯，使得該監視電晶體210之源極端子係連接至該逾時電晶體212之漏極端子。
該參考輸入206係連接至彼此串聯之上及下參考NMOS電晶體214、216兩者之閘極端子，使得該上參考電晶體214之源極端子係連接至該下參考電晶體216之漏極端子。將可理解的是該等命名「上」及「下」僅用以標示而不帶有任何其他內涵。
該等電晶體210、212、214、216被製造成使得在該電路一側之該監視及逾時電晶體210、212所具有之一實體寬度比在該電路另一側之該參考電晶體214、216所具有的大了N倍(其中N不必然為一整數)。在一具體範例中，N被選為2.75(對應至一11：4之比例)，提供該比較器一內建之75mV之偏移。
該逾時電晶體212之源極端子及該下參考電晶體 216係彼此連接及連接至一電流源228。
一第一雙穩部位PMOS電晶體220被安排使得其源極端子連接至該電源軌218、其漏極端子連接至該監視電晶體210之漏極端子、及其閘極端子連接至該上參考電晶體214之漏極端子。
一第二雙穩部位PMOS電晶體222被安排使得其源極端子連接至該電源軌218、其漏極端子連接至該上參考電晶體214之漏極端子、及其閘極端子連接至該監視電晶體210之漏極端子。
一第三雙穩部位PMOS電晶體224被連接使得其源極端子連接至該電源軌218、及其閘極及漏極端子均連接至該監視電晶體210之漏極端子及該第二雙穩部位電晶體222之閘極端子兩者。
一第四雙穩部位PMOS電晶體226被連接使得其源極端子連接至該電源軌218、及其閘極及漏極端子均連接至該上參考電晶體214之漏極端子及該第一雙穩部位電晶體220之閘極端子兩者。
雖此特定實施方式利用來自節點215之一單端輸出，在實務上該輸出必須被進一步放大以獲得在該輸出209之一軌對軌邏輯訊號。這可藉利用一反相放大器來達成，因為當在該監視輸入204及/或該逾時輸入208之電壓掉落至在該參考輸入206之電壓以下時，在節點215之電壓變得更負。為便於說明，此僅顯示成一反相器213取在節點215之電壓並將其轉化成在輸出209之正確極性之一邏輯訊號。 在一可選擇的實施方式中，來自該比較器202之輸出係為差分的及係取自跨節點215(反相輸出)及該監視電晶體210之漏極端子(非反相輸出)。此差分訊號接著被饋入將其轉換為一軌對軌邏輯訊號之一第二放大級。
如現在將解釋的，在使用中該比較器202操作使得每當在或者該監視輸入204或者該逾時輸入208之電壓掉落至在該參考輸入206之電壓以下超過該內建之偏移──在本例中如前所述為75mV──該輸出209被設定至邏輯高。當此發生時，電流將不對稱地流經該比較器之每一側。具體而言，流經該上及下參考NMOS電晶體214、216的電流將多於經該監視及逾時電晶體210、212者，儘管實體大小上之差異並非如此。結果，該雙穩部位PMOS電晶體220、222、224、226使得該比較器202之輸出209飽和於邏輯高。
類似地，若在該監視輸入204及該逾時輸入208兩者之電壓相同於在該參考輸入206者，或者與之差異小於該偏移電壓，則流經該監視及逾時電晶體210、212之電流將多於經該上及下參考NMOS電晶體214、216。結果，該雙穩部位PMOS電晶體220、222、224、226使得該比較器202之輸出209飽和於邏輯低。
圖10是一時序圖，顯示圖9之三輸入比較器202之輸入204、206、208及輸出209之間的關係。在一初始時間300，該監視輸入204、參考輸入206及逾時輸入208都被充電至該LDO調節器輸出120之值及因此實質上相等。
在一隨後的時間302，在該監視輸入204上之電壓 已掉落至該閾值211以下，其如上述為比在該參考輸入206之電壓小75mV。依照比較電路202之操作，在此時在該輸出209上之訊號由邏輯低轉變為邏輯高。
在該監視輸入204上之電壓則在時間304增加至該閾值211以上，使在該輸出209上之訊號回復至邏輯低。
稍後，在時間306，在該逾時輸入208上之電壓已減少至該閾值211以下。再次，該比較器202如前述操作，及該輸出訊號209再一次轉變至邏輯高。
圖11是一時序圖，顯示圖8之VOUT監視電路160之逾時電容器234之優勢。在此例中，該監視輸入204例如因為在該LDO調節器上之負載非常緩慢，是以一如此緩慢的速率減少而使得在該參考輸入206上之電壓開始漂移。這是導因於該參考電容器232上之洩漏。因此，即使在該監視輸入204上之電壓降至比其原始值(也就是在一初始時間400被儲存跨該參考電容器232之值)以下75mV更低的一值，儘管已越過了預期的閾值211，該比較器202並不會在該輸出209上產生轉變至邏輯高。
然而，由於該洩漏電晶體236，該逾時電容器234以大於該參考電容器232之速率洩漏電流。這使得在該逾時輸入208上之電壓以一已知的方式減少，使得在時間402，該輸出209將經歷轉變至邏輯高，即便在該監視輸入204上之電壓尚未減少至在該參考輸入206上之電壓以下超過75mV。如前所述，此將使該監視電路再新(儲存在電容器232、234上的新值)。
因此將可見的是操作一低壓差電壓調節器之一 方法及在低負載電流下具有改善之功率效率之一低壓差電壓調節器安排方式已於本文被描述。雖然一特定之實施例已被詳細描述，將可被本領域技術人員理解的是利用本文所載本發明之原理，許多變化及修改都是可能的。
102‧‧‧電路
104‧‧‧LDO調節器
106‧‧‧帶隙電路
108‧‧‧誤差放大器
110‧‧‧回饋分割器/回饋電阻器
112‧‧‧回饋分割器/回饋電阻器
114‧‧‧PMOS輸出驅動器
116‧‧‧去耦電容器
118‧‧‧參考電壓
120‧‧‧輸出電壓
124‧‧‧電流ISENSE
126‧‧‧供電切換器
128‧‧‧第二PMOS輸出驅動器
140‧‧‧控制電路
142、144、146、148、150‧‧‧邏輯訊號

Claims (27)

  1. 一種電壓調節器，包括包含一低壓差(LDO)調節器之一第一部位；及包含一能量儲存裝置之一第二部位，其中所述電壓調節器被安排以進行以下步驟：a)對該LDO調節器供電至少直到其輸出電壓到達一預定值；b)在該LDO調節器被供電時對該能量儲存裝置充電；c)使該LDO調節器斷電；d)在該LDO調節器被斷電時藉使該能量儲存裝置放電來提供一電流至一負載；e)偵測該輸出電壓何時掉落了一預定量；及f)再次對該LDO調節器供電。
  2. 如請求項1所述之電壓調節器，被安排重複地實行步驟b)至f)。
  3. 如請求項1或2所述之電壓調節器，包含一或多個選自包含以下之群組者：一誤差放大器、一輸出驅動器電晶體、一回饋分割器及一去耦電容器。
  4. 如以上任一請求項所述之電壓調節器，其中，該預定值被包含一電壓參考電路之一第三部位之一輸出電壓所提供。
  5. 如請求項4所述之電壓調節器，其中，該電壓參考電路包含一帶隙電路。
  6. 如請求項4或5所述之電壓調節器，被安排依該LDO調節器之輸出電壓來選擇性地對該電壓參考電路供電。
  7. 如請求項6所述之電壓調節器，被安排在LDO調節器之前對該電壓參考電路供電。
  8. 如請求項7所述之電壓調節器，被安排僅在該電壓參考電路之輸出電壓已被判定為穩定後才對該LDO調節器供電。
  9. 如請求項8所述之電壓調節器，被安排判定該電壓參考電路之輸出電壓在該輸出電壓中之一變化低於一閾值量後為穩定。
  10. 如以上任一請求項所述之電壓調節器，其中，該調節器被安排在步驟f)中對該LDO調節器供電直至其輸出電壓已到達一操作值。
  11. 如以上任一請求項所述之電壓調節器，其中，該能量儲存裝置包含一電容器。
  12. 如以上任一請求項所述之電壓調節器，被安排藉判定流經該第一部位之一輸出電流來實行步驟e)，以對該能量儲存裝置充電。
  13. 如請求項12所述之電壓調節器，包含一鏡像電晶體，被安排來產生小於且相關於一輸出電流的一感測電流。
  14. 如請求項13所述之電壓調節器，其中，該感測電流是該輸出電流之一固定之分數。
  15. 如請求項14所述之電壓調節器，其中，該分數係藉電晶體大小之一比例來被判定。
  16. 如以上任一請求項所述之電壓調節器，包含一第四部位，該第四部位包括被安排以判定該LDO調節器及/或該電壓參考電路之供電及斷電之一控制電路。
  17. 如以上任一請求項所述之電壓調節器，其中，該控制電路被安排來進行以下步驟：監視該LDO調節器之輸出電壓；監視流經該LDO調節器之電流；判定是否對該LDO調節器供電；及產生一LDO供電訊號。
  18. 如請求項16或17所述之電壓調節器，其中，該控制電路包含一電壓監視電路，其包含：一被監視之電壓輸入；一參考電容器，被安排能將該被監視之電壓之一值儲存為一參考電容器電壓；一逾時電容器，被安排能將該被監視之電壓之一值儲存為一逾時電容器電壓，所述逾時電容器經歷一較所述參考電容器為高的洩漏；及一比較器，被安排以進行以下步驟：將該被監視之電壓與該參考電容器電壓相比較；將該逾時電容器電壓與該參考電容器電壓相比較；及基於所述比較在該比較器之一輸出上產生一邏輯訊號，至少在該參考電容器電壓是低於或相等 於該被監視之電壓及該逾時電容器電壓兩者的情況下，所述邏輯訊號具有一第一邏輯值。
  19. 如請求項18所述之電壓調節器，其中，該比較器被安排使得所述邏輯訊號在該被監視之電壓或該逾時電容器電壓掉落至該參考電容器電壓以下一偏移電壓後，具有一第二邏輯值。
  20. 如請求項18或19所述之電壓調節器，其中，該比較器包含：一第一部位，包括具連接至該參考電容器之一閘極端子之一第一電晶體；一第二部位，與該第一部位並聯，並包括具連接至該被監視之電壓之一閘極端子的一第二電晶體，及具連接至該逾時電容器之一閘極端子的一第三電晶體，其中所述第二及第三電晶體係為串聯；及一雙穩部位，連接至所述第一及第二部位，及被安排以產生所述邏輯訊號。
  21. 如請求項16至20中任一項所述之電壓調節器，其中，該控制電路被安排來進行以下步驟：判定是否對該電壓參考電路供電；及產生一電壓參考供電訊號。
  22. 如請求項16至21中任一項所述之電壓調節器，其中，該控制電路被安排來進行以下步驟：判定是否使該電壓參考電路斷電；及產生一電壓參考斷電訊號。
  23. 如以上任一請求項所述之電壓調節器，具有一可選擇之操作模式，其中該電壓參考電路是被連續地供電。
  24. 如以上任一請求項所述之電壓調節器，具有一可選擇之操作模式，其中該LDO調節器是被連續地供電。
  25. 一種操作一電壓調節器之方法，該電壓調節器包括包含一低壓差(LDO)調節器之一第一部位；及包含一能量儲存裝置之一第二部位，該方法包含：a)對該LDO調節器供電至少直到其輸出電壓到達一預定值；b)在該LDO調節器被供電時對該能量儲存裝置充電；c)使該LDO調節器斷電；d)在該LDO調節器被斷電時藉使該能量儲存裝置放電來提供一電流至一負載；e)偵測該輸出電壓何時掉落了一預定量；及f)再次對該LDO調節器供電。
  26. 如請求項25所述之方法，包含重複地實行步驟b)至f)。
  27. 如請求項25或26所述之方法，其中，該電壓調節器係請求項3至24中任一項所述之該電壓調節器。
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