TW201702896A - 通用序列匯流排的偵測電路 - Google Patents

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Abstract

通用序列匯流排的偵測電路，通用序列匯流排的一連接埠具有一第一配置通道接腳及一第二配置通道接腳，第一配置通道接腳及第二配置通道接腳配置於相對的兩側。偵測電路包括一開關單元及一偵測單元。開關單元耦接第一配置通道接腳及第二配置通道接腳，以依序提供第一配置通道接腳的一第一電壓準位及第二配置通道接腳的一第二電壓準位。偵測單元耦接開關單元，且依據第一電壓準位及第二電壓準位對應地提供一狀態參考信號。

Description

通用序列匯流排的偵測電路
本發明是有關於一種偵測電路，且特別是有關於一種通用序列匯流排的偵測電路。
通用序列匯流排（Universal Serial Bus， USB）是連接電腦系統與外部裝置的一種串列埠匯流排標準，也是一種輸入輸出介面的技術規範，已被廣泛地應用於個人電腦和行動裝置等通訊電子產品，並擴充功能至攝影器材、數位電視（機上盒）、遊戲機等其它相關電子產品。USB組織所發布的type-C連接埠支授正反插都可以使用的功能，但接頭與連接埠的連接狀態要先確認，以使線路兩端可以正確地連接。
本發明提供一種通用序列匯流排的偵測電路，可透過單組電路即達到偵測連接埠狀態的功能，以降低整體的硬體成本。
本發明的通用序列匯流排的偵測電路，通用序列匯流排的一連接埠具有一第一配置通道接腳及一第二配置通道接腳，第一配置通道（Configuration Channel）接腳及第二配置通道接腳配置於相對的兩側。偵測電路包括一開關單元及一偵測單元。開關單元耦接第一配置通道接腳及第二配置通道接腳，以依序提供第一配置通道接腳的一第一電壓準位及第二配置通道接腳的一第二電壓準位。偵測單元耦接開關單元，且依據第一電壓準位及第二電壓準位對應地提供一狀態參考信號。
基於上述，本發明實施例的通用序列匯流排的偵測電路，其透過一組的偵測電路來交替偵測第一配置通道接腳的第一電壓準位及第二配置通道接腳的第二電壓準位，以判斷連接埠的耦接狀態。藉此，可透過單組電路即達到狀態偵測的功能，以降低整體的硬體成本。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為依據本發明一實施例的偵測電路耦接至通用序列匯流排的連接埠的電路示意圖。請參照圖1，在本實施例中，偵測電路100例如包括開關單元110及偵測單元120。並且，通用序列匯流排的連接埠UCP具有相對配置的兩排接腳（如配置於上側的接腳A1~A12及配置於下側的接腳B1~B12），並且兩排接腳的定義會相同，以使連接埠UCP可以正反插，其中接腳的定義可參照通用序列匯流排type-C標準，在此則不再贅述。
在此，假設連接埠UCP是下行資料流程埠（Downstream-Facing Port，DFP），亦即連接埠UCP是配置於主機（Host）端，而電子設備（未繪示）的系統電壓VDD會透過限流單元10及開關單元110提供至連接埠UCP的第一配置通道（Configuration Channel）接腳CC1或連接埠UCP的第二配置通道接腳CC2。其中，限流單元10可以由阻抗元件（例如電阻）或電流源來實現，本發明實施例不以此為限。
開關單元110耦接連接埠UCP的第一配置通道接腳CC1、連接埠UCP的第二配置通道接腳CC2、限流單元10及偵測單元120，以依序提供電流至第一配置通道接腳CC1及第二配置通道接腳CC2，並且依序提供第一配置通道接腳CC1的第一電壓準位VL1及第二配置通道接腳CC2的第二電壓準位VL2至偵測電路120。
偵測單元120耦接開關單元110以依序接收第一電壓準位VL1及第二電壓準位VL2，且依據所接收到的第一電壓準位VL1及第二電壓準位VL2對應地提供狀態參考信號SRS，以供電子設備（未繪示）判斷連接埠UCP是否耦接至的另一電子設備及另一電子設備的類型。
進一步來說，開關單元110包括第一開關SW1、第二開關SW2及時序控制單元111。第一開關SW1耦接於第一配置通道接腳CC1與偵測單元120之間。第二開關SW2耦接於第二配置通道接腳CC2與偵測單元120之間。時序控制單元111耦接第一開關SW1及第二開關SW2，以控制第一開關SW1及第二開關SW2交替地導通及截止，亦即第一開關SW1導通時第二開關SW2會截止，並且第二開關SW2導通時第一開關SW1會截止。
偵測單元120包括參考電壓產生單元121及比較器123。參考電壓產生單元121接收電流設定值VCS，以提供多個比較參考電壓VRF，其中電流設定值VCS為對應連接埠UCP的最大電流額定值。比較器123耦接參考電壓產生單元121及開關單元110，以透過開關單元110依序接收第一電壓準位VL1及第二電壓準位VL2，並且比較第一電壓準位VL1與比較參考電壓VRF，以及比較第二電壓準位VL2與比較參考電壓VRF，並且依據比較結果提供狀態參考信號SRS至電子設備（未繪示）。
在本實施例中，時序控制單元111可接收狀態參考信號SRS，以判斷連接埠UCP是否連接至另一電子設備，並且據此判斷是否固定提供第一電壓準位VL1或第二電壓準位VL2至偵測單元120，亦即固定限流單元10耦接至第一配置通道接腳CC1或第二配置通道接腳CC2。
依據通用序列匯流排type-C的標準，連接埠UCP可以提供三種額定電流的系統電壓VDD，亦即500毫安培（此為預設值）、1.5安培及3安培。並且，當額定電流為500毫安培(mA)時，限流單元10的電流值設定為80微安培(μA)±20%，或者阻抗值設定為56千歐姆(kΩ)±20%；當額定電流為1.5安培時，限流單元10的電流值設定為180微安培±8%，或者阻抗值設定為22千歐姆±5%；當額定電流為3安培時，限流單元10的電流值設定為330微安培±8%，或者阻抗值設定為10千歐姆±5%。
並且，當通用序列匯流排的纜線與連接埠UCP相接時，通用序列匯流排的纜線會連接至第一配置通道接腳CC1及第二配置通道接腳CC2的其中之一，而第一配置通道接腳CC1及第二配置通道接腳CC2的其中另一則透過一內阻耦接至接地電壓。依據通用序列匯流排type-C的標準，上述內阻的阻抗值為800歐姆-1.2千歐姆。
圖2為依據本發明另一實施例的偵測電路耦接至通用序列匯流排的連接埠的電路示意圖。請參照圖1及圖2，其中相同或相似元件使用相同或相似標號，其不同之處在於假設連接埠UCP是上行資料流程埠（Upstream-Facing Port，UFP），亦即連接埠UCP是配置於裝置（Device）端，而電子設備（未繪示）的接地電壓會透過阻抗單元20及開關單元110提供至連接埠UCP的第一配置通道接腳CC1或連接埠UCP的第二配置通道接腳CC2。其中，阻抗單元10可以由阻抗元件（例如電阻）來實現，本發明實施例不以此為限。依據通用序列匯流排type-C的標準，阻抗單元10的阻抗值為5.1千歐姆。
依據圖1及圖2實施例所述，假設連接埠UCP為下行資料流程埠且其額定電流為500毫安培，當第一配置通道接腳CC1及第二配置通道接腳CC2位於限流單元10與纜線的內阻之間時，第一電壓準位VL1及第二電壓準位VL2會介於0伏特至0.15伏特之間；當第一配置通道接腳CC1及第二配置通道接腳CC2位於限流單元10與阻抗單元20之間時，第一電壓準位VL1及第二電壓準位VL2會介於0.25伏特至1.5伏特之間；當第一配置通道接腳CC1及第二配置通道接腳CC2僅耦接限流單元10時，亦即第一配置通道接腳CC1及第二配置通道接腳CC2為開路，第一電壓準位VL1及第二電壓準位VL2會大於1.65伏特。依據上述，當參考電壓產生單元121接收到的電流設定值為500毫安培（即通用序列匯流排的額定電流），則產生為0.2伏特及1.6伏特的比較參考電壓VRF，以區隔上述三種耦接狀況。
假設連接埠UCP為下行資料流程埠且其額定電流為1.5安培，當第一配置通道接腳CC1及第二配置通道接腳CC2位於限流單元10與纜線的內阻之間時，第一電壓準位VL1及第二電壓準位VL2會介於0伏特至0.35伏特之間；當第一配置通道接腳CC1及第二配置通道接腳CC2位於限流單元10與阻抗單元20之間時，第一電壓準位VL1及第二電壓準位VL2會介於0.45伏特至1.5伏特之間；當第一配置通道接腳CC1及第二配置通道接腳CC2僅耦接限流單元10時，亦即第一配置通道接腳CC1及第二配置通道接腳CC2為開路，第一電壓準位VL1及第二電壓準位VL2會大於1.65伏特。依據上述，當參考電壓產生單元121接收到的電流設定值為1.5安培（即通用序列匯流排的額定電流），則產生為0.4伏特及1.6伏特的比較參考電壓VRF，以區隔上述三種耦接狀況。
假設連接埠UCP為下行資料流程埠且其額定電流為3安培，當第一配置通道接腳CC1及第二配置通道接腳CC2位於限流單元10與纜線的內阻之間時，第一電壓準位VL1及第二電壓準位VL2會介於0伏特至0.75伏特之間；當第一配置通道接腳CC1及第二配置通道接腳CC2位於限流單元10與阻抗單元20之間時，第一電壓準位VL1及第二電壓準位VL2會介於0.85伏特至2.45伏特之間；當第一配置通道接腳CC1及第二配置通道接腳CC2僅耦接限流單元10時，亦即第一配置通道接腳CC1及第二配置通道接腳CC2為開路，第一電壓準位VL1及第二電壓準位VL2會大於2.75伏特。依據上述，當參考電壓產生單元121接收到的電流設定值為500毫安培（即通用序列匯流排的額定電流），則產生為0.2伏特及1.6伏特的比較參考電壓VRF，以區隔上述三種耦接狀況。
假設連接埠UCP為上行資料流程埠，當第一配置通道接腳CC1及第二配置通道接腳CC2位於限流單元10與纜線的內阻之間時，第一電壓準位VL1及第二電壓準位VL2會介於-0.25伏特至0.15伏特之間；當第一配置通道接腳CC1及第二配置通道接腳CC2位於限流單元10與阻抗單元20之間時，第一電壓準位VL1及第二電壓準位VL2會介於0.25伏特至2.04伏特之間。由於下行資料流程埠有三種額定電流，亦即第一配置通道接腳CC1及第二配置通道接腳CC2位於限流單元10與阻抗單元20之間的電壓準位可更細分為三種狀態：當限流單元10的額定電流為500毫安培時，第一電壓準位VL1及第二電壓準位VL2會介於0.25伏特至0.61伏特之間；當限流單元10的額定電流為1.5安培時，第一電壓準位VL1及第二電壓準位VL2會介於0.7伏特至1.16伏特之間；當限流單元10的額定電流為3安培時，第一電壓準位VL1及第二電壓準位VL2會介於1.31伏特至2.04伏特之間。依據上述，當參考電壓產生單元121接收到的電流設定值為0（亦即為上行資料流程埠），則產生為0.2伏特、0.66伏特及1.23伏特的比較參考電壓VRF，以區隔上述二種耦接狀況及三種額定電流。
根據上述說明，當連接埠UCP為下行資料流程埠且第一配置通道接腳CC1及第二配置通道接腳CC2未耦接外部元件時，電子設備（未繪示）可透過狀態參考信號SRS得知上述耦接狀況，亦即表示連接埠UCP未耦接纜線；當連接埠UCP為下行資料流程埠且第一配置通道接腳CC1及第二配置通道接腳CC2分別為開路及耦接至阻抗單元20時，電子設備（未繪示）可透過狀態參考信號SRS得知上述耦接狀況，亦即表示連接埠UCP已耦接至為上行資料流程埠的另一連接埠UCP；當連接埠UCP為下行資料流程埠且第一配置通道接腳CC1及第二配置通道接腳CC2分別為開路及耦接至纜線的內阻時，電子設備（未繪示）可透過狀態參考信號SRS得知上述耦接狀況，亦即表示連接埠UCP已連接纜線但未耦接至另一連接埠UCP；當連接埠UCP為下行資料流程埠且第一配置通道接腳CC1及第二配置通道接腳CC2分別耦接至阻抗單元20及纜線的內阻時，電子設備（未繪示）可透過狀態參考信號SRS得知上述耦接狀況，亦即表示連接埠UCP已連接纜線且耦接至為上行資料流程埠的另一連接埠UCP；當連接埠UCP為下行資料流程埠且第一配置通道接腳CC1及第二配置通道接腳CC2皆耦接至阻抗單元20時，電子設備（未繪示）可透過狀態參考信號SRS得知上述耦接狀況，亦即表示連接埠UCP耦接至除錯配件（Debug accessory）；當連接埠UCP為下行資料流程埠且第一配置通道接腳CC1及第二配置通道接腳CC2皆耦接至纜線的內阻時，電子設備（未繪示）可透過狀態參考信號SRS得知上述耦接狀況，亦即表示連接埠UCP耦接至音訊轉接配件（Audio Adaptor Accessory）。
當連接埠UCP為下行資料流程埠且耦接至上行資料流程埠時，代表第一配置通道接腳CC1及第二配置通道接腳CC2的其中之一是有效的，因此開關單元110則將限流單元10固定耦接至有效的第一配置通道接腳CC1或第二配置通道接腳CC2，亦即開關單元110的第一開關SW1及第二開關SW2的導通狀態會維持不變。反之，當連接埠UCP為下行資料流程埠且未耦接至上行資料流程埠時，亦即連接埠UCP為開路、耦接至除錯配件或耦接音訊轉接配件，表示第一配置通道接腳CC1及第二配置通道接腳CC2仍要持繼確認，因此開關單元110仍會將限流單元10交替地耦接至第一配置通道接腳CC1及第二配置通道接腳CC2，亦即開關單元110的第一開關SW1及第二開關SW2會交替地導通及截止。
當連接埠UCP為上行資料流程埠且耦接至下行資料流程埠時，代表第一配置通道接腳CC1及第二配置通道接腳CC2的其中之一是有效的，因此開關單元110則將阻抗單元20固定耦接至有效的第一配置通道接腳CC1或第二配置通道接腳CC2，亦即開關單元110的第一開關SW1及第二開關SW2的導通狀態會維持不變。當連接埠UCP為下行資料流程埠且未耦接至上行資料流程埠時，亦即連接埠UCP為開路，表示第一配置通道接腳CC1及第二配置通道接腳CC2仍要持繼確認，因此開關單元110仍會將阻抗單元20交替地耦接至第一配置通道接腳CC1及第二配置通道接腳CC2，亦即開關單元110的第一開關SW1及第二開關SW2會交替地導通及截止。
在上述實施例中，上行資料流程埠與下行資料流程埠是相對的，亦即兩邊的偵測電路100的開關單元110同步運作可能造成連接狀態無法正確被偵測，因此開關單元110的第一開關SW1及第二開關的導通時間SW2可隨著時間變化而設定為不同。進一步來說，第一開關SW1及第二開關SW2的導通時間可為隨機亂數設定，其可透過真實亂數產生器（Ture RNG）或偽亂數產生器（Pseudo RNG）來產生隨機亂數；或者，第一開關SW1及第二開關SW2的導通時間的交替為不同的長時間與短時間，例如長時間設定為兩倍於短時間，此可依據本領域通常知識者而定。
綜上所述，本發明實施例的通用序列匯流排的偵測電路，其透過一組的偵測電路來交替偵測第一配置通道接腳的第一電壓準位及第二配置通道接腳的第二電壓準位，以判斷連接埠的耦接狀態。藉此，可透過單組電路即達到狀態偵測的功能，以降低整體的硬體成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧限流單元
20‧‧‧阻抗單元
100‧‧‧偵測電路
110‧‧‧開關單元
111‧‧‧時序控制單元
120‧‧‧偵測單元
121‧‧‧參考電壓產生單元
123‧‧‧比較器
A1~A12、B1~B12‧‧‧接腳
CC1‧‧‧第一配置通道接腳
CC2‧‧‧第二配置通道接腳
SRS‧‧‧狀態參考信號
SW1‧‧‧第一開關
SW2‧‧‧第二開關
UCP‧‧‧連接埠
VCS‧‧‧電流設定值
VDD‧‧‧系統電壓
VL1‧‧‧第一電壓準位
VL2‧‧‧第二電壓準位
VRF‧‧‧參考電壓
圖1為依據本發明一實施例的偵測裝置耦接至通用序列匯流排的連接埠的電路示意圖。 圖2為依據本發明另一實施例的偵測裝置耦接至通用序列匯流排的連接埠的電路示意圖。
10‧‧‧限流單元
100‧‧‧偵測電路
110‧‧‧開關單元
111‧‧‧時序控制單元
120‧‧‧偵測單元
121‧‧‧參考電壓產生單元
123‧‧‧比較器
A1~A12、B1~B12‧‧‧接腳
CC1‧‧‧第一配置通道接腳
CC2‧‧‧第二配置通道接腳
SRS‧‧‧狀態參考信號
SW1‧‧‧第一開關
SW2‧‧‧第二開關
UCP‧‧‧連接埠
VCS‧‧‧電流設定值
VDD‧‧‧系統電壓
VL1‧‧‧第一電壓準位
VL2‧‧‧第二電壓準位
VRF‧‧‧參考電壓

Claims (12)

  1. 一種通用序列匯流排的偵測電路，該通用序列匯流排的一連接埠具有一第一配置通道接腳及一第二配置通道接腳，該第一配置通道（Configuration Channel）接腳及該第二配置通道接腳配置於相對的兩側，包括： 一開關單元，耦接該第一配置通道接腳及該第二配置通道接腳，以依序提供該第一配置通道接腳的一第一電壓準位及該第二配置通道接腳的一第二電壓準位；以及 一偵測單元，耦接該開關單元，且依據該第一電壓準位及該第二電壓準位對應地提供一狀態參考信號。
  2. 如申請專利範圍第1項所述的通用序列匯流排的偵測電路，其中該開關單元包括： 一第一開關，耦接於該第一配置通道接腳與該偵測單元之間； 一第二開關，耦接於該第二配置通道接腳與該偵測單元之間；以及 一時序控制單元，耦接該第一開關及該第二開關，以控制該第一開關及該第二開關交替地導通及截止。
  3. 如申請專利範圍第2項所述的通用序列匯流排的偵測電路，其中該第一開關及該第二開關的導通時間的交替為一長時間與一短時間。
  4. 如申請專利範圍第3項所述的通用序列匯流排的偵測電路，其中該長時間2倍於該短時間。
  5. 如申請專利範圍第2項所述的通用序列匯流排的偵測電路，其中該第一開關及該第二開關的導通時間為隨機設定。
  6. 如申請專利範圍第2項所述的通用序列匯流排的偵測電路，當該連接埠為一下行資料流程埠（Downstream-Facing Port，DFP）且耦接至一上行資料流程埠（Upstream-Facing Port，UFP）時，該第一開關及該第二開關的導通狀態維持不變，當該連接埠為一下行資料流程埠且耦接至一音訊轉接配件（Audio Adaptor Accessory）或一除錯配件（Debug accessory）時，該第一開關及該第二開關仍交替地導通及截止。
  7. 如申請專利範圍第2項所述的通用序列匯流排的偵測電路，當該連接埠為一上行資料流程埠且耦接至一下行資料流程埠時，該第一開關及該第二開關的導通狀態維持不變。
  8. 如申請專利範圍第1項所述的通用序列匯流排的偵測電路，其中該偵測單元包括： 一參考電壓產生單元，接收一電流設定值，以提供多個比較參考電壓；以及 一比較器，耦接該參考電壓產生單元及該開關單元，以透過該開關單元依序接收該第一電壓準位及該第二電壓準位，並且比較該第一電壓準位與該些比較參考電壓，以及比較該第二電壓準位與該些比較參考電壓後提供該狀態參考信號。
  9. 如申請專利範圍第8項所述的通用序列匯流排的偵測電路，其中當電流設定值為0，則該些比較參考電壓分別為0.2伏特、0.66伏特及1.23伏特。
  10. 如申請專利範圍第8項所述的通用序列匯流排的偵測電路，其中當電流設定值為500毫安培，則該些比較參考電壓分別為0.2伏特及1.6伏特。
  11. 如申請專利範圍第8項所述的通用序列匯流排的偵測電路，其中當電流設定值為1.5安培，則該些比較參考電壓分別為0.4伏特及1.6伏特。
  12. 如申請專利範圍第8項所述的通用序列匯流排的偵測電路，其中當電流設定值為3安培，則該些比較參考電壓分別為0.8伏特及2.6伏特。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10318394B2 (en) * 2016-08-26 2019-06-11 Fairchild Semiconductor Corporation USB TYPE-C to legacy USB cable detection
KR20180024793A (ko) 2016-08-31 2018-03-08 삼성전자주식회사 반도체 장치 및 그 동작 방법
JP6730888B2 (ja) * 2016-09-05 2020-07-29 キヤノン株式会社 電子機器およびその制御方法
TWI639922B (zh) * 2016-09-08 2018-11-01 鈺群科技股份有限公司 通用序列匯流排c型模組
CN107145207B (zh) * 2017-05-06 2020-04-07 湖南融和微电子有限公司 一种待机状态模式下的唤醒电路
KR102411195B1 (ko) * 2017-08-25 2022-06-21 삼성전자주식회사 커넥터에 포함된 단자의 임피던스를 변경하는 방법 및 장치
US10862246B2 (en) 2017-12-13 2020-12-08 Samsung Electronics Co., Ltd. Foreign substance detecting circuit and electronic device including the same
US11009930B2 (en) * 2018-04-26 2021-05-18 Microchip Technology Incorporated Automatic USB host detection and port configuration
KR20200021274A (ko) * 2018-08-20 2020-02-28 삼성전자주식회사 Usb 인터페이스에서 파워 딜리버리를 보장하기 위한 장치 및 방법
KR20210065429A (ko) 2019-11-27 2021-06-04 삼성전자주식회사 외장형 스토리지 장치 및 외장형 스토리지 장치의 동작 방법
KR20210065435A (ko) * 2019-11-27 2021-06-04 삼성전자주식회사 외장형 스토리지 장치 및 외장형 스토리지 장치의 동작 방법
CN111522767B (zh) * 2020-05-13 2021-12-14 硅谷数模(苏州)半导体有限公司 Usb-c设备与电子装置
US11777237B1 (en) * 2022-05-24 2023-10-03 Inventus Power, Inc. Disconnecting power from external USB connectors of conformable wearable battery packs in the presence of conducting fluids

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101420480B (zh) * 2007-10-25 2011-02-09 宏达国际电子股份有限公司 检测电路以及相关检测方法
US7711870B2 (en) * 2008-02-06 2010-05-04 Panasonic Corporation Interface detecting circuit and interface detecting method
US8358100B2 (en) * 2009-11-03 2013-01-22 Maxim Integrated Products, Inc. USB dedicated charger identification circuit
CN102207899B (zh) * 2010-03-31 2014-06-04 英业达股份有限公司 通用序列总线端口测试装置
TWI492044B (zh) * 2013-11-21 2015-07-11 Genesys Logic Inc 通用序列匯流排裝置的偵測系統及其方法
US9606953B2 (en) * 2014-03-13 2017-03-28 Nokia Technologies Oy Method, apparatus, and computer program product for entering accessory docking mode in USB type C
US9529411B2 (en) * 2014-06-13 2016-12-27 Texas Instruments Incorporated Power-saving mode for USB power delivery sourcing device
JP6554308B2 (ja) * 2015-04-17 2019-07-31 ローム株式会社 バスコントローラおよび電源装置、電源アダプタ
TWI580162B (zh) * 2015-05-25 2017-04-21 立錡科技股份有限公司 電源轉換器及其控制電路與待機節能方法
US9400546B1 (en) * 2015-06-19 2016-07-26 Cypress Semiconductor Corporation Low-power implementation of Type-C connector subsystem

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