TW201638783A - 序列線偵錯橋 - Google Patents

Abstract

本發明提供一種具有用於介接一偵錯器之一橋的積體電路(IC)及操作該IC之方法。在一項實施例中，一種IC包括實施於其上之一偵錯控制電路及一偵錯介面區塊(DIB)。該DIB耦接至該偵錯控制電路。該IC亦包括用於一偵錯器之一介面及用於外部電路之數個介面，該等介面中之每一者耦接至該偵錯控制電路。該偵錯控制電路可充當用於將一外部偵錯器耦接至該DIB且耦接至外部電路之一橋，該等外部電路經由該等介面中之對應者而耦接至該IC。該偵錯控制電路可建立該偵錯器與該等外部電路中之一者之間之一連接。該偵錯器與該外部電路之間的通信可在略過該DIB的同時進行。

Description

序列線偵錯橋

本發明係關於積體電路，且更特定言之，係關於提供對積體電路之偵錯存取。

邊界掃描測試最初經開發以在不存在其他方式的情況下測試積體電路(IC)與印刷電路板(PCB)之間的連接以探測該等連接。邊界掃描係基於聯合測試動作群組(Joint Test Action Group；JTAG)規格，其亦被稱為電機電子工程師學會(Institute of Electrical and Electronic Engineers；IEEE)標準1149.1。詳言之，IEEE 1149.1標準提供一種用於提供對IC之接腳之存取以判定適當連接之存在的機制。

儘管IEEE 1149.1標準最初經開發以用於邊界掃描，但其用途已擴展至其他領域。舉例而言，JTAG埠現在用以獲得對IC之存取以用於在開發階段期間進行偵錯。舉例而言，JTAG控制器可用以在對新設計中之系統軟體進行測試的同時存取IC之部分。

因為一些IC具有可致力於支援測試及偵錯之有限接腳計數，所以已開發序列線偵錯(serial wire debug；SWD)介面。SWD介面為利用僅兩個接腳但仍然提供對內部偵錯介面區塊之存取的介面。儘管存在較低接腳計數，但SWD介面可將等效功能性提供至較高接腳計數JTAG介面。

本發明提供一種具有用於介接一偵錯器之一橋的積體電路(IC)及操作該IC之方法。在一項實施例中，一種IC包括實施於其上之一偵錯控制電路及一偵錯介面區塊(DIB)。該DIB耦接至該偵錯控制電路。該IC亦包括用於一偵錯器之一介面及用於外部電路之數個介面，該等介面中之每一者耦接至該偵錯控制電路。該偵錯控制電路可充當用於將一外部偵錯器耦接至該DIB或耦接至外部電路之一橋，該等外部電路經由該等對應介面中之一者而耦接至該IC。該偵錯控制電路可用以建立該偵錯器與該等外部電路中之一者之間之一連接。在已建立該連接之後，可在略過該DIB的同時進行後續通信。

在一項實施例中，可使該外部偵錯器與經由該等介面而耦接至該偵錯控制電路之外部電路之間的連接處於線上或離線而不影響其他連接。舉例而言，一偵錯器可連接至第一外部電路及第二外部電路且與該第一外部電路及該第二外部電路通信。該第一外部電路可被斷電(藉此移除其至該偵錯器之連接)而不影響該偵錯器與該第二外部電路之間的該連接，或任何其他連接(例如，在該偵錯器與該DIB之間經由該偵錯控制電路的連接)。

在一項實施例中，該DIB相較於該偵錯控制電路可在一不同電力域中，其中該DIB係可電力閘控的(power gate-able)。該偵錯器與一或多個外部電路之間的連接可由該偵錯控制電路建立。此後，通信可略過該DIB，即使該DIB被斷電亦如此。

5‧‧‧系統

10‧‧‧積體電路(IC)

11‧‧‧偵錯器

14‧‧‧偵錯介面區塊(DIB)

15‧‧‧始終接通處理器(AOP)

16‧‧‧功能單元

17‧‧‧功能單元

18‧‧‧功能單元

20‧‧‧偵錯控制電路

22‧‧‧無線電晶片

24‧‧‧音訊晶片

25‧‧‧電力管理電路

26‧‧‧其他晶片

28‧‧‧NAND晶片

33‧‧‧偵錯器介面

34‧‧‧外部介面

150‧‧‧系統

154‧‧‧周邊裝置

156‧‧‧電力供應器

158‧‧‧外部記憶體

300‧‧‧方法

305‧‧‧區塊

310‧‧‧區塊

315‧‧‧區塊

320‧‧‧區塊

S1‧‧‧電源開關

以下詳細描述參考隨附圖式，現在簡要地描述該等圖式。

圖1為具有經組態以耦接至外部偵錯器之SoC的系統之一項實施例的方塊圖。

圖2為可實施於圖1之系統中的SoC之一項實施例的方塊圖。

圖3為說明用於操作經組態以在偵錯器與數個外部電路之間提供 橋功能之電路的方法之一項實施例的流程圖。

圖4為例示性系統之一項實施例的方塊圖。

雖然所揭示主題容許各種修改及替代形式，但其特定實施例係在圖式中作為實例予以展示且將在本文中予以詳細地描述。然而，應理解，圖式及其詳細描述並不意欲將主題限於所揭示之特定形式，而相反地，本發明係涵蓋屬於如由隨附申請專利範圍所界定之所揭示主題之精神及範疇內的所有修改、等效者及替代例。本文中所使用之標題係僅出於組織性目的且並不意謂用以限制該描述之範疇。如貫穿本申請案所使用，詞語「可」係在准許意義(亦即，意謂有可能)而非強制意義(亦即，意謂必須)上予以使用。相似地，詞語「包括」意謂包括但不限於。

可將各種單元、電路或其他組件描述為「經組態以」執行一或若干任務。在此等上下文中，「經組態以」為通常意謂「具有在操作期間執行該或該等任務之電路系統」之結構的寬泛敍述。因而，該單元/電路/組件可經組態以執行該任務，即使當該單元/電路/組件當前未接通時亦如此。一般而言，形成對應於「經組態以」之結構的電路系統可包括硬體電路及/或儲存可執行以實施該操作之程式指令的記憶體。該記憶體可包括諸如靜態或動態隨機存取記憶體之揮發性記憶體，及/或諸如光碟或磁碟儲存體、快閃記憶體、可程式化唯讀記憶體等等之非揮發性記憶體。相似地，出於描述方便起見，可將各種單元/電路/組件描述為執行一或若干任務。此等描述應被解譯為包括片語「經組態以」。敍述經組態以執行一或多個任務之單元/電路/組件明確地意欲不調用35 U.S.C.§ 112第(f)段之針對彼單元/電路/組件之解譯。

圖1為說明具有經組態以耦接至外部偵錯器之SoC的系統之一項 實施例的區塊。在所展示實施例中，系統5包括IC 10，其為SoC。系統5亦包括數個外部電路，其包括無線電晶片22、音訊晶片24、NAND晶片28，及至少一個其他晶片26。無線電晶片22可為經組態以既發送又接收無線電通信之無線電收發器。NAND晶片28可包括NAND快閃記憶體及支援對NAND快閃記憶體之讀取及寫入存取的各種電路系統。其他晶片26可為任何其他類型之周邊晶片，諸如顯示支援晶片，或用以支援特定類型之匯流排介面(例如，通用串列匯流排或USB)的晶片。

所展示實施例中之IC 10包括始終接通處理器(always-on processor；AOP)15及偵錯介面區塊(DIB)14。AOP 15及DIB 14實施於不同電力域中。AOP 15可實施於在IC 10自身正接收電力之所有時間保持通電的電力域中。與此對比，供實施DIB 14之電力域為IC 10上可被電力閘控之一或多個電力域中之一者，亦即，可自該一個電力域移除電力，即使IC 10正以其他方式接收電力亦如此。此可允許將DIB 14(及電力閘控域中之其他電路系統)置於睡眠模式。如下文將解釋，偵錯器11與上文所提及之各種外部電路中之任一者之間的通信一旦被建立就可略過DIB 14，包括DIB 14被斷電之彼等時間。

所展示實施例中之AOP 15包括偵錯控制電路20。在由偵錯控制電路20提供之功能當中的係控制關於偵錯之各種操作。可在硬體設計階段中執行偵錯以測試IC 10之硬體功能性以及定位可能存在之任何錯誤。亦可執行偵錯以確保軟體在系統上適當地執行且尋找可能存在之任何軟體錯誤。

可由偵錯控制電路20執行之另一功能係充當在外部偵錯器11與DIB 14之間及進一步在偵錯器11與圖式所展示之各種外部電路(晶片)之間的橋。藉由充當橋，偵錯控制電路20可允許偵錯器11與各種外部電路之間的通信在其初始建立之後略過DIB 14。

所展示實施例中之偵錯控制電路20可經由偵錯器介面33而耦接至外部偵錯器11。偵錯器11可用以將測試刺激輸入至如此處所展示之系統5之各種組件中以及接收資料以供分析。經由偵錯控制電路20及DIB 14，偵錯器11可取得對IC 10內之其他功能電路的存取。偵錯器11亦可經由外部介面34而經由偵錯控制電路20來取得對其他外部電路內之功能單元的存取。

各種類型之介面協定可用以實施偵錯器介面33及外部介面34。在一項實施例中，此等介面可被實施為雙線介面(two-wire interface；2WI)。如其名稱所表明，2WI介面利用僅兩個接腳。第一接腳用以傳送測試模式選擇(2WIIO)信號，而第二接腳用以傳送測試時脈(2WICLK)信號。偵錯控制電路20可將共同2WICLK信號傳送至DIB 14且傳送至圖式所展示之外部電路中之每一者。另外，偵錯控制電路20可經由2WIIO信號之分離及獨立版本(例如，2WIIO1、2WIIO2等等)而促進至及自DIB 14及各種外部電路之通信。

當建立偵錯器11與另一裝置(DIB 14，或外部電路中之任一者，諸如無線電晶片22)之間之通信時，連接之初始組態可由偵錯控制電路20執行。在偵錯器11與外部電路中之一者之間的通信期間，可略過DIB 14。因此，與DIB涉及到偵錯器與其他裝置(在晶片內部及外部)之間的所有通信之先前技術實施例對比，作為橋而操作之偵錯控制電路20在此處之存在會實現偵錯器11與其他裝置之間的通信而無需DIB 14之任何涉及。

如上文所提及，DIB 14及偵錯控制電路20實施於分離電力域中。亦如所提及，偵錯控制電路20可仍然充當偵錯器11與外部電路中之每一者(例如，無線電晶片22、音訊晶片24等等)之間的橋，即使DIB 14被斷電亦如此。亦即，除了能夠在DIB 14被通電時的偵錯器11與外部電路之間的通信期間略過DIB 14以外，通信一旦被建立就亦可在DIB 14被斷電的情況下繼續。一般而言，任何裝置(DIB或外部電路)之電力狀態可在操作期間改變而不影響偵錯器與任何其他裝置之間的通信。舉例而言，偵錯器11與外部電路中之任一者之間建立的通信可在略過DIB 14且即使DIB 14隨後被斷電亦繼續的同時進行。

此外，外部電路中之一些亦可在偵錯器11與另外外部電路之間的通信期間被斷電。舉例而言，偵錯控制電路20可促進偵錯器11與無線電晶片22之間的通信，即使DIB 14及剩餘外部電路中之每一者(例如，音訊晶片24等等)被斷電亦如此。此與先前技術實施例形成對比，在先前技術實施例中，所有偵錯器通信係經由DIB而路由及/或所有裝置需要被供電。此外，各種外部電路可在建立通信之後被斷電而不影響其他連接。舉例而言，考慮偵錯器11正經由所建立連接而與無線電晶片22及音訊晶片24通信的情境。在通信已開始之後的某一時間，音訊晶片24可被斷電。然而，來自偵錯器11及無線電晶片22之連接可繼續在不受到音訊晶片24之狀態改變影響的情況下操作，其中通信繼續在略過DIB 14的同時經由偵錯控制電路20而進行。此與先前技術實施例形成對比，在先前技術實施例中，對一個連接之電力狀態改變可能不會在不影響其他連接之情況下進行。在此等先前技術實施例中，此狀態改變將迫使重新建立剩餘連接中之每一者。因此，偵錯控制電路20之存在會提供未在先前技術實施例中發現之靈活性。

圖2為可實施於圖1之系統中的SoC之一項實施例的方塊圖。在所展示實施例中，IC 10包括四個不同電力域。電力域#1包括DIB 14及功能單元16。電力域#2包括AOP 15，其中偵錯控制電路20及電力管理電路25實施於AOP 15中。電力域#2為IC 10之此實施例中之不係可電力閘控的唯一電力域，且因此，其中之電路系統在IC 10正經由Vdd2而接收電力的任何時間保持通電。電力域#3包括功能單元17，而電力域#4包括功能單元18。該等功能單元可包含用以進行IC 10之 操作的各種電路系統。此等單元可包括但不限於處理器核心、圖形處理器、I/O電路等等。

如上文所提及，電力管理電路25被包括為AOP 15之部分。在由電力管理電路25執行之功能當中的係控制是否將電力提供至電力域#1、#3及#4中之電路。在一些實施例中，電力管理電路25可監視此等其他電力域中之功能單元以用於指示閒置率或一般活動位準。將指示自此等電力域內之電路系統提供至電力管理電路25的實施例亦係可能的且被預期。若電力管理電路25經由經接收指示或根據其自有監視而判定電力域內之電路系統閒置，則其可去啟動對應電源開關以自其移除電力(亦即，將該電路系統置於「睡眠模式」)。電力域中之每一者包括可經去啟動以自彼域內之電路系統移除電力的至少一個電源開關(例如，電力域#1中之S1)。

不管其他電力域之當前電力狀態(作用中或在睡眠模式中)，偵錯控制電路20皆可繼續支援與外部偵錯器11以及外部電路(諸如圖1所展示之外部晶片)之通信。此在已建立偵錯器11與外部電路之間之通信鏈路或連接之後適用，且即使DIB 14在建立連接之後被斷電亦可保持為真。

圖3為說明用於操作經組態以在偵錯器與數個外部電路之間提供橋功能之電路的方法之一項實施例的流程圖。可使用上文參考圖1及圖2所論述之硬體之各種實施例來執行如圖3所展示之方法300。亦有可能的是且預期到可由本文中未明確地論述之硬體實施例執行方法300。

方法300始於在偵錯控制電路與IC之DIB及在IC外部之一或多個電路之間進行通信(區塊305)。偵錯控制電路可充當外部偵錯器與DIB之間的橋，且因此促進外部偵錯器與DIB之間的通信。在操作期間之一些點，DIB可處於非作用中，且因此未涉及到與偵錯控制電路之任 何通信。在此等情況下，可略過DIB(區塊315，是)。在略過DIB之操作期間，可仍然在DIB與在IC外部之電路之間進行通信(區塊315)。外部電路可為其他IC，諸如無線電晶片、音訊晶片，或耦接至供實施DIB及偵錯控制電路之IC的任何其他晶片。當處於非作用中時，可將DIB置於睡眠模式(例如，時脈閘控，且在一些狀況下亦為電力閘控)。

若未略過DIB(區塊310，否)，則與偵錯控制電路之通信可繼續(區塊305)。外部電路與偵錯控制電路之間的通信亦可同偵錯控制電路與DIB之間的通信同時地進行。

若DIB當前被略過但係恢復執行通信(區塊320，是)，則方法可返回至區塊305。此可包括在DIB已被電力閘控及/或時脈閘控之情況下將DIB自睡眠狀態喚醒。否則，若DIB可繼續被略過(區塊320，否)，則方法可返回至區塊315，其中偵錯控制電路與外部電路中之一或多者之間的通信繼續。

上文所描述之方法及設備之各種實施例可提供優於先前實施例之某些優點。舉例而言，在利用具有SWD介面之偵錯存取埠(DAP)的先前實施例中，包括DAP之所有裝置必須保持通電。因此，在此等實施例中，當DAP在睡眠模式中時，與外部裝置之通信係不可能的。與此對比，參考圖1至圖3所論述之各種方法及設備實施例可允許具有偵錯控制電路之IC與DIB之間的通信，即使當DIB自身被斷電或以其他方式處於非作用中時亦如此。此外，偵錯器無需分離地連接至外部電路中之每一者，而是可經由偵錯控制電路而連接至每一者。第三，外部裝置可在操作期間之任何時間被供電及/或斷電，而不管DIB之狀態。

接下來轉至圖4，展示系統150之一項實施例的方塊圖。在所說明實施例中，系統150包括耦接至外部記憶體158之積體電路10之至少 一個例項。積體電路10耦接至一或多個周邊裝置154及外部記憶體158。亦提供電力供應器156，其將供應電壓供應至積體電路10以及將一或多個供應電壓供應至記憶體158及/或周邊裝置154。在一些實施例中，可包括積體電路10之一個以上例項(亦可包括一個以上外部記憶體158)。

周邊裝置154可取決於系統150之類型而包括任何所要電路系統。舉例而言，在一項實施例中，系統150可為行動裝置(例如，個人數位助理(PDA)、智慧型電話等等)，且周邊裝置154可包括用於各種類型之無線通信(諸如WiFi、藍芽、蜂巢式、全球定位系統等等)的裝置。周邊裝置154亦可包括額外儲存體，其包括RAM儲存體、固態儲存體，或磁碟儲存體。周邊裝置154可包括諸如顯示螢幕之使用者介面裝置，其包括觸控顯示螢幕或多點觸控顯示螢幕、鍵盤或其他輸入裝置、麥克風、揚聲器等等。在其他實施例中，系統150可為任何類型之計算系統(例如，桌上型個人電腦、膝上型電腦、工作站、平板電腦等等)。

外部記憶體158可包括任何類型之記憶體。舉例而言，外部記憶體158可為SRAM、動態RAM(DRAM)(諸如同步DRAM(SDRAM))、雙資料速率(DDR、DDR2、DDR3、LPDDR1、LPDDR2等等)SDRAM、RAMBUS DRAM等等。外部記憶體158可包括被安裝記憶體裝置之一或多個記憶體模組，諸如單列直插式記憶體模組(single inline memory module；SIMM)、雙列直插式記憶體模組(dual inline memory module；DIMM)等等。

對於熟習此項技術者而言，一旦已完全地瞭解上述揭示內容，眾多變化及修改就將變得顯而易見。希望將以下申請專利範圍解譯為包涵所有此等變化及修改。

5‧‧‧系統

10‧‧‧積體電路(IC)

11‧‧‧偵錯器

14‧‧‧偵錯介面區塊(DIB)

15‧‧‧始終接通處理器(AOP)

20‧‧‧偵錯控制電路

22‧‧‧無線電晶片

24‧‧‧音訊晶片

26‧‧‧其他晶片

28‧‧‧NAND晶片

33‧‧‧偵錯器介面

34‧‧‧外部介面

Claims (20)

1. 一種積體電路(IC)，其包含：一偵錯控制電路；一偵錯介面區塊(DIB)；一偵錯器介面，其經組態以將該偵錯控制電路耦接至一外部偵錯器；及複數個外部介面，其各自經組態以將該偵錯控制電路耦接至複數個外部電路中之一對應者，其中該偵錯控制電路經組態以建立該外部偵錯器與該複數個外部電路中之至少一者之間之一連接，且其中，在該偵錯控制電路建立該連接之後，該偵錯控制電路經組態以在略過該DIB的同時促進該複數個外部電路中之該至少一者與該偵錯器之間的通信。
2. 如請求項1之積體電路，其中該DIB在一第一電力域中，且其中該偵錯器介面及該偵錯控制電路在一第二電力域中，且其中該IC進一步包含一電力管理電路，其中該電力管理電路實施於該第二電力域中，且其中該電力管理電路經組態以使該第一電力域中之電路系統斷電，包括使該DIB斷電。
3. 如請求項2之積體電路，其中該電力管理電路經組態以對該第一電力域執行電力閘控，且其中該第二電力域經組態以在該積體電路之操作期間保留電力，且其中該偵錯控制電路經組態以在使該DIB斷電之後促進該等外部電路與該偵錯器之間的通信。
4. 如請求項2之積體電路，其中繼續偵錯控制電路以促進該偵錯器與該複數個外部電路中之一選定者之間的通信，而不管該DIB或該複數個外部電路中之一或多個額外者的一電力狀態改變。
5. 如請求項1之積體電路，其中該偵錯控制電路及該偵錯器介面實 施於一始終接通處理器(AOP)中，其中該AOP經組態以在該積體電路之操作期間保持通電。
6. 如請求項1之積體電路，其中該偵錯控制電路經組態以自該外部偵錯器接收一第一測試模式選擇信號及一測試時脈信號。
7. 如請求項6之積體電路，其中該偵錯控制電路經耦接以將該測試時脈信號傳送至該DIB且通過該複數個外部介面中之每一者，且其中該偵錯控制電路經進一步耦接以將一測試模式選擇信號之獨立例項獨立地傳送通過該等外部介面中之每一者。
8. 如請求項1之積體電路，其中該積體電路包括複數個電力域，該複數個電力域包括該第一電力域及該第二電力域，其中該等電力域中惟該第二電力域除外之每一者皆係可電力閘控的，且其中該偵錯控制電路經組態以經由耦接至該偵錯控制電路之該等外部介面中之每一者進行通信，而不管除了該第二電力域以外之電力域是否正接收電力。
9. 一種方法，其包含：實施於一積體電路(IC)之一第一電力域中的一偵錯控制電路與實施於該IC之一第二電力域中的一偵錯介面區塊(DIB)通信；該偵錯控制電路與在該IC外部之一或多個電路建立連接，其中與在該IC外部之該一或多個電路建立連接連同該偵錯控制電路與該DIB之間的通信同時地進行；及一外部偵錯器在與在該IC外部之該一或多個電路建立該等通信之後與在該IC外部之該一或多個電路通信，其中該外部偵錯器與在該IC外部之該一或多個電路之間的通信係在略過該DIB的同時進行。
10. 如請求項9之方法，其進一步包含該偵錯控制電路將一共同測試時脈信號傳送至該等外部電路中之每一者且將一測試模式選擇 信號之個別例項傳送至該等外部電路中之每一者。
11. 如請求項10之方法，其進一步包含該偵錯控制電路將該共同測試時脈信號及該測試模式信號之一個別例項傳送至該DIB。
12. 如請求項9之方法，其進一步包含：該第一電力域在該IC之操作期間保持通電；該第一電力域中之一電力管理電路選擇性地移除及提供電力至該第二電力域，包括選擇性地移除及提供電力至該DIB；及繼續該偵錯器與在該IC外部之該一或多個電路之間的通信，而不管該DIB是否被通電。
13. 如請求項9之方法，其進一步包含繼續該偵錯器與在該IC外部之該等電路中之一第一者之間的通信，而不管在該IC外部之該等電路中之一第二者的一電力狀態改變。
14. 一種系統，其包含：一系統單晶片(SoC)，其具有一第一電力域中之一偵錯介面區塊(DIB)及一第二電力域中之一始終接通處理器(AOP)，其中該AOP包括經耦接以與該DIB通信之一偵錯控制電路；該第二電力域中之一偵錯器介面，其經組態以將該偵錯控制電路耦接至一外部偵錯器；及複數個外部電路，其各自經由實施於該SoC上之複數個外部偵錯介面中之對應者而耦接至該偵錯控制電路；其中該偵錯控制電路經組態以回應於一或多個對應請求而建立該外部偵錯器與該複數個外部電路中之一或多者之間之一連接，且其中，在建立該連接之後，該偵錯控制電路經組態以在略過該DIB的同時促進該偵錯器與該複數個外部電路中之該一或多者之間的通信。
15. 如請求項14之系統，其進一步包含實施於該第二電力域中之一 電力管理電路，其中該電力管理電路經組態以自該第一電力域移除電力，包括自該DIB移除電力。
16. 如請求項15之系統，其中包括該AOP的該第二電力域中之電路系統經組態以在該IC之操作期間保持通電。
17. 如請求項14之系統，其中建立該外部偵錯器與該複數個外部電路中之一選定者之間之一連接之後，繼續該偵錯控制電路以促進該偵錯器與該複數個外部電路中之該選定者之間的通信，而不管該DIB或該複數個外部電路中之一或多個額外者的一電力狀態改變。
18. 如請求項14之系統，其中該偵錯控制電路經組態以自該外部偵錯器接收一第一測試模式選擇信號及一測試時脈信號。
19. 如請求項18之系統，其中該偵錯控制電路經耦接以經由該複數個外部介面中之每一者中之對應者而將該測試時脈信號傳送至該複數個外部電路中之每一者，且其中該偵錯控制電路經進一步耦接以經由該複數個外部偵錯介面中之每一者中之對應者而將一測試模式選擇信號之獨立例項獨立地傳送至該複數個外部電路中之每一者。
20. 如請求項19之系統，其中該偵錯控制電路經耦接以在該第一電力域正接收電力時將該測試時脈信號及該測試模式選擇信號之一個別例項傳送至該DIB。