TW201636841A - 用於整合在根複合體中的裝置之方法、設備及系統 - Google Patents

用於整合在根複合體中的裝置之方法、設備及系統 Download PDF

Info

Publication number
TW201636841A
TW201636841A TW104136859A TW104136859A TW201636841A TW 201636841 A TW201636841 A TW 201636841A TW 104136859 A TW104136859 A TW 104136859A TW 104136859 A TW104136859 A TW 104136859A TW 201636841 A TW201636841 A TW 201636841A
Authority
TW
Taiwan
Prior art keywords
logic
transaction
root
agent
credit
Prior art date
Application number
TW104136859A
Other languages
English (en)
Other versions
TWI601010B (zh
Inventor
傑亞克里西納 古帝堤
路克 張
朱奈德Ｆ 塔里耶爾
全德拉Ｐ 喬斯
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201636841A publication Critical patent/TW201636841A/zh
Application granted granted Critical
Publication of TWI601010B publication Critical patent/TWI601010B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3027—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

在一實施例中，一種設備包含：一半導體晶粒，其包括但不限於：至少一核心以執行指令；一代理以執行至少一功能；一根複合體，其包括一第一根埠以介接至一第一裝置以經由一第一互連件耦接至該設備及一第二根埠以經由一橋接邏輯介接至該代理；及該橋接邏輯，其將該第二根埠介接至該代理，將一第一異動自具有一第一格式之該第一根埠轉換成一第二格式且將具有該第二格式之該第一異動傳達至該代理。描述並主張其他實施例。

Description

用於整合在根複合體中的裝置之方法、設備及系統 發明領域
本發明係關於計算系統，且詳言之(但非排他地)係關於整合裝置以耦接至根複合體。
隨著計算系統進展，計算系統中之組件正變得更複雜。因此，用以在該等組件之間耦接及通訊之互連架構的複雜性亦增加，以確保對於最佳組件操作滿足頻寬要求。下文中，論述多個互連件，該等互連件將潛在地受益於本文中所描述的實施例。
依據本發明之一實施例，係特地提出一種設備，其包含：一半導體晶粒，其包括但不限於：至少一核心以執行指令；一代理以執行至少一功能；一根複合體，包括一第一根埠，其介接至一經由一第一互連件耦接至該設備之第一裝置，及一第二根埠，其經由一橋接邏輯介接至該代理；以及該橋接邏輯將該第二根埠介接至該代理，將一來自該第一根埠之一第一異動所具有的一第一格式轉換成 一第二格式，且將具有該第二格式之該第一異動傳達至該代理。
100‧‧‧SoC部分
105、345‧‧‧PCIe網狀架構
106、109、132、134、136、138‧‧‧緩衝器
108‧‧‧入埠緩衝器
110、915、1575、1585‧‧‧根複合體
111‧‧‧出埠仲裁邏輯
112、1120至112n‧‧‧根埠
113‧‧‧異動層接收器
115‧‧‧鏈路
116‧‧‧中斷處理器
1170至117n‧‧‧信用計數器
118‧‧‧錯誤處理器
120、1200至120n、3500至350n、920、1577、1587‧‧‧橋接邏輯
122a‧‧‧出埠信用儲存器
122b‧‧‧入埠信用儲存器
123‧‧‧仲裁邏輯
123a‧‧‧信用檢查器
123b‧‧‧仲裁器
124a、124b‧‧‧格式轉換邏輯
125a‧‧‧AGF/時脈交叉邏輯
125b‧‧‧AGF/時脈域交叉邏輯
126‧‧‧請求佇列
127‧‧‧閒置狀態機(ISM)/橋接邏輯ISM
128‧‧‧第一介面邏輯
130、1300至130n‧‧‧IP邏輯
135‧‧‧互連件
140‧‧‧旁頻帶網路
180‧‧‧IOSF初始化狀態
182‧‧‧ISM重置狀態
184‧‧‧ISM信用請求狀態
186‧‧‧ISM信用初始化狀態
188‧‧‧信用初始化完成狀態
190‧‧‧PCIe初始化狀態
192‧‧‧PCIe鏈路不可用狀態
194‧‧‧PCIe實體層可用狀態
196‧‧‧PCIe信用初始化狀態
198‧‧‧PCIe鏈路層可用狀態
200、220、250‧‧‧方法
205、210、215、225、230、235、245、255、260、270‧‧‧區塊
240、265‧‧‧菱形
300、900、1310‧‧‧SoC
310、910‧‧‧核心域
3200至320n‧‧‧核心
3220至322n‧‧‧快取控制器
3240至324n‧‧‧末級快取記憶體(LLC)
330‧‧‧本籍代理/記憶體控制器
335‧‧‧功率控制單元(PCU)
340‧‧‧周邊裝置域/IIO集線器
360‧‧‧千兆位元乙太網路(GbE)控制器
365‧‧‧直接記憶體存取引擎
925‧‧‧給定裝置
930‧‧‧非依電性儲存器
935‧‧‧記憶體控制器
940‧‧‧功率管理器
945、1250‧‧‧安全性處理器
950‧‧‧視訊寫碼器
955‧‧‧顯示控制器
960a~960d、1592、1596‧‧‧介面
1200、1300‧‧‧系統
1205‧‧‧基頻處理器
1210‧‧‧應用程式處理器
1215、1380‧‧‧功率管理積體電路(PMIC)
1220‧‧‧使用者介面/顯示器
1225、1360‧‧‧感測器
1230、1340‧‧‧快閃記憶體
1235‧‧‧動態隨機存取記憶體(DRAM)
1240‧‧‧俘獲裝置/通用積體電路卡(UICC)
1260‧‧‧近場通訊(NFC)非接觸式介面
1265‧‧‧NFC天線
1270‧‧‧射頻(RF)收發器
1275‧‧‧無線區域網路(WLAN)收發器
1280‧‧‧GPS感測器
1290、1355‧‧‧天線
1295、1370‧‧‧音訊輸出裝置
1320‧‧‧觸控面板
1325‧‧‧周邊裝置集線器
1330‧‧‧乙太網路介面
1345‧‧‧DRAM
1350‧‧‧WLAN單元
1365‧‧‧音訊編解碼器
1390‧‧‧電池
1395‧‧‧AC配接器
1500‧‧‧多處理器系統
1514‧‧‧輸入/輸出(I/O)裝置
1516‧‧‧第一匯流排
1518‧‧‧匯流排橋接器
1520‧‧‧第二匯流排
1522‧‧‧鍵盤/滑鼠
1524‧‧‧音訊I/O
1526‧‧‧通訊裝置
1528‧‧‧資料儲存單元
1530‧‧‧程式碼
1532、1534‧‧‧記憶體
1538‧‧‧效能圖形引擎
1539、1562、1564‧‧‧P-P互連件
1550‧‧‧點對點互連件
1570‧‧‧第一處理器
1572、1582‧‧‧記憶體控制器集線器(MCH)
1574a、1574b、1584a、1584b‧‧‧處理器核心
1576、1578、1586、1588、1594、1598‧‧‧點對點(P-P)介面
1577、1587‧‧‧對應橋接邏輯
1579、1589‧‧‧整合式裝置
1580‧‧‧第二處理器
1590‧‧‧晶片組
圖1為根據本發明之實施例的SoC之一部分的方塊圖。
圖2為根據本發明之實施例的PCIe網狀架構耦接至對應根埠之PCIe異動層的方塊圖。
圖3為說明根據本發明之實施例的信用處理之方塊圖。
圖4A為根據本發明之實施例的第一鏈路及第二鏈路之初始化狀態之間的實例映射之方塊圖。
圖4B為根據實施例的閒置狀態機之狀態圖。
圖5為根據本發明之實施例的用於執行鏈路初始化之方法的流程圖。
圖6為根據本發明之實施例的用於將異動自根埠傳達至下游代理的方法之流程圖。
圖7為根據本發明之實施例的用於將異動自下游代理傳達至根埠的方法之流程圖。
圖8為根據本發明之實施例的系統之方塊圖。
圖9為實施例可與之一起使用的實例系統之方塊圖。
圖10為實施例可與之一起使用的另一實例系統的方塊圖。
圖11為根據本發明之實施例的系統之方塊圖。
圖12為根據本發明之實施例的晶片系統的方塊圖。
較佳實施例之詳細說明
在以下描述中，闡述眾多特定細節，諸如以下各者之實例以便提供對本發明之實施例的透徹理解：特定類型之處理器及系統組配、特定硬體結構、特定架構及微架構細節、特定暫存器組配、特定指令類型、特定系統組件、特定量測結果/高度、特定處理器管線級及操作等。然而，對於熟習此項技術者將顯而易見的是，此等特定細節不必用以實踐實施例。在其他情況下，並未詳細描述熟知組件或方法，諸如特定及替代處理器架構、用於所描述演算法之特定邏輯電路/程式碼、特定韌體程式碼、特定互連操作、特定邏輯組配、特定製造技術及材料、特定編譯器實施、程式碼中之演算法之特定表達、特定切斷電源及閘控技術/邏輯及電腦系統之其他特定操作細節，以便避免不必要地混淆所描述實施例。
儘管參看特定積體電路中諸如在計算平台或微處理器中的能量節省及能效而可描述以下實施例，但其他實施例適用於其他類型之積體電路及邏輯裝置。本文所描述之實施例之類似技術及教示可適用於亦可受益於較好能效及能量節省的其他類型之電路或半導體裝置。舉例而言，所揭示實施例不限於桌上型電腦系統或UltrabooksTM，且亦可用於其他裝置中，諸如手持型裝置、平板電腦、其他薄 型筆記本電腦、晶片系統(SoC)裝置及嵌入式應用中。手持型裝置之一些實例包括蜂巢式電話、網際網路協定裝置、數位攝影機、個人數位助理(PDA)及手持型PC。嵌入式應用通常包括微控制器、數位信號處理器(DSP)、晶片系統、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換器，或可執行下文所教示之功能及操作的任何其他系統。此外，本文所描述之設備、方法及系統不限於實體計算裝置，而是亦可係關於針對能量節省及效率之軟體最佳化。如在以下描述中將易於變得顯而易見的是，本文中所描述之方法、設備及系統的實施例(不管參看硬體、韌體、軟體抑或其組合)對於藉由效能考量平衡的「綠色技術」遠景為至關重要的。
隨著計算系統進展，計算系統中之組件正變得更複雜。因此，用以在該等組件之間耦接及通訊之互連架構的複雜性亦增加，以確保對於最佳組件操作滿足頻寬要求。此外，不同市場區隔要求互連架構之不同態樣以適合市場之需求。舉例而言，伺服器需要較高效能，而行動生態系統有時能夠犧牲總體效能以實現功率節約。又，提供最高可能效能與最大功率節約為大部分網狀架構之非凡目的。下文中，論述多個互連件，該等互連件將潛在地受益於本文中所描述的實施例。
諸如周邊組件互連高速(PCI高速(PCIe))根複合體的根複合體通常包括多個根埠，每一根埠具有與諸如描述於周邊組件互連高速(PCI高速(PCIe))規範基礎規範版本 2.0(2007年公開)或其他此類規範(下文中為PCIe規範))中之給定PCIe通訊協定相容的完整協定堆疊(實體、鏈路、異動及協定)。此等根埠提供包括根複合體之積體電路(諸如晶片系統(SoC)或其他處理器)的介面，使得平台的裝置可經由對應根埠耦接至根複合體。
PCIe根埠提供將非零匯流排編號分配至PCIe裝置的能力，其又實現單一根輸入/輸出(I/O)虛擬化(SRIOV)，使得此等裝置可藉由大量虛擬功能列舉。本文中所描述的實施例使得整合於給定SoC或其他處理器內的一或多個裝置能夠支援SRIOV。換言之，實施例提供對針對根複合體整合式裝置之非零匯流排編號列舉(且因此SRIOV)的支援，此是因為此等裝置整合於與根複合體相同的晶粒中，但並不整合於根複合體自身中。
在一些實施例中，整合式裝置可支援不同於PCIe的協定。舉例而言，在一些狀況下，此整合式裝置可支援與諸如由半導體製造商或設計者發佈的整合式晶片上系統網狀架構(IOSF)規範的給定通訊協定之相容性，以提供用於在諸如SoC之晶片內附接知識產權(IP)區塊或邏輯(本文中互換地使用「區塊」與「邏輯」)的標準化晶粒上互連協定。此等IP區塊可具有變化之類型，包括諸如有序或無序核心的通用處理器、固定功能單元、圖形處理器、IO控制器、顯示控制器、許多其他媒體處理器當中的媒體處理器。請注意，許多不同類型之IP代理可整合於不同類型的晶片中。因此，不僅半導體製造商可越過廣泛多種客戶區隔有 效地設計不同類型之晶片，而且半導體製造商可經由規範使得第三方能夠設計諸如IP代理的邏輯以併入於此等晶片中。且此外，藉由提供用於互連協定之許多層面的多個選項，設計的重新使用經有效地調節。
為了使得非PCIe裝置能夠介接至PCIe根複合體，橋接邏輯可調適於根埠與IP區塊之間。在一實施例中，此IOSF-PCIe橋接器的主要邏輯將根埠的PCIe異動層介接至IOSF協定，且因此執行PCIe協定與IOSF協定之間的協定與介面轉換。在一實施例中，此轉換進行並行IOSF通訊且將其轉換成PCIe串列通訊且反之亦然。再者，橋接邏輯實施鏈路初始化邏輯以將IOSF鏈路初始化程序映射至PCIe鏈路初始化程序。橋接邏輯可進一步實施PCIe信用處理機制以將信用自PCIe信用轉譯成IOSF信用，且反之亦然。此外，橋接邏輯支援舊版中斷及錯誤訊息，其在旁頻帶介面上傳達，且橋接邏輯實施將此等旁頻帶訊息介接至根埠中。再者，橋接邏輯可包括閒置狀態管理邏輯以實現IOSF協定之閒置及功率管理流的互動，以映射至PCIe協定的各種規則。
實施例因此藉由經由橋接邏輯與具有如本文中所描述之邏輯的根複合體介接來支援SoC或其他處理器內一或多個整合式IP區塊的SRIOV。在一些狀況下，整合式IP區塊可經由晶粒上次要互連件(諸如如本文中所描述的IOSF協定互連件)耦接至PCIe根埠。實施例可用於許多不同類型之系統中。作為實例，本文中所描述的實施可結合諸 如處理器或可製造於單一半導體晶粒上之其他半導體裝置的半導體裝置使用。在特定實施中，裝置可為包括以下各者的SoC或其他高級處理器或晶片組：各種均質及/或異質處理代理，及諸如網路連接組件的額外組件，例如路由器、控制器、橋接器裝置、裝置、記憶體等等。
現參看圖1，展示根據本發明之實施例的SoC之一部分的方塊圖。如圖1中所示，此SoC部分100包括可為PCIe根複合體的根複合體110。請注意，為易於說明展示根複合體的僅數個部分。具體言之，展示根埠1120至112n。此等根埠如本文中所描述可在下游側上與介面或橋接邏輯介接。在圖1中具體地所展示，橋接邏輯1200至120n在對應IP邏輯1300至130n之間介接，其可為IOSF協定與根埠1120至112n的邏輯區塊。
在不同實施例中，根複合體110可包括多個PCIe根埠，其可為獨立埠或二分叉成較小埠的更寬埠。介接至非整合式(晶粒外)裝置的此等根埠為易於說明並未展示。橋接邏輯120可針對連接至橋接器之另一側上之IP區塊130的每一根埠112具現化。橋接邏輯120可使用PCIe串列介面耦接至對應根埠112，其中標頭及資料資訊兩者經由單一互連件在異動層級處連續發送。在橋接邏輯120之另一側上，可為IOSF網狀架構的互連件135經組配有並行匯流排協定，其中標頭及資料資訊在獨立互連件上進行發送。因此，橋接邏輯120經組配以在上游側上經由基於PCIe的鏈路115傳達(如本文中所描述在異動層級處傳達)至根複合體112，且在 下游經由IOSF鏈路135傳達至對應IP邏輯130。
仍參看圖1，IP邏輯130耦接至旁頻帶網路140，其在實施例中為耦接至根複合體110的IOSF旁頻帶網狀架構；且更具體而言耦接至中斷處理器116及錯誤處理器118。如圖1中可看出，IP邏輯130支援舊版中斷(例如，INTA/B/C/D)及錯誤訊息(致命、非致命及可校正訊息)，其經由旁頻帶網路140傳達。中斷處理器116及錯誤處理器118介接至旁頻帶網路140，且將旁頻帶訊息分別轉換至根埠的主要中斷及錯誤邏輯(為易於說明未展示)。請注意，此類處理器通常不存在於PCIe中斷複合體中而是替代地在此處經組配以提供介面以處理經由旁頻帶網路140由IP邏輯區塊130傳達的各種舊版中斷錯誤傳訊。儘管在圖1之實施例中以此高階展示，但多個變化有可能。
現參看圖2，SoC 100在PCIe網狀架構105耦接至對應根埠112之PCIe異動層的另一視圖中展示。如圖所示，PCIe網狀架構105包括出埠緩衝器106。在一實施例中，緩衝器106針對多個訊息分類(所發佈、非發佈及完成)中的每一者可配置為分離的先入先出(FIFO)緩衝器，從而對於標頭及資料資訊分離。又，在入埠路徑中，入埠緩衝器108針對分離訊息分類中的每一者可實施為多個標頭FIFO。雖然入埠資料FIFO 109在圖2之實施例中展示為根埠112的部分，但應理解，在其他狀況下，此緩衝器可為PCIe網狀架構105的部分。
現參看根埠112，請注意，根埠112包括僅異動層 且並不包括鏈路層或實體層(請注意，經組配以在晶片外通訊的其他具現化埠(圖2中未展示)可為具有異動層、鏈路層及實體層中之全部的習知根埠)。在所展示之實施例中，根埠112包括實施為資料FIFO的緩衝器109及異動層接收器113以在上游方向上介接於橋接邏輯120與PCIe網狀架構105之間。根埠112進一步包括出埠仲裁邏輯111，其經組配以在下游方向上介接於PCIe網狀架構105與橋接邏輯120之間。
現參看橋接邏輯120的細節，在下游方向上，第一介面邏輯128經組配以將傳入異動自PCIe調適至IOSF格式(即將此等異動分離成標頭及資料資訊且將資訊提供至時脈交叉邏輯125a的分離路徑)，在展示為異步戈瑞寫碼FIFO(AGF)的實施例中予以實施。又，AGF 125a耦接至格式轉換邏輯124a。在此下游方向上，格式轉換邏輯124a經組配以將傳入異動層封包轉換成IOSF格式且在耦接於橋接邏輯120與IP邏輯130之間的主要IOSF互連件135之分離資料及標頭鏈路上輸出分離資料及標頭資訊。
在上游方向上，橋接邏輯120包括AGF 125b以自IP邏輯130接收傳入資料及標頭資訊且按需要執行時脈變換並將分離之資料及標頭資訊提供至格式轉換邏輯124b，其將資訊自IOSF轉換至PCIe異動層格式。
仍參看橋接邏輯120，提供一組請求佇列126從而儲存傳入請求。橋接邏輯120亦包括：用於信用資訊的陰影儲存器(包括出埠信用儲存器122a)，其儲存關於與IP邏輯 130相關之可用信用的資訊；及入埠信用儲存器122b，其儲存關於與根埠112/PCI網狀架構105相關之可用信用的資訊。如進一步可看出，橋接邏輯120亦包括仲裁邏輯123，其經組配以(例如)基於可用信用及請求佇列126中之待決請求而執行關於上游通訊的仲裁並提供對應予許至IP邏輯130。再者，參看橋接邏輯120，存在閒置狀態機(ISM)127，其可將基於PCIe之鏈路初始化程序映射至基於IOSF的初始化程序以用於互連件135並執行功率管理活動。
在下游方向上，橋接邏輯120實施基於請求予許的協定，其中IP區塊130提出對具有有效負載資訊之大小的異動(發佈、非發佈及完成)之請求。又，仲裁邏輯123在將予許給予至特定請求之前檢查由根埠112廣告的標頭及資料信用兩者。一旦異動在橋接邏輯120中贏得入埠仲裁，保證其由根埠112儲集。
在給定實施中，IOSF介面(且因此IOSF仲裁及信用計數器)在與根埠112比較時可處於不同時脈頻率。在此情境下，自根埠112至橋接邏輯120之信用交換經由時脈域交叉邏輯125b(例如，異步戈瑞寫碼FIFO)發生。如圖2中所展示，來自邏輯130的標頭及資料鏈路經由時脈域交叉邏輯125b耦接以與根埠112與橋接邏輯120中的不同時脈域匹配。仲裁邏輯123確保，PCIe定序規則在將來自IP區塊130之特定異動予許給根埠112時被遵循。格式轉換邏輯124b將入埠異動自IOSF協定格式轉換為PCIe協定格式，使得封包可由根埠112理解。連同格式轉換一起，轉換邏輯124b亦實施並 行至串列轉換。如圖2中所展示，IP邏輯130在不同互連件上發送標頭及資料資訊。格式轉換邏輯124b藉由開始標記器及結束標記器獲取此標頭及資料資訊，且將其串列化為串列流，如由根埠112所理解以指示封包的開始/結束。
為了將異動自根埠112發送至IP區塊130，根埠112中之仲裁邏輯111基於出埠FIFO 106中的可用封包及IP區塊130上可用的出埠信用而進行仲裁，如由信用儲存器122a中的資訊所指示。橋接邏輯120實施自IP區塊130至橋接邏輯120的信用傳回機制，該信用傳回機制每當IP區塊130中的緩衝器變得空閒時傳回信用。此等信用自橋接邏輯120中的陰影信用計數器儲存器122a傳遞至根埠112的仲裁邏輯111。此等信用由仲裁邏輯111使用以判定待發送至IP區塊130的異動之特定類型。一旦異動贏得根埠112之異動層中的出埠仲裁，保證其由IP區塊130儲集。
雖然為了易於說明未展示，但應理解，IP邏輯130包括亦被稱作閒置狀態機(ISM)的初始化邏輯。為了支援PCIe式樣列舉，橋接邏輯120實施對應ISM 127中的獨特狀態(重置狀態)。在重置撤銷確證之後，ISM 127經組配以等待重置狀態，直至基本輸入輸出系統(BIOS)在特定組配暫存器中程式化給定指示器(例如，開始IOSF指示器)為止。直至ISM 127處於此重置狀態，根複合體110之初始化邏輯指示為處於PCIe鏈路不可用狀態，以偽裝或模擬狀態資訊正接收自實體鏈路，但不存在晶粒外鏈路以耦接至根埠112。一旦BIOS程式化適當指示器，ISM 127便經由不同狀態繼 續以結束初始化。在ISM 127處於信用請求狀態時，橋接邏輯120向根埠112告知實體層可用(儘管再者，對此鏈路不存在實體層或晶粒外互連件)。
此時，ISM 127對入埠路徑及出埠路徑兩者執行信用初始化。在此信用初始化期間，出埠信用經傳輸至根埠112，如同其來自實體鏈路一般。一旦ISM 127完成信用初始化，橋接邏輯120便向根埠112告知鏈路層可用，且此時，根埠112鎖定出埠信用值且保存其作為接收自IP邏輯130的初始信用。
在習知PCIe埠中，L1狀態(鏈路停用狀態)經處置作為閒置狀態，且由功率管理邏輯使用以進入低功率狀態。橋接邏輯120將互連件135之閒置條件映射至PCIe的L1狀態。不同於PCIe，在功率管理邏輯指導鏈路進入至L1狀態之處，橋接邏輯ISM 127當在互連件135上不存在待決異動時自動地進入閒置狀態。為了避免在包括根複合體110的封包處於低功率狀態時異動自IP區塊130發送，時脈在此條件下針對IP區塊130及橋接邏輯120進行閘控。在偵測到喚醒事件時，功率管理邏輯對時脈解除閘控，且允許異動進展。
現參看IP邏輯130，存在各種緩衝器132、134、136及138，其針對多個訊息分類中之每一者提供不同異動之資料及標頭資訊的儲存。在一實施例中，IP邏輯130可支援3個獨立介面，即主要介面、旁頻帶訊息介面及可測試性及除錯介面(針對測試的設計(DFT)、針對除錯的設計(DFD)介面)。更具體而言，IP邏輯130可支援0至N個主要介面、0 至N個旁頻帶訊息介面及可選DFx介面。互連件135可為在不同代理之間移動資料的硬體元件。請注意，互連件之拓撲為產品特定的，且可實施為匯流排、階層式匯流排、級聯集線器等等。互連件135可為用於所有頻帶內通訊的主要介面網狀架構。主要介面網狀架構可進一步實現代理與所支援網狀架構之間的同級間異動的通訊。包括記憶體、輸入輸出(IO)、組配及頻帶內傳訊的所有異動類型可經由此主要介面網狀結構遞送，其可充當用於在同級間裝置之間傳送的資料及/或與上游組件之通訊的高效能介面。
在各種實施中，互連件135實施分裂異動協定以達成最大併發。即，此協定提供請求階段、予許階段以及命令及資料階段。在各種實施例中，互連件135支援三個基本請求類型：發佈、非發佈及完成。大體而言，發佈異動為一異動，該異動在由源發送時由源認為是完整的，且源並未接收關於異動的完成或其他確認訊息。發佈異動之一個此實例可為寫入異動。對比而言，非發佈異動並不由源認為是完成的，直至傳回訊息被接收到為止，即完成。非發佈異動之一個實例為源代理請求資料之讀取所在的讀取異動。因此，完成訊息提供請求之資料。
此外，互連件135支援獨特頻道之概念以貫穿系統提供用於獨立資料流的機制。互連件135自身可包括起始異動之主機介面及接收異動的目標介面。主要主機介面可進一步再分成請求介面、命令介面及資料介面。請求介面可用以提供對異動之命令及資料之移動的控制。在各種實 施例中，互連件135可支援PCI定序規則及列舉。
又，旁頻帶網路140可為用於傳達所有頻帶外資訊的標準機制。以此方式，針對給定實施設計之專用導線可被避免，從而增強越過廣泛多種晶片的IP重新使用能力。因此，與使用專用導線來處理諸如狀態、中斷、功率管理、熔斷器分配、組配陰影化、測試模式等等之頻帶外通訊的IP區塊形成對比，旁頻帶網路140標準化所有頻帶外通訊，從而促進模塊化並減小對越過不同設計之IP重新使用的驗證要求。一般而言，旁頻帶網路140可用以傳達諸如中斷及錯誤資訊的非效能關鍵資訊而非用於效能關鍵資料傳送，其通常可經由主要介面網狀架構傳達。應理解，儘管在圖2之實施例中以此高階展示，但許多變化及替代例有可能。
現參看圖3，展示說明根據本發明之一實施例的信用處理之方塊圖。如圖3中所展示，根埠112包括多個信用計數器1170至117n，其每一者可與特定訊息分類及資訊類型(例如，標頭或資料)相關聯。在一實施例中，每一信用計數器可經組配以維持可用信用的計數，例如對應於入埠資訊之對應資料FIFO 109及標頭FIFO 108中之可用空間的信用之計數。當此等信用計數器在空間在給定緩衝器中變得可用時經更新時，信用傳回訊息經發送至橋接邏輯120。又，對應陰影信用計數器122b按需要經更新。
仲裁邏輯123由包括信用檢查器123a及仲裁器123b的構成邏輯形成。信用檢查器123a經組配以判定哪些訊息分類及資訊類型具有可用信用且提供此資訊至仲裁器 123b，其可至少部分基於此信用資訊而做出關於待在上游或入埠方向上發送之異動的仲裁決策。應理解，雖然在圖3中以此高階展示，但許多變化及替代例有可能。
現參看圖4A，展示根據本發明之一實施例的第一鏈路及第二鏈路之初始化狀態之間的實例映射之方塊圖。如圖4之實施例中所展示，IOSF初始化狀態180及PCIe初始化狀態190可映射至彼此。請注意，此等狀態中之某些可自基礎通訊協定修改且進一步注意到為了維持兩個不同通訊協定之此等初始化狀態之間的映射，在至少PCIe側上，識別某些狀態，儘管基礎狀態並非可用的，此係由於完整PCIe協定堆疊(包括鏈路層及實體層)不存在。
因此，如圖4A中可見，IOSF協定之ISM重置狀態182經映射至PCIe鏈路不可用狀態192。ISM信用請求狀態184經映射至PCIe實體層可用狀態194。ISM信用初始化狀態186經映射至PCIe信用初始化狀態196。又，信用初始化完成狀態188經映射至PCIe鏈路層可用狀態198。因此，橋接邏輯之ISM可映射對應狀態以使得信用分配及其他鏈路初始化操作能夠發生，儘管完整PCIe協定堆疊不存在。
現參看圖4B，所展示為根據本發明之一實施例的閒置狀態機之狀態圖。在圖4B之實施例中，閒置狀態機可具有橋接邏輯，該橋接邏輯介接於代理(例如，IOSF協定的)與PCIe網狀架構之間。如可看出，在重置時，進入重置狀態1000。其後，IOSF操作開始，且狀態機進入閒置狀態0000。自此閒置狀態，控制繼續至信用請求狀態0100或作 用中請求狀態0010。當處於信用請求狀態時，下一轉變為至信用確認狀態0110，且其後轉變至信用初始化狀態0101(且其後返回至閒置狀態)。
仍參看圖4B，自作用中請求狀態0010，控制繼續進行至信用請求狀態0100或作用中狀態0011。在作用中操作期間，控制可在作用中狀態0011與閒置NAK狀態0001之間反覆地進行。應理解，展示於圖4B中的實際狀態及轉變為代表性的，且在其他實施例中可發生變化。此外，應理解，由圖4B之狀態表示的ISM可呈現不同於IOSF代理之閒置狀態機的狀態及轉變(及針對PCIe代理及網狀架構的類似控制)。
實施例因此可用以將IP區塊整合至SoC或其他處理器中，尤其是整合IP區塊以耦接至PCIe根複合體的此等裝置。作為一實例，處理器可包括經由PCIe次級匯流排整合至處理器(在單一晶粒上)中的為PCIe裝置之一或多個IP區塊。儘管本發明之範疇在此方面並不受限，但此SoC可包括於微型伺服器或其他計算平台中，其中SoC支援整合式裝置上的SRIOV。
現參看圖5，展示根據本發明之一實施例的用於執行鏈路初始化之方法的流程圖。如圖5中所展示，方法200可藉由諸如根埠之初始化邏輯的硬體、軟體及/或韌體之組合以及諸如橋接邏輯之閒置狀態機及耦接至橋接邏輯之代理之閒置狀態機的一或多個閒置狀態機來執行。在一些實施例中，此類邏輯可實施為一或多個微控制器、狀態機或 其他硬寫碼邏輯。如可看出，方法200藉由執行鏈路初始化以初始化根埠與橋接邏輯之間的第一鏈路且進一步初始化橋接邏輯與代理之間的第二鏈路(區塊205)來開始。接著，控制傳遞至區塊210，在該區塊處，信用針對橋接邏輯之陰影信用計數器中的根埠而初始化。此等陰影信用計數器可採用對應於存在於根埠中之信用計數器的一組信用計數器之形式，使得關於根埠中之可用信用的資訊可用於橋接邏輯。在區塊215處，信用可針對橋接邏輯之陰影信用計數器中的代理而初始化。再者，關於可用信用之此資訊亦可傳達至根埠自身，即根埠的異動層。藉由將代理之此信用資訊提供至根埠自身，根埠之仲裁邏輯可使其仲裁決策至少部分基於可用信用資訊，使得當異動由根埠選擇並輸出時，保證其被成功接收到並儲存於代理的可用緩衝器中。應理解，儘管在圖5之實施例中以此高階展示，但許多變化及替代例有可能。
現參看圖6，展示根據本發明之實施例的用於將異動自根埠傳達至下游代理之方法的流程圖。如圖6中所展示，方法220可由根埠、橋接邏輯及代理之各種邏輯執行，如上文所描述。
在區塊225處，在橋接邏輯中自根埠接收異動。應理解，此異動可具有不同類型中之一者，例如，發佈、非發佈或完成類型，且可包括各種標頭、命令及有效負載資訊。在區塊230處，頻率轉換可在橋接邏輯之時脈交叉邏輯中執行。在一實施例中，AGF可用以執行時脈交叉操作， 使得在第一頻率下接收自根埠的資料可以潛在不同之第二頻率輸出至代理。
仍參考圖6，控制接著傳遞至可轉換異動之格式的區塊235。更具體而言，根據PCIe協定之格式接收的PCIe異動可經轉換為IOSF協定的格式。應理解，雖然本文中所描述之實例是關於PCIe/IOSF通訊，但本發明之範疇在此方面並不受限，且其他協定之間的通訊在其他實施例中有可能。請注意，此格式轉換可包括將存在於PCIe封包中之標頭及資料資訊分離成分離命令及資料部分從而在IOSF互連件之主要介面的分離命令及資料路徑上傳達。控制接著傳遞至菱形240以針對給定類型之異動判定足夠信用是否在代理中可用。若是，則控制傳遞至區塊245，在該區塊處，異動經由第二互連件之分離命令及資料介面發送至代理。否則，異動可維持於橋接邏輯之緩衝器或其他儲存器中，直至此等信用可用(使得控制自菱形240傳遞至區塊245從而傳輸此異動)。應理解，儘管在圖6之實施例中以此高階展示，但許多變化及替代例有可能。
現參看圖7，展示根據本發明之實施例的用於將異動自下游代理傳達至根埠之方法的流程圖。如圖7中所展示，方法220可由根埠、橋接邏輯及代理之各種邏輯執行，如上文所描述。
如圖7中可看出，方法250藉由自代理接收橋接邏輯中之異動之標頭資訊及資料資訊而開始(區塊255)。在區塊260處，頻率轉換可在時脈交叉邏輯(例如，AGF)中執行。 接著，判定給出之異動是否已由仲裁器選擇(菱形265)。儘管本發明之範疇在此方面並不受限，但此仲裁可在橋接邏輯之仲裁邏輯中執行，且可係基於關於足夠信用是否可用於給定類型之異動的根埠中之判定，可基於異動之優先級，及/或可係基於其他資訊。當選擇給定異動時，控制傳遞至區塊270，在該區塊處，異動格式可自第二格式轉換至第一格式。舉例而言，異動之分離命令及資料資訊可經合併成經組合異動。其後，控制傳遞至區塊275，在該區塊處，異動經由第一互連件發送至根埠。應理解，儘管在圖7之實施例中以此高階展示，但許多變化及替代例有可能。
應理解，包括如本文中所描述之整合式裝置的處理器或SoC(或其他積體電路)可用於許多不同系統中，範圍為小型攜帶型裝置至高效能計算系統及網路。現參看圖8，展示根據本發明之一實施例的系統之方塊圖。在圖8之實施例中，系統900可為包括多個域之SoC，該等多個域中的每一者可經控制而以獨立操作電壓及操作頻率操作。作為特定說明性實例，系統900可為可購自因特爾公司的基於Intel®架構CoreTM的SoC，諸如i3、i5、i7或另一此類處理器。然而，諸如可自加利福尼亞州森尼維耳市之高級微型裝置公司(Advanced Micro Devices,Inc.(AMD))購得之其他低功率SoC或處理器、來自ARM控股有限公司的基於ARM之設計或其授權或者來自加利福尼亞州森尼維耳市之MIPS科技公司的基於MIPS之設計或其授權或採用者可替代地在諸如蘋果A7處理器、高通驍龍(Qualcomm Snapdragon)處理 器或德州儀器(Texas Instruments)OMAP處理器的其他實施例中存在。此SoC可用於低功率系統中，諸如智慧型電話、平板電腦、平板手機電腦、UltrabookTM電腦、IoT裝置、穿戴型裝置或其他攜帶型計算裝置中。
在展示於圖8中之高階視圖中，SoC 900包括核心域910，該核心域包括多個核心。核心域910可包括一或多個處理器核心、一或多個快取記憶體及其他電路。域之每一核心可支援一或多個指令集(例如，x86指令集(具有已添加有較新版本的一些擴展)、MIPS指令集、ARM指令集(具有諸如NEON的可選額外擴展))或其他指令集或其組合。請注意，核心單元中的一些可為異質資源(例如，不同設計的)。此外，每一此核心可耦接至快取記憶體(圖中未示)，其在一實施例中可為共用層級(L2)快取記憶體。非依電性儲存器930可用以儲存各種程式及其他資料。舉例而言，此儲存器可用以儲存微碼、諸如BIOS之啟動資訊、其他系統軟體等等中的至少數個部分。
核心域910亦可包括諸如網路介面之介面以實現至SoC之額外電路的互連。在一實施例中，核心域910耦接至根複合體915及記憶體控制器935。又，記憶體控制器935控制與諸如DRAM之記憶體的通訊(為易於說明在圖8中未展示)。
根複合體915可包括多種根埠，包括具有完整異動、鏈路及實體層以及如本文中所描述之根埠的習知PCIe報告，其包括僅異動層以介接至橋接邏輯920。應理解，雖 然單一橋接邏輯920為易於說明而展示，但可提供多個橋接邏輯，其每一者介接於根複合體915之對應根埠與對應裝置925之間，對應裝置可為整合式裝置，諸如專用處理器、加速度計或其他此裝置。橋接邏輯920可經組配以介接於對應根埠之異動層與給定裝置925之間並執行本文中所描述的各種初始化、信用管理、異動及頻率轉換以及功率狀態管理操作。
亦可存在其他加速度計。在圖8之說明中，視訊寫碼器950可執行包括視訊資訊之編碼及解碼的寫碼操作，例如，提供對高清晰度視訊內容的硬體加速支援。顯示控制器955進一步可經提供以促進顯示操作，包括提供對系統之內部及外部顯示的支援。此外，安全性處理器945可存在以執行安全性操作。單元中之每一者可具有經由功率管理器940控制的功率消耗，其可包括控制邏輯以執行各種功率管理技術。
在一些實施例中，SoC 900可進一步包括耦接至相干網狀架構的非相干網狀架構，各種周邊裝置可耦接至該相干網狀架構。一或多個介面960a至960d實現與一或多個晶片外裝置的通訊。此等通訊可係根據其他類型通訊協定當中的多種通訊協定，諸如PCIeTM、GPIO、USB、I2C、UART、MIPI、SDIO、DDR、SPI、HDMI。儘管在圖8之實施例中以此高階展示，但應理解本發明之範疇並不限於此方面。
現參看圖9，展示實施例可與之一起使用的實例 系統之方塊圖。如可看出，系統1200可為智慧型電話或其他無線通訊器。基頻處理器1205經組配以執行關於待自系統傳輸或由系統接收的通訊信號之各種信號處理。又，基頻處理器1205耦接至應用程式處理器1210，除諸如許多熟知社交媒體及多媒體應用程式外，該應用程式處理器可為系統之主要SoC以執行OS及其他系統軟體。應用程式處理器1210可經進一步組配以執行針對裝置的多種其他計算操作，且可包括如本文中所描述的晶粒上互連架構，包括根埠、橋接邏輯及整合式裝置。
又，應用程式處理器1210可耦接至使用者介面/顯示器1220，例如觸控式螢幕顯示器。此外，應用程式處理器1210可耦接至記憶體系統，包括非依電性記憶體(即，快閃記憶體1230)及系統記憶體(即，動態隨機存取記憶體(DRAM)1235)。如進一步可看出，應用程式處理器1210進一步耦接至俘獲裝置1240，諸如可記錄視訊及/或靜態影像的一或多個影像俘獲裝置。
仍參看圖9，包含用戶識別模組及可能安全儲存器及密碼處理器的通用積體電路卡(UICC)1240亦耦接至應用程式處理器1210。系統1200可進一步包括可耦接至應用程式處理器1210的安全性處理器1250。多個感測器1225可耦接至應用程式處理器1210以實現諸如加速度計及其他環境資訊的多種所感測資訊之輸入。音訊輸出裝置1295可提供介面以輸出(例如)呈語音通訊、所播放或串流傳輸之音訊資料等等之形式的聲音。
如進一步所說明，提供經由NFC天線1265在NFC近場中通訊的近場通訊(NFC)非接觸式介面1260。雖然圖9中展示單獨天線，但應理解在一些實施中，可提供一個天線或一組不同天線以實現各種無線功能性。
功率管理積體電路(PMIC)1215耦接至應用程式處理器1210以執行平台層級功率管理。為此，PMIC 1215可發佈功率管理請求至應用程式處理器1210以按需要進入某些低功率狀態。此外，基於平台約束，PMIC 1215亦可控制系統1200之其他組件的功率位準。
為能夠傳輸並接收通訊，各種電路可耦接於基頻處理器1205與天線1290之間。具體言之，可存在射頻(RF)收發器1270及無線區域網路(WLAN)收發器1275。大體而言，RF收發器1270可用於根據諸如3G或4G無線通訊協定之給定無線通訊協定接收並傳輸無線資料及呼叫，諸如根據分碼多重存取(CDMA)、全球行動通訊系統(GSM)、長期演進(LTE)或其他協定。另外，可存在GPS感測器1280。亦可提供諸如無線電信號(例如，AM/FM及其他信號)之接收或傳輸的其他無線通訊。另外，亦可經由WLAN收發器1275實現諸如根據BluetoothTM標準或諸如IEEE 802.11a/b/g/n之IEEE 802.11標準的局部無線通訊。
現參看圖10，展示實施例可與之一起使用的另一實例系統之方塊圖。在圖10之說明中，系統1300可為行動低功率系統，諸如平板電腦、2：1平板電腦、平板手機或其他可轉換或獨立的平板電腦系統。如所說明，SoC 1310存 在，且可經組配以作為裝置之應用程式處理器操作。SoC 1310可包括如本文中所描述的晶粒上互連件架構，包括根埠、橋接邏輯及整合式裝置。
多種裝置可耦接至SoC 1310。在所展示之說明中，記憶體子系統包括耦接至SoC 1310之快閃記憶體1340及DRAM 1345。另外，觸控面板1320耦接至SoC 1310以經由觸摸提供顯示能力及使用者輸入，包括虛擬鍵盤在觸控面板1320之顯示器上的提供。為了提供有線網路連接性，SoC 1310耦接至乙太網路介面1330。周邊裝置集線器1325耦接至SoC 1310以實現與各種周邊裝置的介接，諸如可借助於各種埠或其他連接器中的任一者而耦接至系統1300。
除SoC 1310內之內部功率管理電路及功能性外，PMIC 1380耦接至SoC 1310以(例如)基於系統由電池1390供電抑或經由AC配接器1395由AC電力供電而提供基於平台的功率管理。除此基於電源之功率管理外，PMIC 1380可基於環境及使用條件而進一步執行平台功率管理活動。再者，PMIC 1380可將控制及狀態資訊傳達至SoC 1310以引起SoC 1310內的各種功率管理動作。
仍參看圖10，為了提供無線能力，WLAN單元1350耦接至SoC 1310，且又耦接至天線1355。在各種實施中，WLAN單元1350可提供根據包括IEEE 802.11協定、BluetoothTM協定或任何其他無線協定的一或多個無線協定之通訊。
如進一步所說明，多個感測器1360可耦接至SoC 1310。此等感測器可包括各種加速度計、環境及其他感測器(包括使用者示意動作感測器)。最終，音訊編解碼器1365耦接至1310以提供介面至音訊輸出裝置1370。當然應理解，雖然藉由圖10中之此特定實施來展示，但許多變化及替代例有可能。
現參看圖11，展示根據本發明之一實施例的系統之方塊圖。如圖11中所展示，諸如高執行計算系統的多處理器系統1500可又耦接至HPC網路的其他系統。系統1500包括經由點對點互連件1550耦接的第一處理器1570及第二處理器1580。如圖11中所展示，處理器1570及1580中之每一者可為許多核心處理器，包括代表性第一及第二處理器核心(即，處理器核心1574a及1574b以及處理器核心1584a及1584b)。每一處理器1570及1580進一步可包括如本文中所描述的根複合體1575及1585，包括兩個習知根埠及基於異動層的根埠。又，此等根埠經由對應橋接邏輯1577及1587與整合式裝置1579及1589介接，其可為任何所要類型之專用處理器、加速度計或待整合至處理器中的其他所要裝置。
仍參看圖11，第一處理器1570進一步包括記憶體控制器集線器(MCH)1572及點對點(P-P)介面1576及1578。類似地，第二處理器1580包括MCH 1582及P-P介面1586及1588。如圖11中所展示，MCH 1572及1582將處理器耦接至各別記憶體(即，記憶體1532及記憶體1534)，其可為本端附接至各別處理器之系統記憶體(例如，DRAM)的部分。第一 處理器1570及第二處理器1580可分別經由P-P互連件1562及1564耦接至晶片組1590。如圖11中所展示，晶片組1590包括P-P介面1594及1598。
此外，晶片組1590包括藉由P-P互連件1539使晶片組1590與高效能圖形引擎1538耦接的介面1592。又，晶片組1590可經由介面1596耦接至第一匯流排1516。如圖11中所示，各種輸入/輸出(I/O)裝置1514可連同匯流排橋接器1518一起耦接至第一匯流排1516，該匯流排橋接器將第一匯流排1516耦接至第二匯流排1520。在一個實施例中，各種裝置可耦接至第二匯流排1520，包括(例如)鍵盤/滑鼠1522、通訊裝置1526及諸如磁碟機或可包括程式碼1530之其他大容量儲存裝置的資料儲存單元1528。另外，音訊I/O 1524可耦接至第二匯流排1520。
現參看圖12，展示根據本發明之一實施例之晶片系統的方塊圖。如圖12中所展示，SoC 300可包括核心域310及周邊裝置域340，其可實施為整合式I/O(IIO)集線器。一般而言，核心域310包括多個核心3200至320n，其每一者借助於快取控制器3220至322n而耦接至共用快取記憶體的局部部分，即末級快取記憶體(LLC)3240至324n的給定片段。如進一步所說明，核心域310亦包括本籍代理/記憶體控制器330，其可與晶片外記憶體(諸如DRAM)介接。此外，功率控制單元(PCU)335可整合於核心域310內。
仍參看圖12，IIO集線器340包括PCIe網狀架構345，其根據一實施例可包括電路從而實現經由對應橋接邏 輯3500至350n與例如IOS協定之另一協定頻率的晶片上裝置的介接)。如圖12之說明中所展示，此等裝置可包括千兆位元乙太網路(GbE)控制器360及直接記憶體存取引擎365。如進一步所說明，PCIe網狀架構345可經由給定鏈路耦接至各種晶片外周邊裝置，諸如經由一或多個PCIe鏈路(例如，PCIe第三代鏈路及/或企業南橋介面/直接媒體介面(ESI/DMI)鏈路)耦接。應理解，儘管在圖12之實施例中以此高階展示，但許多變化及替代例有可能。
以下實例關於另外實施例。
在一個實例中，一種設備包含：一半導體晶粒，其包括但不限於：至少一核心以執行指令；一代理以執行至少一功能；一根複合體，其包括一第一根埠以介接至一第一裝置以經由一第一互連件耦接至該設備及一第二根埠以經由一橋接邏輯介接至該代理；及該橋接邏輯，其將該第二根埠介接至該代理，將一第一異動自具有一第一格式之該第一根埠轉換成一第二格式且將具有該第二格式之該第一異動傳達至該代理。
在一實例中，該橋接邏輯包含：一第一格式轉換邏輯，其將具有該第一格式之該第一異動轉換成具有該第二格式的該第一異動；及一第二格式轉換邏輯，其將具有該第二格式之一第二異動自該代理轉換成具有該第一格式的該第二異動。
在一實例中，該第一格式變換邏輯分離該第一異動之命令資訊與資料資訊且在耦接於該橋接邏輯與該代理 之間的該半導體晶粒之一第二互連件之一第一介面上傳達該命令資訊，及在該第二互連件之一第二介面上傳達該資料資訊；且該第二格式轉換邏輯在該第二互連件之一第三介面上接收該第二異動的命令資訊且在該第二互連件之一第四介面上接收該第二異動的資料資訊，且在一單一介面上將該命令資訊及該資料資訊傳達至該第二根埠。
在一實例中，該橋接邏輯包含一第一陰影信用計數器以維持信用在該第二根埠中可用，該第一陰影信用計數器鏡映該第二根埠之一信用計數器的信用資訊。
在一實例中，該橋接邏輯進一步包含一仲裁邏輯以至少部分基於該第一陰影信用計數器中之資訊而選擇一異動以自該代理轉送至該第二根埠。
在一實例中，該橋接邏輯進一步包含一時脈交叉邏輯。
在一實例中，該橋接邏輯進一步包含一閒置狀態機以將一第一互連協定之一初始化程序映射至一第二互連協定的一初始化程序。
在一實例中，該橋接邏輯之該閒置狀態機使得該第二根埠之一初始化邏輯回應於該代理之一閒置狀態機之一信用請求狀態而處於一實體層可用狀態。
在一實例中，該橋接邏輯之該閒置狀態機使得該第二根埠之該初始化邏輯回應於該代理之該閒置狀態機之一信用完成狀態而處於一鏈路層可用狀態。
在一實例中，該第一根埠包括一異動層、一鏈路 層及一實體層，且該第二根埠包括一異動層且並不包括一鏈路層或一實體層。
在一實例中，該第二根埠包含一異動層以在無一鏈路層或一實體層情況下與該橋接邏輯介接。
在一實例中，該根複合體包含：一中斷處理器，其經由耦接於該代理與該根複合體之間的一旁頻帶網路自該代理接收一中斷，該中斷處理器處理該中斷且將中斷資訊提供至該第二根埠；及一錯誤處理器，其經由該旁頻帶網路自該代理接收一錯誤指示，該錯誤處理器處理該錯誤指示並提供錯誤資訊至該第二根埠。
在一實例中，該第二根埠列舉一非零匯流排編號至該代理以使得該代理使得多個虛擬功能能夠共用該代理的至少一資源。
在一實例中，該設備可為可使用各種構件實施的一處理器。
在一實例中，該處理器包含併入於一使用者設備觸控啟用裝置中的一SoC。
在另一實例中，一種系統包含一顯示器及一記憶體，並包括以上實例中之一或多者的處理器。
在另一實例中，一種系統包含：具有一半導體晶粒之一SoC，該半導體晶粒包括但不限於：至少一核心以執行指令；一代理，其包括至少一資源以由多個功能、一第二通訊協定之該代理共用；一根複合體，其包括一第一根埠以介接至耦接至該SoC的一第一裝置及一第二根埠以列 舉該代理的一非零匯流排編號；及一橋接邏輯，其將該第二根埠之一異動層介接至該代理，該橋接邏輯包括一仲裁邏輯以自該代理選擇多個請求中的一者且將一予許發送至該代理以使得該代理能夠將對應於該所選擇請求的一異動發送至該橋接邏輯，該異動係針對該第二根埠。該系統可進一步包括該第一裝置，其經由一第一通訊協定之一第一互連件耦接至該SoC。
在一實例中，該橋接邏輯包含：一第一格式轉換邏輯，其將該第二通訊協定之異動轉換成第一通訊協定；及一第二格式轉換邏輯，其將第一通訊協定之一第二異動自該第二根埠轉換至第二通訊協定。
在一實例中，該橋接邏輯包含一第一陰影信用計數器以維持信用在該第二根埠中可用，該第一陰影信用計數器鏡映該第二根埠之一信用計數器的信用資訊。
在一實例中，該橋接邏輯進一步包含：一時脈交叉邏輯；及一閒置狀態機，其將該第一通訊協定之一初始化程序映射至該第二通訊協定的一初始化程序。
在一實例中，該橋接邏輯之該閒置狀態機使得該第二根埠之一初始化邏輯回應於該代理之一閒置狀態機的一信用請求狀態而處於一實體層可用狀態，且使得該第二根埠之該初始化邏輯回應於該代理之該閒置狀態機之一信用完成狀態而處於一鏈路層可用狀態。
在再一實例中，一種方法包含：初始化耦接於一根複合體之一根埠與一橋接邏輯之間的一第一鏈路，該第 一鏈路在一異動層級通訊；初始化在該橋接邏輯與一代理之間耦接的一第二鏈路，其中該第二鏈路具有一第二通訊協定且該第一鏈路具有一第一通訊協定；藉由對應於該根埠之關聯信用計數器之初始信用值的初始信用值而初始化該橋接邏輯之第一組信用計數器；及藉由對應於該代理之關聯信用計數器之初始信用值的初始信用值而初始化該橋接邏輯之第二組信用計數器，且將該第二組信用計數器的該等初始信用值傳達至該根埠。
在一實例中，該方法進一步包含：自該代理接收該橋接邏輯中的一第一異動；將該第一異動自該第二通訊協定之一格式轉換至該第一通訊協定的一格式；及至少部分基於該第一組信用計數器中的資訊將具有該第一通訊協定之該格式的該第一異動發送至該根埠。
在一實例中，該方法進一步包含在該橋接邏輯之時脈交叉邏輯中執行針對該第一異動的一頻率轉換。
在一實例中，該方法進一步包含若第一組信用計數器中的一第一信用計數器指示該根埠中存在該第一異動之可用空間，則將該第一異動發送至該根埠，該可用空間與該第一異動的一類型相關聯。
在一實例中，該方法進一步包含自該代理接收該第一異動作為包括一標頭部分及一資料部分的一分裂異動且連續發送該第一異動至該根埠。
在一實例中，該方法進一步包含：自該橋接邏輯中之該代理接收一第一更新請求(request put)，該第一更新 請求請求將該第一異動自該代理傳輸至該根埠；至少部分基於儲存於第一組信用計數器中的資訊將一予許訊息發送至該代理以使得該代理發送該第一異動；自該代理接收該第一異動，將該第一異動自該第二通訊協定之該格式轉換至該第一通訊協定的該格式並將具有該第一通訊協定之該格式的該第二異動發送至該根埠。
在一實例中，該方法進一步包含：在不存在對該代理的未決異動時，進入該橋接邏輯之一閒置狀態機的一閒置狀態；以及其後閘控該代理之至少一部分及該橋接邏輯的至少一部分。
在一實例中，該方法進一步包含回應於一喚醒事件對該橋接邏輯之該至少部分解除閘控且對該代理的該至少部分解除閘控。
在另一實例中，一種包括指令之電腦可讀媒體執行以上實例之任一者的方法。
在另一實例中，一種設備包含用於執行以上實例中之任一者的方法之構件。
在另一實例中，一種包括資料之電腦可讀媒體應由至少一機器使用以製造至少一積體電路來執行以上實例中之任一者的方法。
應理解，以上實例之各種組合有可能。
設計可經歷自建立至模擬至製造的各種階段。表示設計之資料可用多種方式表示設計。首先，如在模擬中有用的，可使用硬體描述語言或另一功能描述語言表示硬 體。另外，可在設計程序之一些階段處產生具有邏輯及/或電晶體閘之電路層級模型。此外，在某一階段，大部分設計達到表示各種裝置在硬體模型中之實體置放的資料之層級。在使用習知半導體製造技術之狀況下，表示硬體模型之資料可為指定各種特徵在用於用以產生積體電路之遮罩的不同遮罩層上之存在或不存在的資料。在設計之任何表示中，資料可儲存於任何形式之機器可讀媒體中。記憶體或磁性或光學儲存裝置(諸如，光碟)可為用以儲存資訊之機器可讀媒體，該資訊係經由經調變或以其他方式產生以傳輸此資訊之光波或電波傳輸。當傳輸指示或攜載程式碼或設計之電載波時，就執行電信號之複製、緩衝或重新傳輸而言，產生新副本。因此，通訊提供者或網路提供者可至少臨時將體現本發明之實施例之技術的物件(諸如，編碼成載波之資訊)儲存於有形非暫時性機器可讀媒體上。
如本文所使用之模組係指硬體、軟體及/或韌體之任何組合。作為一實例，模組或邏輯包括與非暫時性媒體相關聯的諸如微型控制器之硬體以儲存經調適以由微型控制器執行的程式碼。因此，在一個實施例中，提及模組或邏輯指硬體，其具體言之經組配以辨識及/或執行待保存於非暫時性媒體上的程式碼。此外，在另一實施例中，對模組之使用係指包括程式碼之非暫時性媒體，具體言之，該程式碼經調適以由微控制器執行以執行預定操作。且因為可進行推斷，因此在又一實施例中，術語模組(在此實例中)可指微控制器及非暫時性媒體之組合。常常，說明為單 獨邊界之模組邊界通常變化且有可能重疊。舉例而言，第一模組及第二模組可共用硬體、軟體、韌體或其組合，同時有可能保持一些獨立硬體、軟體或韌體。在一實施例中，術語邏輯之使用包括硬體，諸如電晶體、暫存器或其他硬體，諸如可規劃邏輯裝置。
在一實施例中，片語「以」或「經組配以」之使用指配置、放在一起、製造、供出售、引入及/或設計設備、硬體、邏輯或元件以執行所指明或所判定任務。在此實例中，若並未在操作中之設備或其元件經設計、耦接及/或互連以執行該所指明任務，則該設備或其元件仍「經組配以」執行所指明任務。作為純粹例示性實例，邏輯閘可在操作期間提供0或1。但「經組配以」將啟用信號提供至時脈之邏輯閘並不包括可提供1或0之每個可能的邏輯閘。實情為，邏輯閘為按使得在操作期間1或0輸出用以啟用時脈之某種方式耦接的邏輯閘。再一次應注意，術語「經組配以」之使用並不需要操作，而實情為，集中於設備、硬體及/或元件之潛在狀態，其中在潛在狀態下，設備、硬體及/或元件經設計以在設備、硬體及/或元件正操作時執行特定任務。
此外，在一實施例中，片語「能夠」及或「可操作以」之使用指某一設備、邏輯、硬體及/或元件，其係以能夠以指定方式使用設備、邏輯、硬體及/或元件之方式設計。應注意，如上文所提及，在一個實施例中，以、能夠或可操作以之使用指設備、邏輯、硬體及/或元件之潛在狀態，其中該設備、邏輯、硬體及/或元件並未在操作中，但 其係以使得能夠以指定方式使用設備之方式進行設計。
如本文所使用，值包括數字、狀態、邏輯狀態或二進位邏輯狀態之任何已知表示。常常，邏輯位準、邏輯值(logic value)或邏輯值(logical value)之使用亦被稱作1及0，其簡單地表示二進位邏輯狀態。舉例而言，1係指高邏輯位準且0係指低邏輯位準。在一實施例中，諸如電晶體或快閃記憶體胞元之儲存裝置胞元可能能夠保存單一邏輯值或多個邏輯值。然而，已使用電腦系統中之值的其他表示。舉例而言，十進位數字十亦可表示為二進位值1010及十六進位字母A。因此，值包括能夠保存於電腦系統中之資訊之任何表示。
此外，可由值或值之部分來表示狀態。作為一實例，諸如邏輯一之第一值可表示預設或初始狀態，而諸如邏輯零之第二值可表示非預設狀態。另外，在一實施例中，術語重置及設定分別係指預設及經更新值或狀態。舉例而言，預設值可能包括高邏輯值(亦即，重置)，而經更新值有可能包括低邏輯值(亦即，設定)。應注意，可利用值之任何組合來表示任何數目個狀態。
貫穿於本說明書對「一實施例(one embodiment 或an embodiment)」之參考意謂結合實施例描述之特定特徵、結構或特性包括於本發明之至少一實施例中。因此，片語「在一實施例中(in one embodiment或in an embodiment)」貫穿本說明書在各處之出現未必全部指同一實施例。此外，在一或多個實施例中，具體特點、結構或特徵可以任何適 合方式組合。
實施例可用於許多不同類型之系統中。舉例而言，在一實施例中，通訊裝置可經配置以執行本文中所描述之各種方法及技術。當然，本發明之範疇並非限於通訊裝置，且實情為其他實施例可係針對用於處理指令的其他類型之設備，或包括回應於在計算裝置上執行而使得裝置進行本文中所描述之方法及技術中之一或多者的指令之一或多個機器可讀媒體。
實施例可以程式碼實施，且可儲存於其上已儲存有指令的非暫時性儲存媒體上，該等指令可用以程式化系統以執行指令。實施例亦可實施於資料中，且可儲存於非暫時性儲存媒體上，其在由至少一機器使用情況下使得至少一機器製造至少一積體電路執行一或多個操作。儲存媒體可包括(但不限於)任何類型之磁碟，包括軟碟、光碟、固態硬碟(SSD)、光碟唯讀記憶體(CD-ROM)、可重寫光碟(CD-RW)及磁光碟；諸如唯讀記憶體(ROM)之半導體裝置；隨機存取記憶體(RAM)，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可編程唯讀記憶體(EPROM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)；磁性或光學卡；或適於儲存電子指令的任何其他類型之媒體。
雖然已關於有限數目個實施例描述本發明，但熟習此項技術者將瞭解自本發明之眾多修改及變化。希望隨 附申請專利範圍涵蓋如屬於本發明之真實精神及範疇內的所有此等修改及變化。
100‧‧‧SoC部分
110‧‧‧根複合體
1120~112n‧‧‧根埠
115‧‧‧鏈路
116‧‧‧中斷處理器
118‧‧‧錯誤處理器
1200~120n‧‧‧橋接邏輯
1300~130n‧‧‧IP邏輯
135‧‧‧互連件
140‧‧‧旁頻帶網路

Claims (26)

  1. 一種設備，其包含：一半導體晶粒，其包括但不限於：至少一核心以執行指令；一代理以執行至少一功能；一根複合體，包括一第一根埠，其介接至一經由一第一互連件耦接至該設備之第一裝置，及一第二根埠，其經由一橋接邏輯介接至該代理；以及該橋接邏輯將該第二根埠介接至該代理，將來自該第一根埠之一第一異動所具有的一第一格式轉換成一第二格式，且將具有該第二格式之該第一異動傳達至該代理。
  2. 如請求項1之設備，其中該橋接邏輯包含：一第一格式轉換邏輯，其將具有該第一格式之該第一異動轉換成具有該第二格式的該第一異動；以及一第二格式轉換邏輯，其將來自該代理之具有該第二格式之一第二異動轉換成具有該第一格式的該第二異動。
  3. 如請求項2之設備，其中該第一格式轉換邏輯分離該第一異動之命令資訊與資料資訊且在耦接於該橋接邏輯與該代理之間的該半導體晶粒之一第二互連件之一第一介面上傳達該命令資訊，及在該第二互連件之一第二介面上傳達該資料資訊；以及 其中該第二格式轉換邏輯在該第二互連件之一第三介面上接收該第二異動的命令資訊且在該第二互連件之一第四介面上接收該第二異動的資料資訊，且在一單一介面上將該命令資訊及該資料資訊傳達至該第二根埠。
  4. 如請求項1之設備，其中該橋接邏輯包含一第一陰影信用計數器以維持信用在該第二根埠中可用，該第一陰影信用計數器鏡映該第二根埠之一信用計數器的信用資訊。
  5. 如請求項4之設備，其中該橋接邏輯進一步包含一仲裁邏輯以至少部分基於該第一陰影信用計數器中的資訊而選擇一異動由該代理轉送至該第二根埠。
  6. 如請求項4之設備，其中該橋接邏輯進一步包含一時脈交叉邏輯。
  7. 如請求項4之設備，其中該橋接邏輯進一步包含一閒置狀態機以將一第一互連協定之一初始化程序映射至一第二互連協定的一初始化程序。
  8. 如請求項7之設備，其中該橋接邏輯之該閒置狀態機使第二根埠之一初始化邏輯回應於該代理之一閒置狀態機之一信用請求狀態而處於一實體層可用狀態。
  9. 如請求項8之設備，其中該橋接邏輯之該閒置狀態機使該第二根埠之該初始化邏輯回應於該代理之該閒置狀態機之一信用完成狀態而處於一鏈路層可用狀態。
  10. 如請求項1之設備，其中該第一根埠包括一異動層、一 鏈路層及一實體層，且該第二根埠包括一異動層且不包括一鏈路層或一實體層。
  11. 如請求項1之設備，其中該第二根埠包含一異動層以在無一鏈路層或一實體層下與該橋接邏輯介接。
  12. 如請求項1之設備，其中該根複合體包含：一中斷處理器，其經由耦接於該代理與該根複合體之間的一旁頻帶網路自該代理接收一中斷，該中斷處理器處理該中斷且將中斷資訊提供至該第二根埠；以及一錯誤處理器，其經由該旁頻帶網路自該代理接收一錯誤指示，該錯誤處理器處理該錯誤指示並提供錯誤資訊至該第二根埠。
  13. 如請求項1之設備，其中該第二根埠向該代理列舉一非零匯流排編號至以使該代理啟用多個虛擬功能以共用該代理的至少一資源。
  14. 一種系統，其包含：一具有一半導體晶粒之晶片系統(SoC)，該半導體晶粒包括但不限於：至少一核心以執行指令；一代理，其包括至少一資源由多個功能、一第二通訊協定之該代理共用；一根複合體，包括一第一根埠，其介接至一耦接至該SoC的第一裝置，及一第二根埠，其向該代理列舉一非零匯流排編號；以及一橋接邏輯，其將該第二根埠之一異動層介接 至該代理，該橋接邏輯包括一仲裁邏輯以自該代理選擇多個請求中的一者且發送一予許至該代理以使該代理能夠將一對應於該所選擇請求的異動發送至該橋接邏輯，該異動係針對該第二根埠；以及該第一裝置經由一第一通訊協定之一第一互連件耦接至該SoC。
  15. 如請求項14之系統，其中該橋接邏輯包含：一第一格式轉換邏輯，其將該第二通訊協定之異動轉換為該第一通訊協定；以及一第二格式轉換邏輯，其將來自該第二根埠之該第一通訊協定之一第二異動轉換至該第二通訊協定。
  16. 如請求項14之系統，其中該橋接邏輯包含一第一陰影信用計數器以維持信用在該第二根埠中可用，該第一陰影信用計數器鏡映該第二根埠之一信用計數器的信用資訊。
  17. 如請求項16之系統，其中該橋接邏輯進一步包含：一時脈交叉邏輯；以及一閒置狀態機，其將該第一通訊協定之一初始化程序映射至該第二通訊協定的一初始化程序。
  18. 如請求項17之系統，其中該橋接邏輯之該閒置狀態機使該第二根埠之一初始化邏輯回應於該代理之一閒置狀態機的一信用請求狀態而處於一實體層可用狀態，且使該第二根埠之該初始化邏輯回應於該代理之該閒置狀態機之一信用完成狀態而處於一鏈路層可用狀態。
  19. 一種上面儲存有資料的機器可讀媒體，資料若由至少一機器使用，使該至少一機器製造至少一積體電路以執行包含以下步驟的一方法：初始化耦接於一根複合體之一根埠與一橋接邏輯之間的一第一鏈路，該第一鏈路在一異動層級通訊；初始化耦接於該橋接邏輯與一代理之間的一第二鏈路，其中該第二鏈路是一第二通訊協定者且該第一鏈路是一第一通訊協定者；用對應於該根埠之關聯信用計數器之初始信用值的初始信用值來初始化該橋接邏輯之一第一組信用計數器；以及用對應於該代理之關聯信用計數器之初始信用值的初始信用值來初始化該橋接邏輯之一第二組信用計數器，且將該第二組信用計數器的該等初始信用值傳達至該根埠。
  20. 如請求項19之機器可讀媒體，其中該方法進一步包含：自該代理接收該橋接邏輯中的一第一異動；將該第一異動自該第二通訊協定之一格式轉換至該第一通訊協定的一格式；以及至少部分基於該第一組信用計數器中的資訊將具有該第一通訊協定之格式的該第一異動發送至該根埠。
  21. 如請求項20之機器可讀媒體，其中該方法進一步包含在該橋接邏輯之時脈交叉邏輯中執行針對該第一異動的 一頻率轉換。
  22. 如請求項20之機器可讀媒體，其中該方法進一步包含：若該第一組信用計數器中的一第一信用計數器指示該根埠中存在該第一異動之可用空間，則將該第一異動發送至該根埠，該可用空間與該第一異動的一類型相關聯。
  23. 如請求項20之機器可讀媒體，其中該方法進一步包含自該代理接收為一分裂異動的該第一異動，其包括一標頭部分及一資料部分，且連續發送該第一異動至該根埠。
  24. 如請求項20之機器可讀媒體，其中該方法進一步包含：自該橋接邏輯中之該代理接收一第一更新請求，該第一更新請求請求將該第一異動自該代理傳輸至該根埠；至少部分基於儲存於該第一組信用計數器中的資訊將一予許訊息發送至該代理以使該代理能夠發送該第一異動；自該代理接收該第一異動，將該第一異動自該第二通訊協定之格式轉換至該第一通訊協定的格式，並將具有該第一通訊協定之格式的該第二異動發送至該根埠。
  25. 如請求項19之機器可讀媒體，其中該方法進一步包含：在不存在對該代理的未決異動時，進入該橋接邏輯之一閒置狀態機的一閒置狀態；以及其後閘控該代理之至少一部分及該橋接邏輯的至 少一部分。
  26. 如請求項25之機器可讀媒體，其中該方法進一步包含回應於一喚醒事件對該橋接邏輯之該至少部分解除閘控且對該代理的該至少部分解除閘控。
TW104136859A 2014-12-17 2015-11-09 用於整合在根複合體中的裝置之方法、設備及系統 TWI601010B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/573,738 US9747245B2 (en) 2014-12-17 2014-12-17 Method, apparatus and system for integrating devices in a root complex

Publications (2)

Publication Number Publication Date
TW201636841A true TW201636841A (zh) 2016-10-16
TWI601010B TWI601010B (zh) 2017-10-01

Family

ID=56127270

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104136859A TWI601010B (zh) 2014-12-17 2015-11-09 用於整合在根複合體中的裝置之方法、設備及系統

Country Status (5)

Country Link
US (1) US9747245B2 (zh)
EP (1) EP3234789B1 (zh)
CN (1) CN107003955B (zh)
TW (1) TWI601010B (zh)
WO (1) WO2016099750A1 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9755997B2 (en) * 2012-01-13 2017-09-05 Intel Corporation Efficient peer-to-peer communication support in SoC fabrics
DE102016002897A1 (de) 2015-04-28 2016-11-03 Giesecke & Devrient Gmbh Wertdokumentbearbeitungsvorrichtung mit einem Datenkommunikationssystem und Verfahren zur Verteilung von Sensordaten in einer Wertdokumentbearbeitungsvorrichtung
US11216396B2 (en) * 2016-09-29 2022-01-04 Intel Corporation Persistent memory write semantics on PCIe with existing TLP definition
US10715526B2 (en) 2016-12-14 2020-07-14 Microsoft Technology Licensing, Llc Multiple cores with hierarchy of trust
US10416991B2 (en) 2016-12-14 2019-09-17 Microsoft Technology Licensing, Llc Secure IoT device update
US10402273B2 (en) 2016-12-14 2019-09-03 Microsoft Technology Licensing, Llc IoT device update failure recovery
RU170883U1 (ru) * 2017-03-22 2017-05-12 Акционерное общество "МЦСТ" Процессорный модуль (МОНОКУБ)
US11095556B2 (en) * 2017-06-30 2021-08-17 Intel Corporation Techniques to support multiple protocols between computer system interconnects
US11356388B2 (en) * 2017-08-18 2022-06-07 Missing Link Electronics, Inc. Real-time multi-protocol heterogeneous packet-based transport
WO2019036217A1 (en) * 2017-08-18 2019-02-21 Missing Link Electronics, Inc. HETEROGENEOUS TRANSPORT BASED ON PACKETS
US11249808B2 (en) 2017-08-22 2022-02-15 Intel Corporation Connecting accelerator resources using a switch
US10963035B2 (en) * 2017-10-11 2021-03-30 Qualcomm Incorporated Low power PCIe
KR102446172B1 (ko) * 2017-10-27 2022-09-23 삼성전자주식회사 입출력 인터페이스를 통해 통신을 수행하는 방법 및 이를 위한 장치
KR102504660B1 (ko) 2018-02-05 2023-03-02 삼성전자주식회사 응용 프로세서, 전장 프로세서, 그리고 응용 프로세서를 포함하는 컴퓨팅 장치
JP7020991B2 (ja) * 2018-05-01 2022-02-16 株式会社東芝 信号制御回路
TWI712893B (zh) * 2018-09-04 2020-12-11 瑞昱半導體股份有限公司 資料傳輸格式轉換電路及控制其操作的方法
US10599598B1 (en) * 2018-09-18 2020-03-24 Hewlett Packard Enterprise Development Lp PCIe write request acknowledgment
US10824471B2 (en) * 2019-03-22 2020-11-03 Dell Products L.P. Bus allocation system
US11379398B2 (en) * 2019-06-04 2022-07-05 Microchip Technology Incorporated Virtual ports for connecting core independent peripherals
US20200151362A1 (en) * 2019-08-21 2020-05-14 Intel Corporation Integrity and data encryption (ide) over computer buses
CN111176408B (zh) * 2019-12-06 2021-07-16 瑞芯微电子股份有限公司 一种SoC的低功耗处理方法和装置
TWI796564B (zh) * 2020-05-12 2023-03-21 緯穎科技服務股份有限公司 電子裝置及其可熱插拔的儲存裝置
CN116049044B (zh) * 2023-03-28 2023-06-23 飞腾信息技术有限公司 一种pcie设备控制方法、计算机设备及片上系统
CN116028430B (zh) * 2023-03-28 2023-06-13 飞腾信息技术有限公司 一种pcie设备扫描方法及片上系统

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100409606C (zh) 2001-08-24 2008-08-06 英特尔公司 管理数据完整性的通用输入/输出体系结构、协议和方法
US7099318B2 (en) * 2001-12-28 2006-08-29 Intel Corporation Communicating message request transaction types between agents in a computer system using multiple message groups
US20040019726A1 (en) * 2002-07-29 2004-01-29 Kelley Richard A. Buffer management and transaction control for serial I/O systems
US7441055B2 (en) 2004-03-31 2008-10-21 Intel Corporation Apparatus and method to maximize buffer utilization in an I/O controller
US7062594B1 (en) * 2004-06-30 2006-06-13 Emc Corporation Root complex connection system
US7525986B2 (en) 2004-10-28 2009-04-28 Intel Corporation Starvation prevention scheme for a fixed priority PCI-Express arbiter with grant counters using arbitration pools
US7743197B2 (en) * 2006-05-11 2010-06-22 Emulex Design & Manufacturing Corporation System and method for virtualizing PCIe devices
US8151145B2 (en) * 2008-04-03 2012-04-03 Oracle America, Inc. Flow control timeout mechanism to detect PCI-express forward progress blockage
US7873068B2 (en) 2009-03-31 2011-01-18 Intel Corporation Flexibly integrating endpoint logic into varied platforms
US8170062B2 (en) 2009-04-29 2012-05-01 Intel Corporation Packetized interface for coupling agents
US8270405B2 (en) 2009-06-30 2012-09-18 Intel Corporation Multicast support on a switch for PCIe endpoint devices
JP5374268B2 (ja) * 2009-07-28 2013-12-25 ラピスセミコンダクタ株式会社 情報処理装置
WO2012023149A2 (en) 2010-08-19 2012-02-23 Ineda Systems Pvt. Ltd Multi-root input output virtualization aware switch
JP2012064090A (ja) * 2010-09-17 2012-03-29 Renesas Electronics Corp 情報処理装置、情報処理システムおよび情報処理システムの通信方法
US8543754B2 (en) * 2011-02-25 2013-09-24 International Business Machines Corporation Low latency precedence ordering in a PCI express multiple root I/O virtualization environment
US9021156B2 (en) * 2011-08-31 2015-04-28 Prashanth Nimmala Integrating intellectual property (IP) blocks into a processor
US8930602B2 (en) 2011-08-31 2015-01-06 Intel Corporation Providing adaptive bandwidth allocation for a fixed priority arbiter
US8775700B2 (en) 2011-09-29 2014-07-08 Intel Corporation Issuing requests to a fabric
US8711875B2 (en) 2011-09-29 2014-04-29 Intel Corporation Aggregating completion messages in a sideband interface
US8929373B2 (en) 2011-09-29 2015-01-06 Intel Corporation Sending packets with expanded headers
US8713240B2 (en) 2011-09-29 2014-04-29 Intel Corporation Providing multiple decode options for a system-on-chip (SoC) fabric
US8713234B2 (en) 2011-09-29 2014-04-29 Intel Corporation Supporting multiple channels of a single interface
US8805926B2 (en) 2011-09-29 2014-08-12 Intel Corporation Common idle state, active state and credit management for an interface
US8874976B2 (en) 2011-09-29 2014-10-28 Intel Corporation Providing error handling support to legacy devices
US9053251B2 (en) 2011-11-29 2015-06-09 Intel Corporation Providing a sideband message interface for system on a chip (SoC)
IN2013KN03842A (zh) * 2012-10-27 2015-05-01 Huawei Tech Co Ltd
US20140281067A1 (en) * 2013-03-15 2014-09-18 Debendra Das Sharma Apparatus, system, and method for performing link training and equalization

Also Published As

Publication number Publication date
WO2016099750A1 (en) 2016-06-23
US9747245B2 (en) 2017-08-29
EP3234789B1 (en) 2020-08-12
EP3234789A4 (en) 2019-01-09
EP3234789A1 (en) 2017-10-25
TWI601010B (zh) 2017-10-01
CN107003955B (zh) 2021-01-15
US20160179738A1 (en) 2016-06-23
CN107003955A (zh) 2017-08-01

Similar Documents

Publication Publication Date Title
TWI601010B (zh) 用於整合在根複合體中的裝置之方法、設備及系統
CN107278299B (zh) 经由可重配置的虚拟交换机实现次级总线功能性的方法、装置和系统
US11385795B2 (en) Method and apparatus to enable individual non volatile memory express (NVMe) input/output (IO) queues on differing network addresses of an NVMe controller
EP3649556B1 (en) Techniques to support mulitple interconnect protocols for an interconnect
CN105793829B (zh) 用于集成组件互连的装置、方法和系统
CN109614256B (zh) 现场错误恢复
CN113434446A (zh) 灵活总线协议协商和启用序列
US11263165B2 (en) Apparatuses for periodic universal serial bus (USB) transaction scheduling at fractional bus intervals
KR101695328B1 (ko) 모듈러 온-다이 코히어런트 인터커넥트 방법, 장치 및 시스템
US20150186327A1 (en) Control messaging in multislot link layer flit
TWI556094B (zh) 用以控制鏈結介面之未使用硬體的電力消耗之方法、設備及系統
EP3234777B1 (en) Sideband parity handling
CN107660282B (zh) 处理多根系统中的分区复位
US20210373075A1 (en) Built-in self-test for network on chip fabric
US20190042087A1 (en) Non-volatile memory using a reduced number of interconnect terminals
EP3304328B1 (en) Providing multiple roots in a semiconductor device