TW201626283A - 用以提供ｓｉｍｄ ｓｍ３密碼雜湊函數的指令與邏輯 - Google Patents

用以提供ｓｉｍｄ ｓｍ３密碼雜湊函數的指令與邏輯 Download PDF

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Abstract

提供SIMD SM3密碼雜湊功能的指令及處理邏輯。某些實施例包含處理器，該處理器包括解碼器以將用於SIMD SM3訊息擴展的指令解碼、指明第一及第二源資料運算元集、及擴展程度。為回應指令，處理器執行單元執行由指定的擴展程度決定的源自第一及第二源資料運算元集的多個SM3訊息擴展，並將結果儲存於SIMD目的地暫存器中。某些實施例也從中間雜湊值輸入、源資料集、及回合常數集，執行用於雜湊演繹法的SIMD SM3雜湊回合片部份之指令。處理器執行單元對源資料集執行SM3雜湊回合迭代集，應用中間雜錯值輸入及回合常數集以及將新的雜湊值結果儲存在SIMD目的地暫存器中。

Description

用以提供SIMD SM3密碼雜湊函數的指令與邏輯
本揭示係關於當由處理器或其它處理邏輯執行時，執行邏輯、數學、或其它功能運算處理之邏輯、微處理器、及相關指令集架構的領域。特別地，本揭示關於提供向SIMD SM3密碼雜湊功能之指令及邏輯。
密碼雜湊函數是雜湊函數，亦即，一演譯法取得任意區塊的資料並歸還固定大小的位元串、(密碼)雜湊值，以致於資料的(意外或刻意)改變將會(非常高的機率)改變雜湊值。要被編碼的資料通常被稱為「訊息」，雜湊值有時被稱為訊息摘要或「摘要」。
密碼雜湊函數具有很多資訊安全應用，值得注意的是在數位簽章、訊息驗證碼(MAC)、及其它形式的驗證。它們也可作為一般雜錯函數，以將資料在雜湊表中編成索引用於指紋辨識，以偵測複製資料或是獨特地識別檔案，以及，作為核對和以偵測意外資料崩壞。在資訊安全環境 中，密碼雜湊函數值有時稱為(數位)指紋、核對和、或僅是雜湊值，即使所有這些術語代表具有相當不同特性及目的之函數。
如同程式人員可見般，密碼雜湊函數的二個主要妥協是：(1)計算複雜度-太簡單則雜湊容易破壞，太複雜則雜湊耗費太長時間計算；以及(2)輸出大小-太小則易受外力攻擊，太大則儲存和傳送雜湊值的成本太大。最有名的密碼雜湊函數之一是Ronald Rivest開發的MD5(訊息摘要演繹法5)演繹法。其它一般的演繹法為國家標準技術局公告作為美國聯邦資訊處理標準(FIPS)之SHA-1(安全雜湊演繹法1)以及變種SHA-2和SHA-3。其它有用的密碼雜湊演繹法有中國王小雲(譯名，Xiaoyun Wang)等發明的SM3密碼雜湊函數，SM3密碼雜湊函數是由中國商業密碼局公開及提供之用於電子驗證服務系統之網際網路工作力(IETF)的網際網路提案。
一般而言，由於雜湊演繹法並非設計成特別要求計算，所以，未要求用於雜湊演繹法的硬體加速。但是，中國的Shenzheng Tongfang Electronic Equipment Co.,Ltd.製造一特別用途的動態密碼加密晶片，其以硬體實施SM3密碼雜湊演繹法。
以電路面積的觀點而言，使用查詢表記憶體、真值表、二進位決定圖或現場可編程閘陣列(FPGA)之典型的直接硬體實施是昂貴的。使用GF(256)同形的有限場之另一方式在面積上會是有效率的，但是也比直接硬體實施更 慢。
完成硬體方式的一缺點是不將例如中斷處理、或是其它指令的同時超純量執行等事件作特別考量，則不容易適配現代微處理器之標準執行管線。與標準執行管線的另一失配是執行整個雜湊演繹法所要求的潛候期。
現代的處理器通常包含指令，以提供計算上強化但供應高度資料平行度的運算，經由使用例如單指令多資料(SIMD)向量暫存器等各種資料儲存裝置之有效率實施可開發高度資料平行度。中央處理單元(CPU)接著提供平行硬體以支援處理向量。向量是固持眾多連續的資料元件之資料結構。大小M的向量暫存器含有N個大小O的向量元件，其中，N=M/O。舉例而言，64位元組的向量暫存器可以分割成(a)64個向量元件，而各元件固持佔據1位元組的資料項，(b)32個向量元件，各元件固持均佔據2位元組(或一「字」)的資料項，(c)16個向量元件，各元件固持均佔據4位元組(或一「雙倍字」)的資料項，或(d)8個向量元件，各元件固持均佔據8位元組(或一「四倍字」)的資料項。在SIMD向量暫存器中的平行度之本質可以良好地適合安全雜湊演繹法的處理。
直至今日，尚未適當地開發這些複雜度、失配、性能限制議題及其它瓶頸之可能的解決之道。
100‧‧‧電腦系統
140‧‧‧資料處理系統
160‧‧‧資料處理系統
170‧‧‧處理核心
162‧‧‧執行單元
164‧‧‧暫存器檔案集
165‧‧‧解碼器
165B‧‧‧解碼器
200‧‧‧處理器
490‧‧‧核心
500‧‧‧處理器
600‧‧‧系統
700‧‧‧第二系統
800‧‧‧第三系統
900‧‧‧系統晶片
1000‧‧‧處理器
1130‧‧‧儲存器
1140‧‧‧記憶體
1150‧‧‧有線連結
1160‧‧‧無線連結
1401‧‧‧設備
1402‧‧‧設備
1501‧‧‧設備
1601‧‧‧設備
1701‧‧‧設備
1702‧‧‧設備
1801‧‧‧設備
1810‧‧‧設備
在附圖中，以舉例方式而非限定方式，說明本發明。
圖1A是執行指令以提供SIMD SM3密碼雜湊功能的系統之一實施例的方塊圖。
圖1B是執行指令以提供功能的系統之另一實施例的方塊圖。
圖1C是執行指令以提供SIMD SM3密碼雜湊功能的系統之另一實施例的方塊圖。
圖2是執行指令以提供SIMD SM3密碼雜湊功能的處理器之一實施例的方塊圖。
圖3A顯示根據一實施例的緊縮資料型式。
圖3B顯示根據一實施例的緊縮資料型式。
圖3C顯示根據一實施例的緊縮資料型式。
圖3D顯示根據一實施例的提供SIMD SM3密碼雜湊功能的指令編碼。
圖3E顯示根據另一實施例的提供SIMD SM3密碼雜湊功能的指令編碼。
圖3F顯示根據另一實施例的提供SIMD SM3密碼雜湊功能的指令編碼。
圖3G顯示根據另一實施例的提供SIMD SM3密碼雜湊功能的指令編碼。
圖3H顯示根據另一實施例的提供SIMD SM3密碼雜湊功能的指令編碼。
圖4A顯示執行提供SIMD SM3密碼雜湊功能的指令之處理器微架構的一實施例的元件。
圖4B顯示執行提供SIMD SM3密碼雜湊功能的指令 之處理器微架構的另一實施例的元件。
圖5是執行提供SIMD SM3密碼雜湊功能的指令之處理器的一實施例的方塊圖。
圖6是執行提供SIMD SM3密碼雜湊功能的指令之電腦系統的一實施例的方塊圖。
圖7是執行提供SIMD SM3密碼雜湊功能的指令之電腦系統的另一實施例的方塊圖。
圖8是執行提供SIMD SM3密碼雜湊功能的指令之電腦系統的另一實施例的方塊圖。
圖9是執行提供SIMD SM3密碼雜湊功能的指令之系統晶片的一實施例的方塊圖。
圖10是執行提供SIMD SM3密碼雜湊功能的指令之處理器的一實施例的方塊圖。
圖11是提供SIMD SM3密碼雜湊功能之IP核心發展系統的一實施例的方塊圖。
圖12顯示提供SIMD SM3密碼雜湊功能的架構模擬系統的一實施例。
圖13顯示轉譯提供SIMD SM3密碼雜湊功能的指令之系統的一實施例。
圖14A顯示用於執行提供SIMD SM3密碼雜湊功能之指令的設備的一實施例。
圖14B顯示用於執行提供SIMD SM3密碼雜湊功能之指令的設備的替代實施例。
圖15顯示用於執行提供SIMD SM3密碼雜湊功能之 指令的設備的另一替代實施例。
圖16顯示用於執行提供SIMD SM3密碼雜湊功能的指令之設備的另一替代實施例。
圖17A顯示用於執行提供SIMD SM3密碼雜湊功能的另一指令之設備的一實施例。
圖17B顯示用於執行提供SIMD SM3密碼雜湊功能的另一指令之設備的替代實施例。
圖18A顯示用於執行提供SIMD SM3密碼雜湊功能的另一指令之設備的另一替代實施例。
圖18B顯示用於執行提供SIMD SM3密碼雜湊功能的另一指令之設備的另一替代實施例。
圖19顯示用於執行提供SIMD SM3密碼雜湊功能的指令之處理的實施例的流程圖。
圖20顯示用於執行提供SIMD SM3密碼雜湊功能的指令之處理的另一實施例的流程圖。
圖21顯示用於執行提供SIMD SM3密碼雜湊功能的替代指令之處理的實施例的流程圖。
【發明內容及實施方式】
下述詳細說明揭示在處理器、電腦系統或其它處理設備之內或與其相關連地提供SIMD SM3密碼雜湊功能的指令及處理邏輯。某些實施例包含處理器，該處理器包括解碼器以將用於SIMD SM3訊息擴展的指令解碼、指明第一及第二源資料運算元集、及擴展程度。為回應指令，處理 器執行單元執行由指定的擴展程度決定的源自第一及第二源資料運算元集的多個SM3訊息擴展，並將結果儲存於SIMD目的地暫存器中。某些實施例也從中間雜湊值輸入、源資料集、及回合常數集，執行用於雜湊演繹法的SIMD SM3雜湊回合片部份之指令。處理器執行單元對源資料集執行SM3雜湊回合迭代集，應用中間雜錯值輸入及回合常數集以及將新的雜湊值結果儲存在SIMD目的地暫存器中。在可從全球網頁(www)tools.ietf.org/pdf/draft-shen-sm3-hash-01.pdf取得之2014年2月14日中國科學院的IETF網際網路提案「SM3 Hash Function」版本1中，可找到SM3密碼雜錯演繹法的細節。
將瞭解，SIMD SM3密碼雜湊指令可用以在例如密碼協定及網路通訊等應用中提供SIMD SM3密碼雜湊功能，以確保資料完整性、數位簽章、身份驗證、金融交易的訊息原始驗證及訊息內容驗證、電子商務、電子郵件、軟體散佈、資料儲存、亂數產生、等等。
對於提供SM3密碼雜湊功能的SIMD指令及處理邏輯之某些實施例，可以在現代微處理器的標準執行管線中同時地及/或平行地，以迭代片執行SM3訊息擴展及SM3密碼雜錯回合。將瞭解，可以便利地選擇每片的迭代數目，以致以執行SM3訊息擴展及/或SM3密碼雜錯回合片相關連的潛候期，提供足夠涵蓋給其它同時飛行的指令。因此，也將瞭解，提供用於具有多次但小於雜湊演繹法的回合迭代總數的迭代(例如每一片有2、4、或8迭代)之 SIMD SM3密碼雜錯演繹法回合片之指令執行，會允許在超純量執行管線中、及/或在亂序處理器管線中同時執行此類其它要求的指令(例如SM3訊息擴展指令)，藉以顯著地增進大量應用的輸貫量，以及，利用頻率比例化以達成與一般用途處理器有關的製程改良。
在下述說明中，揭示例如處理邏輯、處理器型式、微架構條件、事件、賦能機制、等等眾多特定細節，以提供本發明的實施例的更完整瞭解。但是，習於此技藝者將瞭解，沒有這些特定細節，仍可實施本發明。此外，未詳細地顯示某些習知的結構、電路、等等，以免不必要地模糊本發明的實施例。
雖然參考處理器而說明下述實施例，但是，其它實施例可以應用至其它型式的積體電路及邏輯裝置。本發明的實施例之類似技術及揭示可以應用至其它型式的電路或半導體裝置，其能從更高的管道輸貫量及增進的性能獲利。本發明的實施例的揭示可應用至執行資料操作的任何處理器或機器。但是，本發明不限於執行512位元、256位元、128位元、64位元、32位元、或16位元資料運算的處理器或機器，且能應用至執行資料操作或管理的任何處理器及機器。此外，下述說明提供實例，且附圖顯示用於說明的各種實例。但是，這些實例不應被解釋為限定之意，它們僅是要提供本發明的實施例的實例，而不是提供本發明的實施例的所有可能的實施之詳盡性清單。
雖然下述實例以執行單元及邏輯電路的環境說明指令 操作及分佈，但是，本發明的其它實施例可由儲存在機器可讀取的、實體的媒體上的資料及/或指令實施，這些資料或指令當由機器執行時會促使機器執行符合本發明的至少一實施例之功能。在一實施例中，與本發明的實施例相關連的功能以機器可執行的指令具體實施。指令被用以促使以指令程式化的一般用途或特定用途的處理器執行本發明的步驟。本發明的實施例可作為電腦程式產品或是軟體，包含具有指令儲存於上的機器或電腦可讀取的媒體，所述指令用以將電腦(或其它電子裝置)程式化以執行根據本發明的實施例之一或更多運算。替代地，本發明的實施例的步驟可由含有用於執行步驟的固定功能邏輯的特定的特定硬體組件、或是由程式化的電腦組件及固定功能的硬體組件的任何組合執行。
用以將邏輯程式化以執行本發明的實施例之指令可儲存在例如動態隨機存取記憶體(DRAM)、快取記憶體、快閃記憶體、或其它儲存器等系統中的記憶體內。此外，可經由網路或是藉由其它電腦可讀取的媒體，以散佈指令。因此機器可讀取的媒體包含以機器(例如電腦)可讀取的形式來儲存或傳送資訊的任何機構，包含但不限於軟碟、光碟、光碟片、唯讀記憶體(CD-ROM)、及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹拭可編程唯讀記憶體(EPROM)、電可抹拭可編程唯讀記憶體(EEPROM)、磁性或光學卡、快閃記憶體、或是經由電方式、光學方式、聲學方式或其它形式的傳播訊號(例如， 載波、紅外線訊號、數位訊號、等等)而於網際網路上傳送資訊時使用的實體的、機器可讀取的儲存器。因此，電腦可讀取的媒體包含任何型式的實體的機器可讀取的媒體，適用於以可由機器(例如電腦)讀取的形式儲存或傳送電子指令或資訊。
設計從創造到模擬到製造可經過不同的階段。代表設計的資料可以以多種方式代表設計。首先，如同模擬中易於使用的一般，使用硬體說明語言或是另一功能描述語言，以代表硬體。此外，可以在設計過程中的某些階段，產生設有邏輯及/或電晶體閘的電路等級模型。此外，大部份的設計在某階段達到代表硬體模型中的不同裝置的實體配置之資料等級。在使用傳統的半導體製造技術之情形中，代表硬體模型的資料可為指明用以產生積體電路的掩罩之不同掩罩層上是否存有不同的特徵之資料。在設計的任何表示中，資料可以儲存在任何形式的機器可讀取的媒體中。例如碟片等磁性或光學儲存器或記憶體可以是機器可讀取的媒體，以儲存經由調變或其它方式產生以傳送資訊的光波或電波傳送來的資訊。當表示或載送碼或設計的電載波被傳送至執行電訊號的複製、緩衝、或再傳送的程度時，產生新的複製。因此，通訊提供者或網路提供者可以實施本發明的實施例之具體技術之例如編碼成載波的資訊等物件至少暫時地儲存在實體的、機器可讀取的媒體上。
在現代的處理器中，使用很多不同的執行單元以處理 及執行各式各樣的碼及指令。並非所有指令皆均等地產生，有些是較快地完成而其它耗費一些時脈循環以完成。指令輸貫量愈快，則處理器的整體性能愈佳。因此，有利的是使很多指令盡可能快速地執行。但是，某些指令具有更大複雜度且要求更多執行時間及處理器資源。舉例而言，有浮點指令、載入/儲存運算、資料移動、等等。
在網際網路、文書、及多媒體應用中使用愈來愈多的電腦系統，而隨著時間導入增加的處理器支援。在一實施例中，指令集可以與包含資料型式、指令、暫存器架構、定址模式、記憶體架構、中斷及意外處理、以及外部輸入和輸出(I/O)的一或更多電腦架構相關連。
在一實施例中，指令集架構(ISA)可以由包含用以實施一或更多指令集的處理器邏輯及電路之一或更多微架構實施。因此，設有不同微架構的複數個處理器可以共用至少部份共同指令集。舉例而言，Intel® Pentium 4處理器、Intel® CoreTM處理器、及來自加州太陽谷的超微公司的處理器實施幾乎相同版本的x86指令集(在一些擴充上增加更新的版本)，但具有不同的內部設計。類似地，由例如ARM Holdings,Ltd.、MIPS等其它處理器開發公司設計的處理器、或是它們的獲授權者或採用者可以共用至少部份共同指令集，但是包含不同的處理器設計。舉例而言，在使用新的或習知的技術之不同微架構中，以不同方式實施ISA的相同暫存器架構，其包含專用的實體暫存器、使用暫存器重命名機制(例如使用暫存器別名表 (RAT)、重排序緩衝器(ROB)及退出暫存器檔案)的一或更多動態分配實體暫存器。在一實施例中，暫存器包含一或更多暫存器、暫存器架構、暫存器檔案、或可或不可由軟體程式人員定址的其它暫存器集。
在一實施例中，指令包含一或更多指令格式。在一實施例中，指令格式標示不同的欄位(位元數目、位元位置、等等)以特別指明要被執行的運算以及運算要於其上執行的運算元。某些指令格式可以由指令樣板(或副子令格式)進一步中斷界定。舉例而言，給定的指令格式的指令樣板可以被界定為具有不同子集合的指令格式欄位及/或被界定為具有被不同解譯之給定欄位。在一實施例中，使用指令格式(以及，假使被界定時，在該指令格式的多個指令樣板中的給定之一中)以表示指令，以及，指明或標示運算及運算將於其上操作的運算元。
科學的、財務的、自動向量化的一般目的、RMS(辨識、開發及合成)、以及影像和多媒體應用(例如，2D/3D圖形、影像處理、影像壓縮/解壓縮、語音辨識演繹法及音頻操作)要求對大量的資料項執行相同的運算。在一實施例中，單一指令多資料(SIMD)意指促使處理器對多資料元執行運算之指令型式。SIMD技術可用於處理器中，所述處理器能將暫存器中的多個位元邏輯上分成一些固定大小或可變大小的資料元，各資料元代表分別的值。舉例而言，在一實施例中，在64位元暫存器中的位元被組織成含有四個分別的16位元資料元件之源運算元，各16位元 資料元件代表分別的16位元值。此型式的資料被稱為「緊縮」資料型式或是「向量」資料型式，以及，此資料型式的運算元被稱為緊縮資料運算元或是向量運算元。在一實施例中，緊縮資料項或向量可以是儲存在單一暫存器內的緊縮資料元件的序列，且緊縮資料運算元或向量運算元可以是SIMD指令的源或目的地運算元(或是「緊縮資料指令」或「向量指令」)。在一實施例中，SIMD指令指明對二源向量運算元以相同或不同數目的資料元件、以及依相同或不同資料元件次序執行單一向量運算，以產生相同或不同大小的目的地向量運算元(也稱為結果向量運算元)。
例如具有包含x86的指令集、MMXTM、串流SIMD擴充(SSE)、SSE2、SSE3、SSE4.1、及SSE4.2指令之Intel® CoreTM處理器、例如具有包含向量浮點(VFP)及/或NEON指令的指令集之ARM Cortex®系列處理器等ARM處理器、以及由中國科學院的計算技術研究所(ICT)開發的龍芯(Loongson)系統處理器等MIPS處理器等SIMD技術，能夠顯著地增進應用性能(CoreTM及MMXTM是註冊商標或是加州聖克拉拉(Santa Clara)之英特爾公司的商標)。
在一實施例中，目的地及源暫存器/資料是代表對應的資料或運算的源及目的地之一般名詞。在某些實施例中，它們由具有所述的名稱或功能之外的名稱或功能之暫存器、記憶體、或其它儲存區實施。舉例而言，在一實施例中，「DEST 1」是暫時儲存暫存器或是其它儲存區，而 「SRC1」及「SRC2」是第一及第二源儲存暫存器或其它儲存區、等等。在其它實施例中，二或更多SRC及DEST儲存區對應相同儲存區內不同的資料儲存元件(例如SIMD暫存器)。在一實施例中，舉例而言，藉由將對第一及第二源資料執行的運算結果寫回至作為目的地暫存器的二源暫存器中之一，二源暫存中之一也作為目的地暫存器。
圖1A是根據本發明的一實施例之由包含執行指令的執行單元的處理器形成之舉例說明的電腦系統的方塊圖。根據本發明，例如此處所述的實施例，系統100包含例如處理器102等組件，以使用包含執行用於處理資料的演繹法之邏輯的執行單元。系統100是根據可從加州聖克拉拉(Santa Clara)之英特爾公司取得的PENTIUM®III、PENTIUM®4、XeonTM、Itanium®、XScaleTM及/或StrongARMTM微處理器之處理系統的代表，但是，也可以使用其它系統(包含具有其它微處理器的個人電腦、工程工作站、機上盒等等)。在一實施例中，樣品系統100執行可從華盛頓州雷德蒙德的微軟公司之視窗(WINDOWSTM)版本的運算系統，但是，也可以使用其它運算系統(舉例而言，UNIX及Linux)、嵌入軟體、及/或圖形使用者介面。因此，本發明的實施例不限於硬體電路及軟體的任何特定組合。
實施例不限於電腦系統。本發明的替代實施例可以用於例如手持裝置及嵌入式應用等其它裝置中。手持裝置的某些實例包含手機、網際網路協定裝置、數位相機、個人 數位助理(PDA)、及手持個人電腦(PC)。嵌入式應用包含微控制器、數位訊號處理器(DSP)、系統晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換機、或是能執行根據至少一實施例之一或更多指令的任何其它系統。
圖1A是由處理器102形成的電腦系統100的方塊圖，處理器102包含一或更多執行單元108以執行演繹法來執行根據本發明的一實施例之至少一指令。在單一處理器桌上型或伺服器系統的環境中，說明一實施例，但是，替代實施例可以包含於多處理器系統中。系統100是「集線器」系統架構的實例。電腦系統100包含處理器102以處理資料訊號。舉例而言，處理器102是複雜指令集電腦(CISC)微處理器、精簡指令集計算(RISC)微處理器、超指令字(VLIW)微處理器、實施複數指令集的結合之處理器、或是例如數位訊號處理器等任何其它處理器裝置。處理器102耦合至處理器匯流排110，處理器匯流排110能在處理器102與系統100中的其它組件之間傳輸資料訊號。系統100的元件執行習於此技藝者熟知的它們的習知功能。
在一實施例中，處理器102包含階層1(L1)內部快取記憶體104。取決於架構，處理器102具有單一的內部快取記憶體或多層級的內部快取記憶體。替代地，在另一實施例中，快取記憶體設於處理器102的外部。取決於特定實施及需求，其它實施例也包含內部及外部快取記憶體的 組合。暫存器檔案106將不同型式的資料儲存在包含整數暫存器、浮點暫存器、狀態暫存器、及指令指標暫存器等不同的暫存器中。
包含執行整數及浮點運算的邏輯之執行單元108也設於處理器102中。處理器102也包含儲存用於某些巨集指令的微碼(u碼)ROM。對於一實施例，執行單元108包含邏輯以處理緊縮指令集109。藉由將緊縮指令集109包含在一般用途處理器102的指令集中，伴隨著執行指令的相關電路，可以在一般用途處理器102中使用緊縮資料，以執行由很多多媒體應用使用的運算。因此，以處理器的資料匯流排的全寬度用於對緊縮資料執行運算，能加速及更有效率地執行很多多媒體應用。這能夠不須在處理器的資料匯流排上傳送較小單位的資料來一次對一資料元執行一或更多運算。
執行單元108的替代實施例也可用於微控制器、嵌入式處理器、圖形裝置、DSP、及其它型式的邏輯單元中。系統100包含記憶體120。記憶體120可為動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置、或其它記憶體裝置。記憶體120儲存由處理器102執行的資料訊號所代表的指令及/或資料。
系統邏輯晶片116耦合至處理器匯流排110及記憶體120。在所示的實施例中系統邏輯晶片116是記憶體控制器集線器(MCH)。處理器102經由處理器匯流排110而與MCH 116通訊。MCH 116提供高頻寬記憶體路徑118給 記憶體120，記憶體120用於指令及資料儲存及用於圖形命令、資料和材質的儲存。MCH 116在處理器102、記憶體120、及系統100中其它組件之間引導資料訊號，以及在處理器匯流排110、記憶體120、及系統I/O介面匯流排122之間橋接資料訊號。在某些實施例中，系統邏輯晶片116提供用於耦合至圖形控制器112的圖形埠。MCH 116經由記憶體介面118而耦合至記憶體120。圖形卡112經由圖形加速埠(AGP)互連114而耦合至MCH 116。
系統100使用專有集線器介面122，以將MCH 116耦合至輸入/輸出(I/O)控制器集線器(ICH)130。ICH 130經由本地I/O匯流排而提供與某些I/O裝置的直接連接。本地I/O匯流排是用於連接週邊至記憶體120、晶片組、及處理器102的高速I/O匯流排。某些實例是音頻控制器、韌體集線器(快閃BIOS)128、無線收發器126、資料儲存器124、含有使用者輸入及鍵盤介面的舊制I/O控制器、例如通用序列匯流排(USB)等序列擴充埠、及網路控制器134。資料儲存裝置124包括硬碟機、軟碟機、CD-ROM裝置、快閃記憶體裝置、或其它大量儲存裝置。
對於系統的另一實施例，根據一實施例的指令可以用於系統晶片。系統晶片的一實施例包括處理器及記憶體。用於一此系統的記憶體是快閃記憶體。快閃記憶體與處理器及其它系統組件設於相同晶粒上。此外，例如記憶體控制器或圖形控制器等其它邏輯區塊也可位於系統晶片上。
圖1B顯示資料處理系統140，其實施本發明的一實 施例的原理。在不悖離本發明的實施例的範圍之下，習於此技藝者將瞭解此處所述的實施例可以用於替代的處理系統。
電腦系統140包括能夠執行根據一實施例的至少一指令的處理核心159。對於一實施例，處理核心159代表任何型式的架構之處理單元，包含但不限於CISC、RISC、或VLIW型架構。處理核心159也適合以一或更多處理技術製造，且藉由以足夠細節呈現在機器可讀取的媒體上，而可適合助於該製造。
處理核心159包括執行單元142、暫存器檔案集145、及解碼器144。處理核心159也包含額外的電路(未顯示)，這些額外的電路對於瞭解本發明的實施例並非必須。執行單元142用於執行由處理核心159接收的指令。除了執行典型的處理器指令之外，執行單元142執行用於對緊縮資料格式執行運算的緊縮指令集143中的指令。緊縮指令集143包含用於執行本發明的實施例的指令以及其它緊縮指令。執行單元142藉由內部匯流排而耦合至暫存器檔案145。暫存器檔案145代表用於儲存包含資料的資訊之處理核心159上的儲存區。如先前所述般，可理解用於儲存緊縮資料的儲存區不是關鍵的。執行單元142耦合至解碼器144。解碼器144用於將處理核心159收接的指令解碼成控制訊號及/或微碼登入點。為回應這些控制訊號及/或微碼登入點，執行單元142執行適當的運算。在一實施例中，解碼器用以將指令的運算碼解譯，將標示應 對指令內標示的對應資料執行什麼運算。
處理核心159與用於與不同的其它系統裝置通訊之匯流排141耦合，舉例而言，這些系統裝置通訊包含但不限於同步動態隨機存取記憶體(SDRAM)控制146、靜態隨機存取記憶體(SRAM)控制147、猝發快閃記憶體介面148、個人電腦記憶體卡國際協會(PCMCIA)/輕巧快閃(CF)卡控制149、液晶顯示器(LCD)控制150、直接記憶體存取(DMA)控制器151、及交替匯流排主介面152。在一實施例中，資料處理系統140也包含I/O橋接器154，用於經由I/O匯流排153而與不同的I/O裝置通訊。這些I/O裝置包含但不限於例如通用不同步接收器/發射器(UART)155、通用序列匯流排(USB)156、藍芽無線UART 157及I/O擴充介面158。
資料處理系統140的一實施例提供行動、網路及/或無線通訊及能夠執行包含文字串比較運算之SIMD運算的處理核心159。處理核心159以不同的音頻、視頻、成像及通訊演繹法程式化，這些演繹法包含例如沃爾什哈達馬德(Walsh-Hadamard)轉換、快速傅立葉轉換(FFT)、離散餘弦轉換(DCT)、及它們各別的逆轉換等離散轉換；例如顏色空間轉換、視頻編碼動作評估或是視頻解碼動作補償等壓縮/解壓縮技術；以及，例如脈衝碼化調變(PCM)等調變/解調變(MODEM)功能。
圖1C顯示能夠執行指令以提供SIMD SM3密碼雜湊功能的資料處理系統之另一替代實施例。根據一替代實施 例，資料處理系統160包含主處理器166、單指令多資料(SIMD)共處理器161、快取記憶體167、及輸入/輸出系統168。輸入/輸出系統168可選加地耦合至無線介面169。SIMD共處理器161能夠執行包含根據一實施例的指令之運算。處理核心170適用於以一或更多處理技術製造，以及藉由以足夠的細節呈現在機器可讀取的媒體上而適合有助於包含處理核心170的資料處理系統160的全部或部份之製造。
對於一實施例，SIMD共處理器161包括執行單元162及暫存器檔案集164。主處理器166的一實施例包括解碼器165以辨識包含用於由執行單元162執行之根據一實施例的指令之指令集163的指令。對於替代實施例，SIMD共處理器161也包括解碼器165B的至少部份以將指令集163的指令解碼。處理核心170也包含對於本發明的實施例的瞭解並非必須之額外的電路(未顯示)。
在操作上，主處理器166執行資料處理資料串，這些資料處理指令控制一般型式的資料處理操作，一般型式的資料處理操作包含與快取記憶體167、及輸入/輸出系統168的交互作用。嵌入於資料處理指令串之內的是SIMD共處理器指令。主處理器166的解碼器165將這些SIMD共處理器指令辨識為應由附接的SIMD共處理器161執行的型式。因此，主處理器166在共處理器匯流排171上核發這些SIMD共處理器指令(或是代表SIMD共處理器指令的控制訊號)，任何附接的SIMD共處理器從共處理器匯 流排171接收它們。在此情形中，SIMD共處理器161將接受及執行任何用於它之收到的SIMD共處理器指令。
資料可經由無線介面169接收以用於由SIMD共處理器處理。對於一實例，以數位訊號形式接收語音通訊，其由SIMD共處理器指令處理以再產生代表語音通訊的數位音頻取樣。對於另一實例，以數位位元串形式接收壓縮的音頻及/或視頻，其由SIMD共處理器指令處理以再產生數位音頻取樣及/或動作視頻格。對於處理核心170的一實施例，主處理器166、及SIMD共處理器161整合於單一處理核心170中，處理核心170包括執行單元162、暫存器檔案集164、及解碼器165，以辨識包含根據一實施例的指令之指令集163的指令。
圖2是用於處理器200的微架構的方塊圖，其包含執行根據本發明的一實施例之指令的邏輯電路。在某些實施例中，根據一實施例的指令能實施以對具有位元組、字、雙倍字、四倍字等大小、以及例如單一及雙倍精準整數及浮點資料型式等資料型式之資料元件操作。在一實施例中，有序前端201是處理器200的一部份，其提取要執行的指令及準備它們以稍後用於處理器管線中。前端201包含數個單元。在一實施例中，指令預提取器226從記憶體提取指令以及將它們饋送至指令解碼器228，指令解碼器228接著將它們解碼或解譯。舉例而言，在一實施例中，解碼器將收到的指令解碼成機器能執行之稱為「微指令」或「微運算」(也稱為微op或uops)的一或更多運算。在 其它實施例中，解碼器將指令剖析成為運算碼及對應的資料以及控制欄位，以由微架構使用來執行根據一實施例的運算。在一實施例中，追蹤快取230取得已解碼的微運算並將它們組合成用於執行的微運算佇列234中的軌跡或是程式依序序列。當追蹤快取230遇到複雜指令時，微碼ROM 232提供完成運算所需的微運算。
某些指令被轉換成單一微運算，而其它的指令需要數個微運算以完成整個運算。在一實施例中，假使需要多於四個微運算以完成指令時，解碼器228存取微碼ROM 232以執行指令。對於一實施例，指令被解碼成少數的微運算以用於在指令解碼器228處理。在另一實施例中，假使需要一些微運算以完成運算，則指令儲存在微碼ROM 232之內。追蹤快取230參考登入點可編程邏輯陣列(PLA)以決定正確的微指令指標器，其用於從微碼ROM 232讀取微碼序列以完成根據一實施例的一或更多指令。在微碼ROM 232完成用於指令的序列微運算之後，機器的前端201重新開始從追蹤快取230提取微運算。
在亂序引擎203中，用於執行的指令會被製備。亂序執行邏輯具有一些緩衝器，以便當指令沿管線下行及被排定執行排程時，使指令的流動平滑及重新排序，而將性能最佳化。分配器邏輯分配各微運算為了執行而需要的機器緩衝器及資源。暫存器重命名邏輯將邏輯暫存器重命名至暫存器檔案中的登錄。在指令排程器之前，分配器也分配用於二微運算佇列之一中各微運算之登錄，二微運算佇列 中之一用於記憶體運算，而另一佇列用於非記憶體運算，所述指令排程器可為：記憶體排程器、快速排程器202、緩慢/一般浮點排程器204、及簡單浮點排程器206。微運算排程器202、204、206根據它們的相依輸入暫存器運算元來源的準備度及微運算完成它們的運算所需的執行資源的可利用性，而決定微運算何時已準備好執行。一實施例的快速排程器202在主時脈循環的各半部上排程，而其它排程器僅每一主處理時脈循環排程一次。排程器仲裁派遣埠以將微運算排程用於執行。
暫存器檔案208、210位於排程器202、204、206與執行區211中的執行單元212、214、216、218、220、222、224之間。有分別的暫存器檔案208、210以分別用於整數及浮點運算。一實施例的各暫存器檔案208、210也包含旁通網路，以將尚未被寫入暫存器檔案的剛完成的結果旁通或遞送至新的相依微運算。整數暫存器檔案208及浮點暫存器檔案210也能夠與其它方傳輸資料。對於一實施例，整數暫存器檔案208分開成二個分別的暫存器檔案，其一為用於資料的低序32位元之暫存器檔案，另一為用於資料的高序32位元之第二暫存器檔案。由於浮點指令典型上具有寬度為64至128位元的運算元，所以，一實施例的浮點暫存器檔案210具有128位元寬的登錄。
執行區211含有執行單元212、214、216、218、220、222、224，在這些單元中，指令被真正地執行。此區包含暫存器檔案208、210，暫存器檔案208、210儲存 微指令執行所需的整數及浮點資料運算元值。一實施例的處理器200包括一些執行單元：位址產生單元(AGU)212、AGU 214、快速ALU 216、快速ALU 218、緩慢ALU 220、浮點ALU 222、浮點移動單元224。對於一實施例，浮點執行區222、224執行浮點MMX、SIMD、及SSE、或其它運算。一實施例的浮點ALU 222包含64位元乘64位元的浮點除法器，以執行除法、平方根、及餘數微運算。對於本發明的實施例，涉及浮點值的指令可以由浮點硬體處理。在一實施例中，ALU運算進行至高速ALU執行單元216、218。一實施例的快速ALU 216、218以時脈循環的一半之有效潛時，執行快速運算。對於一實施例，當緩慢ALU 220包含例如乘法器、偏移器、旗標邏輯、及分支處理等用於長潛時型運算的整數執行硬體時，大部份的複雜整數運算會前往緩慢ALU 220。記憶體載入/儲存運算由AGU 212、214執行。對於一實施例，在對64位元資料運算元執行整數運算的環境中，說明整數ALU 216、218、220。在替代實施例中，ALU 216、218、220實施成支援各種資料位元，包含16、32、128、256、等等。類似地，浮點單元222、224實施成支援具有各種寬度位元的運算元範圍。對於一實施例，浮點單元222、224配合SIMD及多媒體指令而對128位元寬的緊縮資料運算元操作。
在一實施例中，微運算排程器202、204、206在母負載完成執行之前派送相依運算。當微運算在處理器200中 被預測地排程及執行時，處理器200也包含邏輯以操作記憶體未中。假使資料負載在資料快取時未中時，會有相依操作在管線中飛行，而所述相依操作會留下暫時不正確的資料給排程器。重進行機構追蹤及再執行使用不正確資料的指令。僅有相依運算需要重新進行，而獨立的運算被允許完成。處理器的一實施例之排程器及重新進行機構也設計成捕捉提供SIMD SM3密碼雜湊功能之指令。
「暫存器」一詞意指作為辨識運算元的指令的一部份之機板上處理器的儲存位置。換言之，暫存器是可從處理器的外部使用的(從程式設計人員的觀點而言)。但是，實施例的暫存器不應侷限於意指特定型式的電路。相反地，實施例的暫存器能夠儲存及提供資料，以及執行此處所述的功能。此處所述的暫存器能由使用任何數目的技術之處理器內的電路實施，例如專用實體暫存器、使用暫存器重命名之動態分配實體暫存器、專用及動態分配實體暫存器的組合、等等。在一實施例中，整數暫存器儲存三十二位元的整數資料。一實施例的暫存器檔案也含有用於緊縮資料之八個多媒體SIMD暫存器。對於下述說明，暫存器被視為設計成固持緊縮資料的資料暫存器，例如以來自加州聖克拉拉(Santa Clara)之英特爾公司的MMX技術賦能之微處器中64位元寬的MMXTM暫存器(在某些情形中也稱為「mm」暫存器)。能以整數及浮點形式取得的這些MMX暫存器以伴隨SIMD及SSE指令的緊縮資料元件操作。類似地，與SSE2、SSE3、SSE4、或是之外(一般稱為 「SSEx」)的技術有關的128位元寬的XMM暫存器也用以固持這些緊縮資料運算元。在一實施例中，在儲存緊縮資料及整數資料時，暫存器不需要區分二資料型式。在一實施例中，整數及浮點被含在相同暫存器檔案或不同的暫存器檔案中。此外，在一實施例中，浮點及整數資料可以儲存在不同的暫存器或相同的暫存器中。
在下述圖形的實例中，說明一些資料運算元。圖3A顯示根據本發明的一實施例之多媒體暫存器中各種緊縮資料型式的代表。圖3A顯示用於128位元寬運算元之緊縮位元組310、緊縮字320、及緊縮雙倍字(dword)330的資料型式。本實例之緊縮位元組格式310是128位元長且含有十六個緊縮位元組資料元。此處，一位元組定義為8位元資料。用於各位元組資料元件的資訊儲存在位元組0的位元7至位元0、位元組1的位元15至位元8、位元組2的位元23至位元16、及位元組15的最後位元120至位元127中。因此，所有可取得的位元被用於暫存器中。此儲存配置增加處理器的儲存效率。而且，以十六個資料元件被存取，現在可對十六個資料元件平行地執行一運算。
一般而言，資料元是儲存在單一暫存器或是具有相同長度的其它資料元的件記憶體位置中之各別件資料。在與SSEx技術有關的緊縮資料序列中，儲存在XMM暫存器中的資料元件的數目是128位元除以各別資料元件的位元長度。類似地，在與MMX及SSE技術有關的緊縮資料序列中，儲存在MMX暫存器中的資料元的數目是64位元 除以個別資料元的位元長度。雖然圖3A中所示的資料型式是128位元長，但是，本發明的實施例也以64位元寬、256位元寬、512位元寬、或是其它大小的運算元操作。本實例的緊縮字格式320是128位元長且含有八個緊縮字資料元件。各緊縮字含有十六位元的資訊。圖3A的緊縮雙倍字格式330是128位元長且含有四個緊縮雙倍字資料元件。各緊縮雙倍字資料元件含有三十二位元的資訊。緊縮四倍字是128位元長且含有二個緊縮四倍字資料元件。
圖3B顯示替代的暫存器中資料儲存格式。各緊縮資料包含一個以上的獨立資料元件。顯示三種緊縮資料格式；減半緊縮341、單倍緊縮342、及雙倍緊縮343。減半緊縮341、單倍緊縮342、及雙倍緊縮343的一實施例含有固定點資料元件。對於替代實施例，減半緊縮341、單倍緊縮342、及雙倍緊縮343中之一或更多含有浮點資料元件。減半緊縮341的一替代實施例是含有八個16位元資料元件之一佰二十八位元長。單倍緊縮342的一實施例是一佰二十八位元長且含有四個32位元資料元件。雙倍緊縮343的一實施例是一佰二十八位元長且含有二個64位元資料元件。將瞭解，這些緊縮資料格式可以進一步擴充至其它暫存器長度，例如擴充至96位元、160位元、192位元、224位元、256位元、512位元或更多。
圖3C顯示根據本發明的一實施例之多媒體暫存器中各種有符號及無符號的緊縮資料型式代表。無符號的緊縮 位元組代表344顯示SIMD暫存器中無符號的緊縮位元組的儲存。用於各位元組資料元件的資訊儲存在位元組0的位元7至位元0、位元組1的位元15至位元8、位元組2的位元23至位元16、等等、以及最後之位元組15之位元120至127中。因此，所有可取得的位元用於暫存器中。此儲存配置增加處理器的儲存效率。而且，以十六資料元件被存取，現在以平行方式對十六資料元件執行一操作。有符號的緊縮位元組代表345顯示有符號的緊縮位元組的儲存。注意，每一位元組資料元的第八位元是符號標示器。無符號的緊縮字代表346顯示字7至字0如何儲存在SIMD暫存器中。有符號的緊縮字代表347類似於無符號的緊縮字暫存器中代表346。注意，每一字資料元件的第十六位元是符號標示器。無符號的緊縮雙倍字代表348顯示雙倍字資料元件如何被儲存。有符號的緊縮雙倍字代表349類似於無符號的緊縮雙倍字暫存器中代表348。注意，所需的符號位元是每一雙倍字資料元件的第三十二位元。
圖3D是具有三十二或更多位元、以及暫存器/記憶體運算元定址模式的運算編碼(運算碼)格式360的一實施例的說明，其符合「Intel® 64及IA-32英特爾架構軟體開發者手冊結合冊2A及2B：指令集代號A-Z」中所述的運算碼格式的型式，所述手冊可從加州聖克拉拉(Santa Clara)之英特爾公司的全球網頁(www)intel.com/products/processor/manuals/取得。在一實施例中，指令可由一或更多欄位361及362編 碼。可以辨識高達每一指令二個運算元位置，包含高達二個源運算元識別符364和365。對於一實施例，目的地運算元識別符366與源運算元識別符364相同，而在其它實施例中它們是不同的。對於替代實施例，目的地運算元識別符366與源運算元識別符365相同，而在其它實施例中它們是不同的。在一實施例中，以源運算元識別符364和365識別的源運算元之一由指令的結果覆寫，而在其它實施例中，識別符364對應於源暫存器元件，以及識別符365對應於目的地暫存器元件。對於一實施例，運算元識別符364及365可用以識別32位元或64位元的源及目的地運算元。
圖3E說明具有四十或更多位元的另一替代運算編碼(運算碼)格式370。運算碼格式370符合運算碼格式360及包括選加的前置位元組378。根據一實施例的指令可由欄位378、371、及372中之一或更多編碼。可由源運算元識別符374和375以及由前置位元組378識別高達每一指令二個運算元位置。對於一實施例，前置位元組378可以用以識別32位元或64位元源及目的地運算元。對於一實施例，目的地運算元識別符376與源運算元識別符374相同，而在其它實施例中它們是不同的。對於替代實施例，目的地運算元識別符376與源運算元識別符375相同，而在其它實施例中它們是不同的。在一實施例中，指令依運算元識別符374和375識別的運算元中之一或更多而操作，以及，由運算元識別符374和375識別的一或更 多運算元由指令的結果覆寫，而在其它實施例中，由識別符374和375識別的運算元被寫至另一暫存器中的另一資料元件。運算碼格式360和370允許部份地由MOD欄363和373及由選加的比例-指標-基礎和位移位元組指定的暫存器對暫存器、記憶體對暫存器、暫存器接記憶體、暫存器接暫存器、暫存器接立即性、暫存器對記憶體定址。
接著，轉至圖3F，在某些替代實施例中，經由共處理器資料處理(CDP)指令，執行64位元(或是128位元、或是256位元、或是512位元或更多)單一指令多資料(SIMD)算術運算。運算編碼(運算碼)格式380說明具有CDP運算碼欄位382和389之一此CDP指令。CDP指令的型式對於替代實施例而言，運算可由欄位383、384、387、及388中之一或更多編碼。可以辨識每一指令高達三運算元位置，包含高達二個源運算元識別符385和390以及一目的地運算元識別符386。共處理器的一實施例可對8、16、32、及64位元值操作。對於一實施例，對整數資料元件執行指令。在某些實施例中，使用條件欄位381，有條件地執行指令。對於某些實施例，源資料大小可由欄位383編碼。在某些實施例中，對SIMD欄位進行零(Z)、負(N)、進位(C)、及溢位(V)偵測。對於某些指令，飽和的型式可由欄位384編碼。
接著轉至圖3G，說明另一替代的運算編碼(運算碼)格式397，以提供根據另一實施例之SIMD SM3密碼雜湊功 能，其符合可從加州聖克拉拉(Santa Clara)之英特爾公司的全球網頁(www)intel.com/products/processor/manuals/取得之「Intel®進階向量擴充程式化參考」中所述的運算碼格式的型式。
原始x86指令集提供1位元組運算碼不同格式的位址字節及含於額外的位元組中的直接運算元，直接運算元的存在從第一「運算碼」位元組可以知道。此外，有某些位元組值被保留作為運算碼的修飾符(當它們必須被置於指令之前時稱為前置)。當256運算碼位元組(包含這些特別的前置值)的原始調色盤耗盡時，單一位元組專用作為新集合的256運算碼的脫逸。當增加向量指令(例如，SIMD)時，產生更多運算碼需求，以及，即使當經由前置的使用而擴充時，「二位元組」運算碼映射也仍是不充份的。為達此目的，在使用2位元組加上選加的前置作為識別符的額外映射中，增加新的指令。
此外，為了方便64位元模式的增加暫存器，在前置與運算碼(以及決定運算碼所需的任何脫逸位元組)中使用額外的前置(稱為「REX」)。在一實施例中，REX具有4「酬載」位元以標示使用64位元模式的增加暫存器。在其它實施例中，可以具有多於或少於4位元。至少一指令集(大致上符合格式360及/或格式370)的一般格式大致上以下述表示：[prefixes][rex]escape[escape2]opcode modrm(等等)
運算碼格式397符合運算碼格式370以及包括選加的VEX前置位元組391(在一實施例中，始於C4十六進位)以取代大部份的其它通常使用的舊制指令前置位元組及脫逸碼。舉例而言，下述顯示使用二欄位以將指令編碼的二欄位，當第二脫逸碼存在於原始指令中時、或當REX欄位中的額外指令(例如XB及W欄位)需要被使用時，所述指令可被使用。在下述實施例中，舊制脫逸以新的脫逸值表示，舊制前置被完全壓縮為「酬載」位元組的一部份，舊制的前置被重新主張且可用於未來的擴充，第二脫逸碼以未來地圖或特徵空間而壓縮於「地圖」域中，以及，增加新的特點(例如，增加的向量長度及增加的源暫存器區分符)。
根據一實施例的指令可以由一或更多欄位391及392編碼。以欄位391結合源運算元識別符374及375以及結合選加的比例-指標-基礎(SIB)識別符393、選加的位移識別符394、及選加的直接位元組395，以識別高達每一指令四個運算元位置。對於一實施例，VEX前置位元組391可以用以識別32位元或64位元源及目的地運算元以及/或128位元或256位元SIMD暫存器或記憶體運算元。對於一實施例，由運算碼格式397提供的功能因為運算碼格 式370而為多餘的，而在其它實施例中，它們是不同的。運算碼格式370及397允許部份地由MOD欄373及由選加(SIB)識別符393、選加的位移識別符394、以及選加的直接位元組395指明的暫存器對暫存器、記憶體對暫存器、暫存器接記憶體、暫存器接暫存器、暫存器接立即性、暫存器對記憶體定址。
接著參考圖3H，說明另一替代的運算編碼(運算碼)格式398，以提供根據另一實施例的SIMD SM3密碼雜湊功能。運算碼格式398符合運算碼格式370和397以及包括選加的EVEX前置位元組396(在一實施例中始於62十六進位)以取代大部份的其它通常使用的舊制指令前置位元組及脫逸碼以及提供附加的功能。根據一實施例的指令可由欄位396及392中之一或更多編碼。以欄位396結合源運算元識別符374及375以及結合選加的比例-指標-基礎(SIB)識別符393、選加的位移識別符394、及選加的直接位元組395，以識別遮置及每一指令高達四個運算元位置。對於一實施例，EVEX前置位元組396可以用以識別32位元或64位元源及目的地運算元以及/或128位元、256位元或512位元的SIMD暫存器或記憶體運算元。對於一實施例，由運算碼格式398提供的功可能因為運算碼格式370或397而為多餘的，而在其它實施例中，它們是不同的。運算碼格式398允許部份地由MOD欄373及由選加(SIB)識別符393、選加的位移識別符394、以及選加的直接位元組395指明且加上遮罩的暫存器對暫存器、記 憶體對暫存器、暫存器接記憶體、暫存器接暫存器、暫存器接立即性、暫存器對記憶體定址。至少一指令集的一般格式(一般符合格式360及/或格式370)一般由下述說明：evex1 RXBmmmmm WvvvLpp evex4 opcode modrm[sib][disp][imm]
對於一實施例，根據EVEX格式398編碼的指令具有增加的「酬載」位元，其可用以提供SIMD SM3密碼雜湊功能新特點，舉例而言，新特點可為使用者可規劃的遮罩暫存器、或是增加的運算元、或是從128位元、256位元或512位元向量暫存器中選取、或是用以從其中選取更多暫存器、等等。
舉例而言，VEX格式397可以隱性遮罩而用以提供SIMD SM3密碼雜湊功能，EVEX格式398可以顯性使用者可規劃遮罩而用以提供SIMD SM3密碼雜湊功能。VEX格式397或EVEX格式398可用以提供SIMD SM3密碼雜湊功能。此外，VEX格式397或EVEX格式398可用於在128位元或256位元的向量暫存器上提供SIMD SM3密碼雜湊功能，EVEX格式398可用於在128位元、256位元、512位元或更大(或更小)的向量暫存器上提供SIMD SM3密碼雜湊功能。
以下述實例說明提供SIMD SM3密碼雜湊功能的指令實例：
將瞭解，SIMD SM3密碼雜湊功能如同上述實例中所 述般可用以在例如密碼協定及網際網路通訊等應用中提供SIMD SM3密碼雜湊功能，以確保資料完整性、數位驗證、身份確認、金融交易的訊息原始驗證及訊息內容驗證、電子商務、電子郵件、軟體散佈、資料儲存、亂數產生、等等。
也將瞭解，提供執行預先指定次數的雜湊回合迭代之SIMD SM3密碼雜湊指令會使在處理器管線中的雜湊演繹法SIMD的執行能夠與其它SIMD處理及純量處理同時地執行，舉例而言，其它SIMD處理及純量處理可為根據特定雜湊演繹法實施製備預旋轉的回合常數(例如Tj<<<j)及訊息「chunks」的處理。也就是說，在雜湊回合的單次迭代具有三循環(例如每回合3循環)的情形中，藉由使結果經過管線繞回，則二次迭代可以具有僅四循環(例如每回合2循環)的潛候期，四次迭代可以具有僅六循環(例如每回合1.5循環)的潛候期。在這些四或六循環的管線潛候期期間，其它有用的處理可以與雜湊回合片平行地或同時地執行。因此，提供具有多次但小於雜湊演繹法的回合迭代的總數之迭代(例如每一片有2、4或8次迭代)之用於SIMD安全雜湊演繹法回合片的指令，會允許在超純量執行管線中、及/或亂序處理器管線中其它指令同時執行，因而顯著地增進處理輸貫量，以及桿槓操作與一般用途處理器有關的製程改良之頻率比例化。
某些實施例包含處理器，該處理器包括解碼器以將用於SIMD SM3訊息擴展的指令解碼、指明第一及第二源資 料運算元集、及擴展程度。為回應指令，處理器執行單元執行由指定的擴展程度決定的源自第一及第二源資料運算元集的多個SM3訊息擴展，並將結果儲存於SIMD目的地暫存器中。某些實施例也從中間雜湊值輸入、源資料集、及回合常數集(例如具有一或更多預旋轉的常數Tj<<<1)，執行用於雜湊演繹法的SIMD SM3雜湊回合片部份之指令。處理器執行單元對源資料集而執行SM3雜湊回合迭代集，應用中間雜錯值輸入及回合常數集，以及將新的雜湊值結果儲存在SIMD目的地暫存器中。
對於提供SM3密碼雜湊功能的SIMD指令及處理邏輯之某些實施例，可以在現代微處理器的標準執行管線中同時地及/或平行地，以迭代片執行SM3訊息擴展及SM3密碼雜錯回合。將瞭解，可以便利地選擇每片的迭代數目，以致以執行SM3訊息擴展及/或SM3密碼雜錯回合片相關連的潛候期，提供足夠涵蓋給其它同時飛行的指令。因此，也將瞭解，提供用於具有多個但小於雜湊演繹法的回合迭代總數的迭代(例如每一片有2、4、或8迭代)之SIMD SM3密碼雜錯演繹法回合片之指令執行，會允許在超純量執行管線中、及/或在亂序處理器管線中同時執行此類其它要求的指令(例如SM3訊息擴展指令)，藉以顯著地增進大量應用的輸貫量，以及，利用頻率比例化以達成與一般用途處理器有關的製程改良。
圖4A是方塊圖，顯示根據本發明的一實施例之有序管線及暫存器重命名級、亂序核發/執行管線。圖4B是方 塊圖，顯示根據本發明的至少一實施例之要包含於處理器中之有序架構核心及暫存器重命名邏輯、亂序核發/執行邏輯。圖4A中的實線框顯示有序管線，而虛線框顯示暫存器重命名、亂序核發/執行管線。類似地，圖4B中的實線框顯示有序架構邏輯，而虛線框顯示暫存器重命名邏輯及亂序核發/執行邏輯。
在圖4A中，處理器管線400包含提取級402、長度解碼級404、解碼級406、分配級408、重命名級410、排程(也稱為派遣或核發)級412、暫存器讀取/記憶體讀取級414、執行級416、寫回/記憶體寫入級418、例外處理級422、及確定級424。
在圖4B中，箭頭代表二或更多單元之間的耦合以及箭頭的方向表示在這些單元之間的資料流動方向。圖4B顯示處理器核心490，處理器核心490包含耦合至執行引擎單元450之前端單元430，引擎單元450及前端單元430都耦合至記憶體單元470。
核心490可為精簡指令集計算(RISC)核心、複雜指令集計算(CISC)核心、超長指令字(VLIW)核心、或是混合或替代核心型式。關於又另一選項，核心490可為特別用途的核心，舉例而言，例如網路或通訊核心、壓縮引擎、圖形核心、等等。
前端單元430包含分支預測單元432，分支預測單元432耦合至指令快取單元434，指令快取單元434耦合至指令轉譯旁看緩衝器(TLB)436，指令轉譯旁看緩衝器 (TLB)436耦合至指令提取單元438，指令提取單元438耦合至解碼單元440。解碼單元或解碼器將指令解碼，以及產生微碼登入點、微指令、其它指令、或是從原始指令解碼、或是以其它方式反應、或是導出的其它控制訊號，以作為輸出的一或更多微運算。使用各種不同的機構，以實施解碼器。適當的機構實例包含但不限於查詢表、硬體實施、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)、等等。指令快取單元434又耦合至記憶體單元470中的階層2(L2)快取單元476。解碼單元440耦合至執行引擎單元450中的重命名/分配器單元452。
執行引擎單元450包含重命名/分配器單元452，重命名/分配器單元452耦合至退出單元454及一或更多排程器單元456的集合。排程器單元456代表任何數目的不同排程器，包含保留站、中央指令窗、等等。排程器單元456耦合至實體暫存器檔案單元458。各實體暫存器檔案單元458代表一或更多實體暫存器檔案，不同的實體暫存器檔案儲存例如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、等等一或更多不同的資料型式、狀態(例如，指令指標，指令指標是要被執行的下一指令的位址)、等等。實體暫存器檔案458由退出單元454重疊，以顯示實施暫存器重命名及亂序執行的各種方式(例如，使用重排序緩衝器及退出暫存器檔案，使用未來檔案、歷史緩衝器、及退出暫存器檔案；使用暫存器映射及暫存器池；等等)。一般而言，從處理器外部或是從程 式設計人員的觀點，可看到架構暫存器。暫存器不限於任何習知的特定型式的電路。只要能夠如此處所述般儲存及提供資料，則各種不同型式的暫存器都是適合的。適合的暫存器實例包含但不限於專用實體暫存器、使用暫存器重命名的動態分配實體暫存器、專用的及及動態分配的實體暫存器的組合、等等。退出單元454及實體暫存器檔案458耦合至執行叢集460。執行叢集460包含一或更多執行單元462的集合以及一或更多記憶體存取單元464的集合。執行單元462執行不同的運算(例如，偏移、加法、減法、乘法)以及對不同型式的資料執行(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例包含專用於特定功能或功能集的一些執行單元，但是，其它實施例可以僅包含一執行單元或是多個都執行所有功能的執行單元。由於某些實施例產生用於某些型式的資料/運算之分別的管線(例如，均具有它們自己的排程器單元、實體暫存器檔案單元、及/或執行叢集的純量整數管線、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線及/或記憶體存取管理，以及，在分別的記憶體存取管線的情形中，實施某些實施例，其中，僅有此管線的執行叢集具有記憶體存取單元464)，所以，排程器單元456、實體暫存器檔案單元458、及執行簇460顯示為可能是複數的。也應瞭解，在使用分別的管線時，這些管線中之一或更多可以是亂序核發/執行，而其它的是有序的。
記憶體存取單元464的集合耦合至記憶體單元470，記憶體單元470包含耦合至資料快取單元474的資料TLB單元472，資料快取單元474耦合至階層2(L2)快取單元476。在一舉例說明的實施例中，記憶體存取單元464包含載入單元、儲存位址單元、及儲存資料單元，各單元耦合至記憶體單元470中的資料TLB單元472。L2快取單元476耦合至一或更多其它階層的快取記憶體以及最後耦合至主記憶體。
舉例而言，舉例說明的暫存器重命名、亂序核發/執行核心架構如下所述地實施管線400：1)指令提取438執行提取及長度解碼級402和404；2)解碼單元440執行解碼級406；3)重命名/分配器單元452執行分配級408及重命名級410；4)排程器單元456執行排程級412；5)實體暫存器檔案單元458及記憶體單元470執行暫存器讀取/記憶體讀取級414；執行叢集460執行執行級416；6)記憶體單元470及實體暫存器檔案單元458執行寫回/記憶體寫入級418；7)各種單元涉及處理級422；以及，8)退出單元454及實體暫存器檔案單元458執行確定級424。
核心490支援一或更多指令集(例如，x86指令集(具有增加較新版本的某些擴充)；加州太陽谷的MIPS Technologies的MIPS指令集；加州太陽谷的ARM Holdings的ARM指令集(具有選加的例如NEON等額外擴充))。
應瞭解，核心可支援多緒(執行二或更多平行的運算 或緒的集合)，以及，以各種方式如此執行，這些方式包含時間切片多緒、同時多緒(其中，單一實體核心提供用於實體核心同時正多線化的多個線中的各線之邏輯核心)、或是其組合(例如，時間切片提取及解碼以及其後的同時多緒，例如Intel® Hyperthreading technology中所示)。
雖然在亂序執行的環境中說明暫存器命名，但是，應瞭解，暫存器重命名可用於有序架構中。雖然所示的處理器的實施例也包含分別的指令及資料快取單元434/474以及共用的L2快取單元476，但是，替代實施例可以具有用於指令及資料等二者之單一內部快取，例如階層1(L1)內部快取、或是多階層的內部快取。在某些實施例中，系統包含內部快取及外部快取的組合，外部快取是核心及/或處理器的外部。替代地，所有的快取可以是核心及/或處理器的外部。
圖5是根據本發明的實施例之設有整合的記憶體控制及圖形之單核心處理器及多核心處理器500的方塊圖。圖5中的實線框顯示處理器500，其設有單一核心502A、系統代理器510、一或更多匯流排控制器單元516的集合，而選加增加的虛線框顯示替代處理器500，其設有多核心502A-N、系統代理器單元510中的一或更多整合的記憶體控制單元514的集合、以及整合圖形邏輯508。
記憶體階層包含核心之內的一或更多層級快取記憶體、一集合或一或更多共用的快取單元506、及耦合至整 合的記憶體控制器單元514的集合之外部記憶體(未顯示)。共用快取單元506的集合包含一或更多中層級快取記憶體，例如階層2(L2)、階層3(L3)、階層4(L4)、或其它階層的快取記憶體、最後階層快取記憶體(LLC)、及/或其組合。雖然在一實施例中，環式互連單元512互連整合圖形邏輯508、共用快取單元506的集合、及系統代理器單元510，但是，替代實施例可以使用任何數目的用於互連這些單元之習知技術。
在某些實施例中，一或更多核心502A-N能夠多緒的。系統代理器單元510包含協調及操作核心502A-N的那些組件。舉例而言，系統代理器單元510包含電力控制單元(PCU)及顯示單元。PCU可為或包含調整核心502A-N及整合圖形邏輯508的電力狀態所需之邏輯及組件。顯示單元是用於驅動一或更多外部連接的顯示器。
以架構及/或指令集的觀點而言，核心502A-N可以是同質的或是異質的。舉例而言，核心502A-N中的某些核心可以是有序的，而其它是亂序的。關於另一實例，核心502A-N中的二或更多核心能夠執行相同的指令集，而其它核心能夠僅執行該指令集的子集合或是不同的指令集。
處理器可為一般用途的處理器，例如CoreTM i3、i5、i7、2 Duo及Quad、XeonTM、ItaniumTM、XScaleTM或是StrongARMTM處理器，這些處理器可從加州聖克拉拉(Santa Clara)之英特爾公司取得。替代地，可以從例如ARM Holdings,Ltd.、MIPS、等其它公司取得處理器。處 理器可以是特別用途的處理器，舉例而言，例如網路或通訊處理器、壓縮引擎、圖形處理器、共處理器、嵌入式處理器、等等。可以在一或更多晶片上實施處理器。使用例如BiCMOS、CMOS、或NMOS等一些製程技術中的任何技術，處理器500可以實施在一或更多基底上或是其一部份。
圖6-8是適合包含處理器500的舉例說明的系統，而圖9是舉例說明的系統晶片(SoC)，其包含一或更多核心502。用於膝上型電腦、桌上型電腦、手持個人電腦、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、交換機、嵌入式處理器、數位訊號處理器(DSP)、圖形裝置、電子遊戲裝置、機上盒、微控制器、手機、可攜式媒體播放器、手持裝置、及各式各樣的其它電子裝置之此技藝中習知的其它系統設計及配置也是適用的。一般而言，能夠包含如此處所揭示的處理器及/或其它執行邏輯的眾多各式各樣的系統或電子裝置一般也適用。
現在參考圖6，其顯示根據本發明的一實施例之系統600的方塊圖。系統600包含耦合至圖形記憶體控制器集線器(GMCH)620之一或更多處理器610、615。額外的處理器615的選加本質於圖6中以虛線標示。
各處理器610、615可為某版本的處理器500。但是，應注意，整合的圖形邏輯及整合的記憶體控制單元不可能存在於處理器610、615中。圖6顯示GMCH 620耦合至記憶體640，舉例而言，記憶體640可為動態隨機存 取記憶體(DRAM)。對於至少一實施例，DRAM可以是與非依電性快取記憶體相關連的。
GMCH 620可為晶片組或部份晶片組。GMCH 620與處理器610、615通訊以及控制處理器610、615與記憶體640之間的相互作用。GMCH 620也作為處理器610、615與系統600的其它元件之間的加速匯流排介面。對於至少一實施例，GMCH 620經由例如前側匯流排(FSB)695等多點連接匯流排而與處理器610、615通訊。
此外，GMCH 620耦合至顯示器645(例如平板顯示器)。GMCH 620包含整合的圖形加速器。GMCH 620又耦合至輸入/輸出(I/O)控制器集線器(ICH)650，ICH 650用以耦合各式各樣的週邊裝置至系統600。舉例而言，圖6的實施例中的實例顯示為外部圖形裝置660，外部圖形裝置660是與另一週邊裝置670一起耦合至ICH 650的離散圖形裝置。
替代地，額外的或不同的處理器也存在於系統600中。舉例而言，額外的處理器615包含與處理器610相同之額外的處理器、與處理器610異質的或是不對稱的額外的處理器、加速器(舉例而言，例如圖形加速器或數位訊號處理(DSP)單元)、現場可編程閘陣列、或是任何其它處理器。以包含架構、微架構、熱、耗電特徵、等等優點標準之範圍而言，在實體資源610、615之間有各式各樣的差異。這些差異有效地顯示它們本身在處理器610、615之間的不對稱性及異質性。對於至少一實施例，各式各樣 的處理器610、615設於相同晶粒封裝中。
現在參考圖7，其顯示根據本發明的實施例之第二系統700的方塊圖。如圖7所示，多處理器系統700是點對點互連系統，以及包含經由點對點互連750而耦合的第一處理器770和第二處理器780。如同處理器610、615中之一或更多般，各處理器770和780可為某些版本的處理器500。
雖然僅顯示二處理器770、780，但是，須瞭解本發明的範圍不侷限於此。在其它實施例中，一或更多額外的處理器可以存在於給定的處理器中。
處理器770及780顯示為分別包含整合的記憶體控制器單元772和782。處理器770也包含點對點(P-P)介面776和778作為其匯流排控制器單元的部份；類似地，第二處理器780包含P-P介面786和788。處理器770、780使用P-P介面電路778、788而經由點對點(P-P)介面750來交換資料。如圖7中所示，IMC 772及782將處理器耦合至各別記憶體，亦即記憶體732和記憶體734，它們可為本地地附著至各別處理器之主記憶體的部份。
使用點對點介面電路776、794、786、798，處理器770、780經由個別的P-P介面752、754而各別地與晶片組790交換資訊。晶片組790經由高性能圖形介面739，也與高性能圖形電路738交換資訊。
共用的快取記憶體(未顯示)可以包含在任一處理器中或二處理器外部，又經由P-P互連而與處理器連接，以致 於假使處理器被置於低功率模式中時，任一或二處理器的本地快取記憶體資訊仍可以儲存在共用快取記憶體中。
晶片組790經由介面796而耦合至第一匯流排716。在一實施例中，第一匯流排716可為週邊組件互連(PCI)匯流排、或是例如快速PCI匯流排等匯流排或是其它第三代的I/O互連匯流排，但是，本發明的實施例的範圍不受限於此。
如圖7所示，各式I/O裝置714可以與匯流排橋接器718耦合至第一匯流排716，匯流排橋接器718將第一匯流排716耦合至第二匯流排720。在一實施例中，第二匯流排720是低腳數(LPC)匯流排。各式裝置可以耦合至第二匯流排720，在一實施例中，舉例而言，各式裝置包含鍵盤及/或滑鼠722、通訊裝置727及例如包含指令/碼及資料730的其它大量儲存裝置及硬碟機等儲存單元728。再者，音頻I/O 724耦合至第二匯流排720。注意，其它架構是可能的。舉例而言，取代圖7的點對點架構，系統可以實施多點連接匯流排或是其它此類架構。
現在參考圖8，其顯示根據本發明的實施例之第三系統800的方塊圖。圖7和圖8中的類似元件帶有類似代號，圖7的某些態樣在圖8中省略，以免模糊圖8的其它態樣。
圖8顯示處理器870、880分別包含整合的記憶體及I/O控制邏輯(CL)872和882。對於至少一實施例，CL 872、882包含整合的記憶體控制器單元，例如上述配合 圖5及7所述的記憶體控制器單元。此外，CL 872、882也包含I/O控制邏輯。圖8顯示不僅記憶體832、834耦合至CL 872、882，輸入/輸出(I/O)裝置814也耦合至控制邏輯872、8982。舊制輸入/輸出(I/O)裝置815耦合至晶片組890。
現在參考圖9，其顯示根據本發明的實施例之系統晶片(SoC)900的方塊圖。圖5中類似的元件帶有類似的代號。而且，虛線框是更進階的SoC上選加的特點。在圖9中，互連單元902耦合至：應用處理器910，其包含一或更多核心502A-N的組及共用快取單元506；系統代理器單元510；匯流排控制器單元516；整合記憶體控制單元514；一或更多媒體處理器920的組，其包含整合圖形邏輯508、用於提供靜態及/或攝影相機功能的影像處理器924、用於提供硬體音頻加速的音頻處理器926、以及用於提供視頻編碼/解碼加速的視頻處理器928；靜態隨機存取記憶體(SRAM)單元930；直接記憶體存取(DMA)單元932；以及，用於耦合至一或更多外部顯示器的顯示單元940。
圖10顯示含有中央處理單元(CPU)及圖形處理單元(GPU)的處理器，其可執行根據一實施例之至少一指令。在一實施例中，根據至少一實施例之用以執行運算的指令可由CPU執行。在另一實施例中，指令可由GPU執行。在又另一實施例中，經由被GPU及CPU執行的運算的組合，執行指令。舉例而言，在一實施例中，接收及解碼根 據一實施例的指令以在GPU上執行。但是，在已解碼的指令之內的一或更多運算可由CPU執行且結果會歸還至GPU以用於指令的最後退出。相反地，在某些實施例中，CPU作為主處理器及GPU作為共處理器。
在某些實施例中，從高平行、輸貫量處理器得利的指令可以由GPU執行，而從得利於深度管線化架構的處理器性能獨得助益的指令可由CPU執行。舉例而言，圖形、科學應用、財務應用及其它平行酬載可從GPU的性能得利並因而被執行，而例如運算系統核心或應用碼等更多的順序應用可以較佳地適合於CPU。
在圖10中，處理器1000包含CPU 1005、GPU 1010、影像處理器1015、視頻處理器1020、USB控制器1025、UART控制器1030、SPI/SDIO控制器1035、顯示裝置1040、高清晰度多媒體介面(HDMI)控制器1045、MIPI控制器1050、快閃記憶體控制器1055、雙倍資料速率(DDR)控制器1060、安全引擎1065、及I2S/I2C(整合的晶片間聲音/整合電路之間)介面1070。其它邏輯及電路可以包含在圖10的處理器中，所述處理器包含更多CPU或GPU及其它週邊介面控制器。
至少一實施例的一或更多態樣可由儲存在機器可讀取的媒體上的代表資料實施，所述代表資料代表處理器之內的各種邏輯，當由機器讀取時促使機器製造邏輯以執行此處所述的技術。這些代表，稱為「IP核心」，可以儲存在實體的、機器可讀取的媒體(「tape」)中及供應給各式各 樣的客戶或製造設備以載入真正製造邏輯或處理器的製造機器中。舉例而言，例如ARM Holdings,Ltd.開發的Cortex®系列處理器、以及由中國科學院的計算技術研究所(ICT)開發的龍芯(Loongson)IP核心等IP核心可以授權或賣給例如德州儀器(Texas Instruments)、高通(Qualcomm)、蘋果(Apple)、或三星(Samsung)等各式各樣的客戶或被授權者，且實施於這些客戶或被授權者製造的處理器中。
圖11顯示根據一實施例的IP核心開發的方塊圖。儲存器1130包含模擬軟體1120及/或硬體或軟體模型1110。在一實施例中，代表IP核心設計的資料經由記憶體1140而提供給儲存器1130(例如，硬碟機)、有線連結(例如網際網路)1150或是無線連結1160。由模擬工具及模型產生的IP核心資訊接著被傳送至製造設備，其中，製造設備由第三方製造以執行根據至少一實施例的至少一指令。
在某些實施例中，一或更多指令對應於第一型或架構(例如，x86)且在不同型式或架構(例如ARM)的處理器上被轉譯或模仿。根據一實施例的指令因而可在包含ARM、x86、MIPS、GPU、或其它處理器型式或架構等任何處理器或處理器型式上執行。
圖12顯示根據一實施例之第一型式的指令如何由不同型式的處理器模仿。在圖12中，程式1205含有執行與根據一實施例的指令相同或是實質上相同的某些指令。但 是，程式1205的指令可以是不同於或不並容於處理器1215之型式及/或格式，意指程式1205中的型式的指令不能夠由處理器1215本地執行。但是，藉由模仿邏輯1210的幫助，程式1205的指令被轉譯成能夠原地由處理器1215執行的指令。在一實施例中，模擬邏輯以硬體具體實施。在另一實施例中，模仿邏輯具體地實施於含有軟體之實體的、機器可讀取的媒體中，以將程式1205中的型式的指令轉譯成可由處理器1215本地執行的型式。在其它實施例中，模仿邏輯是固定功能或是可編程的硬體及儲存在實體的、機器可讀取的媒體上的程式之結合。在一實施例中，處理器含有模仿邏輯，而在其它實施例中，模擬邏輯存在於處理器的外部且由第三方提供。在一實施例中，藉由執行含於處理器中或是與處理器相關連的韌體或微碼，處理器能夠載入具體實施於含有軟體之實體的、機器可讀取的媒體中的模仿邏輯。
圖13是方塊圖，用以對比根據本發明之實施例中使用軟體指令轉換器以將源指令集中的二進位指令轉換成目標指令集中的二進位指令。在所示的實施例中，指令轉換器是軟體指令轉換器，但是，替代地，指令轉換器可以以軟體、韌體、硬體、或其各式各樣的組合實施。圖13顯示高階語言程式1302，可以使用x86編譯器1304將其編譯以產生x86二進位碼1306，x86二進位碼1306可由設有至少一x86指令集核心1316的處理器自然地執行。設有至少一x86指令集核心1316的處理器代表藉由並容地 執行或是以其它方式處理下述而執行與設有至少一x86指令集核心的英特爾處理器實質相同的功能之任何處理器：(1)Intel x86指令集核心的指令集的實質部份、或是(2)以在設有至少一x86指令集核心的英特爾處理器上運行為目標之其它程式或應用程式的物件碼版本，以取得與設有至少一x86指令集核心的英特爾處理器實質上相同的結果。x86編譯器1304代表可操作以產生x86二進位碼1306(例如物件碼)之編譯器，無論是否有增加的鏈結處理，二進位碼1306都可以在設有至少一x86指令集核心1316的處理器上執行。類似地，圖13顯示高階語言程式1302，可以使用替代的指令集編譯器1308以將其編譯，以產生替代的指令集二進位碼1310，指令集二進位碼1310可由未設有至少一x86指令集核心1314的處理器本地執行(例如，設有執行位於加州太陽谷的MIPS TECHNOLOGIES的MIPS指令集、及/或位於加州太陽谷的ARM Holdings的ARM指令集的核心之處理器)。指令轉換器1312用以將x86二進位碼1306轉換成可由未設有x86指令集核心1314的處理器自然地執行的碼。由於能夠這樣的指令轉換器難以製作，所以，此轉換碼不易與替代指令集二進位碼1310相同；但是，轉換碼將完成一般操作及由來自替代指令集的指令組成。因此，指令轉換器1312代表軟體、韌體、硬體、或其組合，其經由模仿、模擬或任何其它處理，允許未具有x86指令集處理器或是核心的處理器或其它電子裝置執行x86二進位碼1306。
圖14A顯示用於執行提供SIMD SM3密碼雜湊功能的指令之設備1401的一實施例。設備1401的實施例可為用於執行提供SIMD SM3密碼雜湊功能的指令之核心490的部份(例如執行單元462)或是管線400的部份(例如執行級416)。設備1401的實施例可以與解碼級(例如解碼406)或解碼器(例如解碼單元440)耦合以將用於SIMD SM3密碼雜湊演繹法回合片的指令解碼，所述SIMD SM3密碼雜湊演繹法回合片具有的迭代次數小於雜湊演繹法的回合迭代總數(例如，允許其它指令在超純量執行管線中同時執行之2或4次迭代)，所述指令指明中間雜湊值輸入運算元1410、源資料運算元1415集、以及雜湊演繹法的回合片部份(例如，選擇性地關於立即運算元1418或是在指令助憶符及/或運算碼中的初始回合j，及/或迭代次數i)。指令的實施例也指明回合常數運算元集(例如，在選擇性的立即運算元1418中，迭代次數i，初始回合j,Tj...Tj+i-1)。回應經過解碼的指令，一或更多執行單元(例如執行設備1405)會對源資料運算元集1415執行回合迭代之SM3雜湊回合片集、施加中間雜湊集輸入運算元1410及回合常數運算元集，以及將第一指令的結果1480儲存於SIMD目的地暫存器中。
將瞭解，提供執行預先指定次數的雜湊回合迭代SIMD SM3密碼雜湊指令會使在處理器管線中的雜湊演繹法的SIMD執行能夠與其它SIMD處理及純量處理同時執行，舉例而言，其它SIMD處理及純量處理可為根據特定 雜湊演繹法實施製備預旋轉的回合常數(例如Tj<<<j)及訊息「chunks」的處理。也就是說，在雜湊回合的單次迭代具有三循環(例如每回合3循環)的情形中，藉由執行指定數目的迭代及/或使結果經過管線繞回，則二次迭代可以具有僅四循環(例如每回合2循環)的潛候期，四次迭代可以具有僅六循環(例如每回合1.5循環)的潛候期。在這些四或六循環的管線潛候期期間，其它有用的處理可以與雜湊回合片平行地或同時地執行。因此，提供具有多次但小於雜湊演繹法的回合迭代的總數之迭代(例如每一片有2、4或8次迭代)之用於SIMD SM3密碼雜湊演繹法回合片的指令，會允許在超純量執行管線中、及/或亂序處理器管線中其它指令同時執行，因而顯著地增進處理輸貫量，以及桿槓操作與設有向量暫存器的一般用途處理器有關的製程改良之頻率比例化。
舉例而言，設備1401的實施例可以與多個向量暫存器(例如實體暫存器檔案單元458)耦合，所述向量暫存器包括可變的眾多m可變大小的資料欄位以儲存可變的眾多m可變大小的資料元件之值。提供SIMD SM3密碼雜湊演繹法回合片的指令之實施例指明指定多個向量暫存器之一的中間雜湊值輸入狀態運算元1410、立即運算元1418、及源資料運算元1415集。設備1401的實施例包含執行單元1405，執行單元1405會與暫存器檔案耦合(例如實體暫存器檔案單元458)，以及回應提供SIMD SM3密碼雜湊演繹法回合切片功能之已解碼的指令，會接收中間雜 湊值輸入狀態運算元1410及訊息源資料運算元1415集，以及產生用於眾多迭代的各迭代之輸出狀態1480。已解碼的指令的結果1480接著被儲存於SIMD目的地暫存器中(例如，在實體暫存器檔案單元458中)。
圖14B顯示用於執行提供SIMD SM3密碼雜湊功能的指令之設備1402的替代實施例。設備1402的實施例可為用於執行提供SIMD SM3密碼雜湊功能的指令之核心490的部份(例如執行單元462)或是管線400的部份(例如執行級416)。設備1402的實施例可以與解碼級(例如解碼406)或解碼器(例如解碼單元440)耦合以將用於SIMD SM3密碼雜湊演繹法回合片的指令解碼，所述SIMD SM3密碼雜湊演繹法回合片具有的迭代次數小於雜湊演繹法的回合迭代總數(例如，允許其它指令在超純量執行管線中同時執行之2或4次迭代)，所述指令指明中間雜湊值輸入運算元1410、源資料運算元1415集、回合常數運算元1412集(例如，對於初始回合之單一預旋轉的Tj，或是選加的四個預旋轉的Tj...Tj+3集合)、以及雜湊演繹法的回合片部份(例如，在立即運算元1418中作為初始回合j，及/或迭代次數i)。回應經過解碼的指令，一或更多執行單元(例如執行設備1405)會對源資料運算元1415集執行回合迭代之SM3雜湊回合片集，施加中間雜湊集輸入運算元1410及回合常數運算元1412集，以及將第一指令的結果1480儲存於SIMD目的地暫存器中(例如，在某些實施例中，用於中間雜湊值輸入運算元1410之相同的SIMD暫 存器)。
圖15顯示用於執行提供SIMD SM3密碼雜湊功能的指令之設備1501的替代實施例。設備1501的實施例可以與解碼級(例如解碼406)或解碼器(例如解碼單元440)耦合以將用於SIMD SM3密碼雜湊演繹法回合片的指令解碼，所述SIMD SM3密碼雜湊演繹法回合片具有允許其它指令在超純量執行管線中同時執行(例如2或4次迭代，但是僅顯示一迭代)，所述指令指明中間雜湊值輸入運算元1510、源資料運算元集(例如包含訊息字Wj及Wj+4)、回合常數運算元集(例如，包含預旋轉的Tj)、以及雜湊演繹法的回合片部份(例如，選擇地在立即運算元中包含初始回合的標示符，j，及/或迭代次數i)。回應經過解碼的指令，一或更多執行單元(例如包含執行設備1501)會對源資料運算元集(例如包含1514和1516)執行回合迭代之SM3雜湊回合片集，施加中間雜湊集輸入運算元1510及回合常數運算元1512集中之一或更多，以及將已解碼的指令的結果1580儲存於SIMD目的地暫存器中(例如，在某些實施例中，用於中間雜湊值輸入運算元1510之相同的SIMD暫存器)。
如同執行設備1501中所示般，根據用於分別處理中間雜錯值32位元資料欄輸入A、B、C及E、F、G之雜湊演繹法的指定的回合片部份(例如，包含初始回合的標示符，j)，選取布林函數FFj 1522及GGj 1524。根據一實施例，當j小於16時，布林函數FFj及GGj可以分別被選為 A ⊕ F ⊕ C及E ⊕ F ⊕ G，或當j大於15時，布林函數FFj及GGj可以分別被選為(A∧B)∨(A∧C)∨(B∧C)及(E∧F)∨(-E∧G)。在SM3雜湊回合片的各迭代中，回合常數運算元組分別的回合常數1512(Tj)，會加上(例如經由加法器1530)中間雜湊值向量1520的向左旋轉的分別資料欄位A(例如，經由旋轉器1526而以旋轉量1525旋轉)以及中間雜湊值向量1520的第二未旋轉資料欄E。在SM3雜湊回合片的各迭代中，源資料運算元的分別資料欄1514(Wj)，會加上(例如經由加法器1540)布林函數GGj 1524的輸出、中間雜湊值向量1520的分別的資料欄H、以及加法器1530的向左旋轉的輸出SS1(例如經由旋轉器1532而以旋轉量1531旋轉)。在SM3雜湊回合片的各迭代中，源資料運算元的分別資料欄1514(Wj)及1516(Wj+4)會接受XOR運算，而產生分別的資料欄1534(W'j)，以及，向左旋轉的分別的資料欄A會與加法器1530的向左旋轉的輸出一起被XOR運算，而產生分別的資料欄SS2。資料欄1534(W'j)及SS2都被加上(例如經由加法器1550)布林函數FFj 1552的輸出及中間雜湊值向量1520分別的資料欄D，而在先期輸出狀態1570中產生新的分別的資料欄A。中間雜湊值向量1520未經旋轉的分別的資料欄A變成先前輸出狀態1570新的分別的資料欄B。中間雜湊值向量1520的向左旋轉的分別的資料欄B(例如，經由旋轉器1562而以旋轉量1561旋轉)變成先期輸出狀態1570新的分別的資料欄C。中間雜湊值向量1520未經旋轉的分別 的資料欄C變成先期輸出狀態1570新的分別的資料欄D。加法器1540的輸出經由排列1542(P0)而被排列，而產生先期輸出狀態1570新的分別的資料欄E。中間雜湊值向量1520未經旋轉的分別的資料欄E變成先前輸出狀態1570新的分別的資料欄F。中間雜湊值向量1520的向左旋轉的分別的資料欄F(例如，經由旋轉器1566而以旋轉量1565旋轉)變成先期輸出狀態1570新的分別的資料欄G。中間雜湊值向量1520未經旋轉的分別的資料欄G變成先期輸出狀態1570新的分別的資料欄H。
最後，在SM3雜湊回合片的各迭代中，先期輸出狀態1570被儲存作為新的輸出狀態1580(Vj+1)。在某些實施例中，輸出狀態佇鎖器儲存迭代結果所產生的輸出狀態1580(例如，新的Vj+1值)。在某些實施例中，藉由出自輸出狀態1580佇鎖器的旁路(例如旁路網路208或210)以繞過輸出狀態1580而至用於SM3雜湊回合片的眾多迭代之各下一迭代的輸入狀態1520，可以繞過雜湊值輸出狀態1580而至中間雜湊值輸入狀態。布林函數、排列、回合常數參數、及訊息擴展等等的進一步細節可見於可從全球網頁tools.ietf.org/pdf/draft-shen-sm3-hash-01.pdf取得之2014年2月14日中國科學院的IETF網際網路提案「SM3 Hash Function」版本1中。
圖16顯示用於執行提供SIMD SM3密碼雜湊功能的指令之設備1601的另一替代實施例。設備1601的實施例可為用於執行提供SIMD SM3密碼雜湊功能的指令之核心 490的部份(例如執行單元462)或是管線400的部份(例如執行級416)。設備1601的實施例可以與解碼級(例如解碼406)或解碼器(例如解碼單元440)耦合以將用於SIMD SM3密碼雜湊演繹法回合片的指令解碼，所述SIMD SM3密碼雜湊演繹法回合片具有的迭代次數小於雜湊演繹法的回合迭代總數(例如，允許其它指令在超純量執行管線中同時執行之4次迭代)，所述指令指明中間雜湊值輸入運算元1610、源資料運算元1615集、選加的回合常數運算元1612集(例如包含單一初始預旋轉的Tj或是選加的四個預旋轉的Tj...Tj+3之集合)、以及雜湊演繹法的回合片部份(例如，選擇性地關於立即運算元1418中的初始回合j，及/或迭代次數i)。用於SIMD SM3密碼雜湊演繹法的指令的某些實施例會指明單一初始預旋轉的常數Tj以及在片的各回合中內部地旋轉單一初始常數一位元。用於SIMD SM3密碼雜湊演繹法的指令的其它替代實施例會僅指明用於j的值(例如，在立即運算元1618中)及內部地查詢或產生各被旋轉的常數，Tj<<<1。用於SIMD SM3密碼雜湊演繹法的指令的仍然其它替代實施例會指明眾多預旋轉常數為一組(例如，四個預旋轉的Tj...Tj+3的組)。為回應經過解碼的指令，一或更多執行單元(例如執行設備1601)會在SM3回合j 1605中對源資料運算元1615集(例如，分別的資料欄Wj及Wj+4)執行回合迭代之SM3雜湊回合片集，施加中間雜湊值輸入運算元1610及回合常數運算元1612集中之一或更多(例如Tj)，以產生先期輸 出狀態1681(Vj+1)。又回應已解碼的指令，會在SM3回合j+1 1606中，對源資料運算元1615集(例如，分別的資料欄Wj+1及Wj+5)執行第二SM3雜湊回合迭代，施加第二中間雜湊值輸入1681(Vj+1)及回合常數運算元1612集中之一或更多(例如Tj+1)，以產生先期輸出狀態1682(Vj+2)；...，以及，在SM3回合j+3 1608中對源資料運算元1615集(例如，分別的資料欄Wj+3及Wj+7)執行第四SM3雜湊回合迭代，施加第四中間雜湊值輸入Vj+3(未顯示)及回合常數運算元1612集中之一或更多(例如Tj+3)，以因指令結果而產生新的輸出狀態1684(Vj+4)，以及，將結果1684儲存於SIMD目的地暫存器中(例如，在某些實施例中，用於中間雜湊值輸入運算元1610的相同SIMD暫存器)。
某些實施例也包含處理器，該處理器包括解碼器以將用於SIMD SM3訊息擴展的指令解碼、指明第一及第二源資料運算元集、以及擴展程度。為回應指令，處理器執行單元執行由指定的擴展程度決定的源自第一及第二源資料運算元集的多個SM3訊息擴展，並將結果儲存於SIMD目的地暫存器中。對於提供SM3密碼雜湊演繹功能的SIMD指令及處理邏輯的某些實施例，可以在現代微處理器的標準執行管線中同時地及/或平行地，以迭代片執行SM3訊息擴展及SM3密碼雜錯回合。將瞭解，可以便利地選擇每片的迭代數目，以致以執行SM3訊息擴展及/或SM3密碼雜錯回合片相關連的潛候期，提供足夠涵蓋給其 它同時飛行的指令。
圖17A顯示用於執行提供SIMD SM3密碼雜湊功能的指令之設備1701的一實施例。設備1701的實施例可為用於執行提供SIMD SM3密碼雜湊功能的指令之核心490的部份(例如執行單元462)或是管線400的部份(例如執行級416)。設備1701的實施例可以與解碼級(例如解碼406)或解碼器(例如解碼單元440)耦合以將用於SIMD SM3密碼雜湊演繹法訊息擴展的指令解碼，所述SIMD SM3密碼雜湊演繹法訊息擴展具有的迭代次數小於雜湊演繹法(例如，允許其它指令在超純量執行管線中同時執行之2或4次迭代)之訊息擴展迭代的總數(例如，小於52訊息擴展迭代)，所述指令指明第一源資料運算元1719集(例如Wj-16，Wj-15，...Wj-9)及第二源資料運算元1711集(例如Wj-8，Wj-7，...Wj-1)、擴展程度(選擇地關於立即運算元1718中、或是指令助憶符及/或運算碼中的迭代擴展程度次數e)。為回應經過解碼的指令，一或更多執行單元(例如執行設備1704)會對第一源資料運算元1719集及第二源資料運算元1711集執行訊息擴展迭代之SM3雜湊演繹法片集，SM3訊息擴展的數目是由指定的擴展程度決定，以及，將指令的結果1790(例如Wj-4,...Wj-1,Wj,...Wj+3)儲存於SIMD目的地暫存器中。
圖17B顯示用於執行提供SIMD SM3密碼雜湊功能的指令之設備1702的一實施例。設備1702的實施例可為用於執行提供SIMD SM3密碼雜湊功能的指令之核心490的 部份(例如執行單元462)或是管線400的部份(例如執行級416)。設備1702的實施例可以與解碼級(例如解碼406)或解碼器(例如解碼單元440)耦合以將用於SIMD SM3密碼雜湊演繹法訊息擴展的指令解碼，所述SIMD SM3密碼雜湊演繹法訊息擴展具有的迭代次數小於雜湊演繹法(例如，允許其它指令在超純量執行管線中同時執行之2或4次迭代)之訊息擴展迭代的總數(例如，小於52訊息擴展迭代)，所述指令指明第一源資料運算元1719集(例如Wj-16，Wj-15，...Wj-9)及第二源資料運算元1711集(例如Wj-8，Wj-7，...Wj-1)、及擴展程度(選擇地關於立即運算元1718中、或是指令助憶符及/或運算碼中的迭代擴展程度次數e+1)。為回應經過解碼的指令，一或更多執行單元(例如執行設備1703)會對第一源資料運算元1719集及第二源資料運算元1711集而執行訊息擴展迭代之SM3雜湊演繹法片集，SM3訊息擴展的數目是由指定的擴展程度決定，以及，將指令的結果1792(例如Wj+e-7,...Wj-1,Wj,...Wj+e)儲存於SIMD目的地暫存器中(例如，在某些實施例中，用於第一源資料運算元1719及第二源資料運算元1711的相同SIMD暫存器)。
圖18A顯示用於執行提供SIMD SM3密碼雜湊功能的另一指令之設備1801的另一替代實施例。設備1801的實施例可為用於執行提供SIMD SM3密碼雜湊功能的指令之核心490的部份(例如執行單元462)或是管線400的部份(例如執行級416)。設備1801的實施例可以與解碼級 (例如解碼406)或解碼器(例如解碼單元440)耦合以將用於SIMD SM3密碼雜湊演繹法訊息擴展的指令解碼，所述SIMD SM3密碼雜湊演繹法訊息擴展具有的迭代次數小於雜湊演繹法(例如，允許其它指令在超純量執行管線中同時執行之2或4次迭代)之訊息擴展迭代的總數(例如，小於52訊息擴展迭代)，所述指令指明第一源資料運算元1819集(例如W0，W1，...W7)及第二源資料運算元1811集(例如W8，W9，...W15)、及擴展程度(例如，選擇地關於未顯示的立即運算元中、或是指令助憶符及/或運算碼中的迭代擴展程度次數、或是迭代減1，e)。為回應經過解碼的指令，一或更多執行單元(例如執行設備1808)會對第一源資料運算元1819集及第二源資料運算元1811集執行訊息擴展迭代之SM3雜湊演繹法片集，而SM3訊息擴展的數目由指定的擴展程度決定。舉例而言，在一實施例中，產生新近擴展的(或延伸的)訊息字W16作為如下所述的指令之指果1890的元件：在1804，W16=P1(W0 ⊕ W7 ⊕(W13<<<15))⊕(W13<<<7)⊕ W10，其中，排列1803(P1)定義為P1(X)=X ⊕(X<<<15)⊕(X<<<23)。產生新近擴展的(或延伸的)訊息字W17作為如下所述的指令之指果1890的元件：在1805，W17=P1(W1 ⊕ W8 ⊕(W14<<<15))⊕(W4<<<7)⊕ W11。產生新近擴展的(或延伸的)訊息字W18作為如下所述的指令之指果1890的元件：在1806，W18=P1(W2 ⊕ W9 ⊕(W15<<<15))⊕(W5<<<7)⊕ W12。用於四個新的32位元字之一W19之訊息擴展會要求四個新的32 位元字中之另一(亦即W16)加上第一(亦即1819)及第二(亦即1811)源資料運算元集的32位元字資料元件。因此，在一實施例中，如同處理區塊1802中所示般，產生排列P1(W3 ⊕ W10 ⊕(W16<<<15))成為P1(W3)⊕ P1(W10)⊕ P1(W16<<<15)，以及，在1807，與(W6<<<7)及與W13作XOR運算，而產生新近擴展的(或延伸的)訊息字W19作為指令的結果1890的元件。然後，指令的結果1890(例如W12,...W15,W16，...W19)儲存在SIMD目的地暫存器中。在某些實施例中，輸出佇鎖器儲存因迭代的中間結果所產生的結果1890。在某些實施例中，藉由旁路(例如，旁路網路208或210)，而繞過中間結果1890至另一微指令(或微運算或uop)的一或更多輸入源資料運算元。
圖18B顯示用於執行提供SIMD SM3密碼雜湊功能的另一指令之設備1810的另一替代實施例。設備1810的實施例可為用於執行提供SIMD SM3密碼雜湊功能的指令之核心490的部份(例如執行單元462)或是管線400的部份(例如執行級416)。設備1810的實施例可以與解碼級(例如解碼406)或解碼器(例如解碼單元440)耦合以將用於SIMD SM3密碼雜湊演繹法訊息擴展的指令解碼，所述SIMD SM3密碼雜湊演繹法訊息擴展具有的迭代次數小於雜湊演繹法(例如，允許其它指令在超純量執行管線中同時執行之8次迭代)之訊息擴展迭代的總數(例如，小於52訊息擴展迭代)，所述指令指明第一源資料運算元1819集(例如W0，W1，...W7)及第二源資料運算元1811集(例如 W8，W9，...W15)、及擴展程度(例如，選擇地關於立即運算元1818中、或是指令助憶符及/或運算碼中的迭代擴展程度次數、或是迭代減1，e)。為回應經過解碼的指令，一或更多執行單元(例如執行設備1809)會對第一源資料運算元1819集及第二源資料運算元1811集執行訊息擴展迭代之SM3雜湊演繹法片集，而SM3訊息擴展的數目是由指定的擴展程度決定。舉例而言，在一實施例中，由一或更多執行單元(例如執行設備1808)產生中間結果1821(例如W12,...W15,W16,...W19)，以回應已解碼的指令(例如由於微指令、微運算或uop的結果)。中間結果1821可以與第一源資料運算元1819集(例如W4,W5,...W7)及第二源資料運算元1811集(例如W8,W9,...W11)的元件一起提供給後續的邏輯層(例如執行設備1808)，以產生擴充的(或延伸的)訊息結果1890(例如，W16,...W19,W20,...W23)，以回應已解碼的指令(例如由於第二微指令、微運算或uop的結果)。指令的結果1890(例如，W16,...W19,W20,...W23)接著儲存在SIMD目的地暫存器中(例如，在某些實施例中，用於第一源資料運算元1719的相同SIMD暫存器)。
圖19顯示用於執行提供SIMD SM3密碼雜湊功能的指令之處理1901的實施例之流程圖。此處揭示的處理1901及其它處理由處理區執行，處理區包括可由一般用途的機器執行或特定用途的機器或二者的結合執行之專用的硬體或軟體運算碼。
在處理1901的處理區1910中，將SM3雜湊演繹法 的中間雜湊值輸入狀態源運算元(例如，在眾多m資料欄的第一部份中)儲存於第一SIMD向量暫存器中。在處理區1920中，源資料運算元集儲存於(例如，在眾多m資料欄的第二部份中)第二SIMD向量暫存器中。在處理區1925中，接收指令，用於SM3雜湊演繹法的SIMD SM3雜湊回合片部份中。在處理區1950中，因SIMD SM3雜湊回合片的迭代結果，產生雜湊值輸出狀態。在處理區1960中，決定雜湊回合片的所有迭代是否完成。假使為否，則輸出狀態結果在處理區1970中被選擇性地旁通至用於雜錯回合片的下一迭代之輸入狀態，以及，處理從處理區1950開始再迭代。否則，處理進行至處理區1980，在處理區1980，將雜錯值輸出狀態結果儲存至第一SIMD暫存器中的目的地運算元中。
將瞭解，雖然此處揭示之處理1901及其它處理的處理區顯示成以迭代方式執行，但是，無論何時，假使可行，則可以以替代的次序、或同時地、或平行地執行。
圖20顯示用於執行提供SIMD SM3密碼雜湊功能的指令之處理2001的另一實施例之流程圖。在處理2001的處理區2010中，SM3雜湊演繹法的中間雜湊值輸入狀態源運算元(例如，在眾多m資料欄的第一部份中)被儲存於第一SIMD向量暫存器中。在處理區2015中，訊息區塊擴充用於回合片源資料運算元集。在處理區2020中，將源資料運算元集儲存於(例如，在眾多m資料欄的第二部份中)第二SIMD向量暫存器中或記憶體中。在處理區 2025中，為SM3雜湊演繹法的SIMD SM3雜湊回合片部份，將指令解碼，指令指明立即運算元中的該回合片部份。在處理區2030中，從第二SIMD暫存器或是從記憶體中選取成對的回合片源資料(例如，Wj及Wj+4)以用於目前的迭代。在處理區2035中，選取回合常數(例如Tj)以用於目前的回合片部份迭代。在處理區2040中，選取成對的布林函數(例如，FFj及GGj)以用於目前的迭代。在處理區2045中，對選取的源資料及中間雜湊值輸入狀態執行SM3雜湊回合。在處理區2050中，因SIMD SM3雜湊回合片的迭代結果，產生雜湊值輸出狀態。在處理區2060中，決定雜湊回合片的所有迭代是否完成。假使為否，則輸出狀態結果在處理區2070中被選擇性地旁通至用於雜錯回合片的下一迭代之輸入狀態，以及，處理從處理區2030開始再迭代。否則，處理進行至處理區2080，在處理區2080，將雜錯值輸出狀態結果儲存至第一SIMD暫存器中的目的地運算元中。在某些替代實施例中，雜錯值輸出狀態結果可以儲存至第一SIMD暫存器以外的SIMD暫存器中、或是記憶體中的目的地運算元。
圖21顯示用於執行提供SIMD SM3密碼雜湊功能的替代指令之處理2101的實施例之流程圖。在處理2101的處理區2110中，將SM3雜湊演繹法的第一源資料運算元集儲存於(例如，在眾多m資料欄的第一部份中)第一SIMD向量暫存器中。在處理區2120中，將第二源資料運算元集儲存於(例如，在眾多m資料欄的第二部份中)第二 SIMD向量暫存器中。在處理區2130中，為SM3雜湊演繹法的SIMD SM3訊息擴展(或延伸)片，接收指令。在處理區2140中，因SIMD SM3訊息擴展片的迭代結果而產生新訊息字。在處理區2150中，決定訊息擴展片的所有迭代是否完成。假使為否，則延伸的訊息區結果在處理區2160中被選擇性地旁通至用於雜錯回合片的下一迭代之輸入狀態，以及，處理從處理區2140開始再迭代。否則，處理進行至處理區2170，在處理區2170，將延伸的訊息區結果儲存至第一SIMD暫存器中的目的地運算元中。在某些替代實施例中，延伸的訊息區結果可以儲存至第一SIMD暫存器以外的SIMD暫存器中、或是記憶體中的目的地運算元。
將瞭解，如同此處揭示般，SIMD SM3密碼雜湊指令可用以在例如密碼協定及網路通訊等應用中提供SIMD SM3密碼雜湊功能，以確保資料完整性、數位簽章、身份驗證、金融交易的訊息原始驗證及訊息內容驗證、電子商務、電子郵件、軟體散佈、資料儲存、亂數產生、等等。
對於提供SM3密碼雜湊功能的SIMD指令及處理邏輯之某些實施例，可以在現代微處理器的標準執行管線中同時地及/或平行地，以迭代片執行SM3訊息擴展及SM3密碼雜錯回合。將瞭解，可以便利地選擇每片的迭代數目，以致以執行SM3訊息擴展及/或SM3密碼雜錯回合片相關連的潛候期，提供足夠涵蓋給其它同時飛行的指令。
因此，也將瞭解，提供用於具有多次但小於雜湊演繹 法的回合迭代總數的迭代(例如每一片有2、4、或8次迭代)之SIMD SM3密碼雜錯演繹法回合片之指令執行，會允許在超純量執行管線中、及/或在亂序處理器管線中同時執行其它指令(例如SM3訊息擴展指令)，因而顯著地增進大量應用的輸貫量，以及，桿槓操作與一般用途處理器有關的製程改良之頻率比例化。
此處揭示的機制的實施例可以以硬體、軟體、韌體、或這些實施方式的組合實施。本發明的實施例可以實施為在包括至少一處理器、儲存系統(包含依電性及非依電性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置的可編程系統上執行的電腦程式或程式碼。
程式碼可以應用至輸入指令以執行此處所述的功能及產生輸出資訊。輸出資訊可以以已知方式應用至一或更多輸出裝置。為了此應用目的，處理系統包含具有處理器的任何系統，舉例而言，處理器可為數位訊號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或是微處理器。
程式碼可以以高階程序或物件導向程式語言實施，以與處理系統通訊。於需要時程式碼也可由組合語言或機器語言實施。事實上，此處所述的機制不限於任何特定程式語言的範圍。在任何情形中，語言可為經過編譯或解譯的語言。
至少一實施例的一或更多態樣可由代表處理器之內的各種邏輯之儲存在機器可讀取的媒體上的代表指令實施， 當由機器讀取時，這些指令會促使機器製造邏輯以執行此處所述的技術。這些表示，例如「IP核心」，可以儲存在實體的、機器可讀取的媒體中及供應給各式各樣的客戶或製造設備以載入真正製造邏輯或處理器的製造機器中。
此機器可讀取的儲存媒體包含但不限於由機器或裝置製造或形成的物體之非暫時的實體配置，包含例如硬碟等儲存媒體、包括軟碟、光碟、光碟唯讀記憶體(CD-ROM)、光碟可重寫(CD-RW)、及磁光碟等任何其它型式的碟片、例如唯讀記憶體(ROM)、例如動態隨機存取記憶體裝置等隨機存取記憶體(RAM)、靜態隨機存取記憶體(SRAM)、可抹拭可編程唯讀記憶體(EPROM)、快閃記憶體、電氣可抹拭可編程唯讀記憶體(EEPROM)等半導體裝置、磁或光學卡、或任何適用於儲存電子指令的其它型式的媒體。
因此，本發明的實施例也包含非暫時的、實體的機器可讀取的媒體，其含有指令或含有設計資料，例如硬體說明語言(HDL)，以界定此處所述的結構、電路、設備、處理器及/或系統特點。這些實施例也將稱為程式產品。
在某些情形中，指令轉換器可以用以將指令從源指令集轉換成目標指令集。舉例而言，指令轉換器可以將指令轉譯(例如，使用靜態二進位轉譯、包含動態編譯之動態二進位轉譯)、變種、模仿、或其它方式轉換成為一或更多要由核心處理的其它指令。指令轉換器可以以軟體、硬體、韌體、或其組合實施。指令轉換器可以在處理器上、 不在處理器上、或是部份在或部份不在處理器上。
因此，揭示執行根據至少一實施例的一或更多指令之技術。雖然在附圖中說明及顯示某些舉例說明的實施例，但是，須瞭解這些實施例僅為說明性而非寬廣發明的限定，且由於習於此技藝者在研讀本揭示之後，可以產生各種其它修改，所以，本發明不限於所述及所示的特定構造及配置。在例如本技術領域等成長快速且不易預測未來進步之技術領域中，在不悖離本揭示的原理或後附申請專利範圍的範圍之下，揭示的實施例在配置及細節上容易被修改以助於技術進步。
100‧‧‧電腦系統
102‧‧‧處理器
104‧‧‧快取
106‧‧‧暫存器檔案
108‧‧‧執行單元
109‧‧‧緊縮指令集
110‧‧‧處理器匯流排
112‧‧‧圖形/視頻卡
114‧‧‧圖形加速埠互連
116‧‧‧記憶體控制器集線器
118‧‧‧記憶體介面
120‧‧‧記憶體
122‧‧‧集線器介面
124‧‧‧資料儲存器
126‧‧‧無線收發器
128‧‧‧快閃BIOS
130‧‧‧I/O控制器集線器
134‧‧‧網路控制器

Claims (46)

  1. 一種處理器，包括：解碼級，用以解碼用於SIMD SM3雜錯回合片的第一指令，該第一指令指明雜錯演繹法的回合片部份、中間雜湊值輸入運算元、源資料運算元集、及回合常數運算元集；以及一或更多執行單元，回應該已解碼的第一指令而執行下述：對該源資料運算元集，執行回合迭代的SM3雜湊回合片集，應用中間雜錯值輸入運算元及該回合常數運算元集；以及，將該第一指令的結果儲存在SIMD目的地暫存器中。
  2. 如申請專利範圍第1項之處理器，其中，該第一指令指明該SIMD目的地暫存器也作為該中間雜湊值輸入運算元。
  3. 如申請專利範圍第1項之處理器，其中，該第一指令以立即運算元中的第一欄指明該雜湊演繹法的該回合片部份。
  4. 如申請專利範圍第3項之處理器，其中，該第一指令至少部份地以該立即運算元中的第二欄指明該回合常數運算元集。
  5. 如申請專利範圍第4項之處理器，其中，該第一指令又以該立即運算元中的該第二欄指明布林函數FFj及 GGj選擇器。
  6. 如申請專利範圍第1項之處理器，其中，該第一指令以第一指令助憶符指明該雜湊演繹法的該回合片部份為四回合。
  7. 如申請專利範圍第6項之處理器，其中，該回合常數運算元集包括四個預旋轉的32位元常數值。
  8. 如申請專利範圍第1項之處理器，其中，該第一指令以第一指令助憶符指明該雜湊演繹法的該回合片部份為二回合。
  9. 如申請專利範圍第1項之處理器，其中，該第一指令以第一指令助憶符指明該雜湊演繹法的該回合片部份為一回合。
  10. 如申請專利範圍第1項之處理器，其中，該第一指令指明該源資料運算元集為包括8個32位元值的SIMD暫存器。
  11. 如申請專利範圍第1項之處理器，其中，該第一指令指明該源資料運算元集為包括8個32位元值的記憶區。
  12. 如申請專利範圍第1項之處理器，其中，該第一指令指明該源資料運算元集為各包括四個32位元值的二個SIMD暫存器。
  13. 如申請專利範圍第1項之處理器，其中，該第一指令以立即運算元中的第一欄指明該雜湊演繹法的該回合片部份以儲存0與63之間的回合數目，以及以第二欄指 明該雜湊演繹法的該回合片部份以儲存0與3之間的迭代計數。
  14. 一種處理器，包括：解碼級，用以解碼用於SIMD SM3訊息擴展的第一指令，該第一指令指明第一源資料運算元集、第二源資料運算元集、及擴展程度；以及一或更多執行單元，回應該已解碼的第一指令而執行下述：從該第一及該第二源資料運算元集執行多個SM3訊息擴展，該訊息擴展的數目是由該指明的擴展程度決定；以及將該第一指令的結果儲存在SIMD目的地暫存器中。
  15. 如申請專利範圍第14項之處理器，其中，該第一指令指明該SIMD目的地暫存器為目的地運算元。
  16. 如申請專利範圍第14項之處理器，其中，該第一指令指明該第一及該第二源資料運算元集為均包括8個32位元值的二個SIMD暫存器。
  17. 如申請專利範圍第14項之處理器，其中，該第一指令指明以立即運算元中的第一欄指明該擴展程度。
  18. 如申請專利範圍第14項之處理器，其中，該第一指令以第一指令助憶符指明該擴展程度以標示四個新的32位元字之訊息擴展。
  19. 如申請專利範圍第18項之處理器，其中，用於 該四個新的32位元字中之一的該訊息擴展除了要求該第一和該第二源資料運算元集，要求該四個新的32位元字中的其餘之一。
  20. 如申請專利範圍第14項之處理器，其中，該第一指令以第一指令助憶符指明該擴展程度以標示二個新的32位元字之訊息擴展。
  21. 如申請專利範圍第14項之處理器，其中，該第一指令以第一指令助憶符指明該擴展程度以標示一個新的32位元字之訊息擴展。
  22. 如申請專利範圍第14項之處理器，其中，該第一指令以第一指令助憶符指明該擴展程度以標示四個新的32位元字之訊息擴展。
  23. 一種方法，包括：將SM3雜湊演繹法的中間雜湊值輸入狀態源運算元儲存於第一向量暫存器的眾多m資料欄的第一部份中；將源資料運算元集儲存在第二向量暫存器的該眾多m資料欄的第二部份中；在處理器中，為具有眾多但小於該SM3雜湊演繹法的回合迭代的總數之迭代的該SM3雜湊演繹法的SM3雜湊回合片部份，執行SIMD指令；以及為該SM3雜湊回合片的各迭代，產生迭代結果，儲存因該迭代結果而產生的雜湊值輸出狀態，以及繞過該雜湊值輸出狀態而至用於該眾多迭代的各下一迭代之該中間雜湊值輸入狀態。
  24. 如申請專利範圍第23項之方法，又包括：將回合常數運算元集儲存在第三向量暫存器的該眾多m資料欄的第三部份中；以及為該SM3雜湊回合片的各迭代，讀取該回合常數運算元集的各別的回合常數Tj以及將該分別的回合常數加上該第一向量暫存器的向左旋轉的分別的資料欄A及該第一向量暫存器的第二未旋轉的資料欄E。
  25. 如申請專利範圍第24項之方法，其中，該第三部份包括該第三向量暫存器的該眾多m資料欄中的四個，以及，該儲存的回合常數運算元集的各回合常數Tj向左預先旋轉j個位元。
  26. 如申請專利範圍第23項之方法，更包括：為該SM3雜湊回合片的各迭代，讀取該第二向量暫存器的分別資料欄Wj，以及，將該第二向量暫存器的該分別資料欄與該第二向量暫存器的第二資料欄Wj+4作XOR運算。
  27. 如申請專利範圍第26項之方法，其中，該第二部份包括該第二向量暫存器的該眾多m資料欄中的八個。
  28. 如申請專利範圍第23項之方法，其中，該第一部份包括該第一向量暫存器的該眾多m資料欄中的八個。
  29. 如申請專利範圍第23項之方法，其中，該SIMD指令以立即運算元中的第一欄指明該SM3雜湊演繹法的 該回合片部份。
  30. 如申請專利範圍第29項之方法，其中，該SIMD指令至少部份地以該立即運算元中的第二欄指明回合常數運算元集。
  31. 如申請專利範圍第30項之方法，其中，該SIMD指令又以該立即運算元中的該第二欄指明布林函數FFj及GGj選擇器。
  32. 一種方法，包括：將第一源資料運算元集儲存於第一向量暫存器的眾多m資料欄的第一部份中；將第二源資料運算元集儲存在第二向量暫存器的該眾多m資料欄的第二部份中；在處理器中，執行SIMD指令，該SIMD指令指明用於具有多個源於該第一及該第二源資料運算元集的SM3訊息擴展之該SM3雜湊演繹法的SM3訊息擴展片部份之擴展程度，該SM3訊息擴展的數目是由該指明的擴展程度決定；以及將該SIMD指令的結果儲存在SIMD目的地暫存器中。
  33. 如申請專利範圍第32項之方法，其中，該SIMD指令指明該第一及該第二源資料運算元集為均包括八個32位元值的二個SIMD暫存器。
  34. 如申請專利範圍第32項之方法，其中，該SIMD指令以立即運算元中的第一欄指明該擴展程度。
  35. 如申請專利範圍第32項之方法，其中，該SIMD指令以第一指令助憶符指明該擴展程度以標示四個新的32位元字之訊息擴展。
  36. 如申請專利範圍第35項之方法，其中，用於該四個新的32位元字中之一的該訊息擴展除了要求該第一和該第二源資料運算元集，要求該四個新的32位元字中的其餘之一。
  37. 一種處理系統，包括：記憶體，用以儲存用於SIMD SM3雜湊演繹法回合片的第一指令、以及用於該SM3雜湊演繹法的SM3訊息擴展片的第二指令；以及處理器，包括：指令提取級，用以提取該第一指令；解碼級，用以解碼該第一指令，該第一指令指明該雜錯演繹法的回合片部份、中間雜湊值輸入運算元、回合片源資料運算元集、及回合常數運算元集；該解碼級會解碼該第二指令，該第二指令指明第一源資料運算元集、第二源資料運算元集、及擴展程度；以及一或更多執行單元，回應該已解碼的第一指令而執行下述：對該回合片源資料運算元集，執行回合迭代的SM3雜湊回合片集，應用該中間雜錯值輸入運算元及該回合常數運算元集；以及，將該第一指令的第一結果儲存在第一SIMD目的地暫存器中；以及， 該一或更多執行單元，回應該已解碼的第一指令而執行下述：從該第一及該第二源資料運算元集執行多個SM3訊息擴展，該訊息擴展的數目是由該指明的擴展程度決定；以及將該第二指令的第二結果儲存在第二SIMD目的地暫存器中。
  38. 如申請專利範圍第37項之處理系統，其中，該第一指令以立即運算元中的第一欄指明該雜湊演繹法的該回合片部份。
  39. 如申請專利範圍第37項之處理系統，其中，該第一指令至少部份地以該立即運算元中的第二欄指明該回合常數運算元集中的該第一指令。
  40. 如申請專利範圍第39項之處理系統，其中，該第一指令又以該立即運算元中的該第二欄指明布林函數FFj及GGj選擇器。
  41. 如申請專利範圍第37項之處理系統，其中，該第一指令以第一指令助憶符指明該雜湊演繹法的該回合片部份為四回合。
  42. 如申請專利範圍第41項之處理系統，其中，該回合常數運算元集包括初始預旋轉的32位元常數值。
  43. 如申請專利範圍第42項之處理系統，其中，該回合常數運算元集包括四個預旋轉的32位元常數值。
  44. 如申請專利範圍第37項之處理系統，其中，該第二指令指明該第一及該第二源資料運算元集為包括均8 個32位元值的二個SIMD暫存器。
  45. 如申請專利範圍第37項之處理系統，其中，該第二指令以立即運算元中的第一欄指明該擴展程度。
  46. 如申請專利範圍第37項之處理系統，其中，該第二指令以第一指令助憶符指明該擴展程度以標示四個新的32位元字的訊息擴展。
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