TW201617881A - 用於同時存取記憶體之不同記憶體平面之裝置及方法 - Google Patents

Abstract

在本文中揭示用於同時存取不同記憶體平面之裝置及方法。一例示性裝置可包含一控制器，該控制器相關聯於一佇列，該佇列經組態以維持相關聯於複數個記憶體命令及位址對之各者之各自資訊。該控制器經組態以基於藉由該佇列維持之該資訊而從該複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組。該例示性裝置進一步包含一記憶體，該記憶體經組態以接收記憶體命令及位址對之該群組。該記憶體經組態以同時執行相關聯於記憶體命令及位址對之該群組之記憶體存取操作。

Description

用於同時存取記憶體之不同記憶體平面之裝置及方法 交叉參考

本申請案主張2014年7月25日申請之美國非臨時申請案第14/340,976號之優先權，該申請案之全部內容出於任何目的以引用的方式併入本文中。

記憶體可提供於各種裝置中，諸如電腦或其他器件，包含但不限於可攜式記憶體器件、固態硬碟、音樂播放機、相機、電話、無線器件、顯示器、晶片組、機上盒、遊戲系統、運輸工具及家電。存在許多不同類型之記憶體，包含揮發性記憶體(例如，動態隨機存取記憶體(DRAM))及非揮發性記憶體(例如，快閃記憶體)。快閃記憶體架構可包含NAND或NOR架構。

在非揮發性記憶體(例如，NAND快閃記憶體)中，記憶體陣列可被劃分為平面。將一記憶體劃分為平面可將列或行細分為在記憶體存取操作期間用於存取之較小區段。將記憶體細分為平面亦可提供同時存取記憶體陣列之一個以上部分之一機會。通常，同時存取可需耦合至相同的各自存取線驅動器之記憶體胞之存取，其可限制在隨機記憶體存取請求期間同時存取不同平面之一能力。

在本文中揭示例示性裝置。一例示性裝置可包含一控制器，該 控制器相關聯於一佇列，該佇列經組態以維持相關聯於複數個記憶體命令及位址對之各者之各自資訊。該控制器可經組態以基於維持於該佇列中之該資訊而從該複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組。該例示性系統可進一步包含一記憶體，該記憶體經組態以接收記憶體命令及位址對之該群組。該記憶體可經組態以同時執行相關聯於記憶體命令及位址對之該群組之記憶體存取操作。

另一例示性裝置可包含一記憶體，該記憶體經組態以接收記憶體命令及位址對之一群組。該記憶體可包含複數個記憶體平面。記憶體命令及位址對之該群組之該等記憶體命令及位址對之各者可相關聯於該複數個記憶體平面之一記憶體平面。該複數個記憶體平面之各記憶體平面可耦合至複數個存取線驅動器電路之一各自存取線驅動器電路。該記憶體可進一步包含一電力電路，該電力電路耦合至該複數個存取線驅動器電路之該等各自存取線驅動器電路之各者。該記憶體可經組態以藉由控制該電力電路及該複數個存取線驅動器電路之該等存取線驅動器電路而對相關聯於記憶體命令及位址對之該群組之該複數個記憶體平面之該等記憶體平面同時執行記憶體存取操作，該複數個存取線驅動器電路之該等存取線驅動器電路耦合至相關聯於記憶體命令及位址對之該群組之該複數個記憶體平面之該等記憶體平面。

另一例示性裝置可包含一控制器，該控制器相關聯於一佇列，該佇列經組態以維持相關聯於複數個記憶體命令及位址對之各者之各自資訊。該控制器可經組態以基於藉由該佇列維持之該各自資訊而從該複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組。該控制器可經進一步組態以將記憶體命令及位址對之該群組提供至一記憶體。

在本文中揭示例示性方法。一例示性方法可包含基於相關聯於複數個記憶體命令及位址對之各者之資訊而從藉由相關聯於一控制器 之一佇列維持之該複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組。該例示性方法可進一步包含將記憶體命令及位址對之該群組提供至一記憶體以在該記憶體處同時執行相關聯於記憶體命令及位址對之該群組之各記憶體命令及位址對之記憶體存取操作。

另一例示性方法可包含維持將複數個記憶體命令及位址對之各者與相關聯於一控制器之一佇列相關聯之各自資訊。另一例示性方法可包含基於相關聯於該複數個記憶體命令及位址對之各記憶體命令及位址對之該各自資訊而從該複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組。

100‧‧‧裝置

110‧‧‧控制器

130‧‧‧命令、位址及資料(CAD)匯流排

150‧‧‧記憶體

200‧‧‧裝置

210‧‧‧控制器

220‧‧‧佇列

230‧‧‧命令、位址及資料(CAD)匯流排

250‧‧‧記憶體

260‧‧‧內部控制器

270‧‧‧記憶體陣列

300‧‧‧表

310‧‧‧位址欄位

320‧‧‧記憶體平面欄位

330‧‧‧頁類型欄位

400‧‧‧記憶體

422‧‧‧內部資料匯流排

424‧‧‧內部位址匯流排

426‧‧‧內部命令匯流排

428‧‧‧I/O匯流排

430‧‧‧記憶體陣列

440‧‧‧列解碼器

450‧‧‧行解碼器/內部控制器

468‧‧‧讀取、程式化、抹除電路

470‧‧‧快取暫存器

480‧‧‧資料暫存器

500‧‧‧記憶體

560‧‧‧內部控制器

570‧‧‧記憶體陣列

572(0)‧‧‧記憶體平面

572(1)‧‧‧記憶體平面

572(2)‧‧‧記憶體平面

572(3)‧‧‧記憶體平面

574(0)‧‧‧存取線驅動器電路/A/L驅動器電路

574(1)‧‧‧存取線驅動器電路/A/L驅動器電路

574(2)‧‧‧存取線驅動器電路/A/L驅動器電路

574(3)‧‧‧存取線驅動器電路/A/L驅動器電路

576(0)‧‧‧頁緩衝器PB0

576(1)‧‧‧頁緩衝器PB1

576(2)‧‧‧頁緩衝器PB2

576(3)‧‧‧頁緩衝器PB3

580‧‧‧電力電路

582‧‧‧資料區塊

583‧‧‧資料區塊

584‧‧‧資料區塊

585‧‧‧資料區塊

圖1係根據本發明之一實施例之一記憶體系統之一方塊圖。

圖2係根據本發明之一實施例之一記憶體系統之一方塊圖。

圖3係根據本發明之一實施例之一佇列之一例示性表格。

圖4係根據本發明之一實施例之包含一記憶體之一裝置之一方塊圖。

圖5係根據本發明之一實施例之包含一記憶體之一裝置之一方塊圖。

在本文中揭示用於不同記憶體平面之同時存取之裝置及方法。在下文中闡述特定細節以提供本發明之實施例之一充分理解。然而，熟習此項技術者將清楚可在不具有此等特定細節之情況下實踐本發明之實施例。再者，在本文中描述之本發明之特定實施例藉由實例提供且不應用於將本發明之範疇限於此等特定實施例。在其他例項中，並未詳細展示熟知電路、控制信號、時序協定及軟體操作，以便避免不必要地模糊本發明。

圖1係根據本發明之一實施例之一裝置100(例如，一積體電路、 一記憶體器件、一記憶體系統、一電子器件或系統、一智慧型電話、一平板電腦、一電腦、一伺服器等等)之一方塊圖。裝置100可包含一控制器110(例如，記憶體控制器)及一記憶體150。可藉由一命令、位址及資料(CAD)匯流排130耦合控制器110與記憶體150。記憶體150可經組態以透過CAD匯流排130從控制器110接收命令及/或位址，且記憶體可經組態以透過CAD匯流排130接收資料及/或提供資料。

在一些實例中，記憶體150可為一非揮發性記憶體，諸如NAND、NOR或PCM快閃記憶體。記憶體150可包含組織成多個記憶體平面(例如，分區)之一胞陣列。記憶體平面可被劃分為記憶體胞頁之區塊。各頁可包含耦合至一各自存取線之記憶體胞之一列或行。記憶體150可在一記憶體存取操作期間提供電壓於一存取線上以從記憶體胞之一頁抹除、程式化及/或讀取。存取記憶體胞之一頁之資料所需之存取線電壓可取決於一頁類型。一頁類型可基於頁中之記憶體胞之一類型(例如，SLC、MLC、TLC等等)及被存取之記憶體胞之一位階(例如，上部頁UP、下部頁LP、中間頁MP、單位階胞頁)。記憶體150可包含電路，該電路在記憶體頁具有一共同頁類型時，針對兩個或兩個以上記憶體平面執行同時記憶體頁存取。在一些實施例中，記憶體頁存取係同時的，例如，在針對各自記憶體頁之記憶體存取操作至少部分在時間上重疊時。雖然針對各自記憶體頁之記憶體存取操作可同時發生，但本發明之實施例不限於同時記憶體存取操作。

控制器110可相關聯於(例如，包含)儲存相關聯於複數個記憶體命令及位址對之資訊之一佇列。控制器110可基於儲存於佇列中之資訊而從複數個記憶體命令及位址對選擇命令及位址對之一群組。針對複數個命令及位址對之各者儲存於佇列中之資訊可包含一相關聯記憶體平面及/或一相關聯頁類型。控制器110可基於相關聯記憶體平面及/或頁類型選擇記憶體命令及位址之一群組。

記憶體150可經組態以針對相關聯於所接收記憶體命令及位址對之記憶體平面執行同時記憶體操作(例如，讀取操作或程式化操作)。舉例而言，當記憶體命令及位址對之群組係相關聯於一共同頁類型之讀取命令時，記憶體150可透過CAD匯流排130將相關聯於各記憶體命令及位址對之讀取資料提供至控制器110。此外，當記憶體命令及位址對之群組係相關聯於一共同頁類型之程式命令時，記憶體150可接收及程式化相關聯於各記憶體命令及位址對之資料。另外，記憶體150可進一步回應於特定命令而透過CAD匯流排130將資訊提供至控制器110。資訊可指示(例如)記憶體150是否可用於執行一記憶體操作及/或記憶體150可變為可用於執行一記憶體操作之前的一時間量。

在操作期間，相關聯於控制器110之佇列可維持(例如，儲存)相關聯於複數個記憶體命令位址對之各者之資訊。控制器110可基於藉由佇列維持之資訊而從複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組。如先前描述，在一些實例中，資訊可包含記憶體平面及/或頁類型，且控制器110可基於相關聯於各記憶體命令及位址對之平面及/或頁類型而選擇記憶體命令及位址對之一群組。舉例而言，控制器110可選擇一命令及位址對以在該命令及位址對相關聯於與相關聯於群組之其他命令及位址對之記憶體平面不同之一記憶體平面時及/或在該命令及位址對相關聯於與群組之其他命令及位址對共同之一頁類型時新增至群組。控制器110可繼續選擇命令及位址對以新增至群組，直至到達佇列之一末端或直至群組包含涉及記憶體150之各記憶體平面之一命令及位址對。在後者情況中，包含涉及記憶體150之各記憶體平面之一命令及位址對之選定群組可促進在記憶體150處之一完全同時記憶體存取(例如，記憶體150之各記憶體平面之同時記憶體存取)。控制器110可經由CAD匯流排130並列或串列地將記憶體指令及位址對之選定群組提供至記憶體150。

記憶體150可經組態以針對相關聯於跨兩個或兩個以上記憶體平面之共同頁類型之記憶體命令及位址對同時執行記憶體存取操作。通常，在一記憶體存取操作期間，用於存取一頁之資料之一程序可取決於一頁類型。即，為從一MLC或TLC頁讀取資料，可被提供(例如，施加)之讀取電壓可取決於頁之各記憶體胞之哪個位階(例如，位元)正被讀取。舉例而言，若一MLC頁之UP中之一位元正被讀取，則可在讀取操作期間將一第一讀取電壓提供至相關聯存取線。若一MLC頁之LP中之一位元正被讀取，則可在讀取操作期間將一第二及/或一第三讀取電壓提供至相關聯存取線。

因此，藉由根據記憶體平面及頁類型將記憶體命令及位址對分組，記憶體150可能夠使用相同程序從相關聯於記憶體命令及位址對之群組之各頁擷取資料。即，可將相同電壓提供至經定址頁之各者。藉由使用相同程序從各記憶體平面擷取資料，可執行同時存取而不必包含用於各記憶體平面之個別內部控制器或記憶體150中之一單一多執行緒控制器。

圖2係根據本發明之一實施例之一裝置200之一方塊圖。裝置200可包含一控制器210(例如，記憶體控制器)及一記憶體250。控制器210可實施為圖1之控制器110，且記憶體250可實施為圖1之記憶體150。可藉由一命令、位址及資料(CAD)匯流排230耦合控制器210與記憶體250。記憶體250可經組態以透過CAD匯流排230從控制器210接收命令及/或位址，且記憶體可經組態以透過CAD匯流排230接收資料及/或提供資料。應理解，CAD匯流排230可包含用於命令、位址及資料之一或多個單獨匯流排。

在一些實例中，記憶體250可為一非揮發性記憶體，諸如NAND、NOR或PCM快閃記憶體。記憶體250可包含耦合至一記憶體陣列270之一內部控制器260。記憶體陣列270可經組織為記憶體平 面，其中各記憶體平面具有各自記憶體胞區塊。各記憶體胞區塊可具有對應於數個存取線之記憶體胞之數個頁(例如，列或行)。在一些實施例中，記憶體陣列270可包含記憶體胞，該等記憶體胞係SLC、MLC、TLC或其等之組合。

內部控制器260可控制記憶體電路以用於回應於從210接收之記憶體存取命令及位址對之一群組而同時存取記憶體陣列270之不同記憶體平面之一個別頁。舉例而言，記憶體250可包含用於記憶體陣列270之各記憶體平面之個別存取線驅動器電路。各個別存取線驅動器電路可經由各自複數個全域存取線耦合至各自記憶體平面。當在記憶體250處接收各相關聯於記憶體陣列270之不同記憶體平面之一個以上記憶體命令及位址對時，內部控制器260可同時提供信號至經定址記憶體平面之個別存取線驅動器電路以在記憶體存取操作期間控制提供至對應的各自複數個全域存取線之電壓以從不同記憶體平面之經定址頁抹除、程式化及/或讀取。

控制器210可相關聯於儲存相關聯於複數個記憶體命令及位址對之各者之資訊之一佇列220。控制器210可基於儲存於佇列220中之資訊而從複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組。針對複數個記憶體命令及位址對之各者的儲存於佇列220中之資訊可包含若干欄位。舉例而言，佇列220可儲存針對各記憶體命令及位址對之相關聯記憶體平面及頁類型資訊。控制器210可基於相關聯於群組之命令及位址對之記憶體平面及/或頁類型而從來自佇列220之複數個記憶體命令及位址對選擇命令及位址對之群組以提供至記憶體250。

在操作期間，控制器210可維持包含相關聯於複數個記憶體命令及位址對之資訊之佇列220。圖3描繪一表300，其包括佇列220之一例示性實施方案。舉例而言，在圖3中描繪之例示性佇列220可包含三個 欄位：一位址欄位310、一記憶體平面欄位320及一頁類型欄位330。在一些實施例中，例示性佇列220可經組態以儲存多至八個記憶體命令及位址對之資訊。將暸解，佇列220可具有大於或小於三個欄位，且可經組態以儲存相關聯於大於或小於八個命令及位址對之資訊。

控制器210可基於儲存於佇列220中之資訊而從複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組。舉例而言，控制器210可基於相關聯於各記憶體命令及位址對之相關聯記憶體平面及/或相關聯頁類型而從複數個記憶體命令及位址對選擇記憶體命令及位址對之群組。在一些實例中，控制器210可選擇一命令及位址對以在該命令及位址對涉及與群組之其他命令及位址對不同之一記憶體平面，及相關聯於如群組之其他命令及位址對之一共同頁類型時，新增至群組。控制器210可繼續選擇記憶體命令及位址對以新增至群組，直至到達佇列220之一末端或直至群組包含涉及記憶體胞250之各記憶體平面之一命令及位址對。

在一些實施例中，控制器210可大體上使用一先進先出(FIFO)方法選擇滿足不同記憶體平面及相同頁類型之早前描述準則之記憶體命令及位址對。舉例而言，選定群組之一第一選定記憶體命令及位址對可為包含於佇列220中之一最舊記憶體命令及位址對，其中依FIFO基礎新增額外選擇。

在圖3中提供之實例表300中，可針對一群組選擇涉及PLANE0且具有一LP頁類型之一第一輸入項ADDR0。可針對群組略過涉及PLANE0且具有一LP頁類型之第二輸入項ADDR1，此係因為該平面相同於ADDR0之PLANE0。可針對群組選擇涉及PLANE1及一LP頁類型之第三輸入項ADDR2，此係因為該記憶體平面不同於ADDR0之PLANE0且LP頁類型匹配ADDR0之LP頁類型。可針對群組略過涉及PLANE2且具有一UP頁類型之第四輸入項ADDR3，此係因為UP頁類 型不同於ADDR0之LP頁類型。可針對群組選擇涉及PLANE2且具有LP頁類型之第五輸入項ADDR4，此係因為該記憶體平面不同於ADDR0之PLANE0及ADDR2之PLANE1且LP頁類型匹配ADDR0之LP頁類型。可針對群組略過涉及PLANE0且具有一LP頁類型之第六輸入項ADDR5，此係因為該記憶體平面相同於ADDR0之PLANE0。可針對群組選擇涉及PLANE3且具有LP頁類型之第七輸入項ADDR5，此係因為該記憶體平面不同於ADDR0之PLANE0、ADDR2之PLANE1及ADDR4之PLANE2且LP頁類型匹配ADDR0之LP頁類型。可針對群組略過涉及PLANE2且具有一LP頁類型之第八輸入項ADDR7，此係因為該記憶體平面相同於ADDR4之PLANE2。因此，記憶體命令及位址對之選定群組可包含基於在圖3中提供之實例之ADDR0、ADDR2、ADDR4及ADDR6。

控制器210可經由CAD匯流排230將記憶體命令及位址對之選定群組提供至記憶體250。內部控制器260可經組態以回應於記憶體命令及位址對之所接收群組而針對記憶體陣列270之不同記憶體平面執行同時記憶體操作(例如，讀取操作或程式化操作)。

如先前描述，記憶體250可包含經由各自全域存取線耦合至各記憶體平面之個別存取線電路。記憶體250可經組態以針對相關聯於記憶體陣列270之不同記憶體平面中之共同頁類型之位址同時執行記憶體存取操作。因此，當記憶體命令及位址對之群組相關聯於一共同頁類型時，用於存取各位址頁之程序係相同的，且內部控制器260提供(例如，發送)信號至各個別存取線驅動器電路以提供電壓至相關聯於經定址頁之各自全域存取線。個別存取線驅動器電路可允許記憶體胞之不同各自區塊內之不同各自頁被同時存取。舉例而言，一第一記憶體平面之一第一區塊之一第一頁可與一第二記憶體平面之一第二區塊之一第二頁同時被存取，前提是第二頁具有如第一頁之一共同頁類 型。

圖4圖解說明根據本發明之一實施例之一記憶體400。記憶體400包含具有複數個記憶體胞之一記憶體陣列430。記憶體胞可為非揮發性記憶體胞(諸如NAND快閃胞)或大體上可為任何類型之記憶體胞。記憶體400可包含圖1之記憶體150及/或圖2之記憶體250。在一些實例中，記憶體陣列430可被劃分為複數個記憶體平面。

命令信號、位址信號及資料信號可作為透過該CAD匯流排426之一I/O匯流排428傳輸之依序輸入/輸出(「I/O」)信號組提供至記憶體400。類似地，可透過I/O匯流排428從記憶體400提供資料信號。I/O匯流排428經連接至一內部控制器450，該內部控制器450在I/O匯流排428與一內部資料匯流排422、一內部位址匯流排424及一內部命令匯流排之間提供(例如，路由)信號。內部控制器450亦在外部或透過CAD匯流排426接收數個控制信號以控制記憶體400之操作。內部控制器450可促進記憶體陣列430之不同記憶體平面之同時記憶體存取。

位址匯流排424將區塊列位址信號提供至一列解碼器440，且將行位址信號提供至一行解碼器450。列解碼器440及行解碼器450可用於選擇記憶體或記憶體胞之區塊以用於記憶體操作，例如，讀取、程式化及抹除操作。行解碼器450可使資料信號能被提供至對應於行位址信號之記憶體之行，且允許從對應於行位址信號之行提供資料信號。在一些實例中，行解碼器450及/或列解碼器440可包含用於記憶體陣列430之各記憶體平面之個別存取線驅動器電路。個別存取線驅動器電路可經由各自複數個全域存取線耦合至各自記憶體平面。

回應於藉由內部控制器450解碼之記憶體命令，陣列430中之記憶體胞被讀取、程式化或抹除。耦合至記憶體陣列430之讀取、程式化、抹除電路468接收來自內部控制器450之控制信號，且包含電壓產生器，該等電壓產生器用於提供用於讀取、程式化及抹除操作之各種 電壓。

在列位址信號已被提供至位址匯流排424之後，內部控制器450將資料信號提供(例如，路由)至一快取暫存器470以用於一程式化操作。資料信號按各具有對應於I/O匯流排428之寬度之一大小之連續組儲存於快取暫存器470中。快取暫存器470針對陣列430中之記憶體胞之整頁(例如，列)依序儲存資料信號組。所儲存資料信號之全部接著用於程式化藉由透過位址匯流排424耦合之區塊列位址選擇之陣列430中之記憶體胞之一頁。以一類似方式，在一讀取操作期間，來自藉由透過位址匯流排424耦合之區塊列位址選擇之記憶體胞之一頁之資料信號被儲存於一資料暫存器480中。接著透過內部控制器450將在大小上對應於I/O匯流排428之寬度之資料信號組從快取暫存器470依序傳送至I/O匯流排428。

圖5圖解說明根據本發明之一實施例之記憶體500之一部分。記憶體500包含具有複數個記憶體平面572(0)至572(3)之一記憶體陣列570，該複數個記憶體平面572(0)至572(3)各包含各自複數個記憶體胞。記憶體500可實施為圖1之記憶體150、圖2之記憶體250及/或圖4之記憶體400。記憶體胞可為非揮發性記憶體胞(諸如NAND快閃胞)或大體上可為任何類型之記憶體胞。

記憶體平面572(0)至572(3)可各被劃分為資料區塊，其中可在相關聯於一共同頁類型之記憶體存取操作期間同時存取來自記憶體平面572(0)至572(3)之各者之一不同相對資料區塊。舉例而言，在相關聯於一共同頁類型之記憶體存取操作期間，記憶體平面572(0)之資料區塊582、記憶體平面572(1)之資料區塊583、記憶體平面572(2)之資料區塊584及記憶體平面572(3)之資料區塊585可各被同時存取。

記憶體平面572(0)至572(3)之各者可分別耦合至一各自頁緩衝器PB0 576(0)至PB3 576(3)。各PB0 576(0)至PB3 576(3)可經組態以提供 資料至各自記憶體平面572(0)至572(3)或從各自記憶體平面572(0)至572(3)接收資料。可藉由內部控制器560控制PB0 576(0)至PB3 576(3)。

記憶體平面572(0)至572(3)之各者可分別進一步耦合至一各自存取線驅動器電路574(0)至574(3)。A/L驅動器電路574(0)至574(3)可經組態以調整一相關聯記憶體平面572(0)至572(3)之一各自區塊之一頁以用於一記憶體存取操作，諸如程式化資料、讀取資料或抹除資料。可基於來自內部控制器560之信號控制A/L驅動器電路574(0)至574(3)。A/L驅動器電路574(0)至574(3)之各者可耦合至一電力電路580，且可基於藉由電力電路580提供之電壓而提供電壓至各自字線。藉由電力電路580提供之電壓可基於從內部控制器560接收之信號。

內部控制器560可控制A/L驅動器電路574(0)至574(3)、頁緩衝器PB0 576(0)至PB3 576(3)及電力電路580以同時執行相關聯於記憶體命令及位址對之一群組之各者(從一控制器接收，諸如圖1之控制器110及/或圖2之控制器210)之記憶體存取操作。舉例而言，內部控制器560可控制A/L驅動器電路574(0)至574(3)、頁緩衝器PB0 576(0)至PB3 576(3)及電力電路580以執行同時記憶體存取操作。舉例而言，內部控制器560可實施為圖4之控制邏輯單元410及/或I/O控制單元420。

在操作中，內部控制器560可接收記憶體命令及位址對之一群組，其中各對並列或串列到達。在一些實例中，記憶體命令及位址對之群組各相關聯於一共同頁類型及記憶體陣列570之不同各自記憶體平面572(0)至572(3)。內部控制器560可經組態以回應於記憶體命令及位址對之群組而跨記憶體陣列570之不同記憶體平面572(0)至572(3)執行同時記憶體操作(例如，讀取操作或程式化操作)。

舉例而言，內部控制器560可提供信號至A/L驅動器電路574(0)至574(3)，該等A/L驅動器電路574(0)至574(3)耦合至相關聯於記憶體命 令及位址對之群組之記憶體平面572(0)至572(3)。內部控制器560亦可提供(例如，發送)信號至電力電路580，且電力電路580可提供電壓至A/L驅動器電路574(0)至574(3)。藉由電力電路580提供之電壓可取決於相關聯於記憶體存取操作之一頁類型。電力電路580可經組態以針對相關聯於記憶體陣列570之各記憶體平面572(0)至572(3)中之共同頁類型之位址同時執行記憶體存取操作。因此，當記憶體命令及位址對之群組相關聯於一共同頁類型時，用於存取各位址頁之程序係共同的，且內部控制器560提供信號至相關聯的個別A/L驅動器電路574(0)至574(3)以提供電壓至相關聯於經定址頁之全域存取線。

如先前描述，各A/L驅動器電路574(0)至574(3)可經由各自全域存取線耦合至一各自記憶體平面572(0)至572(3)。因此，基於從內部控制器560接收之信號，耦合至相關聯於記憶體命令及位址對之群組之記憶體平面572(0)至572(3)之A/L驅動器電路574(0)至574(3)可從各相關聯記憶體平面572(0)至572(3)選擇記憶體或記憶體胞之區塊以用於記憶體操作，諸如讀取、程式化及/或抹除操作。個別A/L驅動器電路574(0)至574(3)可驅動各自複數個全域存取線內之不同的各自全域存取線。作為一實例，A/L驅動器電路574(0)可在第一複數個全域存取線之一第一全域存取線上驅動一第一電壓，A/L驅動器電路574(1)可在第二複數個全域存取線之一第三全域存取線上驅動第一電壓，A/L驅動器電路574(2)可在第三複數個全域存取線之一第七全域存取線上驅動第一電壓等等，且可在第一、第二、第三等等複數個全域存取線之其餘全域存取線之各者上驅動第二電壓。個別A/L驅動器電路可允許記憶體胞之不同各自區塊內之不同各自頁被同時存取。舉例而言，一第一記憶體平面之一第一區塊之一第一頁可與一第二記憶體平面之一第二區塊之一第二頁同時被存取，前提是第二頁具有如第一頁之一共同頁類型。

頁緩衝器PB0 576(0)至PB3 576(3)可回應於來自內部控制器560及各自記憶體平面572(0)至572(3)之信號而在記憶體存取操作期間提供資料至內部控制器560或從內部控制器560接收資料。內部控制器560可將所接收資料提供至一控制器，諸如圖1之控制器110及/或圖2之控制器210。

將暸解，記憶體500可包含大於或小於四個記憶體平面、A/L驅動器及頁緩衝器。亦將暸解，各自複數個全域存取線可包含8個、16個、32個、64個、128個等等全域存取線。內部控制器560及個別A/L驅動器電路574(0)至574(3)可允許在不同的各自頁為一共同頁類型時，同時存取不同記憶體平面之不同各自區塊內之不同各自頁，其可改良記憶體500之隨機定址期間的同時存取。

從前述內容將暸解，儘管出於圖解之目的已在本文中描述本發明之特定實施例，但可在不脫離本發明之精神及範疇之情況下作出各種修改。因此，本發明除受到隨附申請專利範圍之限制以外不受任何限制。

100‧‧‧裝置

110‧‧‧控制器

130‧‧‧命令、位址及資料(CAD)匯流排

150‧‧‧記憶體

Claims (33)

1. 一種裝置，其包括：一控制器，其相關聯於一佇列，該佇列經組態以維持相關聯於複數個記憶體命令及位址對之各者之各自資訊，該控制器經組態以基於維持於該佇列中之該資訊而從該複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組；及一記憶體，其經組態以接收記憶體命令及位址對之該群組，該記憶體經組態以同時執行相關聯於記憶體命令及位址對之該群組之記憶體存取操作。
2. 如請求項1之裝置，其中該記憶體包含被劃分為複數個記憶體平面之一記憶體陣列，其中相關聯於該複數個記憶體命令及位址對之各者之該各自資訊包含該複數個記憶體平面之一相關聯記憶體平面，其中該控制器經組態以基於相關聯於該複數個記憶體命令及位址對之各者之該記憶體平面而從該複數個記憶體命令及位址對選擇記憶體命令及位址對之該群組。
3. 如請求項2之裝置，其中藉由該控制器選擇之記憶體命令及位址對之該群組之各者相關聯於與記憶體命令及位址對之該群組之任何其他記憶體命令及位址對不同之該複數個記憶體平面之一各自記憶體平面。
4. 如請求項3之裝置，其中相關聯於該複數個記憶體命令及位址對之各者之該各自資訊包含一相關聯頁類型，其中該控制器經組態以基於與針對記憶體命令及位址對之該群組選擇之該等其他記憶體命令及位址對之該相關聯頁類型共同之該相關聯頁類型而從該複數個記憶體命令及位址對選擇記憶體命令及位址對之該群組。
5. 如請求項1之裝置，其中該佇列經組態以儲存複數個輸入項，其中該複數個輸入項之各個別輸入項包含相關聯於該複數個記憶體命令及位址對之一個別記憶體命令及位址對之該各自資訊。
6. 如請求項5之裝置，其中儲存於該佇列中之該複數個輸入項之各輸入項包括：一位址，其相關聯於該各自記憶體命令及位址對；該記憶體之複數個記憶體平面之一記憶體平面，其相關聯於該各自記憶體命令及位址對；及一頁類型，其相關聯於該各自記憶體命令及位址對。
7. 如請求項5之裝置，其中該記憶體包括四個記憶體平面，且其中該佇列之該複數個輸入項包括八個輸入項。
8. 如請求項1之裝置，其中該記憶體包括複數個存取線驅動器電路，其中該複數個存取線驅動器電路之各者經組態以驅動該複數個記憶體平面之一各自記憶體平面之一各自全域存取線。
9. 如請求項8之裝置，其中該記憶體進一步包括一內部控制器，該內部控制器經組態以基於記憶體命令及位址對之該群組而控制該複數個存取線驅動器電路之存取線驅動器電路。
10. 如請求項9之裝置，其中該記憶體進一步包括一電力電路，該電力電路經組態以回應於該內部控制器而控制經提供至該複數個存取線驅動器電路之各者之存取線電壓。
11. 一種裝置，其包括：一記憶體，其經組態以接收記憶體命令及位址對之一群組，該記憶體包括複數個記憶體平面，其中記憶體命令及位址對之該群組之該等記憶體命令及位址對之各者相關聯於該複數個記憶體平面之一記憶體平面，其中該複數個記憶體平面之各記憶體平面耦合至複數個存取線驅動器電路之一各自存取線驅動器 電路，該記憶體進一步包括一電力電路，該電力電路耦合至該複數個存取線驅動器電路之該等各自存取線驅動器電路之各者，該記憶體經組態以藉由控制該電力電路及該複數個存取線驅動器電路之該等存取線驅動器電路而對相關聯於記憶體命令及位址對之該群組之該複數個記憶體平面之該等記憶體平面同時執行記憶體存取操作，該複數個存取線驅動器電路之該等存取線驅動器電路耦合至相關聯於記憶體命令及位址對之該群組之該複數個記憶體平面之該等記憶體平面。
12. 如請求項11之裝置，其中該記憶體進一步包括一內部控制器，該內部控制器經組態以接收記憶體命令及位址對之一群組，該內部控制器經進一步組態以控制該電力電路及該等存取線驅動器電路，該等存取線驅動器電路耦合至相關聯於記憶體命令及位址對之該群組之該等記憶體平面。
13. 如請求項11之裝置，其中該記憶體經組態以控制該電力電路及該複數個存取線驅動器電路之該等存取線驅動器電路以對相關聯於記憶體命令及位址對之該群組之該複數個記憶體平面之該等記憶體平面同時執行該等記憶體存取操作。
14. 如請求項11之裝置，其中該記憶體進一步包括複數個頁緩衝器，其中該複數個記憶體平面之各記憶體平面耦合至該複數個頁緩衝器之一各自頁緩衝器，其中該複數個頁緩衝器之一頁緩衝器經組態以從該複數個記憶體平面之一各自記憶體平面接收資料。
15. 如請求項11之裝置，其中該複數個記憶體平面之一記憶體平面包含單位階胞、多位階胞、三位階胞或其等之組合。
16. 如請求項11之裝置，其中記憶體命令及位址對之該群組之各記憶體命令及位址對相關聯於一共同頁類型。
17. 如請求項16之裝置，其中該共同頁類型係一下部頁、一中間頁、一上部頁或一單位階胞頁類型之一者。
18. 一種裝置，其包括：一控制器，其相關聯於一佇列，該佇列經組態以維持相關聯於複數個記憶體命令及位址對之各者之各自資訊，該控制器經組態以基於藉由該佇列維持之該各自資訊而從該複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組，該控制器經組態以將記憶體命令及位址對之該群組提供至一記憶體。
19. 如請求項18之裝置，其中該控制器經組態以基於一先進先出方法而從該等記憶體命令及位址對選擇記憶體命令及位址對之該群組。
20. 如請求項18之裝置，其中該佇列經組態以儲存相關聯於該複數個記憶體命令及位址對之各者之記憶體平面資訊及頁類型。
21. 如請求項18之裝置，其中藉由該控制器選擇之記憶體命令及位址對之該群組之各記憶體命令及位址對相關聯於不同記憶體平面，且與記憶體命令及位址對之該群組之該等其他記憶體命令及位址對具有一共同頁類型。
22. 一種方法，其包括：基於相關聯於複數個記憶體命令及位址對之各者之資訊而從藉由相關聯於一控制器之一佇列維持之該複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組；且將記憶體命令及位址對之該群組提供至一記憶體以在該記憶體處同時執行相關聯於記憶體命令及位址對之該群組之各記憶體命令及位址對之記憶體存取操作。
23. 如請求項22之方法，其中記憶體命令及位址對之該群組之各記憶體命令及位址對相關聯於對包含於該記憶體中之一各自記憶 體平面之一記憶體存取操作。
24. 如請求項22之方法，其中相關聯於藉由該佇列維持之複數個記憶體命令及位址對之各者之該資訊包括相關聯於該複數個記憶體命令及位址對之各者之各自記憶體平面資訊及各自頁類型。
25. 如請求項24之方法，其中從該複數個記憶體命令及位址對選擇記憶體命令及位址對之該群組包括選擇相關聯於與記憶體命令及位址對之該群組之任何其他記憶體命令及位址對不同之一記憶體平面之記憶體命令及位址對。
26. 如請求項25之方法，其中從該複數個記憶體命令及位址對選擇記憶體命令及位址對之該群組進一步包括選擇相關聯於如記憶體命令及位址對之該群組之該等其他記憶體命令及位址對之一相同頁類型之記憶體命令及位址對。
27. 如請求項22之方法，其中將記憶體命令及位址對之該群組提供至該記憶體以同時執行相關聯於記憶體命令及位址對之該群組之各記憶體命令及位址對之記憶體存取操作包括將記憶體命令及位址對之該群組提供至該記憶體以對該記憶體之複數個記憶體平面之兩個或兩個以上記憶體平面同時執行一各自記憶體存取操作。
28. 如請求項27之方法，其中將記憶體命令及位址對之該群組提供至該記憶體以在該記憶體處同時執行相關聯於記憶體命令及位址對之該群組之各記憶體命令及位址對之該等記憶體存取操作包括將記憶體命令及位址對之該群組提供至該記憶體以同時控制耦合至該記憶體之該複數個記憶體平面之該兩個或兩個以上記憶體平面之各自個別存取線驅動器電路。
29. 如請求項28之方法，其中將記憶體命令及位址對之該群組提供至該記憶體以同時控制耦合至該記憶體之該複數個記憶體平面 之該兩個或兩個以上記憶體平面之各者之各自個別存取線驅動器電路包括將記憶體命令及位址對之該群組提供至該記憶體以控制該記憶體之一電力電路，其中該電力電路提供電力至耦合至該兩個或兩個以上記憶體平面之該等各自個別存取線驅動器電路之各者。
30. 一種方法，其包括：維持將複數個記憶體命令及位址對之各者與相關聯於一控制器之一佇列相關聯之各自資訊；且基於相關聯於該複數個記憶體命令及位址對之各記憶體命令及位址對之該各自資訊而從該複數個記憶體命令及位址對選擇記憶體命令及位址對之一群組。
31. 如請求項30之方法，其中維持將複數個記憶體命令及位址對之各者與相關聯於該控制器之該佇列相關聯之該各自資訊包括儲存相關聯於該複數個記憶體命令及位址對之各者之各自記憶體平面資訊及各自頁類型。
32. 如請求項31之方法，其中從該複數個記憶體命令及位址對選擇記憶體命令及位址對之該群組包括選擇相關聯於一共同頁類型之記憶體命令及位址對。
33. 如請求項32之方法，其中從該複數個記憶體命令及位址對選擇記憶體命令及位址對之該群組包括選擇相關聯於不同各自記憶體平面之該複數個記憶體命令及位址對之記憶體命令及位址對。