TW201616760A - 漏電斷路器 - Google Patents

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Abstract

本發明係獲致一種可使用最大容許功率消耗小之MOS-FET於電源電路，而可實現小型化之漏電斷路器。漏電斷路器係具備：開閉接點(2)，係用以開閉交流電路(1)；零相比流器(3)，係用以檢測出交流電路(1)之洩漏電流；降壓電路(53)，係將從交流電路(1)供給之電力降壓成定電壓之電力；漏電檢測電路(6)，係由降壓電路(53)供給電源，且依據零相比流器(3)之檢測信號來檢測出漏電；抽出裝置(4)，係由降壓電路(53)供給電源，且由漏電檢測電路(6)所驅動且使開閉接點(2)斷開；閘流體(54a)，係設置在降壓電路(53)之輸入側之線間，當降壓電路(53)之輸入電壓達到預定值時導通；以及第1齊納二極體(54b)，係使陰極朝降壓電路(53)之正極側而設置，且與閘流體(54a)形成串聯體。

Description

漏電斷路器
本發明係關於一種當電路之洩漏電流為預定值以上時將該電路斷開之漏電斷路器，特別是關於漏電斷路器之動作電源。
內建於該種漏電斷路器之電源電路係在藉由整流電路將從交流電路供給之交流電壓(例如AC100V)轉換成直流電壓之後，藉由降壓電路將經整流之直流電壓轉換成更低的電壓(例如DC24V)，並將驅動電源供給至漏電檢測電路或抽出裝置者。
在該種電源電路中，必須保護漏電檢測電路或抽出裝置免於受因落雷或電弧接地等而產生在交流電路之突波電壓、因電磁接觸器或繼電器之開閉所產生之開閉突波等之瞬時或斷續之突波電壓(例如數千伏特)的影響。
就該保護手段而言，已知有：由整流電路之輸出電壓檢測出突波電壓之電壓檢測電路；當該電壓檢測電路檢測出突波電壓時使降壓電路之輸出電壓升壓的升壓電路；及設置在降壓電路之輸出側，且設置有當降壓電路之輸出電壓達到預定值時吸收突波電流之電流吸收電路的電源電路 (例如參照專利文獻1)。
此外，就其他突波電壓之保護手段而言，有一種在整流電路與降壓電路之間設置過電壓吸收手段者。更詳細而言，具有一種在使用齊納二極體來檢測出浸入至交流電路之突波電壓的過電壓檢測電路、及降壓電路之輸入部的兩端並聯連接閘流體及電容器之串聯體，當過電壓檢測電路檢測出突波電壓時使閘流體導通且使電容器吸收突波電壓之手段(例如參照專利文獻2)。
(先前技術文獻) (專利文獻)
專利文獻1：日本特開2009-95125號公報(第1圖)
專利文獻2：日本特開2009-195033號公報(第5圖)
在習知之漏電斷路器的電源電路中，突波電壓被感應時，藉由升壓電路而使降壓電路之輸出電壓升壓，且當降壓電路之輸出電壓達到預定值時使電流通過用以吸收突波電流之電流吸收電路，藉此箝位在一定之電壓，以防止構成漏電檢測電路之零件因過電壓而故障。此時，由於在構成降壓電路之MOS-FET使突波旁通，因此會有需要容許功率消耗較大之大型MOS-FET的問題。
再者，亦考慮在專利文獻1之整流電路與降壓電路之間設置專利文獻2所記載之保護手段。然而，當施加突波 電壓時，閘流體係使突波旁通，因此大部分之突波電壓係藉由整流電路而由設置在交流電路側之輸入電阻所負擔。 因此，屬於閘流體之陽極與陰極間之電壓的整流電路之輸出電壓係與閘流體之導通電壓(例如2V)相等，MOS-FET之閘極與源極間之電壓係成為MOS-FET之閘極/臨限值電壓(例如4V)以下。因而會有下列問題：降壓電路之輸出電壓例如降低至0V而無法驅動抽出裝置，且喪失作為漏電斷路器之功能之虞。
本發明係為了要解決上述課題而研創者，其 目的在於可使用最大容許功率消耗較小之MOS-FET，以謀求漏電斷路器之小型化。
本發明係具備：開閉接點，係用以開閉電路；洩漏電流檢測器，係用以檢測出電路之洩漏電流；電源電路，係將從電路供給之電力降壓至低電壓之電力；漏電檢測電路，係由電源電路供給電源，且依據洩漏電流檢測器之檢測信號而檢測出漏電；抽出裝置，係由漏電檢測電路所驅動且使開閉接點斷開；開關元件，係設置在電源電路之輸入側的線間，且在電源電路之輸入電壓達到預定值時導通；及第1齊納二極體，係使陰極朝向電源電路之正極側而設置，且與開關元件形成串聯體。
依據本發明，重疊在電路之突波電壓係利用設置在降壓電路之輸入側的開關元件及第1齊納二極體 之串聯體而被旁通，因此降壓電路可使用最大容許功率消耗小且外形小之零件，且可謀求漏電斷路器之小型化。
1‧‧‧交流電路
2‧‧‧開閉接點
3‧‧‧零相比流器
4‧‧‧抽出裝置
4a‧‧‧抽出線圈
4b‧‧‧抽出機構
5‧‧‧電源電路
6‧‧‧漏電檢測電路
7‧‧‧定電壓電路
8‧‧‧電晶體
31a‧‧‧鐵心
31b‧‧‧線圈
31c‧‧‧驅動電路
31d‧‧‧檢測電路(漏電檢測電路)
51‧‧‧電流限制電路
52‧‧‧整流電路
53‧‧‧降壓電路
53a‧‧‧場效電晶體(FET)
53b‧‧‧第2齊納二極體
53c、54c‧‧‧第3電阻
53d、54d‧‧‧第4電阻
54‧‧‧突波吸收電路
54a‧‧‧閘流體
54b‧‧‧第1齊納二極體
100‧‧‧漏電斷路器
Ia、Ib、Ic、Id、Ie‧‧‧電流
Rf‧‧‧電阻值
Va、Vb、Vc、Vd‧‧‧電壓
第1圖係顯示本發明實施形態1之使用電源電路之漏電斷路器之構成的電路圖。
第2圖係顯示本發明實施形態2之使用電源電路之漏電斷路器之構成的電路圖。
第3圖係顯示本發明實施形態3之使用電源電路之直流用漏電斷路器之構成的電路圖。
第4圖係顯示本發明實施形態4之使用電源電路之直流用漏電斷路器之構成的電路圖。
實施形態1
第1圖係係顯示本發明實施形態1之使用電源電路之漏電斷路器之構成的電路圖。
在第1圖中，漏電斷路器100係具有：開閉接點2，係用以開閉交流電路1；漏電檢測電路6，連接在插入至交流電路1中之零相比流器3，且依據其檢測信號而檢測出漏電；抽出裝置4，係具有依據該漏電檢測電路6之輸出信號且透過電晶體8而被賦予勢能之抽出線圈4a、及在該抽出線圈4a被賦予勢能時使開閉接點2斷開地予以驅動之抽出機構4b；以及電源電路5，係供電給漏電檢測電路6與抽出裝置4之兩方。
電源電路5係將從交流電路1輸入之交流電 壓轉換成預定之直流電壓而將激磁電流供給至抽出線圈4a，並且藉由定電壓電路7變換成比電源電路5之輸出電壓更低之預定電壓而供給至漏電檢測電路6。
以下，針對電源電路5之詳細加以說明。 電源電路5係具有：電阻(亦即電流限制電路51)，係連接在交流電路1，且由交流電路1限制電流；整流電路52，係連接在該電流限制電路51之後段，且將二極體電橋之交流電壓轉換成直流電壓；降壓電路53，係設置在該整流電路52之輸出側，且將來自整流電路52之直流電壓降壓至更低的直流電壓；以及突波吸收電路54，係設置在整流電路52及降壓電路53之間，且吸收來自交流電路1之突波電壓。
降壓電路53係包含：場效電晶體53a(以下 稱為FET)，其汲極連接在整流電路52之輸出的正極；第2齊納二極體53b，其陰極連接在該FET53a之閘極，而其陽極連接在整流電路52之輸出的負極；第1電阻53c，一端連接在FET53a之汲極；以及第2電阻53d，一端連接在該第1電阻53c之另一端，另一端連接在第2齊納二極體53b之陰極。
突波吸收電路54係包含：閘流體54a(亦 即開關元件)，其陽極連接在整流電路52之輸出的正極與FET53a之汲極的連接點；第1齊納二極體54b，其陰極連接在該閘流體54a之陰極，而其陽極連接在整流電路52之 輸出的負極；第3電阻54c，一端連接在閘流體54a之閘極，另一端連接在第1電阻53c與第2電阻53d之連接點；以及第4電阻54d，一端連接在閘流體54a之閘極，另一端連接在第1齊納二極體54b之陽極。
此外，閘流體54a係設置在整流電路52之 輸出的正極側，第1齊納二極體54b係設置在整流電路52之輸出的負極側，但亦可將第1齊納二極體54b設置在整流電路52之輸出的正極側，將閘流體54a設置在整流電路之輸出的負極側。此時，檢測出突波電壓之手段係僅閘流體54a。
再者，閘流體54a並不限定於此，例如可由MOSFET、IGBT或雙極電晶體等開關元件所構成。
此外，抽出線圈4a及電晶體8雖顯示連接在降壓電路53之輸出的例，但亦可連接在整流電路52之輸出。
接著針對動作加以說明。
首先，說明未施加突波電壓之通常狀態的情形。
從交流電路1供給交流電壓(例如AC100V至440V左右)時，交流電流Ia會流至電流限制電路51，且藉由整流電路52轉換成直流電壓Va。
該直流電壓Va係藉由串聯連接有來自整流電路52之輸出的直流電壓Va的第1電阻53c、第2電阻53d、及第2齊納二極體53b而分壓。並且，將第2電阻53d及第2齊納二極體53b之串聯體的兩端電壓設為電壓Vc。
於是，施加在閘流體54a之閘極的閘極施加 電壓Vb，係成為藉由第3電阻54c及第4電阻54d再將電壓Vc予以分壓之第4電阻54d的兩端電壓。
為了使閘流體54a導通，必須滿足下式：Vb>(第1齊納二極體54b之齊納電壓)+(閘流體54a之閘極觸發電壓) (1)
在此，滿足式(1)之閘極施加電壓Vb之值係可由下列之式(2)求出。此外，Rf為第4電阻54d之電阻值、Ie為流通於第3電阻54c及電阻54d之電流。
Vb=Rf×Ie (2)
再者，針對代入式(2)之電流Ie，係可解開由下列所示之式(3)至式(5)所構成之3維聯立方程式而求出。
Ic=Id+Ie (3)
Va-Vz=Rc×Ic+Rd×Id (4)
Va=(Re+Rf)×Ie+Rc×Ic (5)
在此，Ic為流通於第1電阻53c之電流、Id為流通於第2電阻53d之電流、Vz為第2齊納二極體53b之齊納電壓。
現在，例如交流電路1之出壓為AC440V時，整流電路52之輸出的直流電壓Va係成為最大值約622V，將第2齊納二極體53b之齊納電壓Vz設為20V，將第1電阻53c之電阻值Rc設為1.8MΩ，將第2電阻53d之電阻值Rd設為83kΩ，將第3電阻54c之電阻值Re設為5.6kΩ，將第4電阻54d之電阻值Rf設為51kΩ，並將 該等值從式(3)代入式(5)時，成為下列式：Ic=Id+Ie (3’)
622-20=1.8×106×Ic+83×103×Ie (4’)
622=(5.6×103+51×103)×Ie+1.8×106×Ic (5’)
若針對Ie解開從該式(3’)至式(5’)所示之3維聯立方程式，則成為Ie=0.34mA。再者，若將該Ie之值代入式(2)，則成為：Vb=51×103×0.34×10-3=17.5V。
此時，將閘流體54a之閘極觸發電壓設為2V時，閘流體54a導通之電壓=2V+20V=22V，閘極施加電壓Vb(17.5V)係比22V更小之電壓，因此閘流體54a之閘極施加電壓Vb並未達到導通之電位，故而閘流體54a之陽極與陰極間未導通。
另一方面，藉由直流電壓Va，電流Id會透過第1電阻53c、第2電阻53d流通至第2齊納二極體53b。藉此，FET53a之閘極電壓係成為第2齊納二極體53b之齊納電壓，當考慮FET53a之閘極/臨限值電壓時，降壓電路53之輸出的電壓Vd係成為：Vd≒(第2齊納二極體53b之齊納電壓)-(FET53a之閘極/臨限值電壓)。
在此，將第2齊納二極體53b之齊納電壓設為20V，將FET53a之閘極/臨限值電壓設為5V時，電源電路之輸出的電壓Vc係成為Vc≒20-5=15V。
電源電路5之輸出的電壓Vd係對抽出線圈 4a及定電壓電路7供給電源(例如15V)，定電壓電路7係使電源電路5之輸出電壓降壓，並對漏電檢測電路6供給預定之一定電壓(例如DC5V)。
在上述供電狀態下，在交流電路1發生漏電 時，信號會產生在零相比流器3之輸出，藉由漏電檢測電路6判斷零相比流器3之輸出信號位準超過預定之基準值，且將漏電跳脫信號輸出至電晶體8。電晶體8係藉由該輸出而導通，且激磁電流會從電源電路5經由電晶體8流通至抽出線圈4a，且抽出機構4b會動作，藉此使開閉接點2斷開。
接著，針對在交流電路1重疊突波電壓之情 形加以說明。
當在交流電壓重疊突波電壓(例如數kV)時，會產生藉由整流電路52而整流成直流電壓Va之突波電壓。整流電路52之直流電壓Va係藉由串聯連接之第1電阻53c、第2電阻53d、及第2齊納二極體53b而分壓。然後，將第2電阻53d及第2齊納二極體53b之串聯體的兩端電壓設為電壓Vc。施加在閘流體54a之閘極的閘極施加電壓Vb係成為藉由第3電阻54c及第4電阻54d而更將電壓Vc予以分壓而成之第4電阻54d之兩端的電壓。
當在交流電路1施加突波電壓1kV時，整流電路52之輸出的直流電壓Va之最大值係成為約1kV。將該等值從式(3)代入式(5)時，成為下列式：Ic=Id+Ie (3”)
1000-20=1.8×106×Ic+83×103×Ie (4”)
1000=(5.6×103+51×103)×Ie+1.8×106×Ic (5”)
針對Ie解開從該式(3”)至式(5”)所示之3維聯立方程式時，則成為Ie=0.46mA。若將該Ie之值代入式(2)，則成為Vb=51×103×0.46×10-3=23.7V。
此時，若將閘流體54a之閘極觸發電壓設為2V，則閘流體54a導通之電壓=2V+20V=22V，閘極施加電壓Vb(23.7V)係成為比22V高之電壓，因此閘流體54a之閘極施加電壓Vb係到達導通之電位，閘流體54a之陽極與陰極間係導通。
閘流體54a導通之狀態下的整流電路52之輸出的直流電壓Va係以Va=閘流體54a之閘極/臨限值電壓+第1齊納二極體54b之齊納電壓保持為一定。
閘流體54a之導通電壓為2V，第1齊納二極體54b之齊納電壓為20V，因此Va=2+20=22V。藉由直流電壓Va，電流Id會經由第1電阻53c、第2電阻53d而流通至第2齊納二極體53b。藉此，FET53a之閘極電壓係成為第2齊納二極體53b之齊納電壓，且考慮FET53a之ON電壓時，降壓電路53之輸出的電壓Vd係成為：Vd≒(第2齊納二極體53b之齊納電壓)-(FET53a之閘極/臨限值電壓)。
在此，第2齊納二極體53b之齊納電壓為20V，FET53a 之閘極/臨限值電壓為5V，因此降壓電路53之輸出的電壓Vc係成為Vc≒20-5=15V。
如此，即使在閘流體54a導通之狀態下，降 壓電路53之輸出的電壓Vd也會對抽出線圈4a及定電壓電路7供給電源(例如15V)，定電壓電路7係使電源電路5之輸出電壓降壓而可對漏電檢測電路6供給預定之一定電壓(例如DC5V)。
因此，即使在交流電路1重疊有突波電壓， 且突波吸收電路54之閘流體54a導通且吸收突波電壓時在交流電路1發生漏電，而以漏電檢測電路6判定在零相比流器3之輸出所產生之信號，且超過預定之基準值時，漏電檢測電路6係將漏電跳脫信號輸出至電晶體8。然後，電晶體8係藉由該輸出而導通，激磁電流會從電源電路5經由電晶體8流通至抽出線圈4a，且抽出機構4b會動作，因此可使開閉接點2斷開。
再者，在閘流體54a導通且由突波吸收電路 54吸收突波電壓之後，整流電路52輸出的直流電壓Va成為第1齊納二極體54b之齊納電壓(例如20V)以下時，流通於第1齊納二極體54b之電流Ib係成為閘流體54a之關斷電流以下(例如數μA)，且閘流體54a係關斷而成為非導通。
依據本實施形態，係具備：漏電檢測電路 6，係由降壓電路53供給電源，且依據零相比流器3之檢測信號而檢測出漏電；抽出裝置4，係由降壓電路53供給 電源，且由漏電檢測電路6所驅動而使開閉接點斷開；閘流體54a，係設置在降壓電路53之輸入側之線間，且當降壓電路53之輸入電壓達到預定值時導通；以及第1齊納二極體54b，係使陰極朝降壓電路53之正極側而設置，且與閘流體54a形成串聯體；由於重疊於交流電路1之突波電壓係利用閘流體54a與第1齊納二極體54b之串聯體而旁通，因此構成降壓電路53之FET係可使用最大容許功率消耗小且外形小者，且可謀求漏電斷路器之小型化。
再者，當突波電壓重疊於交流電路1時，突 波電壓係利用閘流體54a與第1齊納二極體54b之串聯體而旁通，當閘流體54a導通時，亦維持降壓電路53之輸出電壓，且可使漏電檢測電路6及抽出裝置4動作。
此外，由於突波電壓檢測用之第1齊納二極 體54b係齊納電壓為低電壓者，且可構成電路，因此可謀求漏電斷路器之小型化。
實施形態2
第2圖係顯示本發明實施形態2之使用電源電路之漏電斷路器之構成的電路圖。
本實施形態之漏電斷路器101係省略實施形態1之第1齊納二極體54b，且以第2齊納二極體53b兼用者，且發揮與上述實施形態1相同之各種效果者。
在第2圖中，於漏電斷路器101之電源電路5中，由於省略了實施形態1所使用之第1齊納二極體54b，因此閘流體54a之陰極係連接在第2電阻53d與第2 齊納二極體53b之連接點。關於其他構成，由於與實施形態1相同，因此省略詳細說明。
接著針對動作加以說明。
首先，針對未施加突波電壓之通常狀態的情形加以說明。
由交流電路1供給交流電壓(例如AC100V至440V左右)時，交流電流Ia會流通至電流限制電路51，且藉由整流電路52而轉換成直流電壓Va。
該直流電壓Va係藉由串聯連接之第1電阻53c、第2電阻53d、及第2齊納二極體53b而將來自整流電路52之直流電壓Va予以分壓。然後，將第2電阻53d及第2齊納二極體53b之串聯體的兩端電壓設為電壓Vc。
於是，施加於閘流體54a之閘極的閘極施加 電壓Vb係成為藉由第3電阻54c及第4電阻54d而再將電壓Vc予以分壓而成之第4電阻54d的兩端電壓。
另一方面，為了使閘流體54a導通，閘流體54a之陰極係連接在第2電阻53d與第2齊納二極體53b之連接點，因此必須滿足下列之式(6)。
Vb>(第2齊納二極體53b之齊納電壓)+(閘流體54a之閘極觸發電壓) (6)
在此，滿足式(6)之閘極施加電壓Vb的值，係與實施形態1同樣地，解開由式(3)至式(5)所成之3維聯立方程式而求出電流Ie，且可要求將該Ie之值代入式(2)。
與實施形態1同樣地，將第1電阻53c之電阻值Rc設 為1.8MΩ，將第2電阻53d之電阻值Rd設為83kΩ，將第3電阻54c之電阻值Re設為5.6kΩ，將第4電阻54d之電阻值Rf設為51kΩ，將第2齊納二極體53b之齊納電壓設為20V。
與實施形態1同樣地，電流Ie係成為Ie=0.34mA。若將該Ie之值代入式(2)，則成為：Vb=51×103×0.34×10-3=17.5V。
此時，若將閘流體54a之閘極觸發電壓設為2V，則閘流體54a導通之電壓=2V+20V=22V，閘極施加電壓Vb(17.5V)係成為比22V更低之電壓，因此閘流體54a之閘極施加電壓Vb不會到達導通之電位，閘流體54a之陽極與陰極間不會導通。
接著，針對突波電壓重疊於交流電路1之情形加以說明。
當突波電壓(例如、1kV)重疊於交流電壓時，與實施形態1同樣地，成為Ie=0.46mA。若將所求出之Ie的值代入式(2)，則成為：Vb=51×103×0.46×10-3=23.7V。
此時，若將閘流體54a之閘極觸發電壓設為2V，則閘流體54a導通之電壓=2V+20V=22V，閘極施加電壓Vb(23.7V)係成為比23.7V高之電壓，因此閘流體54a之閘極施加電壓Vb係達到導通之電位，閘流體54a之陽極與陰極間係導通。
此外，在閘流體54a導通且由突波吸收電路 54吸收突波電壓之後，整流電路52輸出的直流電壓Va成為第2齊納二極體53b之齊納電壓(例如20V)以下時，流通於第2齊納二極體53b之電流Ib係成為閘流體54a之關斷電流以下(例如數μA)，因此閘流體54a係關斷而成為非導通。
關於其他動作，由於與實施形態1相同，因此省略說明。
依據本實施形態，係具備：漏電檢測電路 6，係由降壓電路53供給電源，且依據零相比流器3之檢測信號而檢測出漏電；抽出裝置4，係由降壓電路53供給電源，且由漏電檢測電路6所驅動而使開閉接點斷開；閘流體54a，係設置在降壓電路53之輸入側之線間，且當降壓電路53之輸入電壓達到預定值時導通；以及第2齊納二極體53b，係使陰極朝降壓電路53之正極側而設置，且與閘流體54a形成串聯體；由於重疊於交流電路1之突波電壓係利用閘流體54a與第2齊納二極體53b之串聯體而旁通，因此構成降壓電路53之FET係可使用最大容許功率消耗小且外形小者，且可謀求漏電斷路器之小型化。
再者，由於將第2齊納二極體53b之陰極與 閘流體54a之陰極予以連接，因此第2齊納二極體53b係構成與閘流體54a之串聯體，所以可減少使用零件且可謀求漏電斷路器之小型化。
實施形態3
第3圖係顯示本發明實施形態3之使用電源電路之直 流用漏電斷路器之構成的電路圖。
在第3圖中，本實施形態之漏電斷路器102係將實施形態1之突波吸收電路54適用於直流用漏電斷路器者。在實施形態1中，雖使用零相比流器作為洩漏電流檢測器，但在本實施形態中，係使用可檢測出直流之洩漏電流的磁通閘感測器31作為洩漏電流檢測器，且將閘流體54a變更成閘極關斷閘流體54e。然後，本實施形態亦可發揮與上述實施形態1同樣之各種效果。
如第3圖所示，磁通閘感測器31係具備： 環狀之鐵心31a，係插通有直流電路11；線圈31b，係捲繞在鐵心31a；驅動電路31c，係以一面使方向反轉一面使線圈31b之磁通密度飽和之方式，以正負對稱之矩形波將電壓施加在線圈31b；以及檢測電路31d(亦即漏電檢測電路)，係由對應於流通於線圈31b之線圈電流而變化之測定電壓而檢測出洩漏電流。
再者，實施形態1所設置之整流電路52亦 可為了防止正極與負極之逆連接時的故障而設置，在直流電路用方面，由於非必須者，因此予以刪除，而在電流限制電路51直接連接降壓電路53、及突波吸收電路54。更詳細而言，在從直流電路11供給之電壓的正極側連接有閘流體54a之陽極與FET53a之汲極，在從直流電路11供給之電壓的負極側連接有第1齊納二極體54b之陽極及第2齊納二極體53b之陽極。
此外，閘極關斷閘流體54e並不限定於此，只要是自 行消弧型開關元件即可，例如可由MOSFET、IGBT或雙極電晶體等所構成。
關於本實施形態之電源電路5的動作，由於係與實施形態1中藉由整流電路52而直流電壓化之後相同，因此省略其說明。
依據本實施形態，係具備：磁通閘感測器 31，由降壓電路53供給電源，且檢測出直流電路11之漏電；抽出裝置4，係由降壓電路53供給電源，且由磁通閘感測器31所驅動而使開閉接點斷開；閘流體54a，係設置在降壓電路53之輸入側之線間，且當降壓電路53之輸入電壓達到預定值時導通；以及第1齊納二極體54b，係使陰極朝降壓電路53之正極側而設置，且與閘流體54a形成串聯體；由於重疊於交流電路1之突波電壓係利用閘流體54a與第1齊納二極體54b之串聯體而旁通，因此構成降壓電路53之FET係可使用最大容許功率消耗小且外形小者，且可謀求漏電斷路器之小型化。
實施形態4.
第4圖係顯示本發明實施形態4之使用電源電路之直流用漏電斷路器之構成的電路圖。
在第4圖中，本實施形態之漏電斷路器103係將實施形態2之突波吸收電路54適用於直流用漏電斷路器者。在實施形態2中，雖使用零相比流器作為洩漏電流檢測器，但在本實施形態中，係使用可檢測出直流之洩漏電流的磁通閘感測器31作為洩漏電流檢測器，且將閘流體54a變更 成閘極關斷閘流體54e。然後，本實施形態亦可發揮與上述實施形態2同樣之各種效果。
此外，在本實施形態中，為了防止正極與負極之逆連接時的故障，係設置在實施形態3中未設置之整流電路52。
如第4圖所示，磁通閘感測器31係具備： 環狀之鐵心31a，係插通有直流電路11；線圈31b，係捲繞在鐵心31a；驅動電路31c，係以一面使方向反轉一面使線圈31b之磁通密度飽和之方式，以正負對稱之矩形波將電壓施加在線圈31b；以及檢測電路31d(亦即漏電檢測電路)，係由對應於流通於線圈31b之線圈電流而變化之測定電壓而檢測出洩漏電流。
其他構成係與實施形態2相同，故省略說明。
依據本實施形態，係具備：磁通閘感測器 31，由降壓電路53供給電源，且檢測出直流電路11之漏電；抽出裝置4，係由降壓電路53供給電源，且由磁通閘感測器31所驅動而使開閉接點斷開；閘流體54a，係設置在降壓電路53之輸入側之線間，且當降壓電路53之輸入電壓達到預定值時導通；以及第2齊納二極體53b，係使陰極朝降壓電路53之輸入的正極側而設置，且與閘流體54a形成串聯體；由於重疊於交流電路1之突波電壓係利用閘流體54a與第1齊納二極體54b之串聯體而旁通，因此構成降壓電路53之FET係可使用最大容許功率消耗小且外形小者，且可謀求漏電斷路器之小型化。
再者，由於連接第2齊納二極體53b之陰極 與閘流體54a之陰極，因此第2齊納二極體53b係構成與閘流體54a之串聯體，因此可減少使用零件且可謀求漏電斷路器之小型化。
1‧‧‧交流電路
2‧‧‧開閉接點
3‧‧‧零相比流器
4‧‧‧抽出裝置
4a‧‧‧抽出線圈
4b‧‧‧抽出機構
5‧‧‧電源電路
6‧‧‧漏電檢測電路
7‧‧‧定電壓電路
8‧‧‧電晶體
51‧‧‧電流限制電路
52‧‧‧整流電路
53‧‧‧降壓電路
53a‧‧‧場效電晶體(FET)
53b‧‧‧第2齊納二極體
53c、54c‧‧‧第3電阻
53d、54d‧‧‧第4電阻
54‧‧‧突波吸收電路
54a‧‧‧閘流體
54b‧‧‧第1齊納二極體
100‧‧‧漏電斷路器
Ia、Ib、Ic、Id、Ie‧‧‧電流
Va、Vb、Vc、Vd‧‧‧電壓

Claims (5)

  1. 一種漏電斷路器，係具備：開閉接點，係用以開閉電路；洩漏電流檢測器，係用以檢測出前述電路之洩漏電流；降壓電路，係將從前述電路供給之電力降壓至低電壓之電力；漏電檢測電路，係由前述降壓電路供給電源，且依據前述洩漏電流檢測器之檢測信號而檢測出漏電；抽出裝置，係由前述漏電檢測電路所驅動且使前述開閉接點斷開；開關元件，係設置在前述降壓電路之輸入側的線間，且在前述降壓電路之輸入電壓達到預定值時導通；以及第1齊納二極體，係使陰極朝向前述降壓電路之正極側而設置，且與前述開關元件形成串聯體。
  2. 如申請專利範圍第1項所述之漏電斷路器，其中，前述電路為直流電路，開關元件為自行消弧型開關元件。
  3. 如申請專利範圍第1項所述之漏電斷路器，其中，前述電路為交流電路，開關元件為閘流體。
  4. 如申請專利範圍第1項至第3項中任一項所述之漏電斷路器，其中，前述降壓電路係具備：場效電晶體，係其汲極連接在從前述電路供給之電壓的正側；第1電阻及第2電阻之串聯體，係連接在該場效電晶體之汲極與閘極之間；第2齊納二極體，係其陰極連接在前述場效電晶體之閘極，而其陽極連接在前述電路之負極側；第3電阻，係一端連接在前述第1電阻及前述第2電阻之連接點，另一端連接於開關元件之閘極；以及第4電阻，係一端連接於前述閘極，另一端連接於前述電路之負極 側。
  5. 如申請專利範圍第1項至第3項中任一項所述之漏電斷路器，其中，前述降壓電路係具備：場效電晶體，其汲極連接在從前述電路供給之電壓的正側；第1電阻及第2電阻之串聯體，係連接在該場效電晶體之汲極與閘極之間；前述第1齊納二極體，係其陰極連接在前述場效電晶體之閘極及前述開關元件，而其陽極連接在前述電路之負極側；第3電阻，係一端連接在前述第1電阻及前述第2電阻之連接點，另一端連接於開關元件之閘極；以及第4電阻，係一端連接於前述閘極，另一端連接於前述電路之負極側。
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