TW201611229A - 針對封裝上輸入／輸出架構之分散式靜電放電保護 - Google Patents

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Abstract

一種封裝上介面。在第一晶粒上之第一組單端傳送器電路。在第二晶粒上之第一組單端接收器電路。該些接收器電路具有包含反向器及電阻回饋元件之終止電路。複數導電線耦合該第一組傳送器電路及該第一組接收器電路。該些複數導電線之長度為匹配。

Description

針對封裝上輸入/輸出架構之分散式靜電放電保護
本發明之實施例有關於輸入/輸出架構及介面。詳言之，本發明之實施例有關於高頻寬封裝上輸入/輸出架構及介面。
使用傳統輸入/輸出(I/O)介面的晶片間之高頻寬互連需要顯著的功率及晶片面積。因此，在需要顯著減少的耗電量及/或較小晶片面積的應用中，不想要這些傳統介面。
100‧‧‧封裝
120‧‧‧晶片
125‧‧‧OPIO傳送器
130‧‧‧OPIO接收器
140‧‧‧晶片
145‧‧‧OPIO傳送器
150‧‧‧OPIO接收器
175‧‧‧間隔
210‧‧‧墊
220‧‧‧反向器
230‧‧‧電阻元件
240‧‧‧墊
245‧‧‧電阻器
250‧‧‧反向器
260‧‧‧墊
270‧‧‧電阻器
280‧‧‧反向器
410‧‧‧邏輯閘
420‧‧‧邏輯閘
430‧‧‧電晶體
435‧‧‧電晶體
450‧‧‧電阻器
480‧‧‧墊
440‧‧‧二極體
445‧‧‧二極體
460‧‧‧二極體
470‧‧‧二極體
600‧‧‧電子系統
605‧‧‧匯流排
610‧‧‧處理器
620‧‧‧記憶體
630‧‧‧儲存裝置
640‧‧‧資料儲存裝置
650‧‧‧顯示裝置
660‧‧‧輸入裝置
670‧‧‧感測器
680‧‧‧網路介面
685‧‧‧天線
舉例而非限制地在附圖的圖示中繪示本發明之實施例，圖中類似參考符號參照類似元件。
第1圖為在至少兩個晶片間具有封裝上輸入/輸出(OPIO)介面的多晶片封裝(MCP)之一實施例的區塊圖。
第2a圖為回饋反向器終止(FIT)方案之第一實施例的電路圖。
第2b圖為回饋反向器終止(FIT)方案之第二實施例的電路圖。
第2c圖為回饋反向器終止(FIT)方案之第三實施例的電路圖。
第3圖提供FIT方案之一示範電阻特性。
第4圖為分散式靜電放電(ESD)保護方案之一實施例的電路圖。
第5圖為針對具有單一電阻值及兩個電阻值之驅動器兩者使用驅動器片的阻抗值之圖。
第6圖為電子系統之一實施例的區塊圖。
【發明內容及實施方式】
在下列說明中，提中各種特定細節。然而，可在無這些特定細節下實行本發明的實施例。在其他例子中，並未詳細顯示眾所週知的電路、結構、及技術以不模糊此說明之理解。
本文中所述的係一種封裝上I/O(OPIO)介面，其以非常低功率、面積、及潛伏藉由在多晶片封裝(MCP)中之晶片間提供非常高的頻寬I/O來解決傳統I/O介面的問題。OPIO可用來，例如，互連處理器到記憶體(eDRAM/DRAM)、另一個處理器、晶片組、圖形處理器、或MCP中的任何其他晶片，其比傳統的I/O每位元 能量及每頻寬面積低一數量級。
本文中所述的介面之各種實施例包括一或更多個下列構件：(1)在具有相對小的晶粒至晶粒間隔之MCP中的IC晶片間之單端且高速的I/O介面(如CMOS介面)；(2)無接收器終止或非常弱的終止，且無等化之經阻抗匹配的傳送器(如CMOS傳送器)；(3)針對信號叢集之轉送時脈信號，其具有經長度匹配的路由以最小化或排除每接腳去歪斜；及/或(4)減少的靜電放電(ESD)保護(如70V)以提供較低的墊電容和較高的資料率。
MCP中之緊密的晶片組裝允許非常短之經長度匹配的I/O跡線，其則轉而使本文中所述之OPIO架構能夠使用簡化的單端I/O及時控電路以高頻寬運作來減少功率、面積、及潛伏。在一實施例中，具有最小凸塊間距之高速單端的I/O減少所需頻寬之凸塊有限的矽面積。
在一實施例中，使用無或弱接收器終止且無等化之CMOS傳送器及接收器可減少I/O功率。在另一實施例中，在晶片間之距離較長的情況中，致能非必要之弱至完全匹配的接收器終止以在I/O功率的代價下實現高資料率。可實現具有每信號叢發之轉送時脈且無每接腳歪斜的簡化時控，因為謹慎的經長度匹配之路由會減少時脈功率。因此，本文中所述之OPIO架構以非常低的功率、面積、及潛伏提供晶片間之高頻寬。具有OPIO的MCP提供產品、製程、及晶粒面積彈性而無顯著之功率及面積負擔。亦可延伸本文中所述的OPIO架構到具有完全ESD保 護之緊密離散型封裝，其係針對在較低資料率之小形式因子行動應用。可在較高資料率使用多級(如M-PAM)發信來將時脈頻率保持為低。
第1圖為在至少兩個晶片間具有封裝上輸入/輸出(OPIO)介面的多晶片封裝(MCP)之一實施例的區塊圖。第1圖之範例繪示具有介面的兩個晶片；然而，可使用本文中所述的技術來互連封裝中任何數量的晶片。
封裝100可為任何類型的封裝，其可含有多個積體電路晶片。在第1圖的範例中，封裝100含有晶片120及晶片140。這些晶片可為，例如，處理器、記憶體晶片、圖形處理器等等。
在一實施例中，晶片120包括OPIO傳送器125及OPIO接收器130。類似地，晶片140包括OPIO傳送器145及OPIO接收器150。傳送器125與接收器150耦合且傳送器145與接收器130耦合。
在一實施例中，晶片120與晶片140之間的間隔175相對地小。在一實施例中，間隔175小於20mm。在一實施例中，間隔175小於10mm。在一實施例中，間隔175大約為1.5mm。在其他實施例中，間隔175可小於1.5mm。一般來說，間隔175越小，晶片間可提供的頻寬越大。
在一實施例中，傳送器125及接收器150之間，和傳送器145及接收器130之間的介面為單端且相對高速之介面。在一實施例中，晶片120與晶片140間的介面為 CMOS介面。在一實施例中，傳送器125及145為經阻抗匹配的CMOS傳送器且未提供終止或等化。在一實施例中，傳送器125及145為經阻抗匹配的CMOS傳送器且提供非常弱之終止並且無等化。
在一實施例中，針對一叢發的信號傳送轉送之時脈信號。在一實施例中，在傳送器與接收器之間提供經長度匹配的路由。在一實施例中，針對晶片120與140之間的介面提供最小靜電放電(ESD)保護(小如70伏特)。
在一實施例中，使用無或弱接收器終止且無等化之CMOS傳送器及接收器可減少I/O功率。可實現具有每信號叢發之轉送時脈且無每接腳歪斜的簡化時控，因為謹慎的經長度匹配之路由會減少時脈功率。因此，本文中所述之OPIO架構以非常低的功率、面積、及潛伏提供晶片間之高頻寬。
亦可延伸本文中所述的OPIO架構到具有完全ESD保護之緊密離散型封裝，其係針對在較低資料率之小形式因子行動應用。可在較高資料率使用多級(如M-PAM)發信來將時脈頻率保持為低。
在某些情況下，第1圖之介面可受益於終止。然而，使用被動電阻器實施之傳統中央分接頭終止(CCT)會消耗靜態功率並降低I/O功率效率。CCT典型上也消耗顯著的晶粒面積並增加I/O墊電容。本文中所述的係一種非線性終止方式，其可顯著減少功率/面積/墊電容成本，同時保留線性CCT的優勢。
第2a圖為回饋反向器終止(FIT)方案之第一實施例的電路圖。第2a圖的FIT具有非線性電流-電壓(I-V)特性以提供可用於終止目的之電壓相依的電阻。
墊210提供與例如一介面(未顯示在第2圖中)的遠端部分之電性介面。墊210可與FIT耦合，FIT包括反向器220(如CMOS反向器)及耦合以提供回饋至反向器220之電阻元件230。
第2b圖為回饋反向器終止(FIT)方案之第二實施例的電路圖。第2b圖的FIT具有非線性電流-電壓(I-V)特性以提供可用於終止目的之電壓相依的電阻。
墊240提供與例如一介面(未顯示在第2b圖中)的遠端部分之電性介面。墊240可與FIT耦合，FIT包括反向器250(如CMOS反向器)及與反向器250耦合以提供從反向器250的輸出到反向器250的輸入之回饋的電阻器245。
第2c圖為回饋反向器終止(FIT)方案之第一實施例的電路圖。第2c圖的FIT具有非線性電流-電壓(I-V)特性以提供可用於終止目的之電壓相依的電阻。
墊260提供與例如一介面(未顯示在第2c圖中)的遠端部分之電性介面。墊260可與FIT耦合，FIT包括與可提供可變阻抗之可調整反向器280的電阻器270。
第3圖提供FIT方案之一示範電阻特性。大信號電阻在約Vcc/2處於最大並隨電壓接近供應軌值而減少。這種變化在來源串聯終止型(SST)鏈結中有利，其可例如用 於第1圖的介面中。
線300提供參考用之線性I-V特性。線310代表非線性I-V特性，比如由本文中所述的FIT方案所提供。方塊350及360指示相應於0/Vcc的較小電阻值。
當入射波抵達接收器時，因為驅動器終止與通道特性阻抗間的分壓關係，值大約為Vcc/2。在此值，接收器大信號終止電阻處於最大，最大化反射並加速變遷至全供應軌值。一旦信號穩定接近0/Vcc，小信號電阻較小，其減輕更多反射並減少下衝/過衝。
因此，本文中所述的終止方案利用MOS裝置之本質非線性的I-V特性來達成接收器CCT之優勢以減少終止功率/面積，同時維持傳統CCT所提供之信號完整性優勢。因此，本文中所述的方案可用來減少可能使用CCT之I/O鏈結中的終止功率。其特別適用於第1圖之介面及僅需弱終止的其他SST I/O介面以改善信號完整性並減少下衝/過衝。FIT亦可顯著減少CCT之面積及墊電容衝擊，因其可僅用主動裝置來加以實施而不需仰賴於面積密集之被動裝置。
行動小形式因子裝置(如薄膝上型電腦、平板電腦、智慧型電話)因熱及電池壽命約束的關係一般分配有限的功率到晶片。傳統介面與本文中所述的介面相比需要顯著的功率。該些介面可用來耦合MCP中之多個晶片並/或提供多條鏈結。個別介面可有不同的寬度、速度、及/或協定(如記憶體或非記憶體)，同時使用共同的實體層架 構。
第4圖為分散式靜電放電(ESD)保護方案之一實施例的電路圖。第4圖之方案與傳統的ESD方案相比可用來提供減少程度之ESD保護(如70V對240V)。減少程度的ESD保護可能就足夠，因為受保護的介面可能僅會在製造/組裝程序期間遭遇到ESD事件。在製造/組裝程序期間有適當的保護下，此程度的ESD保護就足夠。用來提供減少程度之ESD保護的電路可導致較小的ESD電路，其可提供較低的墊電容及較高的操作頻率。
可分散本文中所述的ESD方案之各種實施例。傳統ESD保護將諸ESD二極體集結在受保護的墊。來自這些裝置之墊電容通常為總墊電容之很大一部分，其會減少傳輸頻寬。
為了克服這些頻寬限制問題，可使用較複雜的架構，例如，傳送器及/或接收器等化。一典型驅動器係由與墊耦合之線性電阻器耦合的電晶體所構成。線性電阻器在ESD事件的情況中提供某些IR下降給電晶體，但更常見的用途為往回看驅動器時提供更線性的阻抗。
第4圖所示的概念係將某些ESD保護從墊移到電晶體-電阻器介面，這可用來增加整體傳輸頻寬並可在往回看墊時提供更穩定的小信號阻抗輪廓。
在一實施例中，利用可變尺寸的分段式驅動器架構。可從多個平行段建造阻抗控制器驅動器。可藉由啟通/關閉平行段來實現所希望的驅動器阻抗而提供製程/溫度變 異之阻抗補償。製程變異之設計通常需要頗大的驅動器以提供希望的阻抗範圍。
慢角落會需要更多(如兩倍之多)分段式驅動器腳來提供與快角落相同阻抗。大驅動器增加電容並減少頻寬。阻抗曲線遵循1/x分散，因此低範圍阻抗值傾向於需要多上許多的平行驅動器腳，尤其在慢角落中。使用可變尺寸的分段式驅動器可以較小整體驅動器增加驅動器阻抗範圍。
一種簡單的情況可以為在R/2(其中R為用於第一驅動器片之電阻)使用第二驅動器片並僅將這些第二驅動器片置於最後面。這允許快及慢角落如先前般看似相同，但在慢程序角落中可使用減少電阻的腳。這可允許減少的傳送器緩衝器尺寸並可使傳送器尺寸減少、墊電容減少、頻寬改善、及/或整體性能改善。
在第4圖的範例中，邏輯閘410及420分別與電晶體430及435的閘極耦合。電晶體430及435耦合於高與低供應電壓之間。電阻器450耦合於電晶體430及435與墊480之間。電阻器450的電阻值為相關於驅動器片之電阻所用的R值。
二極體440、445、460、及470操作成提供ESD保護給墊480。藉由分散多個二極體，最接近墊480的二極體(亦即，二極體460及470)可較小，並提供較低墊電容，這可改善可透過墊480所提供之頻寬。
第5圖為針對具有單一電阻值及兩個電阻值之驅動器 兩者使用驅動器片的阻抗值之圖。第5圖的範例係基於R及R/2的使用；然而，可使用任何數量的電阻值及電阻值之間的任何關係。
在第5圖的範例中，如果目標阻抗為35歐姆，僅使用單一R值會需要35個腳。在添加R/2腳下，僅需27個腳。腳從第一電阻值切換到第二的點讓設計者得以選擇拐點還有在目標阻抗值附近的粒度。
第6圖為電子系統之一實施例的區塊圖。第6圖中所示的電子系統意欲代表一系列的電子系統(有線或無線)，其包括，例如，平板裝置、智慧型電話、桌上型電腦系統、膝上型電腦系統、伺服器等等。替代電子系統可包括更多、更少、及/或不同的構件。
可利用本文中所述的OPIO架構互連第6圖中所示之一或更多個構件。例如，可互連多個處理器晶片，或處理器及快取記憶體或動態隨機存取記憶體等等。
電子系統600包括匯流排605或其他通訊裝置以傳遞資訊，及耦合到匯流排605之可處理資訊的處理器610。電子系統600可包括多個處理器及/或共處理器。電子系統600進一步可包括隨機存取記憶體(RAM)或其他動態儲存裝置620(稱為記憶體)，耦合到匯流排605並可儲存可由處理器610執行之資訊及指令。也可使用記憶體620來儲存在由處理器610執行指令期間的臨時變量或其他中間資訊。
電子系統600也可包括唯讀記憶體(ROM)及/或其 他靜態儲存裝置630，其耦合到匯流排605並可儲存靜態資訊及處理器610用的指令。資料儲存裝置640可耦合到匯流排605以儲存資訊及指令。比如磁碟或光碟及相應驅動器之資料儲存裝置640可耦合到電子系統600。
電子系統600也可經由匯流排605耦合到顯示裝置650，其可為任何類型的顯示裝置，以顯示資訊給使用者，例如，觸碰螢幕。輸入裝置660可為任何類型的介面及/或裝置以允許使用者提供輸入到電子系統600。輸入裝置可包括硬鍵及/或軟鍵，語音或揚聲器輸入，以傳遞資訊及命令選擇到處理器610。
電子系統600可進一步包括感測器670，其可用來支援電子系統600所提供的功能。感測器670可包括，例如，陀螺儀、鄰近感測器、光感測器等等。可支援任何數量的感測器及感測器種類。
電子系統600進一步可包括網路介面680以提供如區域網路的網路之存取。網路介面680可包括，例如，具有天線685的無線網路介面，天線可包括一或更多個天線。網路介面680亦可包括，例如，有線網路介面以經由網路電纜687與遠端裝置通訊，網路電纜可為，例如，乙太網路電纜、同軸電纜、光纖電纜、串行電纜、或並行電纜。
在一實施例中，網路介面680可提供對區域網路之存取，例如，藉由符合IEEE 802.11b及/或IEEE 802.11g及/或IEEE 802.11n標準，且/或無線網路介面可提供對私域網路的存取，例如，藉由符合藍芽標準。亦可支援其他無 線網路介面及/或協定。
IEEE 802.11b相應於在1999年9月16日批准之名為「Local and Metropolitan Area Networks,Part 11：Wireless LAN Medium Access Control(MAC)and Physical Layer(PHY)Specifications：Higher-Speed Physical Layer Extension in the 2.4GHz Band」之IEEE Std.802.11b-1999及相關文獻。IEEE 802.11g相應於在2003年6月27日批准之名為「Local and Metropolitan Area Networks,Part 11：Wireless LAN Medium Access Control(MAC)and Physical Layer(PHY)Specifications,Amendment 6：Further Higher Rate Extension in the 2.4GHz Band」之IEEE Std.802.11g-2003及相關文獻。藍芽協定係描述於在2001年2月22日由Bluetooth Special Interest Group,Inc.公開之「Specification of the Bluetooth System：Core,Version 1.1」中。也可支援藍芽標準的關聯還有先前或之後的版本。
除了或取代經由無線LAN標準通訊，網路介面680可使用諸如分時多重進接(TDMA)協定、全球行動通訊系統(GSM)協定、分碼多重進接(CDMA)協定、及/或任何其他類型的無線通訊協定以提供無線通訊。
在說明書中對於「一實施例(one embodiment或an embodiment)」的參照意指連同該實施例所述的特定特徵、結構、或特性係包括在本發明之至少一個實施例中。說明書中的各處中之片語「在一實施例中」的出現並非一 定皆參照相同的實施例。
雖已藉由數個實施例來說明本發明，熟悉此技藝人士將了解到本發明不限於所述的實施例，但可以在所附之申請專利範圍的精神及範圍內的修改及變更加以實行。故因以說明性而非限制性方式看待此說明。
410‧‧‧邏輯閘
420‧‧‧邏輯閘
430‧‧‧電晶體
435‧‧‧電晶體
440‧‧‧二極體
445‧‧‧二極體
450‧‧‧電阻器
460‧‧‧二極體
470‧‧‧二極體
480‧‧‧墊

Claims (32)

  1. 一種設備，包含：半導體晶片上之電路，用以驅動來自該半導體晶片外部之信號，該電路包含：a)具有第一串聯電阻之第一驅動器片，其係耦合至該半導體晶片之輸出墊；b)具有第二串聯電阻之第二驅動器片，其係耦合至該輸出墊，該第二串聯電阻係不同於該第一串聯電阻；c)靜電放電(ESD)保護二極體，其係直接地耦合至該輸出墊。
  2. 如申請專利範圍第1項所述之設備，其中該信號為將透過從該半導體晶片至第二半導體晶片之複數等長信號跡線而被個別地驅動的複數信號之一。
  3. 如申請專利範圍第2項所述之設備，其中無任何該些等長信號跡線被耦合至等化電路。
  4. 如申請專利範圍第1項所述之設備，其中該半導體晶片位於多晶片封裝內。
  5. 如申請專利範圍第1項所述之設備，其中該半導體晶片包含處理器。
  6. 如申請專利範圍第1項所述之設備，其中該半導體晶片包含記憶體。
  7. 如申請專利範圍第1項所述之設備，其中該半導體晶片為計算系統中之構件。
  8. 如申請專利範圍第7項所述之設備，其中該計算系 統包含以下之任一者：a)感測器；b)網路介面。
  9. 一種計算系統，包含：a)一或更多處理核心；b)記憶體控制器，其係通訊地耦合至該些一或更多處理核心；c)系統記憶體，其係耦合至該記憶體控制器，該些一或更多處理核心係實施於第一半導體晶片上，該系統記憶體包含第二半導體晶片，該些第一和第二半導體晶片之至少一者包含：電路，用以驅動來自輸出墊外部之信號，該電路包含：i)具有第一串聯電阻之第一驅動器片，其係耦合至該輸出墊；ii)具有第二串聯電阻之第二驅動器片，其係耦合至該輸出墊，該第二串聯電阻係不同於該第一串聯電阻；iii)靜電放電(ESD)保護二極體，其係直接地耦合至該輸出墊；d)顯示。
  10. 如申請專利範圍第9項所述之計算系統，其中該信號為將透過從該些第一與第二半導體晶片之一至該些第一與第二半導體晶片之另一的複數等長信號跡線而被個別 地驅動的複數信號之一。
  11. 如申請專利範圍第10項所述之計算系統，其中無任何該些等長信號跡線被耦合至等化電路。
  12. 如申請專利範圍第9項所述之計算系統，其中該些第一和第二半導體晶片位於多晶片封裝內。
  13. 如申請專利範圍第12項所述之計算系統，其中該半導體晶片包含處理器。
  14. 如申請專利範圍第12項所述之計算系統，其中該半導體晶片包含記憶體。
  15. 一種設備，包含：半導體晶片上之電路，用以終止從該半導體晶片之輸入墊所接收的信號，該電路包含反向器，該反向器包含介於該反向器的輸入與輸出節點之間的回饋路徑。
  16. 如申請專利範圍第15項所述之設備，其中該回饋路徑包含介於該反向器的輸入與輸出節點之間的短路。
  17. 如申請專利範圍第15項所述之設備，其中該信號被接收在該反向器之輸出節點上。
  18. 如申請專利範圍第15項所述之設備，其中該信號為將透過從第二半導體晶片至該半導體晶片之複數等長信號跡線而被個別地驅動的複數信號之一。
  19. 如申請專利範圍第18項所述之設備，其中無任何該些等長信號跡線被耦合至等化電路。
  20. 如申請專利範圍第15項所述之設備，其中該半導體晶片位於多晶片封裝內。
  21. 如申請專利範圍第15項所述之設備，其中該半導體晶片包含處理器。
  22. 如申請專利範圍第15項所述之設備，其中該半導體晶片包含記憶體。
  23. 如申請專利範圍第15項所述之設備，其中該半導體晶片為計算系統中之構件。
  24. 如申請專利範圍第23項所述之設備，其中該計算系統包含以下之任一者：a)感測器；b)網路介面。
  25. 一種計算系統，包含：a)一或更多處理核心；b)記憶體控制器，其係通訊地耦合至該些一或更多處理核心；c)系統記憶體，其係耦合至該記憶體控制器，該些一或更多處理核心係實施於第一半導體晶片上，該系統記憶體包含第二半導體晶片，該些第一和第二半導體晶片之至少一者包含：電路晶片，用以終止從輸入墊所接收的信號，該電路包含反向器，該反向器包含介於該反向器的輸入與輸出節點之間的回饋路徑。
  26. 如申請專利範圍第25項所述之計算系統，其中該回饋路徑包含介於該反向器的輸入與輸出節點之間的短路。
  27. 如申請專利範圍第25項所述之計算系統，其中該信號被接收在該反向器之輸出節點上。
  28. 如申請專利範圍第25項所述之計算系統，其中該信號為將透過從該些第一與第二半導體晶片之一至該些第一與第二半導體晶片之另一的複數等長信號跡線而被個別地驅動的複數信號之一。
  29. 如申請專利範圍第28項所述之計算系統，其中無任何該些等長信號跡線被耦合至等化電路。
  30. 如申請專利範圍第25項所述之計算系統，其中該半導體晶片位於多晶片封裝內。
  31. 如申請專利範圍第30項所述之計算系統，其中該半導體晶片包含處理器。
  32. 如申請專利範圍第30項所述之計算系統，其中該半導體晶片包含記憶體。
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