TW201608549A - 顯示器裝置 - Google Patents

Abstract

一種顯示器裝置，包括控制晶片與儲存電路。控制晶片包括用以產生一時脈信號之一時脈產生電路。儲存電路耦接至時脈產生電路，並且包括一第一電子元件。於時脈信號之一下降緣，時脈信號之電壓以多個階段自一系統高電壓下降至一第一目標電壓再下降至一系統低電壓，並且於時脈信號之一上升緣，時脈信號之電壓以多個階段自系統低電壓上升至第一目標電壓再上升至系統高電壓。

Description

顯示器裝置

本發明係關於一種顯示裝置與驅動電路，特別是包含一種於產生時脈信號時可耗損較少功率之時脈產生電路之顯示裝置與驅動電路。

使用有機化合物作為照明材料用於照明的有機發光二極體(Organic Light Emitting Diode，縮寫為OLED)顯示器為一種平板顯示器。OLED顯示器的優點為尺寸小、重量輕、視角廣、以及對比高與速度快。

主動矩陣有機發光二極體(Active Matrix Organic light emitting diode，縮寫為AMOLED)顯示器近期成為下一代新興的平板顯示器。與主動矩陣液晶顯示器(Active Matrix Liquid Crystal Displays，縮寫為AMLCD)相比，AMOLED顯示器具有相當多的優點，例如，較高對比、較廣視角、以及無背光之較薄模組、較低功耗與較低成本。

無論是對於傳統的液晶顯示器、OLED顯示器、或對於近期開發的AMLCD、AMOLED顯示器、或其他類型之顯示器，時脈信號都是顯示器裝置內非常重要的時序控制信號。因此，如何減少產生時脈信號時的功率耗損為值得關注的議題。

本發明揭露一種顯示器裝置，包括控制晶片與儲存電路。控制晶片包括用以產生一時脈信號之一時脈產生電路。儲存電路耦接至時脈產生電路，並且包括一第一電子元件。於時脈信號之一下降緣，時脈信號之電壓以多個階段自一系統高電壓下降至一第一目標電壓再下降至一系統低電壓，並且於時脈信號之一上升緣，時脈信號之電壓以多個階段自系統低電壓上升至第一目標電壓再上升至系統高電壓。

一種驅動電路，包括時脈產生電路與第一電容。時脈產生電路用以產生一時脈信號。第一電容耦接至時脈產生電路。於時脈信號之一下降緣，時脈信號之電壓以多個階段自一系統高電壓下降至一第一目標電壓再下降至一系統低電壓，並且於時脈信號之一上升緣，時脈信號之電壓以多個階段自系統低電壓上升至第一目標電壓再上升至系統高電壓。

100‧‧‧顯示裝置

101‧‧‧顯示面板

102‧‧‧FPC~軟性電路板

110‧‧‧畫素矩陣

120-1、120-2‧‧‧閘極驅動器

130‧‧‧源極解多工器

140‧‧‧控制晶片

150、220、510、710‧‧‧儲存電路

151‧‧‧電子元件

200、500、700、1000、1100、1200、1400、1500‧‧‧驅動電路

210、300‧‧‧時脈產生電路

C1、C2、CN‧‧‧電容

CL、CL1、CL2、CLn‧‧‧電容性負載

D1、D11、D1n、D2、D21、D2m、DH、DH1、DHn、DL、DL1、DLm、D(N+1)、D(N+1)1、D(N+1)k‧‧‧二極體

f‧‧‧頻率

N1、N2、NH‧‧‧節點

NH‧‧‧高電壓節點

NL‧‧‧低電壓節點

R1、R2、R(N+1)‧‧‧電阻

SW、SW1、SW2、SWn‧‧‧開關

V1、V2‧‧‧目標電壓

VH‧‧‧系統高電壓

VL‧‧‧系統低電壓

Vout、Vout1、Vout2、Voutn‧‧‧輸出節點

第1圖係顯示根據本發明之一實施例所述之顯示裝置方塊圖。

第2圖係顯示根據本發明之一實施例所述之一驅動電路方塊圖。

第3圖係顯示一時脈產生電路之電路圖範例。

第4圖係顯示由如第3圖所示之時脈產生電路300所產生之一 時脈信號之範例波形圖。

第5圖係顯示根據本發明之一實施例所述之驅動電路之電路圖範例。

第6圖係顯示根據本發明之一實施例所述之由如第5圖所示之驅動電路500所產生之一時脈信號之範例波形圖。

第7圖係顯示根據本發明之另一實施例所述之另一驅動電路之電路圖範例。

第8圖係顯示根據本發明之一實施例所述之由如第7圖所示之驅動電路700所產生之一時脈信號之範例波形圖。

第9A圖係顯示根據本發明之另一實施例所述之由驅動電路500所產生之時脈信號波形範例。

第9B圖係顯示根據本發明之另一實施例所述之由驅動電路500所產生之另一時脈信號波形範例。

第10圖係顯示根據本發明之另一實施例所述之另一驅動電路之電路圖範例。

第11圖係顯示根據本發明之另一實施例所述之另一驅動電路之電路圖範例。

第12圖係顯示根據本發明之另一實施例所述之另一驅動電路之電路圖範例。

第13圖係顯示根據本發明之一實施例所述之電壓範例圖。

第14圖係顯示根據本發明之另一實施例所述之另一驅動電路之電路圖範例。

第15圖係顯示根據本發明之一實施例所述之包含多個時脈產生電路之驅動電路之電路圖範例。

第16A圖~第16C圖係顯示於不同實施例中節點N1之模擬電壓波形圖範例。

第17A圖~第17C圖係顯示於不同實施例中節點N1與N2之模擬電壓波形圖範例。

為使本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合圖式，作詳細說明。

第1圖係顯示根據本發明之一實施例所述之顯示裝置方塊圖。顯示裝置100可包括顯示面板101與耦接至顯示面板101之軟性電路板(Flexible Printed Circuit，縮寫為FPC)102。顯示面板101可包括畫素矩陣110、閘極驅動器120-1與120-2、源極解多工器130以及控制晶片140。閘極驅動器120-1與120-2產生複數閘極驅動信號，用以驅動畫素矩陣110之複數畫素。源極解多工器130自源極驅動器(圖未示)接收複數資料驅動信號，用以將資料驅動信號解多工以提供至畫素矩陣110之複數畫素。控制晶片140為一驅動晶片，並且包括至少一時序控制器與用以產生複數控制信號與時序信號之一時脈產生電路，所述之時序信號可以是，例如，一時脈信號。控制晶片140可更耦接至包括顯示裝置100之一電子裝置之一主機控制器(圖未示)，並且可與主機控制器溝通。

軟性電路板102可包括複數電路與走線，並且以配置 於顯示面板101之外部為較佳，如此可有效縮減顯示面板101之尺寸。例如，於本發明之一實施例中，軟性電路板102可包括耦接至控制晶片140之一儲存電路150。儲存電路150可包括用以降低控制晶片140之時脈產生電路之功率耗損之至少一電子元件151。

第2圖係顯示根據本發明之一實施例所述之一驅動電路方塊圖。驅動電路200可包括用以產生一時脈信號之時脈產生電路210以及耦接至時脈產生電路210之一儲存電路220，其中儲存電路220包含一或多個用以降低時脈產生電路之功率耗損之電子元件。根據本發明之一實施例，驅動電路200之時脈產生電路210可實施於顯示裝置之控制晶片(驅動晶片)，但本發明不限於此。更具體的說，驅動電路200可被實施於任何具備或不具備顯示功能之電子裝置內，用以提供時脈信號至一或多個所述電子裝置內之硬體裝置。舉例而言，驅動電路200可被實施於一觸控面板或觸控板之觸碰感應器內，用以提供時脈信號至傳送電極，以感應觸控面板或觸控板上之觸碰事件。

第3圖係顯示一時脈產生電路之電路圖範例。時脈產生電路300可包括一開關SW，開關SW具有一端點耦接至用以輸出時脈信號之輸出節點Vout，另一端點選擇性耦接至用以提供系統高電壓VH之一高電壓節點NH以及用以提供系統低電壓VL之一低電壓節點NL。耦接至輸出節點Vout之電容性負載CL代表接收時脈信號之一裝置之負載。舉例而言，電容性負載CL可代表一閘極驅動器、源極解多工器、或其他裝置之電容性負載。當開關SW被控制(例如，由控制晶片140內之時序控制器所控制)耦接至高電壓節點NH時，電容性負載CL可被系統高電壓VH充電。當開關SW被控 制耦接至低電壓節點NL時，電容性負載CL可被系統低電壓VL放電。藉由控制開關SW週期性切換於高電壓節點NH與低電壓節點NL之間，可於輸出節點Vout產生時脈信號。

第4圖係顯示由如第3圖所示之時脈產生電路300所產生之一時脈信號之範例波形圖。如第4圖所示之時脈信號之頻率為f(Hz，赫茲)。時脈產生電路300所耗損之功率P(瓦特)為電容性負載CL、供應電壓VH與VL以及頻率為f之函數，並且可推導如下所示：P=VH*CL*(VH-VL)*f+VL*CL*(VL-VH)*f=CL*(VH-VL)² *f 式(1)

為了降低時脈產生電路產生時脈信號時所耗損之功率，於本發明之實施例中使用了一或多個電子元件，以達成電荷循環。

第5圖係顯示根據本發明之一實施例所述之驅動電路之電路圖範例。驅動電路500可包括如第3圖所示之一時脈產生電路以及耦接至時脈產生電路並用以降低時脈產生電路所耗損之功率之一儲存電路510。儲存電路510可包括用以實施電荷循環之電容C1。

開關SW具有一端點耦接至用以輸出時脈信號之輸出節點Vout，另一端點選擇性耦接至用以提供系統高電壓VH之一高電壓節點NH、用以提供系統低電壓VL之一低電壓節點NL以及耦接至電容C1之第一節點N1之間。第5圖中之數字顯示出開關SW之控制時序。藉由將開關SW依照第5圖中所示之數字順序依序切換於各節點之間，可使電容性負載CL透過多個階段充放電。

第6圖係顯示根據本發明之一實施例所述之由如第5圖所示之驅動電路500所產生之一時脈信號之範例波形圖。於第一階段(圖中標示的數字1)，開關SW耦接至節點N1，用以將電容性負載CL放電，並且將放電自電容性負載CL之電荷儲存至電容C1。於第二階段(圖中標示的數字2)，開關SW耦接至低電壓節點NL，用以透過系統低電壓VL進一步將電容性負載CL放電。於第三階段(圖中標示的數字3)，開關SW耦接至節點N1，使得被儲存於電容C1之電荷被放電並且被循環再利用以充電電容性負載CL。於第四階段(圖中標示的數字4)，開關SW耦接至高電壓節點NH，用以透過系統高電壓VH進一步充電電容性負載CL。如此一來，如第6圖所示，於時脈信號之一下降緣，時脈信號之一電壓以兩個階段的方式，自系統高電壓下降VH至第一目標電壓V1，再下降至系統低電壓VL，並且於時脈信號之一上升緣，時脈信號之電壓以兩個階段的方式，自系統低電壓VL上升至第一目標電壓V1再上升至系統高電壓VH。根據本發明之一實施例，第一目標電壓V1與電容C1之特性相關(以下段落將進一步介紹)。電壓V1之理想值為V1=(VH-VL)/2。

值得注意的是，於本發明之一些實施例中，時脈信號之電壓可於第一目標電壓V1停留一段時間，以於時脈信號之上升緣與下降緣形成一電壓高原(voltage plateaus)。然而，於本發明之其他實施例中，停留於第一目標電壓V1的時間亦可以是非常短，或近乎零。因此，本發明並不限於任一種情況。

此外，於本發明之較佳實施例中，於兩階段放電及兩階段充電中時脈信號的斜率以相同為較佳。然而，時脈信號於 第一階段放電(圖中標示的數字1)之斜率與時脈信號於第二階段放電(圖中標示的數字2)之斜率可以是相同或不同的，而時脈信號於第一階段充電(圖中標示的數字3)之斜率與時脈信號於第二階段充電(圖中標示的數字4)之斜率可以是相同或不同的。同樣地，時脈信號於第一階段放電(圖中標示的數字1)之斜率與時脈信號於第二階段充電(圖中標示的數字4)之斜率可以是相同或不同的，而時脈信號於第二階段放電(圖中標示的數字2)之斜率與時脈信號於第一階段充電(圖中標示的數字3)之斜率可以是相同或不同的。因此，本發明並不限於任一種情況。

藉由於如第5圖所示之時脈產生電路中採用儲存電容C1及其對應之控制方法，時脈產生電路所耗損之功率P(瓦特)可推導如下：P=VH*CL*(VH-VL)/2*f+VL*CL*(VL-VH)/2*f=CL*(VH-VL)²*f/2 式(2)

由於儲存於電容C1之電荷被循環再利用，於第一階段放電(圖中標示的數字1)及第一階段充電(圖中標示的數字3)的過程中無功率耗損。因此，如式(2)所示之功率可降低至式(1)的一半。

第7圖係顯示根據本發明之另一實施例所述之另一驅動電路之電路圖範例。驅動電路700可包括如第3圖所示之一時脈產生電路以及耦接至時脈產生電路並用以降低時脈產生電路所耗損之功率之一儲存電路710。儲存電路710可包括用以實施電荷循環之電容C1與C2。

開關SW具有一端點耦接至用以輸出時脈信號之輸出 節點Vout，另一端點選擇性耦接至用以提供系統高電壓VH之一高電壓節點NH、用以提供系統低電壓VL之一低電壓節點NL、耦接至電容C1之第一節點N1以及耦接至電容C2之第二節點N2之間。第7圖中之數字顯示出開關SW之控制時序。藉由將開關SW依照第7圖中所示之數字順序依序切換於各節點之間，可使電容性負載CL透過多個階段充放電。

第8圖係顯示根據本發明之一實施例所述之由如第7圖所示之驅動電路700所產生之一時脈信號之範例波形圖。於第一階段(圖中標示的數字1)，開關SW耦接至節點N1，用以將電容性負載CL放電，並且將放電自電容性負載CL之電荷儲存至電容C1。於第二階段(圖中標示的數字2)，開關SW耦接至節點N2，用以將電容性負載CL放電，並且將放電自電容性負載CL之電荷儲存至電容C2。於第三階段(圖中標示的數字3)，開關SW耦接至低電壓節點NL，用以透過系統低電壓VL進一步將電容性負載CL放電。

於第四階段(圖中標示的數字4)，開關SW耦接至節點N2，使得被儲存於電容C2之電荷被放電並且被循環再利用以充電電容性負載CL。於第五階段(圖中標示的數字5)，開關SW耦接至節點N1，使得被儲存於電容C1之電荷被放電並且被循環再利用以充電電容性負載CL。於第六階段(圖中標示的數字6)，開關SW耦接至高電壓節點NH，用以透過系統高電壓VH進一步充電電容性負載CL。如此一來，如第8圖所示，於時脈信號之一下降緣，時脈信號之一電壓以三個階段的方式，自系統高電壓下降VH至第一目標電壓V1，再下降至第二目標電壓V2，再下降至系統低電壓VL，並且於時脈信號之一上升緣，時脈信號之電壓以三個階段的 方式，自系統低電壓VL上升至第二目標電壓V2，再上升至第一目標電壓V1，再上升至系統高電壓VH。根據本發明之一實施例，第一目標電壓V1與電容C1之特性相關，第二目標電壓V2與電容C2之特性相關(以下段落將進一步介紹)。電壓V1與V2之理想值分別為V1=2*(VH-VL)/3，V2=(VH-VL)/3。

值得注意的是，於本發明之一些實施例中，時脈信號之電壓可於第一目標電壓V1與第二目標電壓V2停留一段時間，以於時脈信號之上升緣與下降緣形成電壓高原。然而，於本發明之其他實施例中，停留於第一目標電壓V1以及/或第二目標電壓V2的時間亦可以是非常短，或近乎零。因此，本發明並不限於任一種情況。

此外，於本發明之較佳實施例中，於三階段放電及三階段充電中時脈信號的斜率以相同為較佳。然而，時脈信號於第一階段放電(圖中標示的數字1)之斜率與時脈信號於第二階段放電(圖中標示的數字2)之斜率可以是相同或不同的，並且時脈信號於第二階段放電(圖中標示的數字2)之斜率與時脈信號於第三階段放電(圖中標示的數字3)之斜率可以是相同或不同的。此外，時脈信號於第一階段充電(圖中標示的數字4)之斜率與時脈信號於第二階段充電(圖中標示的數字5)之斜率可以是相同或不同的，並且時脈信號於第二階段充電(圖中標示的數字5)之斜率與時脈信號於第三階段充電(圖中標示的數字6)之斜率可以是相同或不同的。因此，本發明並不限於任一種情況。

同樣地，時脈信號於第一階段放電(圖中標示的數字1)之斜率與時脈信號於第三階段充電(圖中標示的數字6)之斜率 可以是相同或不同的，時脈信號於第二階段放電(圖中標示的數字2)之斜率與時脈信號於第二階段充電(圖中標示的數字5)之斜率可以是相同或不同的，並且時脈信號於第三階段放電(圖中標示的數字3)之斜率與時脈信號於第一階段充電(圖中標示的數字4)之斜率可以是相同或不同的。因此，本發明並不限於任一種情況。

藉由於如第7圖所示之時脈產生電路中採用儲存電容C1與C2及其控制方法，時脈產生電路所耗損之功率P(瓦特)可推導如下：P=VH*CL*(VH-VL)/3*f+VL*CL*(VL-VH)/3*f=CL*(VH-VL)²*f/3 式(3)

由於儲存於電容C1與C2之電荷被循環再利用，於第一階段與第二階段放電(圖中標示的數字1與2)及第一階段充電與第二階段充電(圖中標示的數字4與5)的過程中無功率耗損。因此，如式(3)所示之功率可降低至式(1)的33.3%。

值得注意的是，雖第5-7中以多種電容範例作為實施例介紹本發明之概念，然而本發明並不限於此。相反地，本發明之範圍亦可包含許多不同的變化及相似的安排。舉例而言，儲存電路可包含兩個以上電子元件。因此，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

概括來說，藉由將N個儲存電容C1~CN加入時脈產生電路中，其中N為一正整數，時脈產生電路之功率耗損可推導如下：P=CL*(VH-VL)²*f/(N+1) 式(4)

因此，當N個儲存電容C1~CN被加入時脈產生電路中，可預期功率耗損將降低至原本的1/(N+1)。

參考回第5圖所示之實施例，理想中，V1=(VH-VL)/2。然而，當電容器C1不夠大時，可能產生電壓偏移。

第9A圖係顯示根據本發明之另一實施例所述之由第5圖所示之驅動電路500所產生之時脈信號波形範例。於此實施例中，電容比值為C1/CL=1。如第9A圖所示，僅33.3%之電荷被儲存於電容C1並且循環再利用。因此，相對於理想值V1=(VH-VL)/2，第一目標電壓具有33.3%之電壓偏移。

第9B圖係顯示根據本發明之另一實施例所述之由第5圖所示之驅動電路500所產生之另一時脈信號波形範例。於此實施例中，電容比值為C1/CL=10。如第9B圖所示，47.6%之電荷被儲存於電容C1並且循環再利用。因此，相對於理想值V1=(VH-VL)/2，第一目標電壓僅具有4.8%之電壓偏移。

因此，於本發明之實施例中，為達到最理想的降低功耗結果，以使用大電容為較佳。然而，大儲存電容也可能導致於一對應節點(例如，節點N1)之電壓到達對應之目標電壓的上升時間被增加。因此，於本發明之以下實施例中，將進一步介紹其他用於減少電壓上升時間之其他電子元件。

第10圖係顯示根據本發明之另一實施例所述之另一驅動電路之電路圖範例。於此實施例中，大部分包含於驅動電路1000內之元件以及控制方式與第5圖所示之驅動電路500及其控制方式相同。驅動電路500與驅動電路1000之差別僅在於驅動電路1000更包括了串聯耦接於高電壓節點NH與低電壓節點NL之間之 電阻R1與R2。電阻R1與R2用以減少節點N1之電壓上升至第一目標電壓所需的時間。電阻R1與R2之一連接點耦接至節點N1。電阻R1與R2以具有相同的電阻值為較佳。

第11圖係顯示根據本發明之另一實施例所述之另一驅動電路之電路圖範例。於此實施例中，加入電阻以減少節點電壓之上升所需的時間的概念被應用於N個儲存電容C1~CN之通用情況，其中N為一正整數。驅動電路1100可包括串聯耦接於高電壓節點NH與低電壓節點NL之間之(N+1)個電阻R1~R(N+1)。電阻R1與R2用以減少節點N1之電壓上升至第一目標電壓所需的時間。電阻R2與R3用以減少節點N2之電壓上升至第二目標電壓所需的時間。電阻R(N)與R(N+1)用以減少節點NN之電壓上升至第N個目標電壓所需的時間，並依此類推。電阻R1與R2之一連接點耦接至節點N1、電阻R2與R3之一連接點耦接至節點N2、電阻R(N)與R(N+1)之一連接點耦接至節點NN。電阻R1~R(N+1)以具有相同的電阻值為較佳。

除了電阻，於本發明之其他實施例中，亦可利用加入二極體以減少對應之電壓上升時間。

第12圖係顯示根據本發明之另一實施例所述之另一驅動電路之電路圖範例。於此實施例中，大部分包含於驅動電路1200內之元件以及控制方式與第5圖所示之驅動電路500及其控制方式相同。驅動電路500與驅動電路1200之差別僅在於驅動電路1200更包括了串聯耦接於高電壓節點NH與低電壓節點NL之間之一或多個第一二極體(二極體DH)DH1~DHn與一或多個第二二極體(二極體DL)DL1~DLm，其中n與m為正整數。第一二極體 DH1~DHn與第二二極體DL1~DLm用以減少節點N1之電壓上升至第一目標電壓所需的時間。第一二極體DH1~DHn與第二二極體DL1~DLm之一連接點耦接至節點N1。

第13圖係顯示根據本發明之一實施例所述之電壓範例圖，其顯示出穩定節點N1之電壓並且減少節點N1之電壓上升至第一目標電壓所需的時間的概念。當節點N1之電壓上升至高於上限TH1時，第二二極體(二極體DL)DL1~DLm會被導通，用以將節點N1之電壓放電。另一方面，當節點N1之電壓下降至低於下限TH2時，第一二極體(二極體DH)DH1~DHn會被導通，用以將節點N1之電壓充電。如此一來，節點N1之電壓可快速地被穩定於上限TH1與下限TH2之間的操作範圍內。因此，節點N1之電壓上升時間被縮短了。當節點N1之電壓被穩定於操作範圍內，所有的二極體DH1~DHn與DL1~DLm都會被關閉，因此，相較於第10圖與第11圖所示之實施例中所加入的電阻，二極體並不會產生額外的功率耗損(因為都被關閉了)。

第14圖係顯示根據本發明之另一實施例所述之另一驅動電路之電路圖範例。於此實施例中，加入二極體以減少節點電壓之上升所需的時間的概念被應用於N個儲存電容C1~CN之通用情況，其中N為一正整數。驅動電路1400包括串聯耦接於高電壓節點NH與低電壓節點NL之間之(N+1)群二極體(二極體D1~D(N+1))。D1與D2二極體群用以減少節點N1之電壓上升至第一目標電壓所需的時間，D2與D3二極體群用以減少節點N2之電壓上升至第二目標電壓所需的時間，D(N)與D(N+1)二極體群用以減少節點NN之電壓上升至第N目標電壓所需的時間，並以此類 推。第D1與D2二極體群之一連接點耦接至節點N1、D2與D3二極體群之一連接點耦接至節點N2、D(N)與D(N+1)二極體之一連接點耦接至節點NN，並以此類推。

根據本發明之一實施例，各群二極體(例如，DH、DL、或D1~D(N+1))之二極體數量可以是相同或不同的，取決於二極體(即，二極體DH1~DHn與DL1~DLm，或二極體D11~D1n、D21~D2m、...D(N+1)1~D(N+1)k，其中k為一正整數)之臨界電壓值、系統高電壓VH、系統低電壓VL、以及所需之操作範圍(即，上限TH1與下限TH2之間的操作範圍)所對應之電壓。例如，當二極體之臨界電壓上升時，可減少被加入的二極體數量。此外，各二極體之臨界電壓可以是相同或不同的，而本發明並不限於任一種實施方式。

根據本發明之一實施例，用以減少電壓上升時間之二極體與電阻可被配置於控制晶片140內部或被配置於軟性電路板102上，本發明並不限於任一種實施方式。

第15圖係顯示根據本發明之一實施例所述之包含多個時脈產生電路之驅動電路之電路圖範例。於此實施例中，驅動電路1500內之用以提供系統高電壓VH與系統低電壓VL之電壓源以及儲存電路(例如，包含電容C1之儲存電路)可被多個用以於對應之輸出節點Vout1~Voutn產生對應之時脈信號之時脈產生電路共用。多個時脈產生電路之開關SW1~SWn可分別獨立地由時序控制器或其他控制電路所控制。各電容性負載CL1~CLn代表接收對應之時脈信號之裝置的負載。舉例而言，電容性負載CL1可代表閘極驅動器之電容性負載、電容性負載CL2可代表源極解多工器 之電容性負載、以此類推。

值得注意的是，如第15圖所示之於多個時脈產生電路之間共用電子元件之概念可被應用於上述的各個變化實施例。舉例而言，以使用N個儲存電容C1~CN之通用情況實施例中，N個儲存電容C1~CN可如第15圖所示之電容C1被共用於多個時脈產生電路。於其他實施例中，例如第10圖與第11圖所示之使用電阻減少電壓上升時間的情況，所述之電阻也可如第15圖所示之電容C1被共用於多個時脈產生電路。再舉另一例，於例如第12圖與第14圖所示之使用二極體減少電壓上升時間的實施例中，所述之二極體也可如第15圖所示之電容C1被共用於多個時脈產生電路。

第16A圖~第16C圖係顯示於不同實施例中節點N1之模擬電壓波形圖範例。於第16A圖中，節點N1之電壓係根據第5圖所示之電路被模擬，其中VH=1伏特，VH=0伏特，節點N1之初始電壓為0伏特，並且電容比值為C1/CL=10。於第16B圖中，節點N1之電壓係根據第5圖所示之電路被模擬，其中VH=1伏特，VH=0伏特，節點N1之初始電壓為0伏特，並且電容比值為C1/CL=100。於第16C圖中，節點N1之電壓係根據第10圖所示之電路被模擬，其中VH=1伏特，VH=0伏特，節點N1之初始電壓為0伏特，並且電容比值為C1/CL=100。比較第16A圖與第16B圖，可看出電壓偏移隨著電容比值增加而降低。比較第16B圖與第16C圖，可看出當加入電阻時，電壓的上升時間可被大幅縮短。值得注意的是，當加入二極體時，電壓的上升時間也可被大幅縮短，並且根據第12圖所示之電路的模擬結果將類似於第16C圖所示之模擬結果。

第17A圖~第17C圖係顯示於不同實施例中節點N1與 N2之模擬電壓波形圖範例。於第17A圖中，節點N1之電壓係根據第7圖所示之電路被模擬，其中VH=1伏特，VH=0伏特，節點N1之初始電壓為0伏特，節點N2之初始電壓為0伏特，並且電容比值為C1/CL=C2/CL=10。於第17B圖中，節點N1之電壓係根據第7圖所示之電路被模擬，其中VH=1伏特，VH=0伏特，節點N1之初始電壓為0伏特，節點N2之初始電壓為0伏特，並且電容比值為C1/CL=C2/CL=100。於第17C圖中，節點N1之電壓係根據第11圖所示之電路被模擬，其中VH=1伏特，VH=0伏特，節點N1之初始電壓為0伏特，節點N2之初始電壓為0伏特，電容比值為C1/CL=C2/CL=100，並且電阻的數量為3(即，N=2)。比較第17A圖與第17B圖，可看出電壓偏移隨著電容比值增加而降低。比較第17B圖與第17C圖，可看出當加入電阻時，電壓的上升時間可被大幅縮短。值得注意的是，當加入二極體時，電壓的上升時間也可被大幅縮短，並且根據第14圖所示之電路且當N=2時的模擬結果將類似於第17C圖所示之模擬結果。

申請專利範圍中用以修飾元件之“第一”、“第二”、“第三”等序數詞之使用本身未暗示任何優先權、優先次序、各元件之間之先後次序、或方法所執行之步驟之次序，而僅用作標識來區分具有相同名稱(具有不同序數詞)之不同元件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧顯示裝置

101‧‧‧顯示面板

102‧‧‧FPC軟性電路板

110‧‧‧畫素矩陣

120-1、120-2‧‧‧閘極驅動器

130‧‧‧源極解多工器

140‧‧‧控制晶片

150‧‧‧儲存電路

151‧‧‧電子元件

Claims (10)

1. 一種顯示器裝置，包括：一控制晶片，包括一時脈產生電路，用以產生一時脈信號；以及一儲存電路，耦接至該時脈產生電路，並且包括一第一電子元件，其中於該時脈信號之一下降緣，該時脈信號之一電壓以多個階段自一系統高電壓下降至一第一目標電壓再下降至一系統低電壓，並且於該時脈信號之一上升緣，該時脈信號之該電壓以多個階段自該系統低電壓上升至該第一目標電壓再上升至該系統高電壓。
2. 如申請專利範圍第1項所述之顯示器裝置，其中該第一電子元件為一電容。
3. 如申請專利範圍第1項所述之顯示器裝置，其中該時脈產生電路包括一開關，該開關具有一端點耦接至用以輸出該時脈信號之一輸出節點，以及另一端點選擇性耦接至複數節點，其中該等節點至少包括用以提供該系統高電壓之一高電壓節點、用以提供該系統低電壓之一低電壓節點、以及耦接至該第一電子元件之一第一節點。
4. 如申請專利範圍第1項所述之顯示器裝置，其中該儲存電路更包括一第二電子元件，於該時脈信號之該下降緣，該時脈信號之該電壓以多個階段自該系統高電壓下降至該 第一目標電壓、一第二目標電壓、再下降至該系統低電壓，並且於該時脈信號之該上升緣，該時脈信號之該電壓以多個階段自該系統低電壓上升至該第二目標電壓、該第一目標電壓、再上升至該系統高電壓。
5. 如申請專利範圍第4項所述之顯示器裝置，其中該時脈產生電路包括一開關，該開關具有一端點耦接至用以輸出該時脈信號之一輸出節點，以及另一端點選擇性耦接至複數節點，其中該等節點至少包括用以提供該系統高電壓之一高電壓節點、用以提供該系統低電壓之一低電壓節點、耦接至該第一電子元件之一第一節點、以及耦接至該第二電子元件之一第二節點。
6. 如申請專利範圍第4項所述之顯示器裝置，其中該第一電子元件與該第二電子元件為電容。
7. 如申請專利範圍第1項所述之顯示器裝置，更包括串聯耦接於用以提供該系統高電壓之一高電壓節點與用以提供該系統低電壓之一低電壓節點之間之一第一電阻與一第二電阻，其中該第一電阻與該第二電阻之一第一連接點耦接至一第一節點，該第一節點耦接至該第一電子元件。
8. 如申請專利範圍第4項所述之顯示器裝置，更包括串聯耦接於用以提供該系統高電壓之一高電壓節點與用以提供該系統低電壓之一低電壓節點之間之一第一電阻、一第二電阻與一第三電阻，其中該第一電阻與該第二電阻之一第 一連接點耦接至一第一節點，該第一節點耦接至該第一電子元件，該第二電阻與該第三電阻之一第二連接點耦接至一第二節點，該第二節點耦接至該第二電子元件。
9. 如申請專利範圍第1項所述之顯示器裝置，更包括串聯耦接於用以提供該系統高電壓之一高電壓節點與用以提供該系統低電壓之一低電壓節點之間之至少一第一二極體與一第二二極體，其中該第一二極體與該第二二極體之一第三連接點耦接至一第一節點，該第一節點耦接至該第一電子元件。
10. 如申請專利範圍第4項所述之顯示器裝置，更包括串聯耦接於用以提供該系統高電壓之一高電壓節點與用以提供該系統低電壓之一低電壓節點之間之一第一二極體、一第二二極體與一第三二極體，其中該第一二極體與該第二二極體之一第三連接點耦接至一第一節點，該第一節點耦接至該第一電子元件，並且該第二二極體與該第三二極體之一第四連接點耦接至一第二節點，該第二節點耦接至該第二電子元件。