TW201602771A - 系統單晶片、關於其之方法及包括該系統單晶片之裝置 - Google Patents

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Abstract

一種動態電壓及頻率調節(DVFS)之方法，包含在一第一排程時間排定DVFS之執行以調整一目標裝置之頻率或電壓；監視該目標裝置之操作頻率；及基於該目標裝置之該操作頻率，選擇性地延遲於一稍後排程時間之DVFS的執行；其中當該目標裝置之該操作頻率係低於一給定最低頻率時，於下一個排程時間之DVFS的執行被延遲。

Description

系統單晶片、關於其之方法及包括該系統單晶片之裝置 參考相關申請案
本案遵照35 U.S.C.§119(a)請求韓國專利申請案第10-2014-0037257號申請日2014年3月28日之權益，該案全文內容爰引於此並融入本說明書之揭示。
發明領域
本發明構想之實施例係有關於動態電壓及頻率調節(Dynamic Voltage and Frequency Scaling，DVFS)，及更明確言之，係有關於一種系統單晶片(SoC)已經儲存有程式可執行以防止不必要之DVFS於低功率模式執行，關於其之方法及包括該系統單晶片之裝置。
發明背景
DVFS乃動態調整操作頻率及操作電壓[]之技術，DVFS可採用於電子系統以減低功耗。
常用DVFS定期檢查一調整目標電路之使用，調整供給該調整目標電路之操作頻率及操作電壓以減低於該調整目標電路之功耗。
執行DVFS之電子系統可減低電流消耗至某種程 度，但當電子系統係於閒置狀態時，DVFS可繼續執行及消耗電力。
有些SoC採用降低功率模式及DVFS以減少功耗。當SoC中之CPU被喚醒以於低功率模式期間執行DVFS時，功率消耗不成比例地湧浪。
發明概要
一種DVFS方法，包含在一第一排程時間執行DVFS以調整一目標裝置之頻率或電壓；監視該目標裝置之操作頻率；及基於該目標裝置之該操作頻率，選擇性地延遲於一稍後排程時間之DVFS的執行；其中當該目標裝置之該操作頻率係低於一給定最低頻率時，於下一個排程時間執行DVFS係低於一給定最低頻率；其中係基於該目標裝置的該操作頻率而將一CPU選擇性地從閒置狀態強制至運行狀態以執行DVFS；其中當該目標裝置的該操作頻率係低於一給定最低頻率時，一閒置的CPU在下個排程時間不會被強制至運行狀態去執行DVFS；及其中該目標裝置為一記憶體介面。
一種系統單晶片(SOC)，包含一CPU、一記憶體、及由該CPU控制之一目標裝置，該記憶體已儲存有由該CPU執行之指令以在一第一排程時間執行DVFS以調整該目標裝置之頻率或電壓；監視該目標裝置之操作頻率；及當該目標裝置之該操作頻率係低於一參考頻率時，延遲於下一個排程時間之DVFS的執行；其中係基於該目標裝置的 該操作頻率而將該CPU選擇性地從閒置狀態強制至運行狀態以執行DVFS；其中當該目標裝置的該操作頻率係低於一給定最低頻率時，該CPU在下個排程時間不會被強制從閒置狀態至運行狀態去執行DVFS；其中該目標裝置為一記憶體介面；其中該目標裝置為一非-CP IP；進一步包括由該CPU控制之一第二目標裝置，其中該記憶體包括額外可由該CPU執行以從事DVFS儲存電腦可執行指令而調整該第二目標裝置之頻率或電壓；其中該第二目標裝置為一I/O介面。
一種可穿戴電子裝置，包含一系統單晶片(SOC)， 包含一CPU、一記憶體、及由該CPU控制之一目標裝置，該記憶體已儲存有由該CPU執行之指令以在一第一排程時間執行DVFS以調整該目標裝置之頻率或電壓；監視該目標裝置之操作頻率；及基於該目標裝置之該操作頻率，選擇性地延遲於一稍後排程時間之DVFS的執行；連結至該記憶體介面之一記憶體裝置；及一顯示器。
100‧‧‧系統
200‧‧‧系統單晶片(SoC)
201‧‧‧匯流排
210‧‧‧記憶體介面
212、222‧‧‧效能監視單元(PPMU)
220‧‧‧內部邏輯
230‧‧‧CPU
231‧‧‧內部記憶體
240‧‧‧硬體模組
241‧‧‧計時器
250‧‧‧中斷控制器
260‧‧‧電源管理單元(PMU)
270‧‧‧時鐘管理單元(CMU)
300‧‧‧電源管理積體電路(PMIC)
400‧‧‧外接式記憶體
CLK1-4‧‧‧時鐘
CTRL1‧‧‧控制信號
F1-F5‧‧‧頻率
Fmax‧‧‧最高頻率
Fmin‧‧‧最低頻率
IDLE‧‧‧閒置狀態
MT1-2‧‧‧監視資訊
PW1-2‧‧‧操作電壓
RUN‧‧‧運行狀態
S110-S127、S210-S222‧‧‧步驟
SW‧‧‧軟體
T0‧‧‧初始時間
T1-T26‧‧‧排程時間
本概略發明構想之此等及/或其它面向從後文實施例詳細說明部分結合附圖將變成更為彰顯且更容易瞭解，附圖中：圖1為依據本發明之構想之一具體實施例之一系統之方塊圖；圖2為於圖1中例示之該系統中執行的DVFS之時程圖； 圖3為用以描述於圖1中例示之該系統之一操作之流程圖；圖4為於圖1中例示之該系統中執行的DVFS之狀態圖；圖5為根據圖4中例示之DVFS之該狀態圖之一條件式狀態圖。
較佳實施例之詳細說明
後文中將參考附圖更完整描述本發明構想，附圖中顯示本發明之實施例。然而，本發明可以許多不同形式實施而不應解譯為限於此處列舉之實施例。反而，提出此等實施例使得本文揭示將更徹底完整，且將完整傳遞本發明之構想給熟諳技藝人士。附圖中，各層及各區之大小及相對尺寸可誇大以求清晰。全文中相似元件符號表示相似的元件。
須瞭解當一元件被稱作為「連結」至或「耦合」至另一元件時，其可直接連結至或耦合至另一元件或可存在有中間元件。相反地，當一元件被稱作為「直接連結」至或「直接耦合」至另一元件時不存在有中間元件。如此處使用，「及/或」一詞包括相聯結列舉項目中之一或多者的任何組合及全部組合且可縮寫為「/」。
須瞭解雖然術語第一、第二等可用於此處描述各種元件，但此等元件不應受此等術語所限。此等術語只用以區別一個元件與另一個元件。舉例言之，不背離本文揭 示之教示，一第一信號可命名為第二信號，同理，一第二信號可命名為第一信號。
此處使用的術語只為了描述特定實施例而不意 圖限制本發明。如此處使用，除非上下文另行明白指示否則單數形「一(a)」、「一(an)」及「該」等詞意圖也包括複數形。進一步須瞭解術語「包含」及/或「包含有」、或「包括」及/或「包括有」當用於本說明書時，載明了所陳述之特性件、區域、整數、步驟、操作、元件、及/或組件之存在，但不排除一或多個其它特性件、區域、整數、步驟、操作、元件、組件、及/或其組群之存在或添加。
除非另行定義，否則此處使用的全部術語(包括 科技術語)具有如同本發明所屬技藝界之熟諳技藝人士常見瞭解之相同定義。進一步須瞭解該等術語諸如常用辭典中定義之術語須被解譯為具有符合相關技藝界及/或本案情境之意義，除非如此處定義明白解譯，否則不應以理想化或過度正式之定義解譯之。
於後文本發明構想之實施例之詳細說明部分中， 當於一排程時間(或時間點)DVFS目標硬體之一頻率係非為最低頻率，及CPU於一排程時間係於運行狀態時，自發性DVFS(或自發性DVFS調用)或自發性調用DVFS(VID)表示針對該DVFS目標硬體在該排程時間執行DVFS。
於執行DVFS中，排程時間上之資訊係由受CPU 控制之計時器設定，使得在排程時間一中斷控制器響應於該計時器之一輸出信號而產生一中斷。據此，由該中斷喚 醒之一CPU可控制於該排程時間DVFS之執行。
當於一排程時間該DVFS目標硬體之一頻率係非 在最低頻率，且一CPU於該排程時間係在閒置狀態時，該CPU響應於該排程時間之中斷而被迫喚醒。如此，自發性DVFS或VID表示於排程時間在目標硬體DVFS上執行。
當於一排程時間該DVFS目標硬體之一頻率係在 最低頻率，且該CPU於該排程時間係在閒置狀態時，非自發性DVFS(或非自發性DVFS調用)或非自發性調用DVFS(IID)表示針對該DVFS目標硬體在該排程時間不執行DVFS。
當排程時間係非藉CPU由計時器設定時，連結至該計時器之一中斷控制器不會在該排程時間產生一中斷。於此種情況下，該CPU不會迫使在該排程時間喚醒以執行DVFS。
據此，在該排程時間之後的第一時間產生的第一中斷喚醒一CPU可控制DVFS之執行。但在該排程時間之前的第二時間產生的第一中斷喚醒一CPU可延遲DVFS之執行直到該排程時間。第一中斷表示針對一自發性DVFS之中斷以外的一中斷。
本發明構想之一具體實施例係針對DVFS，其可於動態調整頻率之第一硬體、動態調整電壓之第二硬體、或控制第一硬體及第二硬體之第三硬體、及控制DVFS方法之控制模組上執行。該DVFS方法可包括自發性DVFS或VID及非自發性DVFS或IID，及控制模組可由CPU執行。
第一硬體可於一時鐘管理單元實施，第二硬體可於一電源管理整合電路實施，第三硬體可於一CPU實施，及控制模組可於DVFS軟體實施。但控制模組也可於硬體實施。
圖1為依據本發明之構想之一具體實施例之一系統之方塊圖。參考圖1，一系統100可包括一系統單晶片(SoC)200、一電源管理IC(PMIC)300、及一外接式記憶體400。
系統100可具現於一可攜式電子裝置。該可攜式電子裝置可實施於智慧型電話、平板PC、個人數位助理器(PDA)、企業數位助理器(EDA)、數位相機、數位視訊攝影機、可攜式媒體播放器(PMP)、個人導航裝置或可攜式導航裝置(PND)、行動網際網路裝置(MID)、可穿戴智慧型裝置、物聯網(IoT)裝置、互聯網(IoE)裝置。
該SoC 200可於一應用處理器(AP)或一行動AP實施。
SoC 200可包括一記憶體介面210、一第一效能監視單元(PPMU)212、包括一匯流排之一內部邏輯220、一第二PPMU 222、一CPU 230、一內部記憶體231、一硬體模組240、一中斷控制器250、一電源管理單元(PMU)260、及一時鐘管理單元(CMU)270。
記憶體介面210輔助在SoC 200與外部記憶體400間之資料移轉。依據本發明構想之一實施例，記憶體介面210為一DVFS目標硬體，其中當該DVFS係在該記憶體介面210上執行時，可動態調整一第一操作電壓PW1。
該第一PPMU 212可監控記憶體介面210之效能。 舉例言之，該第一PPMU 212可監控供給該記憶體介面210之第一時鐘CLK1之頻率、該記憶體介面210之資料流通量比、及/或該記憶體介面210之使用。
此處，資料流通量比可表示資料被傳輸之實際頻 率與一參考頻率之比，例如CLK1之實際頻率為60MHz，及自該時鐘產生器傳遞之CLK1之參考頻率為100MHz。於此種情況下，資料流通量比為60%。資料流通量也可稱作「一時鐘計數」。
記憶體介面210之使用表示其中該記憶體介面210用於一固定時間週期之一時間週期之比。
依據本發明構想之一具體實施例，儲存軟體SW 231包括儲存碼用以由CPU 230執行以實現CVFS控制。CPU 230執行SW 231，可讀取相對應於監控結果之一第一監視信號MT1。此處，第一PPMU 212可操作為該CPU之一從屬裝置。舉例言之，一第一監視信號MT1可包括例如參考頻率之第一時鐘CLK1的頻率以及資料流通量。CPU 230可使用該第一時鐘CLK1之頻率及讀取自該第一監視信號MT1的資料流通量比，來決定於目前時間的一頻率以及於例如排程時間之下個時間的次一頻率。該參考頻率可表示自CMU 270供給至該記憶體介面210之該第一時鐘CLK1的頻率。
內部邏輯220可表示包括一匯流排之一內部邏輯電路。內部邏輯220也可為一DVFS目標硬體。舉例言之，內部邏輯220可使用第二時鐘CLK2及第二操作電壓PW2操 作。當DVFS係在內部邏輯220上執行時，可動態調整第二時鐘CLK2之頻率及第二操作電壓PW2之位準。
第二PPMU 222可監控內部邏輯220之效能。舉例 言之，第二PPMU 222可監控供給至該內部邏輯220之該第二時鐘CLK2的頻率、內部邏輯220之資料流通量比、及/或內部邏輯220之使用。
該CPU 230可讀取相對應於該被監視資料之一 第二監視信號MT2。此處，第二PPMU 222可操作為CPU 230之從屬。舉例言之，第二監視信號MT2可包括第二時鐘CLK2之頻率、參考頻率、及資料流通量比。基於該被監控之資料，CPU 230可使用該第二時鐘CLK2之頻率及含括於第二監視信號MT2之資料流通量比，決定於目前時間之一頻率及於下個時間例如排程時間之次一頻率。
參考頻率可表示自CMU 270供給至該內部邏輯220之該第二時鐘CLK2的頻率。
DVFS可藉執行儲存於SW 231之DVFS軟體執行。在讀取該第一監視信號MT1及該第二監視信號MT2後，於運行狀態之CPU 230可立即產生一第一控制信號CTRL1及一第二控制信號CTRL2，及傳輸該第一控制信號CTRL1給CMU 270，及傳輸第二控制信號第二控制信號CTRL2給PMIC 300。
當執行DVFS時，CMU 270可響應於該第一控制信號CTRL1而增減一時鐘之頻率，例如CLK1及/或CLK2。PMIC 300可響應於第二控制信號CTRL2而增減一相對應於 操作電壓之位準，例如PW1及/或PW2。
CPU 230可使用自CMU 270輸出之一第三時鐘CLK3操作。
為了執行自發性DVFS或VID，CPU 230可針對該自發性DVFS或VID計算一排程時間及於該計時器241設定一計算得之排程時間。為了執行非自發性DVFS或IID，CPU 230可針對該非自發性DVFS或IID計算一排程時間及於該計時器241不設定該計算得之排程時間。該排程時間資訊可儲存於SW 231。
依據本發明構想之一實施例，內部記憶體SW 231可具現為一快取記憶體。
舉例言之，由CPU 230執行的儲存於SW 231之DVFS軟體可決定基於該第一監視信號MT1計算之該第一時鐘CLK1之頻率是否為最低頻率，基於該第二監視信號MT2計算之該第二時鐘CLK2之頻率是否為最低頻率，及/或CPU 230之狀態為閒置狀態或運行狀態。
於本說明書中描述之最低頻率可表示由SoC 200提供之頻率中之一最低頻率(後文稱作為第一最低頻率)及藉軟體例如DVFS軟體SW[]決定的一最低頻率(後文稱作為第二最低頻率)中之一者。舉例言之，最低頻率可表示第一最低頻率及第二最低頻率中之較高者；但並非受此所限。
硬體模組240可包括多個計時器241。硬體模組240可使用自CMU 270輸出之一第四時鐘CLK4操作。舉例言之，多個計時器241各自可於硬體或軟體實施。多個計時 器241各自可用以排定一作業系統OS及/或於一排程時間產生一中斷相關之輸出信號。
該中斷控制器250可基於各個排程時間自各個計時器241輸出之一輸出信號產生一中斷。
PMU 260可控制一電源供應器以供應電源給含CPU 230及中斷控制器250之組件。舉例言之，PMU 260可控制電源供應器，其可根據中斷控制器250之一控制而改變CPU 230之狀態自閒置狀態至運行狀態，或自運行狀態至閒置狀態。舉例言之，閒置狀態可包括低功率模式。
於閒置狀態之CPU 230可基於自中斷控制器250之中斷輸出而被喚醒。
當DVFS執行時，CMU 270可響應於自CPU 230輸出之一第一控制信號CTRL1增減欲供給各個元件210、220、230、及240之任何或全部時鐘CLK1、CLK2、CLK3、及CLK4之一頻率。舉例言之，當DVFS執行時，CMU 270可增減供給記憶體介面210之第一時鐘CLK1之頻率及/或供給內部邏輯220之第二時鐘CLK2之頻率。
又，當DVFS執行時，PMIC 300可響應於自CPU 230輸出之一第二控制信號CTRL2增減欲供給各個元件210、220、230、及240之操作電壓。舉例言之，PMIC 300可增減供給記憶體介面210之第一操作電壓PW1及/或供給內部邏輯220之第二操作電壓PW2。
於本說明書中欲描述之DVFS可在非CPU智慧財產(IP)上執行。該非CPU IP表示沒有CPU之IP，諸如CPU 230， 及IP可為具有客製化設計特徵之硬體模組。
為求於本說明書中方便描述，具有匯流排之該記 憶體介面210及該內部邏輯220被例示為DVFS目標硬體，例如非CPU IP；但DVFS目標硬體亦即非CPU IP可表示圖形處理單元(GPU)、影像信號處理器(ISP)、或顯示處理器。
外部記憶體400可透過匯流排201及記憶體介面 210發射或接收資料。外部記憶體400可儲存DVFS軟體SW。
記憶體介面210可發射自外部記憶體400輸出之 DVFS軟體SW給內部記憶體231，及發射自內部記憶體231輸出之DVFS軟體SW給外部記憶體400。
外部記憶體400可於依電性記憶體或非依電性記 憶體實施。舉例言之，依電性記憶體可具現於動態隨機存取記憶體(DRAM)或靜態RAM(SRAM)。非依電性記憶體可具現於以快閃為基礎之記憶體、相變RAM(PRAM)、或磁阻RAM(MRAM)。
圖2為於圖1中例示之該系統中執行的DVFS之時 程圖，及圖3為用以描述於圖1中例示之該系統之一操作之流程圖。參考圖1至3，依據本發明構想之一具體實施例之DVFS可應用於前述非CPU IP。為了例示說明之目的，DVFS目標硬體為記憶體介面210。
依據本發明構想之一實施例，自發性DVFS或 VID係於第一區段VID1之各個排程時間T1至T5執行。於一初始時間T0，當CPU 230係於運行狀態RUN時，具有一初 始頻率F5之第一時鐘CLK1供給記憶體介面210，及具有相對應於初始頻率F5之一位準之該第一操作電壓PW1供給記憶體介面210。據此，記憶體介面210可使用第一時鐘CLK1及第一操作電壓PW1操作。
CPU 230執行儲存於SW 231之DVFS碼，可針對 該自發性DVFS排定一循環(或週期)例如下個時間T1，及於計時器241設定一排程時間T1。CPU 230可規劃排程時間T1及/或第一資訊其指示於該排程時間T1須執行的自發性DVFS。第一資訊可設定為一內部變數。該第一資訊也可儲存於SW 231，且在CPU 230之狀態從運行狀態RUN進入閒置狀態IDLE之前由該CPU 230存取。
中斷控制器250於排程時間T1響應於自計時器 241輸出之一輸出信號而產生一中斷。此處，於閒置狀態IDLE之該CPU 230係響應於該中斷而被喚醒，被喚醒的CPU 230執行DVFS碼，及自第一PPMU 212讀取第一監視資訊MT1。
舉例言之，參考圖2及圖3之流程圖，CPU 230於 排程時間T1可基於該第一資訊執行自發性DVFS。當CPU 230於排程時間T1係於閒置狀態IDLE時，該CPU 230係響應於該中斷而被喚醒，被喚醒的CPU 230基於第一監視資訊MT1，決定記憶體介面210之一目前頻率F5是否為最低頻率Fmin(S110)。
但當CPU 230係於運行狀態RUN時，CPU 230響 應於該中斷自第一PPMU 212讀取第一監視資訊MT1，及基 於第一監視資訊MT1，決定記憶體介面210之一目前頻率F5是否為最低頻率Fmin(S110)。
被喚醒的CPU 230可決定一目前時間是否為排 程時間T1(S112)。舉例言之，被喚醒的CPU 230決定該目前時間是否為CPU 230基於第一資訊而作用的時間(S112)。由於決定結果，當該目前時間係在排程時間T1之前時，CPU 230等待直到排程時間T1(S114)。換言之，自發性DVFS被延遲直到排程時間T1。
由於排程時間T1決定的結果，因記憶體介面210 之目前頻率F5並非最低頻率Fmin，故CPU 230於排程時間T1作用，亦即作用時間，輸出第一控制信號CTRL1給CMU 270，及輸出第二控制信號CTRL2給PMIC 300(S112)。據此，CMU 270將第一時鐘CLK1之頻率自F5降至F3，及PMIC 300將第一操作電壓PW1之位準降至相對應於F3之一位準。換言之，執行針對記憶體介面210之自發性DVFS(S116)。
至於自發性DVFS之前置條件(S116)，CPU 230 須在運行狀態RUN。因此，當CPU 230係在閒置狀態IDLE時，CPU 230響應於一中斷而被喚醒，及CPU 230之狀態改成運行狀態RUN。
CPU 230基於頻率F5及F3針對自發性DVFS排程 下個DVFS時間T2，及於計時器241設定下個DVFS時間T2(S118)。舉例言之，CPU 230可規劃排程時間T2及/或第一資訊其指示該自發性DVFS須於DVFS軟體SW於排程時間T2被執行。舉例言之，F5可表示於目前時間T1之一目前 頻率，及F3可表示於下個時間或排程時間T2之下個頻率。
於排程時間T2中斷控制器250響應於自計時器 241之一信號輸出而產生一中斷。CPU 230響應於該中斷讀取儲存於內部記憶體231之DVFS軟體SW，及自第一PPMU 212讀取第一監視資訊MT1。舉例言之，當CPU 230於閒置狀態IDLE時，響應於一中斷，CPU 230被喚醒，及該被喚醒的CPU 230基於第一監視資訊MT1，決定記憶體介面210之一目前頻率F3是否為最低頻率Fmin(S110)。
由於排程時間T2之決定結果，因記憶體介面210 之目前頻率F3並非為最低頻率Fmin，故CPU 230於排程時間T2亦即運行狀態時間作用而輸出第一控制信號CTRL1給CMU 270及輸出第二控制信號CTRL2給PMIC 300(S112)。
據此，CMU 270減低第一時鐘CLK1之頻率自F3 至F1，PMIC 300減低第一操作電壓PW1之位準至相對應於F1之位準。換言之，執行針對記憶體介面210之自發性DVFS(S116)。
CPU 230基於頻率F3及F1針對自發性DVFS排程 下個DVFS時間T3，及設定下個DVFS時間T3於計時器241(S118)。舉例言之，CPU 230可規劃一排程時間T3及/或第一資訊其指示自發性DVFS須在排程時間T3執行。
舉例言之，F3可表示於目前時間T2之目前頻率，及F1可表示在下個時間或排程時間T3之下個頻率。
中斷控制器250於該排程時間T3響應於自計時器241輸出之一信號而產生一中斷。
因CPU 230於排程時間T3係在運行狀態RUN， CPU 230響應於該中斷而自第一PPMU 212讀取第一監視資訊MT1，及基於第一監視資訊MT1，決定記憶體介面210之一目前頻率F1是否為最低頻率Fmin(S110)。
由於排程時間T3之該決定結果，因記憶體介面 210之目前頻率F1非為最低頻率Fmin，故CPU 230於排程時間T3作用，亦即運行狀態時間，輸出一第一控制信號CTRL1給CMU 270且輸出一第二控制信號CTRL2給PMIC 300(S112)。據此，PMIC 300增高第一操作電壓PW1之位準，及CMU 270提高第一時鐘CLK1之頻率自F1至Fmax。換言之，執行針對記憶體介面210之自發性DVFS(S116)。
CPU 230基於頻率F1及Fmax針對自發性DVFS排 程下個DVFS時間T4，及於計時器241設定下個DVFS時間T4(S118)。舉例言之，CPU 230可規劃排程時間T4及/或第一資訊其指示自發性DVFS須在該排程時間執行。舉例言之，F1可表示於目前時間T3之一目前頻率，及Fmax可表示在下個時間或排程時間T4之下個頻率。
中斷控制器250於排程時間T4響應於自計時器 241輸出之一信號產生一中斷。
因CPU 230於排程時間T4係於運行狀態RUN，故 CPU 230響應於該中斷而自第一PPMU 212讀取第一監視資訊MT1，及基於該第一監視資訊MT1決定記憶體介面210之一目前頻率Fmax是否為最低頻率Fmin(S110)。
由於於排程時間T4決定之結果，因記憶體介面 210之該目前頻率Fmax非為最低頻率Fmin，故CPU 230於排程時間T4為運行狀態，亦即運行狀態時間，輸出一第一控制信號CTRL1給CMU 270且輸出一第二控制信號CTRL2給PMIC 300(S112)。據此，CMU 270減低第一時鐘CLK1之頻率自Fmax至F2，及PMIC 300降低第一操作電壓PW1。換言之，記憶體介面210之自發性DVFS被執行(S116)。
CPU 230基於頻率Fmax及F2針對自發性DVFS排 程下個DVFS時間T5，及於計時器241設定下個DVFS時間T5(S118)。舉例言之，CPU 230可規劃排程時間T5及/或第一資訊，該第一資訊指示該自發性DVFS須在該排程時間T5被執行。
中斷控制器250於排程時間T5響應於自計時器 241輸出之一信號產生一中斷。
因CPU 230於排程時間T5係於運行狀態RUN，故 CPU 230響應於該中斷而自第一PPMU 212讀取第一監視資訊MT1，及基於該第一監視資訊MT1決定記憶體介面210之一目前頻率F2是否為最低頻率(S110)。
由於決定之結果，因記憶體介面210之該目前頻 率F2非為最低頻率Fmin，故CPU 230於排程時間T5為運行狀態，亦即運行狀態時間，輸出一第一控制信號CTRL1給CMU 270且輸出一第二控制信號CTRL2給PMIC 300(S112)。 據此，CMU 270減低第一時鐘CLK1之頻率自F2至Fmin，及PMIC 300降低第一操作電壓PW1。換言之，記憶體介面210之自發性DVFS被執行(S116)。
CPU 230基於頻率F2及Fmin針對自發性DVFS排 程一下個DVFS時間T6=TB，且於計時器241不設定下個DVFS時間T6(S118)。舉例言之，CPU 230可規劃排程時間T6及/或第二資訊其指示非自發性DVFS須在排程時間T6執行。舉例言之，第二資訊可設定作為一內部變數。
舉例言之，在CPU 230之狀態自一運行狀態RUN 進入一閒置狀態IDLE之前，第二資訊可儲存於內部記憶體SW 231。舉例言之，CPU 230可基於第一資訊決定DVFS之執行時間及/或DVFS方法。
如前文描述，當於目前時間T1至T4之目前頻率 非為最低頻率，及於排程時間T2至T5之下個頻率非為最低頻率Fmin時，系統100可於目前時間T1至T4執行自發性DVFS或VID，排定欲於排程時間T2至T5執行之DVFS為自發性DVFS或VID，及於計時器241設定排程時間T2至T5。 舉例言之，排程時間可定義為100毫秒及自一目前時間之經過時間。注意熟諳技藝人士將瞭解具有給定時間、頻率、及電壓資訊及特性之前述自發性DVFS程序乃本發明構想之例示實施例，因而此等方法、資訊及特性並非受限於此。
非自發性DVFS或IID之執行係參考圖2例示，自時間T6至T13，於第二區段IID2。
計時器241在各個時間T6至T13並不輸出一DVFS相關輸出信號，及中斷控制器250於時間T6至T12不會中斷一中斷信號。因CPU 230自T6至T13係在閒置狀態IDLE，故自T6至T12 DVFS不會執行。
然而，除了於時間T13=TB’，例如未經排程時間 針對自發性DVFS之一中斷之外，當中斷控制器250產生第一中斷時，CPU 230響應於第一中斷而被喚醒，及被喚醒的CPU 230存取於SW 231中之DVFS軟體。於SW 231之儲存DVFS可包括第二資訊，其指示於排程時間T6須執行非自發性DVFS，CPU 230可決定於一目前時間T13欲執行之DVFS方法，及基於第二資訊，該目前時間T13係在排程時間T6之前或之後。
藉第一中斷喚醒的CPU 230自第一PPMU 212丫 取第一監視資訊MT1，及基於第一監視資訊MT1，決定記憶體介面210之一目前頻率Fmin是否為最低頻率Fmin(S110)。
由於決定結果，當記憶體介面210之目前頻率 Fmin係為最低頻率(S110)，及CPU 230係在運行狀態RUN(S120)時，CPU 230決定一中斷時間T13是否在排程時間T6之後(S124)。若CPU 230係在運行狀態RUN(S120)，且中斷時間T13係在排程時間T6之後(S124)，則CPU 230輸出一第一控制信號CTRL1給CMU 270及輸出一第二控制信號CTRL2給PMIC 300以便控制非自發性DVFS。
據此，PMIC 300提高第一操作電壓PW1，及CMU 270將第一時鐘CLK1之頻率從Fmin提高至F4。換言之，執行針對記憶體介面210之非自發性DVFS(S116)。
當於一時間T13，CPU 230係非在運行狀態RUN(S120)時，非自發性DVFS不被執行直到CPU 230之狀 態變成運行狀態RUN為止(S122)。如前文描述，CPU 230之狀態可藉第一中斷改變成運行狀態。
再者，當CPU 230係不在運行狀態RUN時，非自 發性DVFS之執行係延遲直到CPU 230之狀態變成運行狀態RUN。舉例言之，於排程時間T6之後，自T7至T12，CPU 230係不在運行狀態RUN，自T7至T12，針對記憶體介面210係不執行DVFS。舉例言之，Fmin可表示於一目前時間T13之目前頻率，及F4為於下個時間或排程時間T14之下個頻率。 如前文描述，目前頻率及下個頻率可基於第一監視資訊MT1決定。
於各個時間T6至T13，210之目前頻率為最低頻 率Fmin，及CPU 230係於閒置狀態IDLE。據此，自T6至T12，DVFS被跳過或不調用，及於時間T6執行之DVFS被延遲至時間T13。換言之，非自發性DVFS或IID係於第二區段IID2執行。自發性DVFS係於第三區段VID3於時間T14執行。
於時間T13執行非自發性DVFS之後，CPU 230基 於頻率Fmin及F4針對該自發性DVFS排程一下個DVFS時間T14，及於計時器241設定下個DVFS時間T14(S118)。舉例言之，CPU 230可規劃排程時間T14及/或第一資訊，其指示於DVFS軟體SW中於排程時間T14自發性DVFS須被執行。
於排程時間T14，中斷控制器250響應於自計時器241輸出之一信號而產生一中斷。
當於排程時間T14 CPU 230係在運行狀態RUN時，CPU 230響應於該中斷而自第一PPMU 212讀取第一監視資 訊MT1，及基於第一監視資訊MT1，決定記憶體介面210之一目前頻率F4是否為最低頻率Fmin(S110)。
若決定該記憶體介面210之該目前頻率F4是非為 最低頻率Fmin(S110)，則於排程時間T14作用的CPU 230輸出一第一控制信號CTRL1給CMU 270，及輸出一第二控制信號CTRL2給PMIC 300(S112)。
據此，該CMU 270將第一時鐘CLK1之頻率自F4 減至Fmin，及PMIC 300減低一第一操作電壓PW1。換言之，於該排程時間T14，執行針對記憶體介面210之自發性DVFS。
CPU 230執行儲存於SW 231之DVFS軟體碼，可 規劃排程時間T15及/或第二資訊，其指示取決於目前頻率，於排程時間T15須執行非自發性DVFS。但若頻率F4係於Fmin，則CPU 230在計時器241不設定下個DVFS時間T15(S118)。因計時器241在各個時間T15至T20未輸出一輸出信號，故於各個時間T15至T19該中斷控制器250不產生一中斷信號。因CPU 230於各個時間T15至T19係於閒置狀態IDLE，故DVFS於各個時間T15至T19不執行。
於一第四區段IID4於各個時間T15至T20，記憶體 介面210之一目前頻率為最低頻率Fmin，及CPU 230係於閒置狀態IDLE(S120)。據此，於各個時間T15至T19該DVFS被跳過，及於時間T15欲執行之DVFS可被延遲至時間T20=TC’。換言之，非自發性DVFS或IID可於第四區段IID4執行。
除了於時間T20針對DVFS之一中斷之外，當中斷 控制器250產生一第一中斷時，CPU 230響應於第一中斷而被喚醒，及被喚醒的CPU 230讀取於SW 231之DVFS軟體。 因排程時間T15及/或第二資訊其指示非自發性DVFS係欲在該排程時間T15執行，故CPU 230可於一目前時間T20決定一DVFS方法及該目前時間T20是否在該排程時間T15之後。
換言之，於一運行狀態RUN由第一中斷喚醒之該 CPU 230(S120)及目前時間T20係在排程時間T15之後(S124)，系統100可執行非自發性DVFS或IID(S116)。
如此，類似於第一區段VID1中針對時間T1至T5 描述，自發性DVFS或VID可於第五區段VID5於各個排程時間T21至T25執行。如參考第二區段IID2中之各個時間T6至T12描述，非自發性DVFS或IID係於第六區段IID6中於一排程時間T26執行。
圖4為DVFS方法之執行實施例之一狀態表示圖， 及圖5為圖4之狀態之條件狀態圖。
參考圖4及5，自發性DVFS始於初始步驟(或階 段)INP(210)，例如，於初始時間T0(212)。
當DVFS目標硬體於一目前時間之一目前頻率及 於下個時間(排程時間)之下個頻率各自非為最低頻率Fmin時，執行CASE 1。
舉例言之，當於一目前時間T1之一目前頻率F5 非為最低頻率Fmin，且於排程時間T2之下個頻率F3非為最 低頻率Fmin時，VID係於目前時間T1執行(212)：及當VID係於目前時間T1結束時，VID之排程時間T2經排程(S214)。VID被阻擋及延遲直到排程時間T2(S216)。當目前時間變成排程時間T2時，亦即運行狀態時間時，VID根據CPU 230之控制經執行，但限制條件為CPU 230為運行狀態(212)。
至於另一個實施例，當於目前時間T3之一目前頻率F1非為最低頻率Fmin，及於排程時間T4之一下個頻率Fmax非為最低頻率Fmin時，VID係於目前時間T3執行(212)；及當VID係於目前時間T3結束時，VID之排程時間T4經排程(S214)。VID被阻擋及延遲直到排程時間T4(216)。當目前時間變成排程時間T4時，亦即運行狀態時間時，VID經執行(212)。
當DVFS目標硬體於一目前時間之一目前頻率及於一排程時間之下個頻率各自為最低頻率Fmin時，執行CASE 2。
舉例言之，於目前時間T6之一目前頻率Fmin為最低頻率Fmin，及於排程時間T7之一下個頻率Fmin為最低頻率Fmin，DVFS於目前時間T6不執行(S218)。
於T6之後，IID係於下個時間T7排程(220)。但因230係於閒置狀態IDLE，故IID被阻擋或延遲(222)。但當230係在一時間T13由一第一中斷喚醒，且CPU 230之狀態改成運行狀態RUN時，IID可於時間T13執行(218)。
當該DVFS目標硬體之於目前時間T5或T14的目前頻率係非為最低頻率Fmin，而於排程時間T6或T15之下 個頻率為最低頻率Fmin時，執行CASE 3。
舉例言之，當VID係於目前時間T5或T14執行時 (212)，IID係於排程時間T6或T15排程(220)。據此，VID係於排程時間T6或T15阻擋或延遲(216)。當時間T13或T20係在排程時間T6或T15之後且CPU 230係於運行狀態RUN時，IID係於時間T13或T20執行(218)。
當DVFS目標硬體於一目前時間T13或T20之一 目前頻率係為最低頻率Fmin，且於排程時間T4或T21之下個頻率非為最低頻率Fmin時執行CASE 4。
舉例言之，IID係於目前時間T13或T20執行(218)。當IID之執行完成時，VID係於排程時間T14或T21排程(214)。IID係於排程時間T14或T21阻擋或延遲(222)，及VID係於排程時間T14或T21排程(212)。
如前文描述，依據本發明構想之一具體實施例，一系列之電源配接器於一低功率模式執行非自發性DVFS及於一正常操作模式執行自發性DVFS，藉此防止不必要之電力消耗。
依據本發明構想之至少一個實施例，提出一種動態電壓及頻率調節(DVFS)之方法，包含在一第一排程時間排定DVFS之執行以調整一目標裝置的頻率或電壓；監視該目標裝置之操作頻率；及基於該目標裝置之該操作頻率，選擇性地延遲於一稍後排程時間之DVFS的執行，其中當該目標裝置之該操作頻率係低於一給定最低頻率時，於下一個排程時間之DVFS的執行被延遲。依據一實施例，基於該 目標裝置之該操作頻率，一CPU被選擇性地強迫自閒置狀態至運行狀態以執行DVFS。依據另一實施例，當該目標裝置之該操作頻率係低於一給定最低頻率時，被閒置的CPU在下個排程時間不被強迫至運行狀態以執行DVFS，其中在DVFS執行後，該目標裝置之該操作頻率或供應電壓立即減低。
雖然已經顯示及描述本發明概略構想之一實施例，但熟諳技藝人士將瞭解可不背離本發明概略構想之原理及精髓而於此等實施例做出改變，本發明之範圍係於隨附之申請專利範圍及其相當範圍界定。
S110-S127‧‧‧步驟

Claims (20)

  1. 一種動態電壓及頻率調節(DVFS)之方法，其包含：在一第一排程時間排定DVFS之執行以調整一目標裝置的頻率或電壓；監視該目標裝置的操作頻率；及基於該目標裝置的該操作頻率，選擇性地延遲於一稍後排程時間之DVFS的執行。
  2. 如請求項1之方法，其中當該目標裝置的該操作頻率係低於一給定最低頻率時，於下一個排程時間之DVFS的執行係被延遲。
  3. 如請求項1之方法，其中係基於該目標裝置的該操作頻率而將一中央處理單元(CPU)選擇性地從閒置狀態強制至運行狀態以執行DVFS。
  4. 如請求項3之方法，其中當該目標裝置的該操作頻率係低於一給定最低頻率時，一閒置的CPU在下個排程時間不會被強制至運行狀態去執行DVFS。
  5. 如請求項1之方法，其中該目標裝置為一記憶體介面。
  6. 如請求項1之方法，其中在DVFS執行後，該目標裝置的操作頻率或供應電壓立即減低。
  7. 一種系統單晶片(SOC)，其包含：一CPU、一記憶體、以及由該CPU控制的一目標裝置，該記憶體已儲存有可由該CPU執行之指令以執行下列操作： 在一第一排程時間排定DVFS以調整一目標裝置的頻率或電壓；監視該目標裝置的操作頻率；及當該目標裝置的該操作頻率係低於一給定最低頻率時，延遲於下一個排程時間之DVFS的執行。
  8. 如請求項7之系統單晶片，其中基於該目標裝置的該操作頻率而將該CPU選擇性地從閒置狀態強制至運行狀態以執行DVFS。
  9. 如請求項7之系統單晶片，其中當該目標裝置的該操作頻率係低於一給定最低頻率時，該CPU在下個排程時間不會從閒置狀態被強制至運行狀態去執行DVFS。
  10. 如請求項7之系統單晶片，其中該目標裝置為一記憶體介面。
  11. 如請求項7之系統單晶片，其中該目標裝置為一非CPU IP。
  12. 如請求項7之系統單晶片，其進一步包括由該CPU控制的一第二目標裝置，其中該記憶體進一步包括可由該CPU執行之儲存的指令以執行DVFS來調整該第二目標裝置的頻率或電壓。
  13. 如請求項11之系統單晶片，其中該第二目標裝置為一I/O介面。
  14. 如請求項7之系統單晶片，其中在DVFS之執行後，該目標裝置的操作頻率或供應電壓立即減低。
  15. 如請求項7之系統單晶片，其係以一智慧型電話、一相 機、一可穿戴智慧型裝置、或一物聯網(IoT)中之一者來體現。
  16. 一種可穿戴電子裝置，其包含：一系統單晶片(SOC)，包含：一CPU、一記憶體、以及由該CPU控制的一記憶體介面，該記憶體已儲存有可由該CPU執行之指令以執行下列操作：在一第一排程時間排定DVFS以調整一目標裝置的頻率或電壓；監視該目標裝置之操作頻率；及基於該目標裝置之該操作頻率，選擇性地延遲於一稍後排程時間DVFS之執行；連結至該記憶體介面之一記憶體裝置；及一顯示器。
  17. 如請求項16之可穿戴電子裝置，其中係基於該目標裝置的該操作頻率而將該CPU選擇性地從閒置狀態強制至運行狀態以執行DVFS。
  18. 如請求項16之可穿戴電子裝置，其中當該目標裝置的該操作頻率係低於一給定最低頻率時，該CPU在下個排程時間不會從閒置狀態被強制至運行狀態以去執行DVFS。
  19. 如請求項16之可穿戴電子裝置，其中該目標裝置為一記憶體介面。
  20. 如請求項16之可穿戴電子裝置，其中該目標裝置為一非 CPU智慧財產(IP)。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108268119A (zh) * 2016-12-30 2018-07-10 三星电子株式会社 操作片上系统的方法、片上系统和电子系统
TWI755401B (zh) * 2016-07-01 2022-02-21 南韓商三星電子股份有限公司 積體電路裝置及電子裝置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106126841B (zh) * 2016-06-30 2019-08-23 福州瑞芯微电子股份有限公司 一种基于硬件变频的方法和装置
US20180024610A1 (en) * 2016-07-22 2018-01-25 Futurewei Technologies, Inc. Apparatus and method for setting a clock speed/voltage of cache memory based on memory request information
KR20180091546A (ko) 2017-02-07 2018-08-16 삼성전자주식회사 반도체 장치 및 반도체 시스템
CN109726353B (zh) * 2017-10-29 2023-08-29 上海寒武纪信息科技有限公司 卷积运算装置和方法
KR102539044B1 (ko) * 2017-10-30 2023-06-01 삼성전자주식회사 시스템 온 칩의 구동 방법, 이를 수행하는 시스템 온 칩 및 이를 포함하는 전자 시스템

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745375A (en) 1995-09-29 1998-04-28 Intel Corporation Apparatus and method for controlling power usage
US7036029B2 (en) * 2003-06-27 2006-04-25 Sigmatel, Inc. Conserving power of a system on a chip using speed sensing
KR100940260B1 (ko) 2003-07-14 2010-02-04 삼성전자주식회사 다이나믹 주파수 스케일링에 따라 동작 모드의 제어가가능한 반도체 시스템 및 동작 모드 제어 방법
KR101035077B1 (ko) 2004-02-20 2011-05-19 삼성전자주식회사 다이나믹 전압 스케일링에 따라 전력 소비 감소가 가능한반도체 시스템
US7900069B2 (en) 2007-03-29 2011-03-01 Intel Corporation Dynamic power reduction
US20080307240A1 (en) * 2007-06-08 2008-12-11 Texas Instruments Incorporated Power management electronic circuits, systems, and methods and processes of manufacture
US7949889B2 (en) * 2008-01-07 2011-05-24 Apple Inc. Forced idle of a data processing system
US8370663B2 (en) * 2008-02-11 2013-02-05 Nvidia Corporation Power management with dynamic frequency adjustments
EP2297629B1 (en) * 2008-05-13 2015-03-04 Synopsys, Inc. Power manager and method for managing power
US9104411B2 (en) 2009-12-16 2015-08-11 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
KR101155202B1 (ko) 2009-12-24 2012-06-13 포항공과대학교 산학협력단 멀티 코어 프로세서의 전력 관리 방법, 멀티 코어 프로세서의 전력 관리 방법이 기록된 기록매체 및 이를 실행하는 멀티 코어 프로세서 시스템
US8370665B2 (en) 2010-01-11 2013-02-05 Qualcomm Incorporated System and method of sampling data within a central processing unit
KR20120004017A (ko) 2010-07-06 2012-01-12 주식회사 하이닉스반도체 동적 전압 조정 모드 판별 장치와 방법 및 이를 이용한 펌핑 전압 감지 장치와 방법
CN103218032B (zh) 2011-11-29 2017-07-14 英特尔公司 利用相对能量损益平衡时间的功率管理
US9773344B2 (en) 2012-01-11 2017-09-26 Nvidia Corporation Graphics processor clock scaling based on idle time
KR101858159B1 (ko) * 2012-05-08 2018-06-28 삼성전자주식회사 멀티-ｃｐｕ 시스템과 이를 포함하는 컴퓨팅 시스템
KR20140030823A (ko) * 2012-09-04 2014-03-12 삼성전자주식회사 3차원 작업 부하를 이용하여 ｄｖｆｓ 정책을 수행하는 시스템-온 칩 및 이의 동작 방법
US8984308B2 (en) * 2012-12-03 2015-03-17 Qualcomm Incorporated System and method of adaptive voltage scaling
CN103345296B (zh) * 2013-06-04 2016-08-10 三星半导体(中国)研究开发有限公司 动态电压频率调整触发装置和方法
US20150106649A1 (en) * 2013-10-11 2015-04-16 Qualcomm Innovation Center, Inc. Dynamic scaling of memory and bus frequencies
KR102166935B1 (ko) * 2013-11-11 2020-10-16 삼성전자주식회사 동적 전압 주파수 스케일링을 수행하기 위한 동작 주파수 변경 방법, 시스템 온-칩 및 이를 구비하는 모바일 기기

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI755401B (zh) * 2016-07-01 2022-02-21 南韓商三星電子股份有限公司 積體電路裝置及電子裝置
CN108268119A (zh) * 2016-12-30 2018-07-10 三星电子株式会社 操作片上系统的方法、片上系统和电子系统
CN108268119B (zh) * 2016-12-30 2023-08-04 三星电子株式会社 操作片上系统的方法、片上系统和电子系统

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